MODELADO UNIDIMENSIONAL DEL SISTEMA XIDO - SILICIO INTRNSECO - XIDO

Malobabic, Slavica Garca Snchez, Francisco J. Ortiz-Conde, Adelmo Muci, Juan

Resumen: En este trabajo se presenta un modelo fsico unidimensional para el sistema xido silicio intrnseco - xido basado en la solucin del potencial versus la distancia. Se demuestra que las dos soluciones anteriores aproximadas y analticas, son completamente equivalentes para los casos cuando el campo elctrico se anula o no dentro del semiconductor. Se presentan soluciones aproximadas asintticas que son comparadas con los resultados exactos obtenidos con clculo numrico iterativo. Se obtienen aproximaciones analticas para los potenciales superficiales en conduccin fuerte y dbil tambin. Los resultados muestran una exactitud excelente de esta formulacin. Palabras clave: Modelado compacto de MOS/ MOSFET de una compuerta/ MOSFET con el cuerpo no dopado/ canal intrnseco/ SOI.

ONE-DIMENSIONAL MODEL OF THE UNDOPED OXIDE-SILICON-OXIDE SYSTEM

Abstract: A physical model of the one-dimensional undoped oxide-silicon-oxide system is presented based on the solution of its potential versus distance. It is proved that both previous approximate analytical solutions, for the cases when the electric field does and does not vanish inside the semiconductor, are completely equivalent. Approximate asymptotic analytical solutions are presented and compared to exact numerical results calculated by iteration. Analytic approximations for surface potentials in strong- and weak-conduction are also obtained. The results attest to the excellent accuracy of this formulation. Keywords: - MOS compact modeling, Single MOSFET/ Undoped body MOS/ Intrinsic channel/ SOI.

I. INTRODUCCIN. La miniaturizacin de la tecnologa convencional MOSFET ha encontrado limitaciones severas debido a los efectos de canal corto [1, 2]. Por otra parte, la tecnologa SOI (Silicon-OnInsulator) presenta mayor inmunidad [3-7] a los efectos de canal corto debido a que usa pelculas muy delgadas con fuerte acoplamientos entre compuertas. Debido a esta ventaja comparativa, los dispositivos SOI MOSFET han empezado a sustituir a los MOSFET convencionales y la miniaturizacin se

ha mantenido hasta el presente. La tendencia de la miniaturizacin es conocida como Ley de Moore debido a que Moore la pronostic en 1965 [8]. La miniaturizacin de los MOSFET tambin ha permitido que estos dispositivos incursionen exitosamente en el rango bajo de las microondas [9-11] durante la ltima dcada. Dos aplicaciones recientes han evidenciado la superioridad del dispositivo SOI con respecto al MOSFET convencional: microprocesadores SOI con mas del 20% por ciento de mejora en la velocidad [4, 12]; y amplificadores RF SOI con mayor eficiencia [11].

Manuscrito finalizado el 2005/11/15, recibido el 2005/12/14, en su forma final a(aceptado) el 2006/03/01. Los autores del presente artculo desempean sus actividades en el Laboratorio de Electrnica de Estado Slido, Universidad Simn Bolvar, Caracas, Telf. 58-212-9064010, fax 58-212-9064025. La Ing. Slavica Malobabic es estudiante de Maestra, correo electrnico , el Dr. Adelmo Ortiz Conde y el Dr. Francisco J. Garca Snchez son Profesores Titulares, correos electrnicos y . respectivamente. El MSc. Juan Muci es Profesor Asociado, correo electrnico

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El sistema xido-silicio intrnseco-xido (OSO) es la estructura bsica de la tecnologa SOI. Entre los dispositivos SOI MOSFET hay dispositivos con una compuerta (SG), dos compuertas (DG), tres compuertas (TG) y compuerta cilndrica (GAA). Estos dispositivos avanzados MOSFET se estn fabricando en diferentes configuraciones incluyendo planar, vertical, FinFET, y varias otras geometras en tres dimensiones [11]. Para el modelado de los dispositivos MOSFET se requieren modelos fsicos muy precisos y compactos que a la vez sean eficientes computacionalmente [13]. Estos requerimientos son mas fciles de cumplir en el caso de los MOSFETs con cuerpo no dopado o intrnsecos por la falta de la carga fija en el canal y aun ms fcil en el caso de los MOSFET de una compuerta (SG MOSFET) con el canal ultra delgado. Para este propsito los autores han propuesto recientemente [14,15] el modelo de la corriente en el drenador basada en el potencial para los DG MOSFET en dimensiones nanometricas simtricos con cuerpo no dopado. Previamente se habia propuesto una solucin explicita y analtica para el potencial superficial para dispositivos simtricos de doble compuerta [16,17].Este ltimo modelo es una extensin de la solucin analtica para el potencial superficial de SG MOSFET de bulto basada en funcin de Lambert [18]. La solucin analtica aproximada para el potencial versus la distancia para el sistema xido silicio xido en una dimensin fue propuesta por Taur [19,20] para el dispositivo de doble compuerta simtrico. Para este caso en particular el campo se anula en el medio de la pelcula semiconductora. Shi and Wong [21] extendieron este anlisis para el caso en el que el campo elctrico no desparece dentro de la pelcula semiconductora. En el anlisis que sigue se mostrar que las dos soluciones son equivalentes y se presentar su comportamiento asinttico usando ecuaciones analticas simples. I. DESARROLLO 1. Modelado riguroso del potencial Por simplicidad la formulacin de distribucin de la carga est basada en la estadstica de Maxwell-Boltzmann. Los efectos de confinamiento de mecnica quntica no se consideran, aunque se podran incorporar ms adelante para acomodar la solucin para las pelculas de silicio menores de 5 nanometros donde estos efectos comienzan a tener importancia. La ecuacin de Poisson en una dimensin a travs del cuerpo de este dispositivo se puede escribir como [22, 23] (1) donde ni es el potencial electrosttico, is la densidad de la carga intrnseca, q es la carga elctrica del electrn, = q/kT es el inverso del voltaje trmico, es la permitividad del silicio y x es la direccin a travs del canal. Haciendo el cambio de variable tradicional en la ecuacin de Poisson se obtiene: (2)

donde F es el campo elctrico. Separando las variables, integrando (2) desde la superficie superior hasta un punto arbitrario se obtiene: (3) Donde Fsi y sb son el campo elctrico y el potencial electrosttico evaluados en la superficie superior. El trmino -1 es una constante de integracin arbitraria y fue escogido de manera tal que el trmino dentro del parntesis sea cero para . Como el lado derecho de (3) depende solamente de la condicin en la superficie superior y el lado izquierdo de (3) puede ser evaluado en cualquier punto este lado debe ser constante. Esta constante ha sido definida [23-25] para el dispositivo SOI general como: (4)

Donde est definida como el factor de interaccin que representa el acoplamiento de la carga entre las dos compuertas. Evaluando (4) en las interfaces de compuerta superior e inferior: (5)

(6) Donde Fsb y sb son el campo elctrico y el potencial electrosttico evaluados en la superficie inferior. Las condiciones de frontera mixtas en las superficies de las compuertas superior e inferior son respectivamente: (7)

(8)

donde VGf y VGb son los voltajes de las compuertas superior e inferior que incorporan el voltaje de banda plana , y son las capacitancias por unidad de rea se los xidos de superior e inferior. Los potenciales electrostticos en las interfaces y los voltajes de los componentes se ilustrarn grficamente en la Figura 10 con resultados numricos para un caso particular. Resolviendo en trminos de campo elctrico desde (4) e integrando desde un punto arbitrario hasta un punto en la regin superior se obtiene: (9)

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Aunque esta integral puede ser resuelta de forma rigurosa usando las integrales elpticas, los autores prefieren evaluarlas numricamente debido a complejidad y en la Seccin 3 se propondr una buena aproximacin. Es conveniente normalizar previamente las ecuaciones para clculos adicionales. Normalizando la distancia con respecto al grueso del silicio y los voltajes con respecto a : , , , , y , se reescribe (9):

La sumatoria de las dos ecuaciones previas debe ser igual a uno:

sfn

1=

0n

sbn 0n

n + 2K [ cosh ( n ) 1] n + 2K [ cosh ( n ) 1] d n

d n

(10) Donde , , y es la capacitanca del silicio. La normalizacin de la combinacin de (5) y (7) resulta en : (11) De la misma manera, para la superficie inferior usando (6) y (8): (12)

Las ecuaciones (11)-(13) y (16) definen rigurosamente un sistema de tres ecuaciones en tres variables: sf , sb y n para este caso. 1.2. El campo elctrico no se anula Como el campo elctrico no se anula , se puede integrar (10) directamente a travs de todo el silicio, = sb :
sfn

1=

sbn

n + 2K [ cosh ( n ) 1]

d n

(17)

Ecuaciones (11)-(12) y (17) definen rigurosamente un sistema de tres ecuaciones con tres variables: sf , sb y n para este caso. 2. Procedimiento riguroso numrico En vez de resolver directamente el sistema de ecuaciones, es ms conveniente usar biseccin, donde n es la variable principal. El procedimiento es el siguiente: a) dado un valor de n sfn se puede evaluar numricamente de la solucin numrica (11); b) usando n y (12) sbn se puede evaluar tambin numricamente; c) entonces, los valores previos de sfn , sbn y n se usan en la integral en (16) o (17), dependiendo del caso particular, y este valor se compara a 1. Esta iteracin se mantiene hasta que el valor de 1 se obtenga en la iteracin con una exactitud dada.

Existen dos casos diferentes: a) el campo elctrico se anula dentro de la pelcula de silicio en el punto donde el potencial de canal llega al mximo ; b) el campo elctrico es siempre positivo dentro de la pelcula de silicio. 1.1. El campo elctrico se anula Usando (4) en y el hecho de que el campo elctrico es cero en este punto se tiene: (13)

3. Modelado aproximado del potencial Para dispositivos muy delgados una buena aproximacin es >> 1 . Por ende, las ecuaciones (10)- (12) se simplifican:
sfn

Para este caso debe ser negativo para obtener un valor real de on . Evaluando (10) en n = 0 n y x n = x 0 n se obtiene: (14)

xn =
2

n + K exp( n )

d n

(18)

C of V Gfn sfn C SI

) K exp( )=
2 sfn

lo que representa la distancia desde la superficie superior hasta el punto donde el campo elctrico es cero . De la misma forma se puede escribir la ecuacin para la distancia entre ese punto y la superficie inferior:

C ob (V Gbn sbn )2 K exp( sbn )= n (20) C SI

La integracin en (18) se puede hacer analticamente y existen tres soluciones dependiendo del valor de n . Aunque estas soluciones parecen diferentes, se demostrar que son equivalentes usando las identidades de las variables complejas.

(1 xn0 ) =
0n

sbn

n + 2K [ cosh( n ) 1]

d n

(15)

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3.1. _n es negativo Este caso es anlogo al caso del MOSFET de doble compuerta presentado por Taur [19,20]. La integracin de (15):

(1 xn ) =

2 n

xn =

{ arcsin n exp( n ) K n arcsin n exp sfn } K 2

arcsin n exp( sbn ) } (26) K 2

Sumando las dos ecuaciones previas: (21)

1=

Como el argumento de arcsin debera estar entre 0 y 1, se obtiene la siguiente condicin:

{ arcsin n exp( sbn ) K n + arcsin n exp sfn } K 2

0<

n exp( n ) < 1 K

(22)

La grfica de xn ( n ) siempre representar el punto en el cual el campo elctrico se anula y el potencial del canal llega a su extremo, (xn = x n 0 ) = on . Para el caso en particular del DG MOSFET simtrico con las dos compuertas bajo el mismo voltaje ser el centro del semiconductor: xn 0 = 0.5 . Como es el valor mnimo del potencial, se puede obtener evaluando la condicin anterior del lado derecho:
0n

Observando la ecuacin anterior se puede obtener el valor mnimo de n . Como valor mximo de arcsin es de / 2 y el mnimo / 2 podemos calcular el valor mnimo de n : 2 n min (28) Sustituyendo (28) en (23) se puede obtener el potencial mximo 0 max .

= 4

0 max =

1 2 2 S kT ln q 2 ni t 2 Si

(29)

= ln n K

(23)

Este mismo resultado fue ya obtenido en [19] para el MOSFET de doble compuerta. 3.4. _n es positivo La integracin de (18), para n positivo produce:

En general, hay dos casos: 1) el punto no existe dentro del semiconductor, 1 < x n 0 , y el campo elctrico no se anula; y 2) el punto existe dentro del semiconductor, 0 < x n 0 < 1 , y el campo elctrico cambia del signo. .2. _n es negativo y _0n >1 Para este caso se puede evaluar (21) en n = sbn y xn 0 debe ser 1:

xn =

1=

{ arcsin n exp( sbn ) K n arcsin n exp sfn } K 2

{ arcsinh n exp( n ) K arcsinh n exp( sfn ) } K

(30)

Evaluando la ecuacin previa en n = sbn : (24)

1=

2 n

La solucin simultnea de (19), (20) y (24) permite obtener sfn , sbn , y n cuando n < 0 y 3.3. _n es negativo y _0n <1 Para este caso, se puede obtener evaluando (21) en n = 0 y usando (23):
sbn , n y n

{ arcsinh n exp( sbn ) K arcsinh n exp( sfn ) } K

(31)

La solucin simultnea de (19), (20) y (31) permite obtener sfn , cuando es positivo. 3.5. _n es cero La integracin de (18), para n igual a cero :
xn = 2 exp( n ) 2 K exp sfn K

xn =

2 n

arcsin n exp sfn } K 2

(25)

1 De forma anloga, la regin del semiconductor inferior, ( x n 0 ) se n = 0 y reemplazando sfn con sbn : puede obtener (21) en

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Este resultado se puede obtener evaluando los limites de dos soluciones previas, (21) y (30) cuando n = 0. Este caso es importante ya que describe al MOSFET convencional no dopado y adems permitir obtener una buena aproximacin para el potencial en la siguiente seccin. 4. Resultados La Figura 1 ilustra las diferentes soluciones analticas del potencial en funcin de la posicin para negativo, cero y positivo, dadas por las ecuaciones (21), (30) y (32) respectivamente, para un dispositivo con un xido superior de 2 nm, un xido inferior de 40 nm, y un espesor de silicio de 10 nm. En esta figura se vara el voltaje de la compuerta inferior y se mantiene fijo el voltaje de la compuerta superior en 2V. Para generar esta figura previamente se resuelve sfn , sbn , y n para una polarizacin dada. El caso V Gb = + 5 V y n = 29.44 presenta un x n < 1 , es decir existe un punto en la pelcula donde se anula el campo elctrico. El caso V Gb = 1V y n = +18.96 no presenta ningn punto donde se anule el campo elctrico y la solucin espacial se aproxima a una recta cerca del xido inferior. El caso V Gb = 0.175 V y n = 0 corresponde al MOSFET convencional no dopado.

donde i es el numero imaginario y Z es variable arbitraria. Cualquiera de estas dos soluciones tiende a la solucin (32) si se toma el lmite de n tendiendo a cero. La Figura 2 compara la solucin numrica rigurosa y la solucin aproximada versus el voltaje en la compuerta superior para el dispositivo previamente descrito con un voltaje de la compuerta inferior de cero voltios.

Fig. 1 Soluciones analticas del potencial en funcin de la posicin para n negativo, cero y positivo, dadas por ecuaciones (21), (30) y (32) respectivamente, para un dispositivo con un xido superior de 2 nm, un xido inferior de 40 nm, y un espesor de silicio de 10 nm. En esta figura se vara el voltaje de la compuerta inferior y se mantiene fijo el voltaje de la compuerta superior en 2V. Es importante destacar que las dos soluciones, (21) para n < 0 y (30) para n > 0, son completamente equivalentes. Se puede demostrar eso usando la siguiente identidad compleja:

Fig. 2 n , potenciales campo elctrico y carga (riguroso smbolos y aproximado - lneas) versus el voltaje de compuerta superior para el de xido superior de espesor de 2 nm, xido inferior de 40 nm, espesor de silicio de 10 nm, y el voltaje en la compuerta inferior de cero voltios. Se observa en esta figura que la solucin aproximada es prcticamente la misma que la solucin rigurosa. En esta figura tambin se ve que n = 0 cuando V Gf = 0.54 V y sb = 0 cuando V Gf = 0.59 V. Como los dos campos elctricos, el superior e inferior ( Fsf y Fsb ), son positivos el punto en el cual el campo elctrico se anula ( x = x0 = o ) est fuera del semiconductor para V Gf > 0.54 V. Para V Gf < 0.54 V, n es positiva y o es complejo.

arcsin (Z ) = i arcsinh ( i Z

(33)

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La Figura 3 muestra n , potenciales, campo elctrico y carga versus el voltaje de la compuerta inferior para el dispositivo previo con V Gf = 2 V.

Fig. 4 potenciales versus el voltaje de compuerta superior para el de xido superior de espesor de 2 nm, xido inferior de 40 nm, espesor de silicio de 10 nm, y dos voltajes en la compuerta superior de 2V y 0.5V. La Figura 5 muestra n versus el voltaje de compuerta de superior para varios voltajes de la compuerta inferior y los mismos parmetros de la figura previa. Fig. 3 n aproximada, potenciales y campo elctrico versus el voltaje de compuerta inferior para el de xido superior de espesor de 2 nm, xido inferior de 40 nm, espesor de silicio de 10 nm, y el voltaje en la compuerta de 2V. En esta figura se observa que n = 0 cuando V Gb = -0.26 V , V Gb = cuando F sb = 0.50 V, y que V Gb = 0 cuando = 0.50 V. Como para V Gb > 0.50 V, F sb < 0 y n < 0 , el punto en el cual el campo e l c t r i c o d e s p a r e c e ( (x = x0 )= o ) est dentro del semiconductor. Para -0.26 V < V Gb < 0.50 V, F sb > 0 y n < 0 , entonces el punto en el cual el campo elctrico desparece esta afuera del semiconductor. Para < -0.26 V, n > 0 y o es compleja. En la Figura 4 se observa los potenciales y sb y versus el voltaje de compuerta inferior para un xido superior de espesor de 2 nm, xido inferior de 40 nm, espesor de silicio de 10 nm, y dos voltajes en la compuerta superior V Gf = 0.5 V y V Gf = 2 V.

Fig. 5 n versus el voltaje de compuerta superior para varios voltajes de la compuerta inferior y los mismos parmetros de la figura previa. La Figura 6 muestra n versus el voltaje de compuerta superior para varios espesores de silicio, y voltaje en la compuerta inferior de cero voltios.

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Fig. 6 n versus el voltaje de compuerta superior para varios espesores de silicio del dispositivo anteriormente mencionado, y el voltaje en la compuerta inferior de cero voltios. La Figura 7 muestra n versus el voltaje de compuerta superior para varios espesores de xido inferior, y el voltaje en la compuerta inferior de cero voltios.

La Figura 9 muestra las soluciones analticas versus la distancia para varios n , espesor de silicio 20 nm y el resto de los parmetros iguales. El caso de VGb = 27.9V y n =-37.71 est ilustrado tambin porque corresponde a dispositivo de doble compuerta no simtrico en el cual las compuertas superior e inferior producen el mismo nivel de inversin. El comportamiento asinttico de n = 0, presentado en (32), est mostrado con puntos y es muy cercano al caso de VGb = 0.0934 V y n =0.003. En esta Figura se observa que la solucin n = 0 se aproxima asintticamente a todas las soluciones cerca de superficie superior. Tambin se puede ver que la solucin de n positivo se aproxima a una lnea recta cerca de la superficie inferior. Este comportamiento se puede entender notando que el argumento de arcsinh en (30) presenta un valor grande y la siguiente aproximacin se puede usar: . arcsinh Z ln 2 Z for Z >> 1 (34)

( )

Fig. 7 n versus el voltaje de compuerta superior para varios espesores de xido inferior, y el voltaje en la compuerta inferior de cero voltios. La Figura 8 muestra n versus el voltaje de compuerta superior para varios espesores de xido superior, y el voltaje en la compuerta inferior de cero voltios. Fig. 9 Soluciones analticas para espesor de silicio de 20 nm, varios voltajes de la compuerta inferior, n correspondientes definidos por ecuaciones (21) y (28) respectivamente. Tambin est representado el comportamiento asinttico de n = 0 (lneas punteadas) y asntotas para positivo (rayas). Usando esta aproximacin en (30) se obtiene la asntota:

Fig. 8 n versus el voltaje de compuerta superior para varios espesores de xido superior, y el voltaje en la compuerta inferior de cero voltios.

{ ln2 n n arcsinh n exp sfn } K K n 2 (35) Las asntotas para n positivo estn mostradas en la Fig. 9 usando lneas rayadas. El comportamiento para n negativo esta definido por la funcin arcsin. Es interesante destacar que arcsin se puede aproximar por [26]: xn = 2

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arcsin (Z ) 1 Z a0 + a1 Z + a2 Z 2 + a3 Z 3 2
donde 0 < Z < 1 , a0 =1.5707288, a2 = 0.0742610 ,a3 y =-0.0187293.

(36)

Usando la ecuacin (19) y la aproximacin previa se obtiene:

a1 =-0.2121144,

C sfn V Gfn SI n C of

4.1. Aproximacin en inversin dbil En la Figura 10 se presentan dos diagramas de bandas a escala para el dispositivo previamente descrito con VGf = 0.3V y VGf =1 V y VGb = 0 . Para VGf = 0.3V el dispositivo se encuentra en conduccin dbil y se obtienen los siguientes valores: sf = 0.286 V , sb = 0.264 V , n = 0.703 , una cada de potencial en el xido superior V oxf = 13.29mV , una cada de potencial en el xido inferior V oxb = 0.264V . De estos clculos se obtienen las siguientes aproximaciones: sf sb VOxb VGf y VOxf 0 .

El segundo trmino de la ecuacin anterior, en este caso particular, es 0.507 y desnormalizndolo da 13.2 mV. Por lo tanto, (38) conduce a sfn 0.287 V que es muy cercano al valor esperado de sf = 0.286 V . Adems se observa en (38) que n >0 ya que sfn no puede ser un nmero complejo. Por lo tanto, conduccin dbil siempre se cumplir n >0. El campo elctrico est dado por el denominador de (18):

F = n + K exp( n )

(39)

Con la suposicin que se hizo para la inversin dbil (37) se reescribe: (39):

F n

(40)

de donde se puede afirmar que el campo elctrico no tiene dependencia espacial y adems es pequeo. Integrando el campo elctrico dentro del semiconductor:

sbn sfn n
Sustituyendo

(41)

la relacin (37) en (40) se obtiene:

C sbn VGfn n Si + 1 C of

(42)

dando en este caso particular un valor de sb = 0.265 V que es muy cercano al esperado de sb = 0.264 V . Para calcular el voltaje en el xido de frente se usar la relacin (7) rescrita como: (43) oxf Gf sf

=V

Usando la relacin (43) y (38) se obtiene:

V oxf
Fig. 10 Potencial en el canal dentro del ancho del canal para dos voltajes en la compuerta superior para dos polarizaciones de la compuerta, abajo de voltaje de umbral (arriba), encima de voltaje de umbral (abajo) para SOI MOSFET con cuerpo no dopado Estas aproximaciones pueden obtenerse observando que en conduccin dbil se cumple la siguiente aproximacin:

n Si C of C

(44)

Esta aproximacin conduce a 13.19 mV que es muy cercano al valor esperado de 13.29 mV. Reescribiendo a (8):

V oxb = V Gb + sb
Usando la relacin (41) se obtiene:

(45)

K exp sfn << n

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( )

(37)

V oxb V Gb + VGf

n Si C +1 of C

(46)

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Esta aproximacin conduce a 0.265V que es muy cercano al valor esperadote 0.264V. 4.2. Aproximacin en conduccin fuerte Para el caso VGf =1 V , correspondiente a conduccin fuerte, se obtienen los siguientes valores: sf = 0.574 V , sb = -0.442 V , n = 2.405 , V oxf = 0.423 V y V oxb = 0.442 V . En este caso, la aproximacin

IV. REFERENCIAS 1. Frank, D. J., Dennard, et al., Device Scaling Limits of Si MOSFETs and their Application Dependencies, Proceedings of the IEEE, vol. 89, March 2001. pp. 259 -288. 2. Doyle, B., et al., "Transistor Elements for 30nm Physical Gate Lengths and Beyond," Intel Tech. J., vol. 06, May 2002. pp. 42-54, See also: http://developer.intel.com/technology/itj/ 3. Fossum, J.G., Trivedi, V. P., and Wu, K., Extremely Scaled Fully Depleted SOI CMOS, IEEE Int SOI Conf. , Oct. 2002. pp. 135-136,. 4. Shahidi, G. G., "SOI Technology for the GHz Era," IBM J. Res. Dev., vol. 46, March May 2002. pp. 121-131, See also: http://researchweb.watson.ibm.com/journal/ 5. Colinge, J.-P., Novel Gate Concepts for MOS Devices, 34th European Solid-State Device Research Conference ESSDERC, Sept. 2004. pp. 45-49. 6. Colinge, J.P., Multiple-Gate SOI MOSFETs, Solid-State Electron., vol. 48, 2004. pp. 897-905, 7. Cristoloveanu, S., and Ferlet-Cavrois, V., Introduction to SOI MOSFETs: Context, Radiation Effects, and Future Trends, Int. J. High Speed Electron. Syst., vol. 14, June 2004. pp. 465-487. 8. Moore, G. E., "Cramming More Components onto Integrated Circuits," Electronics, vol. 38, April 1965. pp. 114-117, See also a reprinted version in Proceedings of the IEEE, vol. 86, Jan. 1998. pp. 82-85 9. Abidi, A. A., " RF CMOS Comes of Age," VLSI Technology Symp., June 2003. pp. 549-561, 10. Liou, J.J., Schwierz, F., RF MOSFET: Recent Advances, Current Status and Future Trends, Solid State Electron., vol. 47, Nov. 2003. pp. 1881-1895, 11. Ortiz-Conde, A., and Garca Snchez, F. J., Multi-Gate 3D SOI MOSFETs as the Mainstream Technology in High Speed CMOS Applications (Invited), The 11th IEEE International Symposium on Electron Devices for Microwave and Optoelectronic Applications (EDMO), Orlando, USA, Nov. 2003. pp. 115-121, 12. Park, S.B., et al., " A 0.25-m, 600-MHz, 1.5-V, Fully Depleted SOI CMOS 64-bit Microprocessor," IEEE J. SolidState Cir., vol. 34, Nov 1999. pp. 1436-1445, 13. Van Langevelde, R., Scholten, A.J., Klaassen, D.B.M., Recent Enhancements of MOS Model 11, Workshop on Compact Modeling, NSTI-Nanotech 2004, Boston, Massachusetts, U.S.A., vol. 2, March 7-11, 2004. pp. 60-65. 14. Ortiz-Conde, A., Garca Snchez F. J., Muci, J., "Rigorous Analytic Solution for the Drain Current of Undoped Symmetric Dual-Gate MOSFETs", Solid-State Electronics, Vol.49, April 2005. pp. 640-647. 15. Ortiz-Conde, A., et al., Analytic Solution for the Drain Current of Undoped Symmetric Dual-Gate MOSFETs", Workshop on Compact Modeling NSTI-Nanotech 2005, Anaheim, California, U.S.A, May 2005. pp. 63-68. 16. Ortiz-Conde, A., Garca Snchez, F. J., Malobabic, S., Analytic Solution of the Channel Potential in Undoped Symmetric Dual-Gate MOSFETs, IEEE Trans. Electron Device, Vol. 52, July 2005. pp. 1669-1672. 17. Malobabic, S., Ortiz-Conde, A., Garca Snchez, F. J., "Modeling the Undoped-Body Symmetric Dual-Gate

K exp sfn >> n

Usando esta aproximacin en (19) conduce a:

( )
)
2

(47)

C of V Gfn sfn C SI

K exp sfn

( )

(48)

La solucin de esta ecuacin,

K C SI VGfn sfn V Gfn 2W exp( ) n 2 Cof 2

(49)

Ya fue obtenida [18] para el caso del transistor MOSFET convencional. Ahora se consideran dos posibles casos para la interfaz inferior. Si la espalda est en inversin dbil y n es positivo se puede usar la siguiente aproximacin:

K exp sfb << n

y la ecuacin (20) conduce a:

( )
2

(50)

C 2 n ob ( Gbn sbn ) V C SI

(51)

Si la espalda est en inversin fuerte y n es negativo sfn imitar el comportamiento de un transistor de doble compuerta simtrico.

III. CONCLUSIONES 1. Se ha presentado un modelo fsico para sistema xido-silicioxido no dopado. 2. Las dos soluciones analticas previas aproximadas del potencial para los casos cuando el campo elctrico se anula o no dentro del semiconductor son equivalentes. 3. Se han obtenido aproximaciones de los dos potenciales superficiales en funcin de los voltajes aplicados para los casos de conduccin fuerte y dbil. 4. Las soluciones aproximadas analticas fueron presentadas y comparadas a los resultados exactos numricos calculados por iteracin. 5. Los resultados demuestran la excelente precisin de esta formulacin.

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Volumen 10, Nmero 40,septiembre2006. pp 205-210

MOSFET", IEEE Int. Caracas Conf. on Cir. Dev. and Sys., (Repblica Dominicana), Nov. 2004. pp. 19-25 18. Ortiz-Conde, A., Garca Snchez, F.J., Guzmn, M., Exact Analytical Solution of Channel Surface Potential as an Explicit Function of Gate Voltage in Undoped-Body MOSFETs Using the Lambert W Function and a Threshold Voltage Definition Therefrom, Solid-State Electron., vol. 47, 2003. pp. 26672674. 19. Y. Taur, An Analytical Solution to a Double-Gate MOSFET with Undoped Body, IEEE Electron Device Lett.,vol. 21, 2000. pp. 245247. 20. Taur, Y., Analytic Solutions of Charge and Capacitance in Symmetric and Asymmetric Double-Gate MOSFETs, IEEE Trans. Electron Devices, vol. 48, 2001. pp. 2861-2869. 21. Shi, X., Wong, M., Analytical Solutions to the OneDimensional Oxide-Silicon-Oxide System, IEEE Trans. Electron Devices, vol. 50, 2003. pp. 1793-1800.

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