Dispense EDI2

Gian Carlo Cardarilli
Dip. di Ing. Elettronica

Universit` a di Roma Tor Vergata
g.cardarilli@uniroma2.it
Elettronica Digitale
9 dicembre 2010
Universit a degli Studi di Roma Tor Vergata
Agli studenti che si sono susseguiti nel corso degli anni.
Prefazione
Il corso di Elettronica Digitale - nella sua interezza - puo essere visto come
composto da tre parti essenziali, descritte di seguito.
Argomenti prima parte:
introduzione ai sistemi digitali
sistemi combinatori
sistemi sequenziali
analisi con ottica realizzativa
esempi applicativi
Argomenti seconda parte:
analisi dei componenti di base
circuiti elettronici digitali
sottosistemi digitali (operatori logici e aritmetici, contatori, memorie,...)
sottosistemi di microprocessori.
Argomenti terza parte:
architettura del microprocessore
programmazione del microprocessore
interfacciamento
sistemi a microprocessore.
In questo testo verranno trattati gli argomenti facenti parte della seconda
parte.
Roma, Gian Carlo Cardarilli
Febbraio 2007 .
Indice
1 Sistemi elettronici . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.1 Grandezze Fisiche . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.2 Segnali analogici e segnali digitali . . . . . . . . . . . . . . . . . . . . . . . . . . 3
1.3 Denizione di sistema di processamento . . . . . . . . . . . . . . . . . . . . 6
1.3.1 Sistemi senza memoria . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
1.3.2 Sistemi con memoria . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
1.4 Circuiti elettronici . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
1.4.1 Caratteristiche elettriche . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
1.4.2 Il rumore . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
1.5 Circuiti numerici/digitali . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
2 Circuiti elettronici . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
2.1 Dispositivi di base . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
2.1.1 Componenti passivi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
2.1.2 Diodi . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
2.1.3 Transistor bipolari . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
2.1.4 Transistor MOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
2.1.5 Latch-up nei dispositivi CMOS . . . . . . . . . . . . . . . . . . . . . . 46
2.2 Famiglie digitali . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
2.2.1 Caratteristiche delle famiglie digitali . . . . . . . . . . . . . . . . . 53
2.2.2 Famiglie bipolari RTL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
2.2.3 Famiglie bipolari TTL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
2.2.4 Famiglie NMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
2.2.5 Famiglia CMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
3 Conversione Analogico Digitale e Digitale Analogica . . . . . . . 95
3.1 Amplicatori di Campionamento e Tenuta . . . . . . . . . . . . . . . . . . 95
3.2 Convertitori Analogico Digitali . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
3.2.1 Il modello del convertitore del convertitore A/D ideale . 98
3.2.2 Il modello del convertitore del convertitore A/D reale . 103
3.2.3 Temporizzazione di un convertitore A/D . . . . . . . . . . . . . 107
X Indice
3.2.4 Le architetture dei convertitori A/D, generalità . . . . . . . 108
3.2.5 Convertitori ash. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
3.2.6 Il convertitore ad approssimazioni successive . . . . . . . . . . 110
3.2.7 Il convertitore a doppia rampa . . . . . . . . . . . . . . . . . . . . . . 110
3.3 Convertitori D/A, generalità . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
3.3.1 Il convertitore a resistori pesati . . . . . . . . . . . . . . . . . . . . . 115
3.3.2 Il convertitore a rete R-2R. . . . . . . . . . . . . . . . . . . . . . . . . . 117
4 Le memorie . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
1
Sistemi elettronici
In questo capitolo verrà analizzato il comportamento dei diversi tipi di sistemi
elettronici per il processamento del segnale.
Dopo una breve introduzione sulle caratteristiche pi` u importanti della rap-
presentazione delle informazioni mediante segnali elettrici, sarà analizzato il
comportamento e le caratteristiche dei circuiti elettronici di base.
1.1 Grandezze Fisiche
Una delle principali applicazioni dei sistemi elettronici e quella legata al pro-
cessamento di segnali ed informazioni provenienti dal mondo esterno. In tale
ambito linformazione che può essere trattata e la pi` u varia: si passa da quel-
la legata a grandezze siche (come velocità, umidità, temperatura) alle quali
sono normalmente associati dei valori numerici che ne rappresentano la misu-
ra, ad elementi logici ed informativi (come indirizzi, insieme di appartenenza,
ecc.).
Concettualmente un sistema di processamento delle informazioni deve es-
sere in grado di trattare informazioni in ingresso e restituire informazioni in
uscita secondo lo schema di Fig. 1.1.
Allingresso del sistema di processamento ce il blocco di generazione delle
informazioni. Tale blocco può generare sia informazioni non numeriche (ca-
ratteri, colori, elementi di insiemi, ecc.) che informazioni numeriche (ad esem-
pio valori di temperatura). Nel caso questi valori numerici vengano generati
regolarmente nel tempo, essi danno vita ad una relazione valore-tempo che
normalmente viene indicata come segnale nel tempo.
Normalmente il sistema di processamento acquisisce le informazioni che
arrivano dalla sorgente e le elabora, generando in uscita altre informazioni che
possono essere della stessa natura di quelle di ingresso o di natura dierente.
Allingresso del sistema di processamento e presente un blocco di interfac-
cia che traduce le informazioni generate dal mondo esterno in segnali com-
patibili con il sistema di processamento (normalmente i sistemi elettronici di
2 1 Sistemi elettronici
Gener.
Inform.
Interfaccia
Ingresso
Processore
informazioni
Interfaccia
uscita
Ricevit.
Inform.
Figura 1.1. Schema di un sistema per il processamento delle informazioni.
processamento utilizzano, al loro interno, segnali elettrici di tipo tensione o
corrente).
Analogamente le uscite del sistema di processamento vengono adattate al
mondo esterno che deve ricevere le informazioni mediante un modulo di inter-
faccia duscita. Tale modulo, analogamente a quello dingresso, può modicare
il formato dei dati in uscita (ad esempio modicando il livello di parallelismo
eo il range dinamico di rappresentazione) oppure può convertire la grandez-
za sica con cui rappresentare linformazione (ad esempio gli speakers di una
catena hi convertono la rappresentazione elettrica duscita in una pressione
sonora). Un esempio di sistema di processamento per segnali audio e mostrato
Sorgente
Convertitore
Grandezza fisica
Microfono
Convertitore
Analogico/Digitale
Processore
Elettronico
Digitale
Convertitore
Digitale/Analogico
Convertitore
Grandezza fisica
Speaker
Figura 1.2. Esempio di sistema di processamento: catena audio.
nella Fig. 1.2. In questo schema la sorgente delle informazioni e una qualunque
sorgente in grado di produrre audio (voce, musica, rumori, ...), ovvero onde
acustiche di pressione. Linterfaccia dingresso in questo caso opera due tipi
di conversioni:
conversione di grandezza sica : attraverso il microfono si attua una conver-
sione da pressione acustica a tensione a questa proporzionale, landamen-
to della tensione analogica in funzione del tempo viene denito segnale
elettrico analogico;
conversione di rappresentazione elettrica : attraverso il convertitore analogi-
co/digitale (o ADC) il segnale in uscita dal miscofono viene trasformato
1.2 Segnali analogici e segnali digitali 3
in un segnale campionato e digitale (vedi paragrafo 1.2).
La sezione dinterfaccia dingresso e seguita dal sistema di processamento
vero e proprio. Tale sistema, che nel caso rappresentato in gura e di tipo
digitale, potrà eettuare varie elaborazioni sul segnale stesso: ad esempio potrà
eliminare alcuni rumori di fondo ltrando alcune frequenze, potrà inserire un
eetto deco, potrà modicare landamento spettrale del segnale audio.
Dopo tale elaborazione il segnale viene restituito in uscita. Ciò implica
la presenza di un interfaccia duscita, che nel caso in esame e costituita da
un convertitore digitale/analogico (o brevemente DAC) e da un convertitore
segnale elettrico/pressione acustica (conversione eettuata dallaltoparlante o
speaker).
Nella trattazione seguente mostreremo le diverse tipologie di segnali pre-
senti allinterno di un sistema di elaborazione e le caratteristiche fondamentali
dei sistemi elettronici per il processamento e lelaborazione (con particolare
riferimento ai sistemi digitali).
1.2 Segnali analogici e segnali digitali
Come denito in precedenza per segnale intendiamo landamento del valore di
una grandezza sica (che nel caso elettronico sarà di tipo elettrico) in funzione
del tempo. Normalmente i segnali del mondo reale sono di tipo analogico. Ciò
signica che essi sono deniti per ogni istante temporale ed assumono valori
che variano con continuità allinterno di un certo intervallo dellinsieme dei
numeri reali (1). Si può riassumere ciò dicendo che un segnale analogico e un
sottoinsieme del prodotto 1 1. Un segnale di questo tipo e mostrato nella
Fig. 1.3. Esempio di segnale analogico e quello che rappresenta la velocità
di unautovettura nel tempo. Infatti la velocità può essere considerata una
grandezza sica denita per ogni istante temporale e che, in generale, assume
qualunque valore allinterno di un certo intervallo (velocità massima-velocità
minima). Poichè in ogni istante tale grandezza può assumere uno fra inniti
valori, la quantità di informazioni che il relativo segnale e in grado di portare
e teoricamente innita.
Ovviamente diverse limitazioni pratiche renderanno nita la quantità di
informazione trasportata da un segnale reale. Senza entrare nel dettaglio di
tali aspetti, possiamo dire che, per i nostri scopi, le limitazioni pi` u importanti
riguardano la banda nita ed il rumore presente nei dispositivi e nei circuiti
di trattamento e comunicazione. Tali aspetti verranno trattati in maggior
dettaglio nel seguito.
Tenendo conto di tali limitazioni e possibile operare delle semplicazioni
nella rappresentazione del segnale stesso, ad esempio discretizzando il tem-
po. Si parlerà quindi di segnali campionati o tempo discreto. Nella Fig. 1.4 e
mostrato un esempio di segnale di questo tipo. Un esempio di segnale conti-
nuo denito nel tempo discreto e quello associato alle rilevazioni orarie della
Tempo
s(t)
Figura 1.3. Segnale continuo denito nel tempo continuo.
Tempo
s(t)
Figura 1.4. Segnale continuo denito nel tempo discreto.
temperatura esterna di un edicio (in questo caso lipotesi e che la frequenza
di campionamento della grandezza sica sia abbastanza elevata rispetto alla
velocit di variazione della stessa).
Unulteriore possibilit e quella di applicare il processo di quantizzazione ai
valori assunti dalla grandezza che si vuole rappresentare. Ad esempio nella Fig.
1.5 viene mostrata il segnale analogico di partenza (linea tratteggiata) sulla
quale e applicata la quantizzazione ai numeri interi con la legge di arrotonda-
mento. Il processo di arrotondamento viene denito matematicamente come
parte intera (inferiore) del valore assunto dal segnale a cui viene sommato il
valore 0, 5 ovvero
s
q
= ,s + 0, 5| (1.1)
ove s rappresenta il valore del segnale e s
q
e il relativo valore quantizzato.
1.2 Segnali analogici e segnali digitali 5
Tempo
s(t)
0
1
2
3
Figura 1.5. Segnale discreto denito nel tempo continuo.
Nel caso di segnale campionato lintervallo temporale preso in esame per
la denizione del segnale e discreto e normalmente può essere fatto coincide-
re con un sottoinsieme dei numeri interi . In questo caso quindi il segnale
sarà un sottoinsieme del prodotto 1 . Il campionamento dei segnali, cioè
la loro rappresentazione mediante i valori che essi assumono in un insieme
discreto di istanti temporali, sfrutta il fatto che i segnali non hanno mai ban-
da innita e quindi che il loro contenuto informativo e limitato. Come e ben
noto, la frequenza di campionamento minima deve essere scelta in base alla
banda del segnale secondo quanto aermato dal teorema del campionamento.
La presenza di rumore in un segnale reale, limita la precisione con la quale
i valori assunti dal segnale stesso possono essere determinati. Purtuttavia il
trattamento di segnale con valori non discreti richiede dei sistemi di proces-
samento molto complessi da progettare e, soprattutto, costosi nella fase di
produzione e manutenzione. Da qui lo sviluppo di tecniche che utilizzano per
la rappresentazione del segnale unapprossimazione mediante un numero di-
screto di livelli. Il numero di livelli utilizzato e in generale legato al rumore
presente nel segnale dingresso, al tipo di processamento che su questo segnale
deve essere eettuato ed inne al costo che si può sostenere per la produzione
del sistema nale. I segnali ottenibili con una rappresentazione valore discreto
possono essere visti come un sottoinsieme del prodotto 1.
Normalmente nei sistemi digitali i segnali a valori discreti sono anche cam-
pionati. Ciò signica che saranno discreti tanto gli istanti temporali di acquisi-
zione del segnale (processo di campionamento) che i valori assunti dal segnale
(processo di quantizzazione). Si otterranno quindi segnali del tipo di quello
mostrato in Fig. 1.6.
I segnali digitali o numerici possono essere visti, in generale, come un
sottoinsieme del prodotto . In particolare nel caso binario i segnali
possono assumere solo due valori che convenzionalmente vengono indicati con
0 ed 1.
Nel prossimo capitolo mostreremo come i dispositivi elettronici di base,
Tempo
s(t)
0
1
2
3
Figura 1.6. Segnale discreto denito nel tempo discreto.
i transitors, si adattino particolarmente bene a lavorare con questo tipo di
segnali. Analizzeremo poi alcuni dei circuiti di base per la realizzazione di
funzioni elementari, mettendo in parallelo i quali e possibile processare segnali
numerici con un numero elevato di valori consentiti.
1.3 Denizione di sistema di processamento
Deniti i vari tipi di segnali in gioco nei sistemi di processamento cerchiamo
di denire cosa e un sistema di questo tipo e quali sono le sue caratteristiche
fondamentali.
Intuitivamente un sistema di processamento e un sistema che acquisisce
informazioni in ingresso e restituisce in uscita il risultato del processo di ela-
borazione. Le informazioni possono essere espresse come dati indipendenti dal
tempo o in relazione ad una variabile temporale.
Un esempio del primo tipo e rappresentato dal database nel quale sono
memorizzati tutti gli utenti del servizio telefonico di una data città.
Esempio del secondo tipo e landamento di un valore numerico (tensione
proporzionale alla pressione acustica) in funzione del tempo (vedi paragrafo
1.1). In questo caso si parlerà di segnale nel tempo.
Ovviamente esistono anche segnali pi` u complessi come quelli originati da
una ripresa video (che può essere considerata una sequenza continua nel tempo
di immagini). In questo caso si parlerà di segnali bidimensionali, in quanto
in ogni istante limmagine e descritta da una matrice di valori, i cui elementi
corrispondono ai punti ideali in cui e decomposta limmagine (detti anche
pixels).
Un sistema ideale dovr` a essere in grado di processare sia dati che non
siano funzione del tempo che segnali. E da osservare che mentre nel caso di
segnali il valore della grandezza sica può essere normalmente rappresentata
con un numero (intero o reale), nel caso dei dati la tipologia di informazione
da rappresentare e la pi` u varia possibile (numeri, caratteri, colori).
1.3 Denizione di sistema di processamento 7
Il sistema di processamento (elettronico) opera al suo interno su grandez-
ze siche di tipo elettrico e quindi linterfaccia dingresso e quella duscita
dovranno anche determinare la corrispondenza fra informazione in ingresso
(ad esempio sequenza di caratteri corrispondente al cognome dellutente della
linea telefonica) ed informazioni presenti allinterno del sistema (che in ogni
caso saranno codicate mediante una serie di grandezze elettriche, tensioni
o correnti). Il processo di associazione di informazioni di natura diversa ad
uno o pi` u valori di grandezze elettriche si chiama codica e verrà trattato in
maniera pi` u dettagliata nei capitoli successivi. Tale processo e principalmente
concettuale e non richiede dispositivi reali.
Analogamente linterfaccia duscita del sistema di processamento dovrà
convertire la rappresentazione usata internamente al sistema stesso nella rap-
presentazione esterna utilizzabile dallutente. Anche in questo caso tale tra-
sformazione potrà riguardare semplicemente il tipo di grandezza sica su cui
si vuole operare (questo e il caso di sistemi operanti su segnali) oppure il tipo
di informazione da trasferire. In questultimo caso sarà presente un proces-
so di conversione che partendo da uno o pi` u segnali elettrici coerenti con la
codica scelta allinterno del sistema generi linformazione utilizzabile diretta-
mente dallutilizzatore esterno (ad esempio partendo da una codica binaria
che rappresenti internamente al sistema di processamento il nome ed il nu-
mero di un utente telefonico linterfaccia genererà linsieme dei pixels per la
rappresentazioni delle suddette informazioni su uno schermo esterno). Il pro-
cesso di associazione viene in questo caso chiamato decodica. Come nel caso
dellinterfaccia dingresso anche linterfaccia duscita sarà costituita da moduli
reali (ad esempio convertitore digitale/analogico e dispositivo di trasformazio-
ne da grandezza elettrica a grandezza sica esterna) e da moduli concettuali
(decodicatore).
Il legame fra informazione dingresso e informazione processata (in uscita)
e denito da quello che viene comunemente chiamato algoritmo di processa-
mento. La qualità di un sistema di processamento e proprio legata alla sua
capacità di realizzare algoritmi sempre pi` u complessi con prestazioni eleva-
te. Le prestazioni sono principalmente relative alla velocità di processamen-
to, allenergia necessaria per lelaborazione (questo aspetto e particolarmente
critico nel caso sistemi potabili dove la durata delle batterie e un elemento
fondamentale), alle dimensioni del sistema stesso.
I sistemi elettronici di processamento sono la soluzione pi` u utilizzata per
ottenere sistemi con prestazioni elevate. Infatti essi sono caratterizzati da une-
levata velocità di funzionamento e da ridotte dimensioni (grazie ai crescenti
livelli di integrazione che attualmente consentono di raggiungere frequenze di
funzionamento dellordine delle decine di miliardi di Hz -GHz- e circuiti con
milioni di transistors allinterno del singolo circuito integrato.
Laumento del livello dintegrazione segue la cosidetta legge di Moore, una
legge sperimentale che prevede il raddoppio del numero di elementi integrati
sul singolo circuito ogni anno e mezzo. Nella Fig. 1.7 viene mostrato lan-
damento del numero di transistor integrati sui microprocessori in funzione
dellanno di costruzione a partire dal 1970 e no allanno 2000.
Figura 1.7. Legge di Moore per i microprocessori.
Tale legge, benchè non abbia alcun fondamento teorico, si e dimostrata
valida negli ultimi 30-35 anni e si suppone possa essere confermata anche per
i prossimi anni. Infatti essa e considerata come elemento di base in tutte le
previsioni tecnologie
Per quanto riguarda le caratteristiche dei sistemi di processamento, da un
punto di vista funzionale essi possono essere divisi in due grandi categorie:
sistemi senza memoria;
sistemi con memoria.
Nel primo caso luscita del sistema dipende esclusivamente dallingresso ap-
plicato, mentre nel caso di sistemi con memoria luscita dipende non solo
dallultimo ingresso applicato ma anche da tutti quelli applicati in preceden-
za (in un sistema reale luscita non dipenderà invece dagli ingressi futuri in
quanto esso e di tipo causale, ingresso causa - uscita eetto).
Da un punto di vista generale la diversa struttura dei due diversi tipi e
da associare alla presenza di elementi circuitali in grado di memorizzare le
informazioni. Nei circuiti analogici leetto di memoria e ottenuto utilizzando
componenti caratterizzati da equazioni costitutive in cui siano presenti ope-
razioni di integrale (da cui deriva leetto di memoria) come i condensatori
e gli induttori. Vicerversa ncomponenti che abbiano una relazione istantanea
fra le diverse grandezze siche porteranno alla realizzazione di circuiti senza
memoria.
1.3.1 Sistemi senza memoria
Caratteristica dei sistemi senza memoria è il legame istantaneo delluscita
allingresso. In un sistema senza memoria reale, con caratteristiche di causa-
lità, luscita seguirà lingresso con un certo ritardo a causa della velocità di
propagazione nita dei segnali allinterno dei circuiti. Idealmente un circuito
senza memoria avrà un comportamento simile a quello mostrato in Fig. 1.8,
nel quale il segnale duscita dipende istantaneamente dal segnale dingresso.
Sistema
Senza
Memoria
(Amplificatore)
t
Ingresso
t
t
t
Uscita
Figura 1.8. Segnali dingresso e duscita in un circuito senza memoria.
Nel mondo analogico sistemi di questo tipo sono quelli basati su compo-
nenti a risposta istantanea come ad esempio i resistori e (sotto opportune
ipotesi semplicative) i componenti attivi (diodi, transistors).
Consideriamo ad esempio il circuito di Fig. 1.9
Come ben noto in questo caso la tensione duscita v
out
(t) dipende sola-
mente dallingresso allo stesso istante v
in
(t) secondo la relazione
v
out
(t) = v
in
(t)
R
2
R
1
+R
2
(1.2)
Con questo tipo di circuiti e possibile ottenere funzioni che abbiano
relazioni istantanee fra tensione dingresso e quella duscita come
divisione per una costante (partitore resistivo);
prodotto per una costante (amplicatore);
...
Da un punto di vista formale si può descrivere la relazione ingresso/uscita
di un circuito senza memoria mediante la seguente equazione
v
out
(t) = F(v
in
(t)) (1.3)
Vin
Vout
R1
R2
Figura 1.9. Schema del partitore resistivo.
1.3.2 Sistemi con memoria
Caratteristica dei sistemi con memoria è il legame delluscita allingresso. An-
che in un sistema con memoria reale, con caratteristiche di causalità, luscita
risentirà dellingresso applicato in certo istante dopo un ritardo causato della
velocità di propagazione nita dei segnali allinterno dei circuiti. Idealmente
un circuito con memoria avrà un comportamento simile a quello mostrato in
Fig. 1.8, nel quale il segnale duscita allistante t dipende dallandamento del
segnale dingresso nellintervallo [0, t].
Sistema
Con
Memoria
(Integratore)
t
Ingresso
t
t
t
Uscita
Figura 1.10. Segnali dingresso e duscita in un circuito con memoria.
In questo caso il circuito risponde ad un valore dellingresso applicato
allistante t in funzione anche degli ingressi precedenti.
Da un punto di vista circuitale leetto di memoria e presente nei compo-
nenti reattivi (condensatori ed induttori). Infatti se consideriamo un condensa-
tore di capacità C (mostrato in Fig. 1.11) il legame fra tensione applicata(v
C
)
e carica (q
C
) e la seguente
q
C
= C v
C
(1.4)
i
C
(t)
Figura 1.11. Segnali dingresso e duscita in un circuito con memoria.
Come ben noto, dallequazione precedente possono essere ottenute le re-
lazioni che legano rispettivamente corrente (i
C
) con tensione e corrente con
carica.
dv
C
(t)
dt
=
1
C
dq
C
dt
=
1
C
i
C
(t) (1.5)
q
C
(t) =
_
t
0
i
C
()d (1.6)
Le due equazioni sono sostanzialmente equivalenti e la seconda può essere
derivata dalla prima. Integrando la 1.5,in conclusione la relazione corrente-
tensione del condensatore può essere scritta come
v
C
(t) =
1
C
_
t
0
i
C
()d (1.7)
Considerando i
C
come grandezza dingresso e v
C
come grandezza dusci-
ta, luscita e legata allingresso mediante una relazione di integrazione. Ciò
signica che il valore delluscita allistante t (v
C
(t)) dipende dal valore della
corrente i
C
(t) a partire dallistante daccensione no allistante t.
Da un punto di vista formale si può descrivere la relazione ingresso/uscita
di un circuito con memoria mediante la seguente equazione
v
out
(t) = F(v
in
(0 . . . t) (1.8)
ove lespressione (0 . . . t) indica il lintervallo temporale da 0 a t.
1.4 Circuiti elettronici
I circuiti elettronici si basano sulla rappresentazione delle informazioni tramite
gradezze elettriche. Le due grandezze maggiormente utilizzate sono la tensione
e la corrente. Normalmente tali grandezze variano con il tempo rappresentando
cos` dei segnali.
La dierenza di potenziale o tensione (V) viene misurata fra due punti ai
capi di dispositivi. Essa viene generata eettuando lavoro sulla carica elettrica
in elementi come le batterie (basate su trasformazioni elettrochimiche), i ge-
neratori (che utilizzano il campo magnetico variabile), le celle solari (mediante
conversione fotovoltaica), ...
La corrente (I) invece rappresenta la quantità di carica che attraversa una
sezione nellunità di tempo. La corrente viene invece sempre associata ad un
dispositivo allinterno del quale e presente il usso di carica. Collegando i
terminali dei generatori di tensione richiamati in precedenza con una rete di
dispositivi (carico) si genera un usso di cariche attraverso questi ultimi e
quindi una corrente.
I dispositivi di base presenti nei circuiti elettronici sono i componenti pas-
sivi (bipoli) di tipo resistivo, capacitivo e induttivo. Tali elementi sono carat-
terizzati da speciche relazioni fra la tensione ai loro capi e la corrente che
scorre in essi. La struttura di base di tali elementi e mostrata nella Fig. 1.12
v
B
(t)
i
B
(t)
B
i
p
o
l
o
Figura 1.12. Bipolo con tensione e corrente.
Le equazioni costitutive dei vari componenti (corrispondenze istantanee)
sono riportate nella Tab. 1.4
Le relazioni fra correnti e tensioni possono essere ottenute integrando le
equazioni costitutive di Tab. 1.4 ed assumono sempre una delle due forme
1.4 Circuiti elettronici 13
Componente Equaz. costitutiva
Resistore vR(t) = R iR(t)
Condensatore iC(t) = C
dv
C
(t)
dt
Induttore vL(t) = L
di
L
(t)
dt
presentate in (1.9) e (1.10)
i
B
(t) = F(v
B
(T)) (1.9)
v
B
(t) = F(i
B
(T)) (1.10)
ove T, nel caso di elementi senza memoria (resistori), rappresenta uno spe-
cico istante temporale, mentre, nel caso di sistemi con memoria (condensatori
o induttori) rappresenta un intervallo temporale.
Circuiti pi` u complessi possono essere realizzati utilizzando i componen-
ti attivi come i transistors (bipolari e Metallo Ossido Semiconduttore, detti
anche MOS). Tali componenti, che verranno analizzati in seguito, sono carat-
terizzati da tre terminali: uno comune che serve per riferimento di tensione
fra ingresso e uscita, uno nel quale viene applicato il segnale dingresso ed il
terzo, ove si recupera il segnale duscita (vedi Fig. 1.13).
Transistor
Input (i
in
, v
in
) Output (i
out
, v
out
)
Comune
Figura 1.13. Schema di dispositivo a tre porte (transistor bipolare e MOS).
Nel caso di un transitor bipolare usato in congurazione ad emettitore
comune, la grandezza dingresso e la corrente di base che controlla la corrente
di collettore, la quale rappresenta la grandezza duscita.
Nel caso invece del dispositivo MOS, la grandezza dingresso e rappresen-
tata dalla tensione di gate mentre il parametro controllato e la resistenza di
canale. Attraverso i circuiti di polarizzazione esterna del transitor MOS la
variazione del parametro controllato viene poi trasformata in una variazione
di tensione (tipicamente) o di corrente sul terminale duscita.
Nel funzionamento normale i transistor vengono collegati agli elementi di
polarizzazione. In Fig. 1.14 e mostrato un esempio di circuito di polarizzazione.
Transistor
Input
(i
in
, v
in
)
Output
(i
out
, v
out
)
Comune
v
s
V
CC
Z
in
Z
out
Figura 1.14. Schema di dispositivo a tre porte polarizzato.
Nel circuito Z
in
e Z
out
rappresentano le impedenze (resistenze) di polariz-
zazione. Le tecniche di analisi ed i dettagli del funzionamento di circuiti del
tipo di quello mostrato in Fig. 1.14 verranno illustrati nei capitoli successivi.
1.4.1 Caratteristiche elettriche
I circuiti elettronici sono caratterizzati da alcuni parametri, sia di tipo elet-
trico che temporale. Si possono ad esempio denire il tipo di grandezza elet-
trica con cui sono rappresentati i segnali (tipicamente tensione o corrente),
i valori della tensione di alimentazione, i livelli del segnale in ingresso ed
in uscita, la velocità massima o, equivalentemente, la frequenza massima di
funzionamento.
Un elemento fondamentale dei circuiti elettronici e la modalità con cui
viene fornita lalimentazione al circuito stesso. Per alimentazione si intende
i riferimenti di tensione da cui il circuito può derivare lenergia elettrica ne-
cessaria per il suo funzionamento. La struttura di massima del circuito di
alimentazione e mostrata nella Fig.1.15.
Nella gura e mostrato come lalimentatore (nel caso rappresentato si trat-
ta di una batteria) fornisca due livelli di tensione, quello pi` u positivo e quello
pi` u negativo (spesso coincidente con la massa comune del circuito). Questi
due livelli di tensione forniscono i limiti allinterno dei quali si muovono tutte
le tensioni del circuito (per questo spesso vengono deniti two-rail o doppio
binario). La tensione dalimentazione risente di vari elementi come:
massima dierenza di potenziale sopportabile dal componente,
valori della tensione in ingresso ed in uscita del circuito,
velocità di funzionamento del circuito (maggiori valori della tensione da-
limentazione comportano una maggiore velocità di funzionamento dei
dispositivi elettronici),
1.4 Circuiti elettronici 15
Circuito
Elettronico
Tensione
dalimentazione
Tensione
positiva
+
-
Tensione
negativa
i
AL
v
AL
Figura 1.15. Struttura dellalimentazione del circuito (fornita da una batteria).
potenza dissipata.
Per quanto riguarda questultimo aspetto, la potenza dissipata da un cir-
cuito elettronico e pari allenergia fornita dallalimentatore. Nel caso di gura
la potenza istantanea e pari al prodotto P
AL
= v
AL
i
AL
. Ridurre la ten-
sione riduce nellespressione della potenza sia la tensione v
AL
che la corrente
i
AL
(in quanto la corrente assorbita dipende dalla tensione dalimentazione) e
quindi ha un notevole eetto sulle dissipazioni. Questi aspetti sono diventati
estremamente importanti ai nostri giorni a causa della notevole diusione dei
sistemi mobili (mobile systems) che necessitano di una grande autonomia di
funzionamento con ridotta capacità di alimentazione (le batterie sono elementi
estremamente costosi se confrontate con i costi dei sistemi elettronici).
Nei sistemi elettronici la rappresentazione dei segnali viene tipicamente
eettuata utilizzando la tensione. In questo caso il segnale sarà rappresentato
in ogni istante dal valore della dierenza di potenziale presente fra due termi-
nali. Normalmente la tensione viene presa fra un unico terminale ed un nodo
comune a tutto il circuito chiamato massa. In questo caso si parla di segnale
sbilanciato.
Unaltra alternativa e quella di usare due terminali che portano tensioni
complementari rispetto ad un riferimento (tipicamente la massa). In questo
caso si parla di segnali bilanciati o dierenziali.
Le due diverse strutture sono mostrate in Fig 1.16 che illustra la modalità
di interconnessione per lingresso e luscita sia nel caso di segnale sbilanciato
che nel caso di segnale dierenziale.
In particolare, il segnale dierenziale e caratterizzato da una maggiore
immunità al rumore di modo comune, a prezzo di un numero maggiore di ter-
minali. Il rumore di modo comune può essere considerato come un segnale che
Circuito
Elettronico
Tensione
dingresso
Tensione
duscita
a)
Circuito
Elettronico
Tensione
dingresso
Tensione
duscita
b)
Figura 1.16. Segnali in tensione: a) monopolare b) bipolari.
si somma su entrambi i terminali e , quindi, lasciando inalterata la dierenza
di potenziale fra i terminali stessi. Nella Fig. 1.17 viene mostrato leetto di
un rumore di modo comune su un segnale dierenziale.
Circuito
differenza
Tensione
dingresso
Tensione
duscita
(differenza)
+
-
Figura 1.17. Eetto del rumore di modo comune sul segnale dierenziale.
Come e possibile osservare dalla gura sulle due tensioni dingresso sono
presenti due picchi di tensione che si ipotizzano essere connessi ad un rumore
di modo comune che agisce nella stessa maniera sui due poli del segnale dif-
ferenziale. Se su queste due tensioni viene eettuata una dierenza, il rumore
di modo comune sparisce e quindi il segnale appare completamente immune
da rumore. Per questo motivo la rappresentazione dierenziale viene usata
in ambienti dove siano presenti forti campi elettromagnetici che tendono ad
accoppiarsi nello stesso modo su entrambi i li che trasportano linformazio-
ne. Per rendere il tutto ancora pi` u simmetrico, i li vengono comunemente
avvolti in modo tale da consentire un accoppiamento ancora pi` u bilanciato
per il rumore di modo comune.
1.5 Circuiti numerici/digitali 17
1.4.2 Il rumore
I componenti elettronici tendono a generare un rumore interno. Con rumore
si intendono tutti quegli eetti di uttuazione della tensione o della corren-
te legati a processi randomici allinterno dei dispositivi stessi. Ad esempio,
una carica che passa allinterno di una struttura cristallina subisce urti con
il reticolo che si trova in vibrazione a causa dellenergia termica presente
nellambiente. Tali urti modicano casualmente il usso delle cariche in un
conduttore o in un semiconduttore generando delle uttuazioni di corrente.
Quindi, mentre da un lato la rappresentazione continua (analogica) dei
segnali consentirebbe di trasportare una quantità innita di informazione (il
segnale può infatti assumere inniti valori allinterno di un intervallo) la pre-
senza del rumore limita la risoluzione con cui e possibile discriminare i valori
stessi. Quindi se ad esempio vogliamo trasmettere attraverso un lo una ten-
sione analogica e dal lato del ricevitore leggiamo una certa tensione, possiamo
solo aermare che la tensione inviata dal trasmettitore sarà allinterno di
una fascia con valore medio il valore misurato ed ampiezza pari alla massima
ampiezza del rumore sovrapposto.
Le caratteristiche del rumore generato allinterno dei componenti elettro-
nici dipendono dalla tipologia di componente considerata. Ad esempio nel
caso di resistori il rumore può essere modellato come rumore bianco con den-
sità di potenza spettrale uniforme a tutte le frequeze. Nel caso di componenti
attivi (transistor) esiste una componente di rumore a bassa frequenza detta
1/f a causa della sua dipendenza dalla frequenza, che esprime una densità di
potenza del rumore inversamente proporzionale al valore della frequenza.
Possiamo quindi concludere questa analisi sul rumore presente allinterno
dei dispositivi elettronici osservando che tale rumore (insieme a quello in-
dotto da processi esterni come i campi elettromagnetici interferenti) riduce la
quantità di informazione eettivamente trasportata dal segnale analogico, ren-
dendo, come vedremo nel seguito, la tecnologia digitale altamente competitiva
anche da questo punto di vista.
1.5 Circuiti numerici/digitali
Nella maggior parte dei sistemi elettronici le grandezze sono rappresentate
mediante segnali tempo discreto con valori discreti di tensione. In questo mo-
do e possibile operare attraverso operatori elettronici particolarmente semplici
ed ecienti.
Una proprietà importante di tali circuiti e la possibilità di rappresentare co-
munque senza perdita di informazioni segnali limitati in banda. Infatti il teo-
rema del campionamento aerma che per un segnale con energia connata in
una banda di frequenze B, la sua rappresentazione tempo discreto (ottenuta
campionando il segnale ad una frequenza f
S
) mantiene tutte le informazioni
purchè f
S
> 2 B.
Analogamente e possibile chiederci se esiste una opportuna discretizzazio-
ne dei livelli del segnale acquisito che non comporti perdita di informazione.
Purtroppo in questo caso non esiste una risposta esaustiva ma al pi` u una
risposta di natura statistica. Infatti e possibile dimostrare che scegliendo un
opportuno passo di quantizzazione (ovvero una opportuna distanza fra i livelli
del segnale quantizzato) possibile mantenere tutte le informazioni statistiche
del segnale. Tale analisi e nota in letteratura con il nome di teoria statisti-
ca della quantizzazione. Quando il segnale da trattare e deterministico non e
detto che i risultati forniti dalla teoria statistica della quantizzazione siano an-
cora utilizzabili. Infatti la possibilità di ricostruire perfettamente le proprietà
statistiche del segnale non implica necessariamente la possibità di ricostruire
anche landamento nel tempo del segnale stesso.
In ogni caso la realizzazione pratica di circuiti digitali consente di aumen-
tare il numero di livelli di quantizzazione semplicemente facendo crescere il
numero di cifre binarie necessarie per la rappresentazione. Ciò consente quindi
di poter calibrare al meglio la precisione del sistema realizzato e di risolvere
tutti i casi pratici che si presentano.
2
Circuiti elettronici
In questo capitolo verra analizzato il comportamento dei diversi dispositivi
elettronici per il processamento del segnale ed in particolare il comportamento
dei diversi tipi di transistors rispetto ai segnali a due livelli (o binari).
In particolare sara analizzato il comportamento dei vari componenti a
stato solido, dandone dei modelli descrittivi opportunamente semplicati per
la successiva analisi dei circuiti digitali.
2.1 Dispositivi di base
In questa parte verranno analizzati i diversi dispositivi elettronici alla base
dei circuiti pi` u complessi. Si considereranno brevemente i dispositivi passivi,
per poi analizzare le caratteristiche dei transistors bipolari e MOS.
Lanalisi verrà eettuata con lobiettivo di sviluppare dei modelli utili per
la realizzazione di circuiti digitali (modelli a grandi segnali), con diversi livelli
di dettaglio a seconda del tipo di analisi che deve essere eettuata.
2.1.1 Componenti passivi
Gli elementi di base di ogni circuito elettronico sono i componenti passivi. Co-
me noto, essi sono detti passivi in quanto non in grado di aumentare lenergia
di un qualunque segnale che transita attraverso i loro terminali. I componenti
passivi utilizzati nei circuiti elettronici sono di tre tipi diversi:
resistori: caratterizzati da un legame diretto di proporzionalità fra tensione
ai capi del componente e corrente che in esso scorre (v
R
(t) = R i
R
(t));
condensatori: componenti in grado di immagazzinare energia di tipo elet-
trico (carica), nei quali ce un legame di proporzionalità diretta fra carica
immagazzinata e tensione ai capi (v
C
(t) = C q
C
(t));
induttori: componenti in grado di immagazzinare energia di tipo magneti-
co, nei quali ce un legame di proporzionalità diretta fra usso magnetico
e corrente ai capi (
L
(t) = L i
L
(t));
20 2 Circuiti elettronici
I resistori vengono chiamati componenti passivi senza memoria in quanto
il legame tensione-corrente e diretto e quindi le due grandezza sono collegate
istantaneamente. Viceversa, sia nei condensatori che negli induttori, il colle-
gamento tensione-corrente avviene attraverso delle grandezze intermedie (la
carica ed il usso). Le grandezze nali (corrente per i condensatori e la tensio-
ne per gli induttori) sono ad esse collegate attraverso loperatore di integrale
che ovviamente introduce una dipendenza non pi` u istantanea. Si dice quin-
di che i condensatori e gli induttori sono dispositivi passivi con memoria in
quanto il legame tensione-corrente non e istantaneo e quindi deve tener conto
della storia del circuito.
Le equazioni costitutive di tali elementi sono descritte nella Tab.1.4 che
per comodità viene riportata di seguito.
Componente Equaz. costitutiva
Resistore vR(t) = R iR(t)
Condensatore iC(t) = C
dv
C
(t)
dt
Induttore vL(t) = L
di
L
(t)
dt
2.1.2 Diodi
Il primo componente allo stato solido analizzato e il diodo a semiconduttore
la cui struttura ed il relativo simbolo circuitale sono mostrati in Figura 2.1.
Figura 2.1. Struttura del diodo e relativo simbolo circuitale
Una polarizzazione diretta della giunzione PN, corrispondente a V
D
> 0,
consente liniezione di cariche minoritarie (elettroni nella regione P e lacune
nella regione N). Cio determina un processo di conduzione dalla regione P alla
2.1 Dispositivi di base 21
regione N, e quindi una corrente I
D
. Landamento di tale corrente puo essere
descritto attraverso una legge esponenziale del tipo
I
D
= I
S
(e
V
D
V
T
1) (2.1)
dove V
T
e lequivalente in tensione della temperatura ed e denito come
V
T
=
kT
q
, con k=costante di Boltzmann=1, 38 10
23
J/K e T=temperatura
assoluta=273K q=carica dellelettrone=1, 60 10
19
.
Landamento graco della relazione corrente tensione per un diodo con
I
S
= 170 10
15
A ed a una temperatura di 27
o
C(corrispondenti ad una
V
T
= 25.9mV ) e mostrato in Figura 2.2.
Figura 2.2. Andamento corrente-tensione nel diodo.
La corrente I
S
corrisponde alla corrente inversa di saturazione. Infatti
per tensioni V
D
fortemente negative la corrente sul diodo approssima I
S
.
E interessante notare che il valore di questa corrente e legato ai parametri
sici della giunzione (drogaggio nella zona N e P, lunghezza e coeciente di
diusione nelle due zone) ma e anche direttamente proporzionale allarea della
giunzione stessa. Percio, a parita di processo tecnologico, la corrente inversa
di saturazione e, conseguentemente, la corrente diretta del diodo crescono
proporzionalmente al crescere dellarea di giunzione P-N. Per realizzare diodi
che, a parita di tensione, siano in grado di erogare una maggiore corrente
e necessario utilizzare unarea di giunzione pi u grande. LEq. 2.1 puo essere
semplicata per valori di tensione V
D
abbastanza elevati. Infatti in questo
caso sara e
V
D
V
T
1 ottenendo quindi la legge esponenziale
I
D
= I
S
(e
V
D
V
T
) (2.2)
Nel seguito trascureremo il termine 1 quando V
D
> 4V
T
, infatti per tale
valore di tensione si avra e
4
55 1. Analogamente per V
D
< 4V
T
si avra
e
4
0, 018 1 e il contributo dellesponenziale sara quindi trascurabile. In
tale condizione si potra porre
I
D
I
S
. (2.3)
Normalmente in fase di analisi il diodo viene sostituito con un elemento
lineare a tratti. Nel caso si voglia considerare il diodo come un elemento ideale
la caratteristica e quella riportata in Figura 2.3.
Figura 2.3. caratteristica del diodo ideale.
In questo caso la corrente e nulla per tensioni negative, mentre nel ca-
so di diodo polarizzato direttamente il comportamento equivale ad un corto
circuito. Per poter tenere conto delle resistenze intrinseche del diodo e del-
la dipendenza della corrente dalla tensione si puo dare un andamento come
quello riportato nella Figura 2.4.
Figura 2.4. Caratteristica del diodo con resistenze.
Tale caratteristica, anche essa lineare a tratti, puo essere fatta corrispon-
dere a due circuiti equivalenti:
nel caso di V
D
< V
il diodo e interdetto ed equivalente ad una resistenza

R
off
molto elevata (vari M ). Per lanalisi circuitale si puo quindi so-
stituire il diodo con il circuito riportato in Figura 2.5. La tensione V
e
Figura 2.5. Circuito equivalente del diodo per VD < V.
denita come la tensione al disopra della quale il diodo e in conduzione.
Poiche in eetti il processo di conduzione ha un andamento continuo, tale
valore dovra essere denito per convenzione. Osservando landamento di
Figura 2.2 si vede come la corrente assuma valori dellordine di qualche mA
per tensioni di 0, 5 0, 6V . Tali valori di tensioni vengono appunto presi
come tensione di soglia V
. Percio nei paragra successivi considereremo

un valore di tensione di soglia del diodo pari a 0, 6V .
Nel caso V
D
> V
il diodo si considera in conduzione e la sua resistenza sta-

tica equivalente e pari a R
on
, che in generale assume un valore abbastanza
basso (qualche ). Il circuito equivalente e identico a quello mostrato in
Figura 2.5, escluso il fatto che la resistenza in questo caso ha un valore
notevolmente inferiore e pari a R
on
.
Una ulteriore semplicazione, spesso introdotta per consentire una analisi
semplicata del circuito, consiste nel prendere un modello approssimato del
tipo
V
D
= 0, 7V I
D
qualunque > 0
V
D
< 0, 6V I
D
= 0
(2.4)
Vale a dire nel caso di diodo polarizzato direttamente si suppone che la
tensione ai capi sia costante e pari a 0, 7V . Cio in quanto lesponenziale per
quei valori tende a crescere molto rapidamente e quindi grosse variazioni di
corrente sono conseguibili con piccole variazioni di tensione. Viceversa nel
caso di tensione ai capi del diodo minore della tensione di soglia la corrente si
suppone comunque nulla. Evidentemente si ha una regione indeterminata fra
0, 6 e 0, 7V . Normalmente tale regione non necessita di una particolare analisi
in quanto la variazione di tensione (0, 1V ) e piccola rispetto alle tensioni
in gioco nel circuito. Nel seguito vedremo che nel caso in cui tale regione
non possa essere trascurata (ad esempio nei nuovi circuiti alimentati a bassa
tensione) lanalisi viene eettuata nei due estremi dellintervallo.
Esercizio
Usando il modello dato dalle Eq. 2.4 si analizzi il circuito di Figura 2.6,
calcolando la tensione di uscita V
out
.
Figura 2.6. Circuito a diodi.
Si supponga che V
in
= 0 per t < 0.
2.1.3 Transistor bipolari
In questo paragrafo esamineremo rapidamente le caratteristiche di un tran-
sistor bipolare. Tale analisi verra eettuata riferendosi in particolare al
funzionamento con segnali binari.
Figura 2.7. Sezione trasversale di un transitor npn planare.
Consideriamo un transistor npn la cui struttura di base e mostrata in
Fig. 2.7. I tre terminali corrispondono a emettitore (E), base (B) e colletto-
re (C). In funzionamento diretto la giunzione B-E e polarizza direttamente
(V
BE
> V
) mentre la giunzione B-C e polarizzata inversamente (V

BC
< 0).
In questo modo i portatori minoritari vengono iniettati dallemettitore nella
base ed una percentuale di questi viene raccolta dal collettore a causa della
forte polarizzazione inversa. Questo meccanismo puo essere schematizzato nel
modo seguente. La polarizzazione diretta della giunzione B-E inietta elettroni
nella base di tipo P. Poiche la base e avvolta dalla regione di collettore (di tipo
N), connessa ad un potenziale positivo molto elevato, la maggior parte degli
elettroni vengono raccolti dal collettore stesso. Cio signica che se la corrente
I
E
e iniettata nella base una porzione
D
di questa viene raccolta nel col-
lettore mentre una percentuale 1
D
uisce attraverso la base. La corrente
di emettitore e legata alla tensione V
BE
mediante la legge del diodo espressa
dalla Eq. 2.1 e fornisce una aliquota alla corrente di collettore pari ad
D
I
E
.
Ovviamente a tale contributo dovra essere sommata la corrente propria della
giunzione di collettore, che seguira ancora la legge esponenziale di Eq. 2.1.
Figura 2.8. Simboli circuitali dei transistor NPN e PNP
Dallanalisi precedente segue che le correnti del transistor uiranno secon-
do il verso indicato in Figura 2.8. In questa gura sono riportati i simboli
circuitali usati per i transistors NPN e PNP. E opportuno notare che i versi
delle correnti della Figura 2.8 non corrispondono a quelli convenzionalmente
usati nellanalisi del transistor (normalmente tutte le correnti sono considera-
te entranti). Nel caso del transistor NPN la corrente di collettore sara quindi
pari a I
C
= I
CS
(e
V
BC
V
T
1) +
D
I
DE
. Considerando analoga relazione per
la corrente di emettitore, si ottengono le cosiddette equazioni di Ebers-Moll
come espresse in Eq.2.5.
I
C
= I
CS
(e
V
BC
V
T
1) +
D
I
ES
(e
V
BE
V
T
1)
I
E
= I
ES
(e
V
BE
V
T
1)
I
I
CS
(e
V
BC
V
T
1)
(2.5)
Queste equazioni corrispondono al circuito equivalente di Ebers-Moll
mostrato in Figura 2.9.
Figura 2.9. Circuito equivalente di Ebers-Moll.
Il circuito e caratterizzato da due generatori di corrente controllati linear-
mente in corrente. Come vedremo nel seguito, i due guadagni (
D
ed
I
) si
riferiscono, rispettivamente, al modo di funzionamento diretto ed inverso del
dispositivo bipolare. Normalmente, per ragioni costruttive, si avra
D
>>
I
;
in generale varra, per un transistore ideale, il cosiddetto teorema di reciprocita
che lega
D
ed
I
con I
ES
ed I
CS
secondo la relazione:
D
I
ES
=
I
I
CS
(2.6)
Valori tipici dei parametri suindicati sono:
D
= 0, 99; I
ES
I
CS
=
10
14
A;
I
= 0, 02. Uno degli aspetti pi u interessanti di questo circuito equi-
valente e il fatto che esso e valido per grandi variazioni delle tensioni applicate
sui terminali del transistors. In pratica esso e in grado di rappresentare, con
una buona precisione, le varie regioni di funzionamento del componente. Que-
sto aspetto e molto importante per lanalisi dei circuiti digitali che durante il
normale funzionamento portano il transistor a lavorare nelle regioni di interdi-
zione e saturazione, passando per la regione di comportamento lineare. Le Eq.
2.5 portano al circuito equivalente di Figura 2.9 il quale contiene elementi non-
linerari (i diodi) che con le loro equazioni esponenziali possono creare qualche
dicolta nellanalisi di un generico circuito. Questo modello e invece partico-
larmente eciente per lutilizzo nei simulatori circuitali; infatti il pi u diuso
simulatore, SPICE, lo utilizza per la simulazione approssimata ma veloce di
circuiti contenenti dispositivi bipolari. Nei paragra successivi utilizzeremo il
modello di Ebers-Moll per lanalisi del funzionamento del dispositivo bipolare
nelle diverse regioni di lavoro. Tali regioni sono riassunte nella Tabella 2.1.
Giunz. B-E Giunz. B-C Modo di funz.
Diretta Inversa Attivo diretto
Inversa Inversa Interdizione
Diretta Diretta Saturazione
Inversa Diretta Attivo inverso
Tabella 2.1. Regioni di funzionamento del transistor.
Modo di funzionamento attivo diretto
Come riassunto nella Tabella 2.1 , la regione di normale funzionamento del
transistor (polarizzazione attiva diretta) corrisponde ad una polarizzazione
diretta della giunzione B-E (nel caso di transistor NPN cio si ottiene ponendo
V
BE
> 4V
T
100mV ) che fornisce una corrente I
DE
abbastanza elevata (>
50I
ES
) mentre la giunzione B-C deve lavorare in regione inversa (sempre nel
caso NPN si avra V
BC
< 4V T 100mV ). Luso del termine 4V
T
fornisce
risultati pi u corretti rispetto allanalisi eettuata nel paragrafo 2.1.2 quando
il modello di Eq. 2.5 e utilizzato. Infatti esso permette di eliminare dei termini
nelle Eq. 2.5 che in ogni caso continuano a presentare dei termini nonlineari
(esponenziali). Con questa assunzione per i due esponenziali presenti nelle Eq.
2.5 si avra e
V
BE
V
T
1 e e
V
BC
V
T
1 . Conseguentemente le Eq. 2.5 potranno
approssimarsi nel modo seguente:
I
C
= I
CS
+
D
I
ES
e
V
BE
V
T
I
E
= I
ES
e
V
BE
V
T
+
I
I
CS
(2.7)
Risolvendo le Eq. 2.7 rispetto alla corrente di collettore si ottiene I
C
=
I
C0
+
D
I
E
dove I
C0
= I
CS
(1
D
I
) Le equazioni sviluppate in precedenza
consentono di ottenere il modello semplicato di Figura 2.10.
Introducendo in Eq. 2.7 la condizione I
E
= I
C
+I
B
si ottiene:
I
C
= I
B
D
(1
D
)
+I
C0
1
(1
D
)
= I
B
D
+I
C0
(1 +
D
) (2.8)
Il termine
D
rappresenta il guadagno statico di corrente del transistor
bipolare ed e denito come
D
=

D
(1
D
)
(2.9)
Infatti trascurando la corrente inversa della giunzione B-C, I
CS
, si ottiene
il risultato approssimato I
C
= I
B
D
. Inoltre la corrente I
E
in questo caso
puo essere approssimata come I
E
= I
ES
e
V
BE
V
T
. Cio signica che la corrente
di emettitore e pari alla corrente di un diodo con corrente di saturazione
I
ES
. Conseguentemente, in prima analisi il circuito equivalente del transistor
diventa quello riportato Figura 2.11. Per il diodo in gura possono essere fatte
Figura 2.10. Modello regione attiva diretta semplicato.
Figura 2.11. Modello ottenuto ponendo ICS = 0.
le assunzioni riportate nel paragrafo 2.1.2. Conseguentemente si possono usare
le relazioni riportate in Eq. 2.4 che, per polarizzazione diretta, sostituiscono
il diodo con un generatore di tensione di 0.7V . La giunzione B-E risultera
interdetta se V
BE
< V
; V
che assumeremo essere pari a 0, 6V . Avremo cos

il modello riportato in Fig. 2.12.
Osserviamo che tale modello e completamente lineare e quindi si adat-
ta molto bene alle tecniche di analisi circuitale. Dal modello sviluppato
precedentemente e considerando che I
E
= I
B
+I
C
si ottiene
I
B
=
I
E
(1 +
D
)
=
I
ES
(1 +
D
)
e
V
BE
V
T
(2.10)
Figura 2.12. Modello lineare del transistor.
LEq. 2.10 corrisponde alla corrente di un diodo (giunzione B-E) la cui
corrente di saturazione e pero divisa per un fattore (1 +
D
).
Modo di funzionamento attivo inverso
Da un punto di vista teorico e possibile scambiare il ruolo dellemettitore
con quello del collettore, ottenendo cos quello che viene detto modo attivo
inverso. In questo caso la giunzione di collettore sara polarizzato direttamen-
te (V
BC
> 4V
T
) mentre quella di emettitore sara polarizzata inversamente
(V
BE
< 4V
T
). Il modello di Figura 2.9 e in grado di rappresentare il funzio-
namento del transistor anche per questo tipo di polarizzazione. Si ottengono
cos le seguenti equazioni
I
C
= I
CS
e
V
BC
V
T

D
I
ES
I
E
= I
ES

I
I
CS
e
V
BC
V
T
(2.11)
Le Eq. 2.11 sono del tutte analoghe alle 2.7; la dierenza nei segni dipende
dai versi scelti per le correnti. Pero, dalla posizione relativa delle regioni di
collettore ed emettitore rispetto alla base (vedi Figura 2.7), si avra che solo
una piccola frazione della corrente iniettata dal collettore nella base e eetti-
vamente raccolta dallemettitore. Conseguentemente il valore di
I
nelle Eq.
2.5 e fortemente minore di uno. Cio comporta un valore per lamplicazione
di corrente
INV
pari a
INV
=
I
E
I
B
=

I
(1
I
)

I
1 (2.12)
In questo modo la corrente di emettitore risultera essere molto inferiore rispet-
to alle correnti di base e collettore. Il modello lineare semplicato e mostrato
in Fig. 2.13
Figura 2.13. Modello lineare semplicato per polarizzazione attiva inversa.
Modo di funzionamento di interdizione
In questo modo di funzionamento le due giunzioni sono polarizzate inver-
samente (V
BE
e V
BC
entrambe minori di 4V
T
). Le Eq.2.5 in questo caso
diventano
I
C
= I
CS

D
I
ES
I
E
= I
ES
+
I
I
CS
(2.13)
Le correnti di collettore e di emettitore risultanti sono estremamente picco-
le. Infatti tenendo conto dei segni dei contributi presenti nelle Eq. 2.13, nonche
del teorema di reciprocita riportato in Eq. 2.6, si osserva che tali correnti sono
addirittura inferiori alle correnti di saturazione I
CS
ed I
ES
. In questo caso il
modello si compone di due generatori di corrente (uno di collettore e laltro di
emettitore) i cui valori sono riportati nelle Eq. 2.13. Normalmente tali correnti
sono considerate nulle e quindi i due generatori di corrente corrispondono a
due circuiti aperti (il transistor equivale ad un interruttore aperto).
Modo di funzionamento di saturazione
Il funzionamento in regione di saturazione del transistor corrisponde ad una
polarizzazione diretta di entrambe le giunzioni B-E e B-C. Come vedremo nel
seguito la saturazione nei circuiti reali avviene in conseguenza della particolare
interazione fra transistor e circuito esterno. Le Eq. 2.5 in questo caso posso-
no essere riscritte trascurando i termini unitari rispetto agli esponenziali. Si
ottiene cos la coppia di equazioni
I
C
= I
CS
e
V
BC
V
T
+
D
I
ES
e
V
BE
V
T
I
E
= I
ES
e
V
BE
V
T

I
I
CS
e
V
BC
V
T
(2.14)
Dalle equazioni precedenti e possibile ricavare la relazione che esiste fra
corrente di collettore e corrente di base in questa regione di funzionamento.
In particolare, sostituendo la seconda delle Eq. 2.14 nella prima si ottiene:
I
C
=
D
I
E
(1
D
I
)I
CS
e
V
BC
V
T
<
D
I
E
(2.15)
La corrente di collettore risultera percio, a parita di corrente di emettitore,
inferiore a quella che si avrebbe nel caso di un transistor funzionante in regione
attiva diretta. Analogo risultato si ottiene considerando la relazione corrente
di collettore-corrente di base. Infatti dalla Eq. 2.15 e tenendo conto della
condizione I
E
= I
B
+I
C
si ottiene
I
C
< I
B
D
(1
D
)
=
D
I
B
(2.16)
Normalmente lespressione precedente viene riscritta nel modo seguente
I
C
=
D
I
B
con
=
I
C
D
I
B
(2.17)
rappresenta il livello di saturazione ed e minore di uno per un transistor
in saturazione, mentre assume valore unitario nel caso di transistor in regione
attiva. Maggiore e la saturazione nel transistor, minore e il valore di . A
questo punto possiamo vedere come varia la tensione V
CE
= V
BE
V
BC
in
funzione del livello di saturazione. Infatti, poiche tale tensione risulta prossima
a 0V , il collegamento CE di un transistor in saturazione puo essere considerato
un corto circuito. Dalla Eq. 2.16 si ottiene I
E
= I
C
(1 +
1
D
) , sostituendo
i valori di I
E
e I
C
della Eq. 2.14 e considerando la condizione di Eq. 2.6 si
ottiene
V
CE
= V
T
ln(
I
CS
(
D
+ 1
I
D
)
I
ES
(
D
(
D
1) +
D
)
) = V
T
ln(

D
(
D
+ 1
I
D
)
I
(
D
(
D
1) +
D
)
)
(2.18)
Nel graco di Figura e mostrato landamento della tensione di uscita per
i valori V
T
= 27mV,
D
= 50,
I
= 0, 2 e con I
CS
e I
ES
legate dallEq. 2.6.
Tale tensione, per < 0.8 resta comunque al disotto di 0, 2V . Per = 0
si ottiene il valore minimo (corrispondente ad I
C
= 0) che e pari a V
CE
=
V
T
ln(
I
CS
I
ES
D
). Per i valori considerati si ottiene V
CE
(SAT) = 0.0435mV . Os-
serviamo che per valori di che tendono ad 1 il valore di V
CE
tende allinnito
in quanto il denominatore della Eq. 2.18 (
D
(
D
1) +
D
) =
D
(1 )
tende a zero. Cio corrisponde alla presenza di un asintoto verticale per = 1.
Infatti per tale valore di il transistor lavorera in regione attiva ed il circuito
di uscita corrisponde ad un generatore di corrente per il quale ogni tensione
ai morsetti e ammessa. Il modello semplicato che puo essere utilizzato in
regione di saturazione e quello mostrato nella Figura 2.15. Il diodo della giun-
zione B-E e sostituito con un generatore di tensione ideale. In questo caso,
a dierenza del modello del transistor in regione attiva, il valore di tensione
V
BE
e posta pari a circa 0, 8V . Questo valore pi u elevato va messo in relazione
Figura 2.14. Andamento della VCE per diversi livelli di saturazione.
V
CE
=0,2V
Figura 2.15. Circuito equivalente saturazione.
con la maggiore corrente che scorre nella giunzione di base a causa del modo
di funzionamento. Infatti sostituendo nelle Eq. 2.14 la relazione fra I
C
, I
E
e
e risolvendo inoltre rispetto alla tensione V
BE
si ottiene
V
BE
= V
T
ln(
I
C
(1 +
1
I
)
I
ES
(1
D
I
)
) = V
T
ln(
I
C
(1
I
) +I
B
I
ES
(1
D
I
)
) (2.19)
Dalla Eq. 2.19 si osserva che, a parita di corrente di collettore (limitata
comunque dal circuito esterno), la tensione V
BE
aumenta al diminuire di
(corrispondente allaumento della corrente di base I
B
e cioe allaumentare del
livello di saturazione. Per cio che concerne la tensione di V
CE
e importante
mettere in evidenza il fatto che la validazione del modello viene fatta nor-
malmente a posteriori. Questo signica che lanalisi del circuito richiede vari
passi:
1. Si ipotizza inizialmente che il transistor sia abbastanza saturo.
2. Si eettua lanalisi sostituendo al transistor il modello di Figura 2.15.
3. Si verica a posteriori lesattezza delle ipotesi 1) vericando che
I
C
D
I
B
<
MIN
(
MIN
puo essere preso pari a 0, 7 0, 8).
Esercizio
Si analizzi il circuito di Figura 2.16, calcolando prima la variazione della
tensione duscita V
out
al variare della tensione dingresso V
in
da 0 a 5V (carat-
teristica di trasferimento ingresso uscita). Tale analisi deve essere eettuata
staticamente. Cio signica che gli eetti dinamici del circuito e quindi le capa-
cita e le induttanze possono essere trascurati. Successivamente si calcoli invece
il comportamento dinamico quando si applica in ingresso la forma donda mo-
strata in gura. Per le analisi si possono usare i modelli semplicati ponendo
D
= 50 e si puo trascurare il tempo di smagazzinamento delle cariche nella
regione di base nel passaggio del transistor dalla saturazione allinterdizione.
Figura 2.16. Circuito con transistor bipolare.
2.1.4 Transistor MOS
Fra i dispositivi attivi a semiconduttore, il transistor MOS e quello il cui
funzionamento e pi u immediatamente intuibile. Esso puo essere derivato di-
rettamente considerando una struttura Metallo Ossido Semiconduttore. Da
un punto di vista tecnologico ed elettrico tale dispositivo sfrutta in pieno le
eccezionali caratteristiche elettriche, meccaniche e chimiche dellossido di si-
licio ( SiO
2
). Si tratta infatti di un materiale altamente isolante, robusto e
resistente agli agenti chimici. La struttura di un transistor MOS a canale N
(NMOS) e mostrata in Fig. 2.17.
Figura 2.17. Sezione trasversale di un transitor NMOS.
Nella struttura riportata in Figura 2.17 possono essere evidenziate, allin-
terno del substrato p, due regioni n+ corrispondenti al source (S) ed al drain
(D). Queste regioni corrispondono a due diodi con lanodo in comune. Conse-
guentemente la corrente drain-source (I
DS
) sara sempre nulla, se si trascura
linuenza del gate (G), per qualunque polarizzazione di V
DS
. Osserviamo che
il gate fa parte di una struttura metallo-ossido- semiconduttore che assomiglia
ad un condensatore piano. Se sul gate viene applicata una tensione V
GS
via
via crescente si avra prima una repulsione delle cariche libere positive (lacune)
allinterfaccia substrato-ossido, corrispondente al canale, lasciando una cari-
ca ssa negativa corrispondente agli ioni accettori. Questa prima fase viene
detta di svuotamento. Lulteriore aumento della tensione di gate porta a ri-
chiamare gli elettroni presenti nel substrato creando uno strato di inversione.
La quantita di carica richiamata per unita di supercie di interfaccia , in cor-
rispondenza ad una dierenza di potenziale V
CG
fra gate e canale, e pari (per
il transistor a canale N) a
Q
I
= C
OX
(V
GC
V
T
) (2.20)
(si noti il segno negativo della carica richiamata).
LEq. 2.20 da una relazione di proporzionalita fra carica e tensione gate-
canale che e simile a quella di un condensatore; tale equazione introduce pero
una tensione di soglia V
T
. Questa tensione di soglia serve a tenere conto del
fatto che il semiconduttore e drogato p (e quindi prima di poter accumula-
re carica negativa e necessario svuotare la carica positiva presente) nonche a
riassumere gli eetti della dierente natura dei materiali costituenti i piat-
ti del condensatore e della presenza di ioni negativi nellossido che contra-
stano laccumulazione di elettroni nellinterfaccia. Nellespressione Eq. 2.20
il termine C
OX
rappresenta la capacita per unita di area del condensatore
metallo-ossido-substrato ed e pari a
C
OX
=

OX
t
OX
=

0
SiO2
t
OX
(2.21)
La costante dielettrica relativa del SiO
2
vale circa 3, 9 mentre lo spessore
dellossido (t
OX
) e dellordine dei millesimi di m. La presenza degli elettroni
nellinterfaccia puo essere vista come un processo di inversione del tipo di por-
tatori allinterfaccia ossido-substrato, ottenendo quindi una regione di piccolo
spessore drogata n. Tale regione, detta appunto canale, consente una connes-
sione elettrica fra le regioni n+ di source e drain. Se si ipotizza V
DS
= 0V non
si avra movimento di carica nel canale e quindi la tensione tra gate e canale
(V
GC
) sara costante e pari a 0V . Nel caso, invece, che un potenziale V
DS
> 0
venga applicato al drain, la presenza del canale permette lo scorrimento di una
corrente I
DS
fra drain e source la cui entita sara controllata dal potenziale di
gate V
GS
. A questo punto ci interessa quindi valutare la relazione che esiste
fra le tensioni applicate al MOS e la corrente I
DS
risultante. A causa della
corrente suddetta, la tensione del canale non sara pi u costante ma dipendera
dalla coordinata x e quindi la sara una funzione V
GC
(x) = V (x). Conseguen-
temente anche la carica di inversione sara una funzione Q
I
(x). In particolare,
dalla Eq. 2.20 si avra
Q
I
(x) = C
OX
(V
GS
V (x) V
T
) (2.22)
La tensione V (x) aumenta spostandosi dal source verso il drain e con-
seguentemente la quantita di carica accumulata nello strato di inversione e
maggiore dal lato source rispetto a quella presente verso il drain. Nelle consi-
derazioni successive si supporra che la dierenza di potenziale V
GS
V (x)V
T
sia maggiore di zero in ogni punto del canale; corrispondentemente si dovra
avere V
DS
< V
GS
V
T
. La distribuzione di tensione V (x) corrisponde ad un
campo elettrico dato da
E(x) =
dV (x)
dx
(2.23)
Poiche la velocita media dei portatori (elettroni o lacune) e legata al campo
elettrico attraverso lequazione
v
i
(x) = (
q
i
[q
i
[
)m
i
E(x) (2.24)
dove m
i
rappresenta la mobilita dei portatori (i = n per gli elettroni e
i = p per le lacune), q
i
e la carica del portatore e q
i
/[q
i
[ corrisponde al segno
della suddetta carica (negativa nel caso di elettroni e positiva per le lacune).
Poiche il processo di conduzione nel caso di elettroni avviene con processi pi u
ecienti, fra i due tipi di mobilita si ha una relazione del tipo m
n
2m
p
.
A questo punto e possibile calcolare la corrente che scorre in ogni sezione del
canale osservando che se in una certa sezione ce una densita Q
I
(x) di carica q
i
che si muove con velocita v
i
(x), la corrente che passa nella sezione di larghezza
unitaria nellasse ortogonale al piano della Figura 2.17 (corrispondente alla
quantita di carica che attraversa tale sezione nellunita di tempo) e data da
I
(x) = Q
I
(x)v
i
(x) (2.25)
Se si indica con W leettiva larghezza di canale,sostituendo nella Eq. 2.25
i valori ottenuti dalla Eq. 2.23 e Eq.2.24 si ottiene
I(x) = (
q
i
[qi[
)WQ
I
(x)m
i
E(x) = (
q
i
[qi[
)WQ
I
(x)m
i
dV
dx
= I
DS
(2.26)
Nella Eq. 2.26 la corrente I(x) e costante in tutte le sezioni e quindi e pari
ad I
DS
in virt u del principio di conservazione della carica, per il quale non
puo esserci accumulo di carica in una generica sezione. Sostituendo in Eq. 2.26
il valore di densita di carica di Eq. 2.22 (ed osservando che essendo la carica
di un NMOS negativa risultera (
qi
|qi|
) = 1)si ottiene
I
DS
dx = WC
OX
(V
GS
V (x) V
T
)m
i
dV (2.27)
Tramite le Eq. 2.26 e Eq. 2.27 e possibile denire la resistenza dierenziale
di canale dR per la generica sezione a distanza x dal source e per una lunghezza
dx, che sara pari ad
dR =
dV
I(x)
=
dx
(WQ
I
(x)m
i
)
=
dx
(WC
OX
(V
GS
V (x) V
T
)m
i
)
(2.28)
Integrando i due membri della Eq. 2.27, il primo fra 0 e L (lunghezza del
canale) e, corrispondentemente, il secondo fra 0 e V
DS
,
_
L
0
I
DS
dx =
_
V
DS
0
WC
OX
(V
GS
V (x) V
T
)m
i
dV
si ottiene la relazione fra corrente drain source (I
DS
) e tensioni applicate in
transistor NMOS
I
DS
= k
N
(
W
L
)(2(V
GS
V
TN
)V
DS
V
2
DS
) (2.29)
con k
N
=
mnC
OX
2
=
mn
OX
(2t
OX
)
. Analoga relazione puo essere ottenuta per i
transistor PMOS invertendo i pedici, si ottiene quindi
I
SD
= k
P
(
W
L
)(2(V
SG
V
TP
)V
SD
V
2
SD
) (2.30)
Le relazioni ottenute sono valide per un transistor MOS in conduzione e
non in saturazione. Tali condizioni corrispondono a valori di tensioni che nel
caso di transistor NMOS sono dati da
V
GS
> V
TN
V
DS
< V
GS
V
TN
(2.31)
V
SG
> V
TP
V
SD
< V
SG
V
TP
(2.32)
Nel caso invece che V
DS
= V
GS
V
T
, nella zona adiacente il drain il canale
sara al limite fra inversione e svuotamento e la corrente sara pari ad
I
DS
= k
N
(
W
L
)(V
GS
V
TN
)
2
(2.33)
Nel caso che V
DS
aumenti ulteriormente il canale si strozzera nella regione
di drain secondo quanto illustrato nella Figura 2.18.
Figura 2.18. Modulazione di canale per VDS > VGS VT .
Osserviamo che il canale termina in un punto della regione sotto il gate pri-
ma di raggiungere il drain. In tale punto la tensione vale V (L
l
) = V
GS
V
T
. Quindi il canale risultante e equivalente a quello di un transistor polarizzato
con V
DS
= V
GS
V
T
ma con una lunghezza eettiva di canale inferiore e pari
ad L
l
. Ai capi della regione di svuotamento di lunghezza
l
sara presente
una dierenza di potenziale pari a V
DS
(V
GS
V
T
). Poiche la modulazione
di canale legata a
l
e molto piccola, cio in quanto il passaggio delle cari-
che nella regione svuotata incontra una resistenza estremamente elevata, la
corrente puo essere posta eguale al valore espresso dalla Eq. 2.33. Tale mo-
dalita di funzionamento e detto di saturazione, in questo caso la corrente e
indipendente dalla tensione V
DS
ed e funzione esclusivamente della tensione
V
GS
. Il comportamento della corrente di drain (I
DS
) in funzione della tensio-
ne drain-source (V
DS
) la variare della tensione di gate (V
GS
) per tensione di
soglia V
T
= 0, 3V e mostrata in Fig. 2.19.
0
0
,
1 0
,
2
0
,
3 0
,
4
0
,
5 0
,
6
0
,
7 0
,
8
0
,
9
1
1
,
1 1
,
2
1
,
3 1
,
4
1
,
5 1
,
6
1
,
7 1
,
8
1
,
9
2
2
,
1 2
,
2
2
,
3 2
,
4
2
,
5 2
,
6
2
,
7 2
,
8
2
,
9
3
3
,
1 3
,
2
3
,
3 3
,
4
3
,
5
0,00E+000
5,00E-006
1,00E-005
1,50E-005
2,00E-005
2,50E-005
3,00E-005
Ids vs. Vds
0,5
1
1,5
2
Vds
I
d
s
V
GS
Figura 2.19. Caratteristiche di un transistor NMOS con VT = 0, 3V e kN
W
L
=
10
5
.
In eetti, a causa della presenza della modulazione di canale, la corrente
tende ad aumentare al crescere della tensione V
DS
; spesso tale dipendenza e
modellata attraverso il parametro di modulazione del canale mediante
I
DS
= k
N
(
W
L
)(V
GS
V
TN
)
2
(1 +V
DS
) (2.34)
Anche nel caso di funzionamento in saturazione, le relazioni trovate per
i transistor NMOS possono essere utilizzate anche per i PMOS invertendo
lordine dei pedici. Si ottiene cos lequazione
I
SD
= k
P
(
W
L
)(V
SG
V
TP
)
2
(1 +V
SD
). (2.35)
La dipendenza della corrente fra drain e source e anche funzione dalla
temperatura di funzionamento del dispositivo. Tale dipendenza e legata in
particolare alla variazione dei parametri V
T
e k. In particolare si avra
dV
T
dT

2, 5mV
o
C
. (2.36)
Cio signica che tale variazione porterebbe ad un aumento di corrente al-
laumentare della temperatura di funzionamento. Daltra parte allaumentare
della temperatura k diminuisce a causa della diminuzione della mobilita dei
portatori m
i
. Poiche questo secondo eetto e preponderante rispetto a quello
legato alla variazione di V
T
, globalmente si ha che un aumento di temperatu-
ra portera ad una diminuzione della corrente. La Fig. 2.20 riporta i simboli
Figura 2.20. Simboli elettrici transistor MOS: transistor NMOS (lato sinistro) e
PMOS (lato destro).
circuitali dei dispositivi NMOS e PMOS. Mentre i simboli nella parte alta
della gura mostrano anche il terminale di polarizzazione di substrato, quelli
nella parte bassa sono pi u adatti ad un utilizzo in circuiti logici, dove il sub-
strato e polarizzato al potenziale pi u basso (nel caso di dispositivi NMOS)
o e collegato allalimentazione (caso di transistor PMOS). La presenza di un
piccolo cerchio sul terminale di gate e consistente con lutilizzo che si fa di
questo simbolo graco nel disegno di circuiti logici. Infatti nel caso di circuiti
digitali, il cerchio indica linversione del segnale (da 1 a 0 o viceversa). Nel
caso dei transistor PMOS tale simbolo sta a signicare che il canale si for-
ma (transistor ON) quando la tensione sul gate e abbastanza bassa (vicina a
0). Nel caso del NMOS, invece, si ha lattivazione del transistor, canale ON,
quando il potenziale di gate e abbastanza alto (vicino ad 1). Per cio che con-
cerne il terminale di substrato, il verso della freccia indica il tipo di drogaggio
del substrato, e quindi il tipo di canale, secondo le modalita viste nel caso di
diodo o transistor bipolare.
Dispositivi a canale corto
Quando le dimensioni del canale scendono sotto il micron le caratteristiche del
transistor risentono di tutti gli eetti di non idealita. In particolare un primo
eetto, gia descritto in precedenza e pi u evidente nel caso di canale corto, e
quello della modulazione di canale descritto nelleq. (2.34).
Un altro fenomeno e quello connesso con la mobilita dei portatori. Nelleq.
(2.24) il legame fra velocita e campo e di tipo lineare. Nella pratica se il campo
supera un certo livello (campo critico o E
C
) la velocita dei portatori tende a
stabilizzarsi verso un valore limite (detta velocita di saturazione o v
SAT
). Lan-
damento campo-velocita e mostrato in Fig. 2.21 per diversi semiconduttori e
per i due diversi tipi di carica.
EE 616 / Saraswat.
8
V
TH
V
TH
V
D L
Carrier Mobility: Velocity Saturation
The mobility of the carriers reduces at higher electric fields normally encountered in
small channel length devices due to velocity saturation effects.
Velocity as a function of electric field
As the channel length, L, is reduced while the supply voltage is not, the tangential
electric field will increase, and the carrier velocity may saturate. !
c
! "0
4
V/cm for
electrons. Hence for N-channel MOSFET with L < " m, velocity saturation causes
the channel current to reach saturation before V
D
= V
G
- V
T
. nstead of
D
SAT
being proportional (V
G
-V
T
)
2
it is linearly proportional to (V
G
-V
T
)

and is
approximately given by
I WC (V V )v
Dsat ox G T sat
= "
Figura 2.21. Andamento della velocit a vn in funzione del campo nel canale E: si
noti la saturazione per campi maggiori di quello critico EC.
Per il silicio la velocita di saturazione e sostanzialmente la stessa sia per
gli elettroni che per le lacune ed e pari a 10
5
m/sec.
Le cause della saturazione della velocita sono molteplici, la fondamenta-
le riguarda le collisioni fra particelle (scattering di elettroni e di lacune). Il
campo per cui si ha la saturazione della velocita dipende da vari fattori come
il drogaggio, il tipo di portatore, il campo elettrico trasversale (cioe quello
generato dalla tensione di gate). Nel caso di elettroni in un canale N il cam-
po e dellordine di 2 4 V/m. Ne consegue che per un canale di lunghezza
0, 2 0, 1 m la velocita di saturazione si raggiunge con una tensione V
DS
dellordine 1 2 V (tale tensione verra indicata come V
SAT
).
La relazione velocita - campo elettrico mostrata in Fig. 2.21 puo essere
espressa come:
v(E) =
_
_
_
mnE
1+E/E
C
perE E
C
,
v
SAT
perE > E
C
(2.37)
ove m
i
rappresenta la mobilita degli elettroni (per i = n) o delle lacune (se
viene scelto i = p) v(E) e E rappresentano i valori assoluti della velocita e
del campo elettrico. Calcolando la prima delle (2.37) per E = E
C
si otterra
inoltre v(E
c
) =
miE
C
1+E
C
/E
C
=
miE
C
2
= v
SAT
.
La velocita con segno (v(x))puo essere ottenuta dalla equazione precedente
utilizzando il campo elettrico con segno (E(x)) mediante
v(x) = (
q
i
[q
i
[
)
m
i
E(x)
1 +[E(x)[ /E
C
(2.38)
Sostituendo il nuovo andamento della velocita di (2.38) nella (2.25) la
(2.26) diventa
I(x) = (
q
i
[q
i
[
)WQ
I
(x)
m
i
E(x)
1 +[E(x)[ /E
C
= I
DS
(2.39)
Lequazione (2.39) puo essere riscritta (cosiderando che nellNMOS dV/dx >
0 e che (
qi
|qi|
) = 1) come:
I
DS
(1+
1
E
C
dV
dx
) = (
q
i
[q
i
[
)WQ
I
(x)m
i
dV
dx
= WC
OX
(V
GS
V (x)V
T
)m
N
dV
dx
(2.40)
da cui puo essere ricavata lequazione I
DS
dx = (I
DS
1
E
C
+WQ
I
(x)m
i
)dV
che tenendo conto anche della (2.22) porta a I
DS
dx = (I
DS
1
E
C
+WC
OX
(V
GS
V (x)V
T
)m
N
)dV . Integrando questultima equazione fra source e drain si ot-
tiene per il transistor NMOS lequazione I
DS
L = I
DS
V
DS
E
C
+WC
OX
m
N
[(V
GS
V
T
)V
DS

V
2
DS
2
] da cui si ottiene:
I
DS
=
m
N
2
C
OX
(
W
L
)(2(V
GS
V
TN
)V
DS
V
2
DS
)
1
1 +V
DS
/(E
C
L)
(2.41)
Nellequazione (2.41) il termine
1
1+V
DS
/(E
C
L)
rappresenta il livello di
saturazione della velocita dei portatori e puo essere indicato come K(V
DS
).
Il processo di saturazione della velocita dipende dal campo elettrico fra
source e drain e quindi dalla tensione V
DS
. Si intuisce che allaumentare della
V
DS
la corrente aumenta no a che la velocita dei portatori non raggiunge la
velocita di saturazione v
SAT
, chiamiamo V
DSsat
la tensione a cui si raggiun-
ge la saturazione. A questo punto la corrente rimane costante. Tale valore di
corrente limite puo essere calcolata sostituendo tale velocita limite e la relativa
tensione V
DSsat
nella (2.39). Considerando in particolare che la saturazione
avviene inizialmente nei pressi del drain (infatti nei pressi del drain ce la
minore concentrazione di portatori minoritari, in quanto la dierenza di po-
tenziale fra gate e canale risulta essere minima, e quindi la velocita risultera
massima, al ne di mantenere la corrente nel canale I(x) costante per ogni x
e pari a I
DS
) che tale corrente deve coincidere con quella calcolata mediante
la (2.41) si ottiene
I
DS
= WQ
I
(D)v
SAT
= WC
OX
(V
GS
V
DSsat
V
T
)v
SAT
=
=
m
N
2
C
OX
(
W
L
)(2(V
GS
V
TN
)V
DSsat
V
2
DSsat
)
1
1 +V
DSsat
/(E
C
L)
(2.42)
Risolvendo lequazione precedente si ottiene per V
DSsat
la seguente
espressione
V
DSsat
=
1
1 + (V
GS
V
T
)/(E
C
L)
(V
GS
V
T
) (2.43)
Poiche nel caso di transistor a canale convenzionale la saturazione avviene
per V
DS
= V
GS
V
T
e poiche per tensioni V
GS
abbastanza grande il termine
1 +(V
GS
V
T
)/(E
C
L) e abbastanza maggiore di uno, la tensione V
DSsat
di
(2.43) risulta sensibilmente minore di (V
GS
V
T
) e quindi la saturazione nel
transistor a canale corto avviene prima rispetto al transistor convenzionale.
Realizzazione sica di dispositivi MOS
Realizzazione di dispositivi) Questa sezione descrive il processo di realizzazio-
ne di un circuito CMOS. Come visto in precedenza la sezione di un dispositivo
MOS a canale N e mostrata in Fig. 2.23. In tale gura e possibile osservare il
subtrato drogato P nel quale sono eettuate le due diusioni N per il source
e per il drain. Al centro si osserva lossido di gate sul quale viene deposto il
metallo o il polisilicio (silicio policristallino conduttore) che forma lelettrodo
di gate.
A partire dal singolo transistor MOS e possibile costruire dispositivi com-
plementari (cioè dispositivi che integrano sia componenti NMOS che PMOS).
La struttura di base che considereremo e quella mostrata in Fig. 2.24. Si tratta
del circuito CMOS che, come vedremo successivamente, realizza la funzione di
negazione o di inversione. Il circuito e composto da un dispositivo NMOS con
0
0
,
2
0
,
4
0
,
6
0
,
8 1
1
,
2
1
,
4
1
,
6
1
,
8 2
2
,
2
2
,
4
2
,
6
2
,
8 3
3
,
2
3
,
4
0,00E+000
5,00E-006
1,00E-005
1,50E-005
2,00E-005
2,50E-005
3,00E-005
Ids vs. Vds
Vds
I
d
s
Figura 2.22. Confronto fra le caratteristiche di un transistor NMOS convenzionale
(curva in alto) e quelle di un canale corto (in basso) con VT = 0, 3V e kN
W
L
= 10
5
per VGS = 2V .
source a massa ed il drain collegato al drain del dispositivo PMOS. I gate sono
collegati insieme allingresso mentre luscita e prelevata sul drain comune.
Per realizzare tale struttura e necessario disporre sia di un substrato P (per
i dispositivi NMOS) che di un substrato N (per i dispositivi PMOS). Non po-
tendo disporre contemporaneamente di due substrati dierenti si parte da un
substrato di un certo tipo realizzando al suo interno un pozzo (in inglese detto
well ) che consenta di ottenere il substrato per il dispositivo complementare.
La struttura risultante e mostrata in Fig. 2.25. Si può notare come a parti-
re da un substrato di tipo P sia stato realizzato un pozzo con drogaggio N
(n-well ) nel quale verrà realizzato il dispositivo PMOS.
Si può osservare come i due drain siano collegati insieme attraverso una
metallizzazione, mentre i due gate sono realizzati da uno strato di polisilicio
connesso ad entrambi e con lingresso del circuito. Per poter meglio eviden-
ziare i collegamenti tra i due transistor si può abbandonare tale vista in se-
zione ed evindenziare invece la vista dallalto. La struttura vista dallalto e
rappresentata in Fig. 2.26.
La struttura di Fig. 2.26 rappresenta anche le maschere necessarie per il
processo fotolitograco di realizzazione del dispositivo.
Infatti la tecnologia CMOS utilizza due elementi fondamentali per la
realizzazione delle varie stutture:
1. le maschere ottiche;
2. lossido di silicio.
n+
p
Gate Source Drain
bulkSi
Ossido
(SiO)
2
Polisilicio
(Polisilicon)
n+
D
G
S
Figura 2.23. Struttura del dispositivo MOS a canale N.
In particolare lossido di silicio e un elemento fondamentale per la tecnologia
CMOS. Le sue ottime caratteristiche chimiche (resiste a molti attacchi chimici
ai quali il silicio invece e sensibile), meccaniche (e estremamente robusto e
resistente), termiche (e stabile in temperatura) ed elettriche (e un ottimo
isolante) lo hanno reso determinante per la penetrazione del silicio nel mondo
dei semiconduttori.
La tecnologia del silicio e anche detta anche tecnologia planare in quanto
tutte le lavorazioni avvengono su una supercie del materiale.
Il materiale di partenza per la realizzazione dei componenti e un disco di
silicio dello spessore di qualche decimo di millimetro. Tale disco (detto wafer)
e preliminarmente drogato (con drogante N o P) e rappresenta il substrato
dellintero dispositivo. In Fig. 2.27 viene riportata una sezione del substrato.
Il processo tecnologico si basa su una serie di operazioni compiute sulla
faccia superiore di tale fetta di substrato. Le operazioni fondamentali sono:
ossidazione: crescita di ossido spesso eettuata per proteggere la faccia del
substrato (2.28);
Figura 2.24. Struttura di un invertitore CMOS
deposito di fotoresist: e la deposizione del materiale sensibile alla luce,
cioè di un materiale che se colpito dalla luce polimerizza e quindi diventa
resistente ad una serie di attacchi chimici (2.29);
esposizione alla luce: viene eettuata interponendo delle maschere che
oscurano sul resist le parti che si intendono rimuovere;
rimozione del resist: mediante attacco chimico il resist che non e stato
colpito dalla luce (in quanto coperto dalle linee scure opportunamente
disegnate sulla maschera) viene rimosso lasciando visibile lossido di silicio
sottostante (2.30),
rimozione ossido accessibile: con attacco chimico selettivo si rimuove
lossido non coperto dal resist (2.31);
rimozione del resist: mediante attacco chimico viene rimosso tutto il resist
rimasto (2.32);
drogaggio: la zona non protetta dallossido viene drogata N in modo da
realizzare il pozzo N (2.33) (la stessa procedura può essere seguita per
realizzare il drain ed il source dei due transistor). Il drogaggio può avvenire
mediante diusione gassosa (un gas che trasporta il drogante viene posto
a contatto della supercie e lassenza della protezione fornita dallossido
n+
p substrate
p+
n well
A
Y
GND
V
DD
n+ p+
SiO
2
n+ diffusion
p+ diffusion
polysilicon
metal1
nMOS transistor pMOS transistor
Figura 2.25. Struttura di un invertitore CMOS con substrato P.
di silicio gli consente di diondere allinterno del silicio stesso) oppure
mediante impiantazione ionica (gli ioni del drogante vengono accelerati
mediante capo elettrico e impiantati nel silicio in corrispondenza della
supercie non protetta dallossido).
Con procedure analoghe possono essere realizzate le linee di metallo, di
polisilicio e lossido di gate, La struttura risultante sarà quindi quella mostrata
dalle Fig. 2.25 e 2.26.
2.1.5 Latch-up nei dispositivi CMOS
Descrizione sommaria del fenomeno. Il fenomeno del LATCH-UP consi-
ste nellaccensione indesiderata di una struttura di diodo a quattro strati (o
diodo di Shockley) presente come parassita nella coppia elementare CMOS
(Fig. 2.34).
La struttura di principio di un diodo di Shockley consta di quattro regioni
con diverso drogaggio n
+
-p-n-p
+
(vedi Fig. 2.35)
con la struttura circuitale mostrata in Fig. 2.36.
GND V
DD
Y
A
substrate tap
well
nMOS transistor pMOS transistor
Figura 2.26. Rappresentazione dellinvertitore CMOS visto dallalto.
Figura 2.27. Situazione iniziale: sezione del substrato drogato P.
Figura 2.28. Processo di ossidazione: viene fatto crescere uno strato di SiO2.
la cui caratteristica corrente-tensione esibisce una resistenza dierenziale
negativa in modo del tutto simile a quella di un SCR, con corrente di trigger
nulla. (vedi Fig. 2.37).
In particolare essendo le regioni n
+
e p
+
coincidenti con le due regioni
source della coppia CMOS, il fenomeno di latch-up consiste nella creazione
di un percorso a bassa resistenza tra lalimentazione positiva e quella negativa,
il quale, sebbene non inci le caratteristiche funzionali della porta CMOS che
potrà continuare ad operare correttamente sia dal punto di vista logico che
p substrate
SiO
2
Photoresist
Figura 2.29. Deposizione del fotoresist: il materiale sensibile alla luce viene deposto
su tutta la supercie del silicio.
p substrate
SiO
2
Photoresist
Maschera
Figura 2.30. Processo fotolitograco: il resist viene impressionato dalla luce
interponendo la maschera, le parti non esposte vengono rimosse.
p substrate
SiO
2
Photoresist
Figura 2.31. Rimozione dellossido non protetto mediante attacco chimico selettivo.
Figura 2.32. Rimozione del resist mediante attacco chimico.
n well
SiO
2
Figura 2.33. Realizzazione del pozzo n (n-well) mediante diusione o
impiantazione.
Figura 2.34. Transitor parassiti.
Figura 2.35. Struttura SCR.
analogico, nisce col provocare una elevata dissipazione di potenza e la rottura
irreparabile della struttura. Da quanto detto appare evidente la necessità di
introdurre, durante la fase realizzativa, particolari accorgimenti tecnologici
che facciano traslare la tensione di latch-up a tensioni superiori a quella di
alimentazione, garantendo in tal modo un ben denito livello di immunità o
robustezza al latch-up dei circuiti CMOS.
Modello analitico. In Fig. 2.34 è rappresentata la cella elementare di una
Figura 2.36. Circuito equivalente.
Figura 2.37. Caratteristica SCR.
struttura CMOS realizzata con tecnologia N-well, in cui sono posti in evidenza
i contatti di body. Come può osservarsi nella cella elementare sono presenti
dei transistori n-p-n e p-n-p la cui disposizione, con il collettore di ciascun
transistore coincidente con il terminale di base dellaltro, dà origine ad un
feedback positivo. Occorre notare che, essendo la giunzione N-well/substrato
inversamente polarizzata, per la coincidenza della corrente di collettore di
ciascun transistore con quella di base dellaltro (vedi Fig.2.36) i due transistori
operano normalmente in interdizione. Se ricorriamo alle equazioni di Ebers-
Moll per descrivere il funzionamento dei due dispositivi ed indichiamo con E1
e E2 i due emettitori p
+
e n
+
, con corrente di trigger nulla (vedi Fig. 2.38) si
può scrivere
I = I
PE1
I
S
_
e
V
C
V
t
1
_
= I
PE1

R1
I
PC1
. (2.44)
Figura 2.38. Correnti SCR.
I = I
NE2
I
S
_
e
V
C
V
t
1
_
= I
NE2

R2
I
NC2
. (2.45)
e la corrente totale diviene:
I =
F1
I
PE1
I
PC1
+
F2
I
NE2
I
NC2
. (2.46)
in cui
F1
,
R1
,
F2
,
R2
rappresentano i fattori di amplicazione di
corrente dei due transistori ed inoltre le correnti sono le seguenti
I
PE1
= I
PES
_
e
V
E1
V
t
1
_
. (2.47)
I
PC1
= I
PCS
_
e
V
C
V
t
1
_
. (2.48)
I
NE2
= I
NES
_
e
V
E2
V
t
1
_
. (2.49)
I
NC2
= I
NCS
_
e
V
C
V
t
1
_
. (2.50)
I vari parametri nelle equazioni precedenti hanno il loro signicato usuale
avendo trascurato, per semplicità, le correnti iniettate nelle regioni ad elevato
drogaggio p
+
,n
+
. Si noti inne che dalla Fig. 2.38 risulta
V = V
E1
V
C
+V
E2
(2.51)
Eliminando nella ((2.46)) le correnti di emettitore I
PE1
, I
NE2
si ha
I
PE1
= I +
R1
I
PC1
(2.52)
I
NE2
= I +
R2
I
NC2
(2.53)
la corrente totale si può riscriversi nel modo seguente:
I =
1
R1
F1
F1
+
F2
1
I
PC1
+
1
R2
F2
F1
+
F2
1
I
NC2
(2.54)
Tenendo presente che I è necessariamente positiva, si presentano due
possibilità:
1. se
F1
+
F2
< 1 allora I
PC1
e I
NC2
devono essere obbligatoriamente
negative e la giunzione B
1
B
2
è polarizzata inversamente (V
C
< 0). In
tal caso V sarà grande e aumenterà rapidamente al crescere di I (Forward
Blocking Region in Fig. 2.37)
2. se
F1
+
F2
> 1 allora I
PC1
e I
NC2
devono essere obbligatoriamente
positive e la giunzione B
1
B
2
polarizzata direttamente. In tal caso, essendo
V
C
> 0 e relativamente piccola, V è piuttosto ridotto ed aumenta solo
lentamente al crescere di I (Latched State Region in Fig. 2.37)
Riduzione del latch-up
Due accorgimenti fondamentali
1. Riduzione del guadagno
1
2
spostare n-well and n+ source/drain il pi u lontano possibile aumentan-
do la larghezza di base dei transistor e quindi diminuendo il guadagno
(cio riduce la densita di integrazione);
uno strato n+ buried nel pozzo riduce il guadagno del transistor;
2. Riduzione delle resistenze di pozzo e di substrato per abbassare le cadute
di tensioni
pi u alti valori del drogaggio del substrato riduce la resistenza R
sub
;
2.2 Famiglie digitali 53
ridurre la resistenza R
well
abbassando la resistenza di contatto verso
GND;
guard rings attorno ai pozzi p e n, con contatti frequenti agli anelli,
riducendo le resistenze parassite.
Figura 2.39. Anelli di guardia per la riduzione del latch-up.
2.2 Famiglie digitali
In questo paragrafo e nel successivo verranno analizzate le congurazioni cir-
cuitali che utilizzando gli elementi di base (transistor bipolari e MOS) consen-
tono di realizzare le porte digitali o logiche (circuiti funzionanti su due livelli).
In questo paragrafo inizialmente descriveremo le caratteristiche fondamen-
tali di una famiglia digitale e successivamente, per ciascuna congurazione,
analizzeremo i parametri delle diverse strutture proposte.
2.2.1 Caratteristiche delle famiglie digitali
Con il termine famiglia digitale intendiamo linsieme delle possibili varianti
di una topologia circuitale di base al ne di ottenere circuiti sostanzialmente
a due livelli (0, 1 o VERO,FALSO) in grado di realizzare le funzioni digitali
di fondamentali (come ad esempio invertitore o NOT, AND, OR, NAND,
NOR, ...). Tali circuiti si comportano come operatori logici ideali solo in prima
approssimazione. Infatti nel loro funzionamento reale e necessario considerare
gli aspetti elettrici del circuito stesso. Ad esempio, i livelli di tensione non sono
ssi ma possono variare (in generale essi dipendono, ad esempio, dal carico
della porta medesima), la velocita con cui luscita si porta al valore corretto
e nita e durante il loro funzionamento tali porte dissipano energia elettrica.
Obiettivo dellanalisi che verra svolta nei prossimi paragra sara appunto
quello di mettere in relazione le caratteristiche elettriche e di velocita delle
varie congurazioni con i parametri circuitali utilizzati.
Per sviluppare le analisi indicate, nelle sezioni successive useremo diversi
simboli il cui signicato e riportato nella Tab. 2.2. In generale, utilizzeremo
per tali simboli la terminologia usata nella letteratura americana. Per tale
motivo, poiche i segnali sono a due livelli, indicheremo con H il livello alto
(High) mentre L corrispondera al livello basso (Low). Per eventuali transizioni
in salita useremo la lettera r (da rise), mentre la discesa verra indicata con f
(da fall).
Simbolo Signicato
VH Valore della tensione H
VL Valore della tensione L
VOH Min. valore in uscita della tensione H
VOL Max valore in uscita della tensione L
VIH Min. valore in ingr. considerato H
VIL Max valore in ingr. considerato L
IIL Corrente assorbita in ingr. a L
IIH Corrente assorbita in ingr. a H
IOL Corrente fornita in uscita a L
IOH Corrente fornita in uscita a H
tr Tempo di salita
t
f
Tempo di discesa
tLH Ritardo nella comm. in uscita H L
tHL Ritardo nella comm. in uscita H L
Tabella 2.2. Denizione dei parametri elettrici e temporali nelle famiglie logiche.
Livelli di tensione e margini di rumore
Il primo aspetto che prenderemo in esame in questo paragrafo riguarda i livelli
di tensione presenti in ingresso ed in uscita delle porte logiche. Con i simboli
V
L
e V
H
indicheremo il livello di tensione in uscita dalla porta (e quindi in-
gresso ad eventuali porte connesse alla porta considerata) quando il livello e
basso o alto. Questi valori di tensione non sono pero ssi, infatti il loro livello
dipende, ad esempio, dal carico. Per caratterizzare lintervallo di variabilita
della tensione si considerano i valori V
OL
e V
OH
che sono, rispettivamente, il
massimo valore delluscita quando questa si trova al livello basso ed il minimo
valore di tensione che puo essere assunto dalla stessa per il livello alto. Ana-
logamente, per la tensione dingresso sara necessario denire i due valori V
IL
e V
IH
che identicano il massimo valore della tensione dingresso che la porta
riconosce come basso ed il minimo valore della stessa tensione che invece viene
riconosciuto come livello alto dingresso. Anche una porta possa funzionare
e necessario che i livelli duscita siano compatibili con quelli dingresso. Infatti
in un circuito logico luscita di una porta sara collegata allingresso di unaltra
porta uguale. Ne consegue che il minimo valore di tensione fornito in uscita
sul livello alto dovra essere superiore al valore minimo che in ingresso la porta
riconosce come livello alto. Con la terminologia introdotta nella Tab. 2.2 la
condizione da porre e V
OH
> V
IH
. Analogamente il livello basso massimo che
luscita e in grado di fornire dovra essere inferiore al livello dingresso massimo
che che la porta riconosce come valore basso. In questo caso la condizione sara
V
OL
< V
IL
. Tali condizioni sulle tensioni sono mostrate in Fig. 2.40. In questa
Figura 2.40. Margini di rumore.
gura sono anche introdotti i cosiddetti margini di rumore . Essi rappresen-
tano la tolleranza che ce per quella famiglia logica fra livelli duscita e quelli
dingresso. Essi sono deniti come
0 = V
IL
V
OL
1 = V
OH
V
IH
(2.55)
Ritardo di propagazione e tempo di salita e discesa
Un ulteriore aspetto che viene preso in considerazione in questo paragrafo
riguarda la velocita di risposta di un circuito digitale. La presenza delle ca-
pacita parassite nonche la limitata velocita di commutazione dei dispositivi
elettronici fa si che il cambiamento di livello in uscita non puo mai avvenire
istantaneamente. In genere la transizione di livello (o commutazione) avviene
facendo passare i dispositivi elettronici nelle diverse regioni di funzionamento.
Conseguentemente il processo di carica, o scarica, del nodo duscita avviene at-
traverso complesse dinamiche di tipo non lineare. Normalmente la transizione
in un sistema digitale si caratterizza come mostrato in Figura 2.41.
Figura 2.41. Denizione della velocit a di commutazione in una porta logica: tempi
di salita (tr) e discesa (t
f
) e ritardo di commutazione per fronte di salita(tLH) e
discesa (tHL).
Come mostrato nella gura, si possono denire due insiemi di caratteristi-
che temporali: quello relativo alla velocita di carica e scarica dei nodi di uscita
(corrispondente ai due tempi di salita t
r
e discesa t
f
) e quello che considera
lintero ritardo introdotto dalle porte (ritardo di commutazione per il fronte
di salita t
LH
e di discesa t
HL
). La prima coppia di ritardi puo essere vista
come corrispondente al tempo che lo stadio duscita della porta logica impie-
ga per caricare e scaricare le capacita parassite presenti sulluscita. Poiche i
processi di carica e scarica tendono ad essere di tipo esponenziale, a rigore il
tempo necessario anche tale processo si esaurisca e innito. Da un punto di
vista pratico la commutazione si potra invece considerare conclusa quando la
tensione duscita e abbastanza vicina al valore nale. Tale osservazione pra-
tica ha portato a denire come tempo di commutazione il tempo che luscita
impiega per eettuare una transizione dell80% della transizione complessiva.
Cio signica, nel caso di una commutazione basso-alto (L H), che il tempo
di salita (t
r
)e denito come il tempo che luscita impiega per passare dal 10%
della sua transizione complessiva al 90% della stessa. Nel caso particolare di
livello basso coincidente con 0V , il tempo di salita si considera il tempo impie-
gato dalla porta per eettuare la transizione dal 10% al 90% del valore nale
della tensione. Analogamente, nel caso di transizione da alto a basso (H L)
il tempo di discesa (t
f
) e denito come il tempo impiegato per passare dal
90% della regione di commutazione al 10% (nel caso di valore V
L
= 0 cio
corrisponde al tempo necessario per passare dal 90% di V
H
al 10% di V
H
).
I tempi di salita e di discesa non tengono conto dellinerzia della porta,
ovvero di cio che accade dal momento in cui avviene la commutazione del
segnale di ingresso, che e la causa della variazione delluscita della porta, no
al momento in cui luscita raggiunge il 10% della variazione complessiva. Per
tenere conto di questo aspetto si denisce il ritardo di commutazione denito
come il tempo che intercorre fra listante in cui lingresso assume il 50% della
dinamica duscita al momento in cui la stessa variazione appare sul segnale
duscita. Nella Figura 2.41 sono evidenziati due ritardi, quello relativo ad una
commutazione basso-alto delluscita (t
LH
) e quello per commutazione da alto
a basso (t
HL
). Ovviamente in generale i due ritardi saranno diversi e saranno
collegati, rispettivamente, al tempo di salita e discesa.
Dissipazione di potenza
Un ultimo aspetto da considerare riguarda la potenza media dissipata. In
genere tale dissipazione puo essere calcolata a partire dalla potenza istantanea
(prodotto della corrente assorbita dallalimentazione per il valore di tensione
dellalimentazione stessa) integrandola su un periodo abbastanza lungo. In
formula cio puo essere espresso come
P
media
=
1
T
_
T
0
P(t)dt (2.56)
La potenza media dipende dal livello a cui si trova luscita del circuito e dal
numero di commutazioni che avvengono durante il periodo dintegrazione.
La struttura di un circuito, ad esempio un invertitore, e schematizzato
nella Fig. 2.42.
Tale schema mostra la struttura tipica di una porta digitale basata su livelli
di tensione. La tensione duscita viene determinata attraverso la struttura
di partizione di tensione composta dal pull-up e dal pull-down. Questi due
elementi possono essere considerati alla stregua di due resistenze (nonlineari)
il cui valore dipende dalla tensione dingresso.
I
SH
I
PS
=I
SH
+I
L
Figura 2.42. Schema di una porta logica con carico capacitivo.
Ad esempio nel caso di un invertitore (che fa corrispondere il livello alto
duscita al valore basso dingresso e viceversa) al crescere della tensione din-
gresso la resistenza equivalente del pull-down tende a diminuire mentre quel-
la del pull-up aumenta. Conseguentemente applicando la legge del partitore
restivo si avra che la tensione duscita tende a diminuire.
La struttura puo essere idealizzata considerando una struttura totalmente
complementare. In questo caso i due circuiti possono assumere soltanto due
congurazioni
1. circuito con resistenza nulla,
2. circuito con resistenza innita.
Ad esempio considerando il caso dellinvertitore complementare ideale, per li-
velli bassi della tensione dingresso il pull-up avra una resistenza nulla mentre
il pull-down sara equivalente ad un circuito aperto. Viceversa nel caso di in-
gresso a livello alto il pull-up avra resistenza innita pull-down sara equivalente
ad un corto circuito.
Inoltre al variare della tensione dingresso il passaggio fra le due congura-
zioni suindicate avverra ad un punto preciso della tensione stessa (tipicamente
al 50% della dinamica del circuito. Purtroppo il comportamento descritto in
precedenza e solo ideale e nei casi pratici si assiste sia a fenomeni di valori
di resistenza non ideali (nella realta non si potra realizzare il corto circuito e
nemmeno il circuito aperto) che a situazioni di commutazione non simultanea
per i circuiti di pull-up e pull-down.
Come e mostrato in gura 2.42 la corrente fornita dallalimentazione (I
PS
)
si divide in due contributi. Il primo e quello necessario per lalimentazione dei
circuiti interni (che attraverso i circuiti di pull-down scorre verso massa) men-
tre il secondo e quello necessario per la carica della capacita di carico (I
L
).
La corrente che serve ad alimentare il circuito stesso viene normalmente chia-
mata corrente di corto circuito (I
SC
) e puo essere di tipo dinamico (vale a
dire essa e presente solo in occasione delle commutazioni H L e L H
quando sia il pull-up che il pull-down sono attivi) oppure di tipo statico (essa
e presente con continuita anche se il livello non cambia ed e legata al fatto che
per quel livello ne il circuito di pull-up ne quello di pull-down sono completa-
mente spenti). In questultimo caso sara necessario precisare le due correnti
di corto circuito, vale a dire quella sul livello basso duscita e quella relativa al
livello alto. Anche nel caso di correnti dinamiche e necessario considerare due
valori di corrente di corto circuito una per la commutazione H L e laltra
per quella L H. Per cio che concerne le correnti di cortocircuito, esse sono
attribuibili al fatto che durante la commutazione tanto la parte di pull-up
(che porta luscita al valore alto, e che quindi e attiva nel caso di uscita H)
che quella di pull-down (che invece forza luscita al livello basso ed e attiva
per uscite L) sono attive contemporaneamente. Quindi la corrente uisce dal
morsetto di alimentazione verso massa passando allinterno del circuito. Tale
corrente non contribuisce alla variazione delluscita e quindi non e utile al ne
della commutazione della porta.
Viceversa la corrente che uisce nel carico capacitivo durante le commu-
tazioni e invece necessaria per modicare lo stato del condensatore duscita.
In tal caso la corrente, e quindi la potenza, dipendono dal valore del carico.
Lenergia necessaria per caricare il condensatore quando la una tensione di
uscita commuta da 0 a V
CC
e il doppio dellenergia immagazzinata sul con-
densatore (un contributo equivalente a quello dellenergia immagazzinata e
infatti dissipata sulla resistenza duscita) e quindi sara pari a
E
comm
=
_

0
i
L
(t)V
cc
dt = C
L
V
2
cc
(2.57)
Se f
c
e la frequenza di lavoro del circuito (in ogni nodo possono esserci
al massimo f
c
commutazioni al secondo) e p
c
e la probabilita che un modo
commuti (da H L o da L H), poiche la commutazione da H L
non richiede energia dallalimentazione (il condensatore deve essere soltanto
scaricato), la potenza media dissipata per la commutazione del nodo duscita
puo essere calcolata utilizzano la formula seguente
P
comm
=
1
2
C
L
V
2
cc
f
c
p
c
(2.58)
Chiaramente la corrente (e quindi lenergia) necessaria per la commuta-
zione della capacita di uscita viene anche essa prelevata dallo stesso morsetto
di alimentazione del circuito digitale da dove viene presa la corrente per lali-
mentazione dei dispositivi interni. Poiche pero lentita della potenza dissipata
dipende dal valore della capacita i carico ( eq. 2.58), che a sua volta e legata al-
la modalita di utilizzo della porta stessa, questo contributo viene normalmente
separato da quello relativo alle correnti dinamiche e statiche di alimentazione
del circuito.
Se ora si considera la potenza complessiva dissipata nel circuito completo,
ipotizzando N nodi di connessione diversi con capacità C
(i)
L
e ciascuno con
probabilità di commutazione p
(i)
c
, la potenza sarà pari a
P
comm
=
1
2
V
2
cc
f
c
N
i=1
C
(i)
L
p
(i)
c
=
1
2
V
2
cc
f
c
p
c
N
i=1
C
(i)
L
(2.59)
dove p
c
rappresenta il valore medio della probabilità, di commutazione,
mediato sulle diverse capacità secondo lespressione
p
c
=
N
i=1
C
(i)
L
p
(i)
c
N
i=1
C
(i)
L
(2.60)
Caratteristica statica
Un modo per caratterizzare i livelli di tensione e la relazione fra ingresso e usci-
ta di una porta logica e quello basato sulla caratteristica statica dellinvertitore
di base.
Cio corrisponde a valutare per ogni valore della tensione dingresso la
tensione duscita corrispondente. In questa analisi si considera solamente il
comportamento statico dei componenti del circuito sotto analisi. Corrispon-
dentemente tutti i condensatori vengono trattati come circuiti aperti mentre
eventuali induttori sono sostituiti con cortocircuiti.
Si puo quindi pensare ad un processo di misura che faccia variare in modo
estremamente lento lingresso misurando luscita corrispondente. Ovviamente
il concetto di lento deve essere rapportato alle costanti tempo che agiscono
nel circuito sia quelle interne al transistor che quelle connesse con i dispositivi
parassiti e non collegati allesterno.
Ad esempio la caratteristica statica ottenuta attraverso la simulazione SPI-
CE del circuito descritto nel le seguente (in formato SPICE) e riportato in
Fig. 2.44 e mostrata in Fig. 2.43.
ESEMPIO DI CARATTERISTICA STATICA
VCC 4 0 5
VIN 1 0 DC 0
RB 1 2 10K
Q1 3 2 0 Q1
RC 3 4 1K
.MODEL Q1 NPN BF 75 RB 100 TF .1NS CJC 2PF
.DC VIN 0 5 0.1
* .TRAN 1NS 100NS
.PLOT DC V(3) V(1)
.END
Figura 2.43. Caratteristica Statica del circuito descritto in Fig. 2.44
E possibile notare come al crescere della tensione dingresso la tensione

duscita tenda a diminuire. Il circuito è quello di un invertitore.
2.2.2 Famiglie bipolari RTL
Esistono dierenti strutture per la realizzazione di circuiti digitali basati su
dispositivi bipolari. Esse dieriscono nella loro prestazioni relativamente alla
capacità di pilotaggio, alla velocità di funzionamento ed alla potenza dissipata.
La struttura di un circuito digitale bipolare segue lo schema di principio
mostrato in Fig. 2.42. Lesempio pi` u semplice di circuito bipolare e basato
su un pull-down attivo (transistor NPN) ed un pull-up passivo (resistenza),
esso e mostrato in Fig. 2.44. In questo caso per tensioni elevate dingresso
il transistor bipolare passa in saturazione portando la tensione CE (tensione
duscita) a livello basso (circa 0,2-0,3 V).
V
in
V
out
V
CC
R1
R
2
Figura 2.44. Schema dellinverter in tecnologia bipolare.
Ipotizzando una tensione dingresso V
in
> V
, la giunzione B-E e po-

larizzata direttamente e quindi (ipotizzando il transistor in saturazione con
V
BE
= 0, 8V ) si avrà:
I
B
(V
ALTO
in
) =
(V
in
V
BE
(sat))
R
1
(2.61)
Mediante lEq. 2.61 la corrente dingresso e legata alla tensione sul-
la resistenza (dierenza fra tensione dingresso e tensione sulla giunzione
base-emettitore) ed al valore della resistenza stessa attraverso la relazione
costitutiva della resistenza (legge di Ohm).
Ipotizzando il transistor in saturazione ed utilizzando quindi il modello di
Fig. 2.15, si può calcolare la corrente di collettore che sarà pari a
I
C
(V
ALTO
in
) =
(V
CC
V
CE
(sat))
R
2
(2.62)
Ovviamente anche il transistor risulti eettivamente in saturazione a
posteriori dovra essere vericato che
I
C
(V
ALTO
in
)
D
I
B
(V
ALTO
in
)
<
MIN
(
MIN
puo essere
preso pari a 0, 7 0, 8).
Se la tensione dingresso e bassa (al disotto della tensione di soglia V
del
transistor) il transistor stesso e interdetto e quindi il circuito corrispondente
e quello mostrato in Fig. 2.45
V
in
V
out
R1
R
2
Figura 2.45. Inverter con ingresso livello logico 0.
Poichè sulla resistenza duscita non scorre alcuna corrente la caduta su
di essa e pari a 0V , per cui la tensione duscita e pari a V
out
= V
CC

0 = V
CC
, ovvero la tensione si trova al massimo valore possibile (tensione
dalimentazione positiva).
Caratteristica Statica
Calcoliamo ora la caratteristica statica del circuito di Fig. 2.44. Il calcolo
normalmente viene fatto ipotizzando che il circuito in esame sia chiuso su
un altro circuito analogo, in quanto normalmente il circuito viene ad operare
allinterno di una catena di porte logiche. Nella nostra trattazione supponiamo
pero per il momento il circuito privo di carico (come appunto mostrato in Fig.
2.44).
Facciamo variare lentamente la tensione dingresso portandola da 0 a 5V.
Fintanto che la tensione V
in
rimane sotto la tensione di soglia V
il transistor
risulta essere interdetto e quindi la tensione duscita V
out
= (V
CC
R2I
C
) =
V
CC
in quanto la corrente di collettore e nulla.
Successivamente, per V
in
> V
, il transistor comincia a condurre ed ini-

zialmente si trovera in regione attiva (infatti V
out
= V
CE
sara molto prossima
a V
CC
). Il transistor allora si comportera come un amplicatore di corrente,
potendo approssimare il suo funzionamento con la relazione I
C
= I
B

F
.
Da tale modellazione ed osservando che la corrente di base e ovviamente
esprimibile come I
B
= (V
in
V
BE
(att))/R
1
e possibile ottenere la relazione
ingresso uscita del circuito durante la fase di funzionamento in regione attiva.
Essa sara data da
V
out
= V
CC
I
C
R
2
= V
CC

F
(V
in
V
BE
(att))
R
2
R
1
= (2.63)
= V
in
(att)
F
R
2
R
1
+ (V
CC
+V
BE
(att)
F
R
2
R
1
)
che corrisponde ad una retta di pendenza G
I
=
F
R2
R1
che inizia nel pun-
to V
out
= V
CC
, V
in
= V
BE
(att). Poiche V
0, 65V mentre V
BE
(att) 0, 7V
risulta essere presente una regione intermedia fra questi due valori dellingres-
so nella quale sia il modello dinterdizione che quello di regione attiva non
funzionano correttamente. Nella regione individuata ci sara una transizione
graduale fra i due modelli, transizione che garantira la continuita non solo
della caratteristica statica ma anche della sua derivata prima.
Quindi allaumentare della tensione dingresso la tensione duscita dimi-
nuisce con guadagno G
I
(che rappresenta il guadagno analogico del circuito di
Fig. 2.44 visto come amplicatore invertente). Tale processo si interrompera
quando il transistor entra in saturazione. Cio avviene quando la tensione V
CE
si porta a circa 0, 3V . Si puo calcolare a che valore di V
in
cio accade ponendo
nella (2.64) V
out
= V
CE
(sat) = 0, 3V . Si ottiene allora per la V
in
V
in
(sat) = (V
CC
V
CE
(sat))
R
1
F
R
2
+V
BE
(sat)
Da questo valore di tensione dingresso il transistor entra in saturazione e
vi permane. Al crescere di V
in
il livello di saturazione diminuisce e quindi
diminuisce anche leggermente la tensione duscita.
Tale comportamento corrisponde con quanto mostrato in Fig. 2.43. Per i
valori utilizzati per i componenti (R
1
= 10K, R
2
= 1K e = 75) si hanno
i seguenti valori:
G
I
= 7, 5
V
in
(sat) = 1, 43V
Laccordo con la curva simulata con il programma SPICE e assolutamente
soddisfacente (errore inferiore al 10%).
Fanout
Le cose ovviamente vanno un pò diversamente se in uscita al circuito si pone
un carico. In questo caso supponiamo che il carico corrisponda ad N circuiti
identici (invertitori bipolari).
Se la tensione V
in
allingresso della cascata di invertitori e posta a livello
alto (supponiamo sia pari a V
CC
) luscita del primo invertitore sarà in sa-
turazione con corrente dingresso espressa dalla (2.61). La corrente duscita,
ipotizzando il transistor in saturazione, sarà pari a
I
C
(sat) =
V
CC
V
CE
(sat)
R
2
+N I
B
(int)
V
CC
V
CE
(sat)
R
2
(2.64)
Nella(2.64) I
B
(int) rappresenta la corrente inversa che scorre nei transi-
stor Q1, ..., QN che sono tutti in interdizione. Tale contributo si somma alla
corrente fornita dalla resistenza di collettore (R
2
) per dare la corrente com-
plessiva che scorre sul collettore di Q0. Nellultima espressione della (2.64) si
e supposto che la corrente inversa sia trascurabile.
Viceversa nel caso di tensione V
in
bassa, ipotizziamo che sia V
in
=
V
CE
(sat) = 0, 2V , allora il transistor Q0 risulterà essere interdetto. Lo sta-
dio duscita del primo invertitore sarà quindi equivalente alla sola resistenza
R
2
che fornirà la corrente di base ai transistor Q1, ..., QN. Poichè la tensione
duscita V
out
= V
in1
= ... = V
inN
, la corrente di base di ciascuno degli N tran-
sistor sarà data dalla (2.61), per cui la corrente totale (I
i
(N)) (ipotizzando
gli N stadi tutti perfettamente uguali) e
I
i
(N) = N
(V
out
V
BE
(sat))
R
1
(2.65)
con V
out
che sarà a sua volta dipendente da I
i
(N) secondo la relazione
V
out
= V
CC
I
i
(N) R
2
(2.66)
Utilizzando le Eq. (2.65) e (2.66) si ottengono le seguenti espressioni per
la tensione duscita e la corrente dingresso
V
out
=
R
1
V
CC
+R
2
NV
BE
(sat)
R
1
+R
2
N
(2.67)
I
i
(N) =
V
CC
V
BE
(sat)
R
1
+R
2
N
N (2.68)
Figura 2.46. Cascata di invertitori bipolari.
Quello che accade in questo circuito e che allaumentare del numero N
la corrente richiesta in ingresso I
i
(N) a sua volta aumenta abbassando però
la tensione duscita V
out
. Si arriverà quindi ad un valore limite N
max
oltre il
quale la tensione non sarà in grado di garantire la saturazione dei transistor
Q1, ..., QN. Tale valore sarà proprio il Fan Out per il valore alto in uscita della
porta contenente Q0 (FO
H
) mentre per il valore basso, poichè si considera
che la corrente in ingresso ai transistor Q1, ..., QN sia trascurabile, il FO
L
sarà praticamente illimitato. Il FO complessivo sarà quindi dato da
FO = min(FO
H
, FO
L
) = FO
H
(2.69)
Per calcolare il valore FO
H
e necessario fare una qualche assunzione sulle
correnti duscita dei transistor Q1, ..., QN. Ipotizziamo che questi transistor
abbiano come carico le sole resistenze R
2
, la corrente di collettore I
C
(i) (per
i = 1, ..., N) e data dalla Eq. (2.62).
La corrente I
B
(i) di ciascuno degli N transistor potrà essere calcolata
mediante
I
B
(i) =
I
in
(N)
N
=
V
CC
V
BE
(sat)
R
1
+R
2
N
(2.70)
dalla denizione di livello di saturazione dato in (2.17) e dalle limitazioni su
di esso si ottiene qundi
=
I
C
D
I
B
=
V
CC
V
CE
(sat)
(V
CC
V
BE
)
_
R
1
R
2
+N
_
< 0, 8V (2.71)
dalla quale e possibile ottenere il limite superiore di N
N < 0, 8
(V
CC
V
BE
)
V
CC
V
CE
(sat)

R
1
R
2
(2.72)
e quindi il FO
FO
H
= FO =
_
0, 8
(V
CC
V
BE
)
V
CC
V
CE
(sat)

R
1
R
2
_
(2.73)
dove x| signica intero inferiore di x.
Analisi del comportamento dinamico
Ora vogliamo analizzare il comportamento dinamico dellinverter RTL. A tale
scopo si consideri il circuito di Fig. 2.47.
V
in
V
out
V
CC
R1
R2
C
L
Figura 2.47. Circuito per lanalisi dinamica dellinverter RTL
Ipotizziamo che allistante t=0 la tensione dingresso passa da 0V a V
CC
.
Per t 0 il transistor Q
1
è interdetto, conseguentemente la capacità duscita
si trova collegata esclusivamente alla resistenza R
2
(la corrente I
C
(Q1) = 0).
Ne consegue che la tensione duscita si trova ad un valore V
CC
.
Allistante t = 0 la tensione dingresso passando a V
CC
(ad esempio 5V )
accende il transistor la cui tensione di collettore è tenuta inizialmente al valore
V
CC
dal condensatore C
L
. Ne consegue che allistante t = 0 il transistor si
trova in regione attiva e quindi il modello da utilizzare per il transistor è
quello del generatore di corrente controllato in corrente, il circuito equivalente
è mostrato in Fig. 2.48.
V
in
V
out
V
CC
R1
R2
C
L
V
BE
+
I
C
Figura 2.48. Circuito dinamico equivalente con transistore in regione attiva
La corrente di base è data da
I
B
(Q1) =
V
CC
V
BE
(att)
R
1
(2.74)
e la corrispondente corrente del generatore di collettore è data da
I
C
=
F
I
B
(2.75)
Corrispondentemente il circuito duscita (generatore I
C
, resistore R
2
e
generatore della tensione dalimentazione V
CC
) potrà essere trasformato con
Thevenin ottenendo il circuito di Fig. 2.49
C
L
V
TH
+
R
TH
V
out
Figura 2.49. Circuito dinamico equivalente di Thevenin
Dove:
V
TH
= V CC I
C
R
2
(2.76)
R
TH
= R
2
Conseguentemente la tensione duscita V
out
partirà dal valore V
out
(t =
0) = V
CC
, tendendo al valore V
out
(t ) = V
TH
. Tale processo di scarica
avverà con costante tempo
att
= R
TH
C
L
= R
2
C
L
(2.77)
e terminerà quando la tensione duscita raggiungerà il valore di saturazione
V
out
= V
CE
(sat) = 0, 2 0, 3V .
Landamento della tensione duscita sarà quindi dato da
V
out
(t) = V
out
() + (V
out
(0) V
out
()) exp(t/
att
) (2.78)
= V
TH
+ (V
CC
V
TH
) exp(t/
att
)
Listante in cui il transistor entrerà in saturazione (t
sat
) sarà dato da
t
sat
=
att
ln
_
V
CC
V
TH
V
CE
(sat) V
TH
_
(2.79)
Da questo istante il transistor entra in saturazione e la tensione duscita
rimane sostanzialmente costante intorno a 0, 2V .
Per i valori seguenti (R
1
= 10K, R
2
= 1K,
F
= 75, C
L
= 2nF e
V
CC
= 5V ) si ottiene
I
B
= 0, 43mA
I
C
= 32, 25mA
V
TH
= 27, 25V
R
TH
= 1K
att
= 2 10
6
= 2sec
t
sat
= 0, 322sec
Viceversa nel caso di passaggio dellingresso da alto a basso (da 0V a V
CC
)
il transistor diviene interdetto. Per cui landamento della tensione duscita (da
V
CE
(sat) a V
CC
) segue la legge esponenziale data da
V
out
= V
CC
+ (V
CE
(sat) V
CC
) exp(t/
R
) (2.80)
con
R
= R
2
C
L
.
Per i valori indicati in precedenza si otterrà una costante tempo
R
= R
2
C
L
= 2 10
6
coincidente con quella del transistor in regione attiva (
att
) ma in questo
caso il tempo necessario per esaurire il transitorio è sensibilmente maggiore
( 5
R
= 10nsec).
Nei due casi (sia per la commutazione LH che per quella HL) si otterrà
che il 50% della transizione (V
out
(50%)) corrisponde ad un valore di :
V
out
(50%) =
V
CC
V
CE
(sat)
2
(2.81)
V
out
(50%) =
V
CC
+V
CE
(sat)
2
che per i valori precedenti risulta essere V
out
(50%) = 2, 4V e quindi
V
out
(50%) = 2, 6V .
Ne consegue che i due valori del ritardo di propagazione saranno dati da
t
HL
V
out
(50%) = V
TH
+ (V
CC
V
TH
) exp(t
HL
/
att
) (2.82)
per cui t
HL
=
att
ln
_
V
CC
V
TH
V
out
(50%) V
TH
_
per i valori scelti si avrà
t
HL
= 0, 077sec = 77nsec
t
LH
V
out
(50%) = V
CC
+ (V
CE
(sat) V
CC
) exp(t
LH
/
R
) (2.83)
per cui t
LH
=
R
ln
_
V
CE
(sat) V
CC
V
out
(50%) V
CC
_
per i valori scelti si avrà
t
LH
= 1, 38sec
Lanalisi del circuito descritto in precedenza può essere eettuata mediante
SPICE utilizzando la descrizione seguente
Esempio di risposta dinamica
VCC 4 0 5.0
VIN 1 0 PULSE 0V 5V 0S 0.1P 0.1P 1000N 1 dc 0V
RB 1 2 10K
Q1 5 2 0 Q1
VDUM 3 5 0.0V
RC 3 4 1K
CL 3 0 2nF
.MODEL Q1 NPN BF 75 RB 10 TF .001NS CJC 0.002PF
*.DC VIN 0 5 0.1
.TRAN 0.1NS 3000NS
*.PLOT TRAN V(3) I(VCC) I(VDUM)
.control
tran 0.01N 3000N
plot v(3) title transient analysis
+ xlabel time
+ ylabel output voltage
plot i(vin) i(vdum) title transient analysis
+ xlabel time
+ ylabel output voltage
.endc
.END
la cui risposta è mostrata nella Fig. 2.50.
Figura 2.50. Risposta dinamica ottenuta con il simulatore SPICE
Porte logiche complesse
Uno dei problemi pi u importanti connessi con lutilizzo delle porte RTL e
la dicolta di realizzare porte pi u complesse del semplice invertitore. Se ad
esempio si vogliono realizzare porte di tipo NAND abbastanza ecienti e
necessario introdurre nello stadio dingresso dei diodi secondo lo schema di
Fig. 2.51, ottenendo cos la famiglia DTL (Diode Transistor Logic)
In questo circuito la funzione logica viene svolta dai diodi mentre il transi-
stor ha funzione di rigenerazione del segnale e di disaccoppiamento fra ingresso
ed uscita (ovvero luscita non carica direttamente il circuito che alimenta la
porta logica).
2.2.3 Famiglie bipolari TTL
La famiglia TTL (Transistor Transistor Logic) e basata su una struttura cir-
cuitale che utilizza sia transistor bipolari convenzionali che transistor mul-
V
1
V
out
V
CC
R1
R2
V
2
Q1
Figura 2.51. Circuito NAND a due ingressi in logica DTL.
tiemettitore. I transistor multiemettitore vengono utilizzati in ingresso per
realizzare la funzione (tipicamente AND) mentre i transistor convenzionali
vengono usati nello stadio duscita per il disaccoppiamento e linversione (si
ottiene quindi una porta NAND).
La struttura di partenza del circuito TTL e quella mostrata in Fig. 2.52.
Il dispositivo dingresso (Q1) realizza linterfaccia con il mondo esterno e
sara successivamente sostituito da un multiemettitore.
Il funzionamento statico del circuito puo essere descritto a grandi linee nel
modo seguente.
Sono da osservare i seguenti punti:
1. la cascata costituita dal diodo D1 e dalla giunzione BE del transistor Q2
si attiva solo se V
1
V
D
+V
BE
(Q2) 2 0, 65 = 1, 3V ;
2. la tensione V
1
diviene massima quando il diodo entra in conduzione spinta
ed il transistor va in saturazione: cio signica che V
1
V
D
+V
BEsat
(Q2)
0, 7 + 0, 8 = 1, 5V ;
3. poiche il transistor Q1 funge da pull-up per la tensione V
1
(infatti il nodo
3 del circuito potra aumentare la sua tensione solo grazie alleetto di
V
in
V
out
V
CC
R1
R2
V
1
Q1
D1
Q2
1
2
3
4
5
6
Figura 2.52. Circuito inverter in logica TTL.
pull-up che agisce attraverso la giunzione BC del transistor Q1) risultera
V
1
V
B
(Q1) = V (2);
4. dallosservazione precedente deriva che il transistor Q1 non potra mai
operare in regione attiva diretta (in quanto V
BC
(Q1) 0 e quindi Q1
potra lavorare in interdizione, in saturazione o in regione attiva inversa);
5. la base del transistor Q1 non potra mai superare V
B1
(max) = V (2)(max) =
V
BC
(Q1) +V
D1
+V
BEsat
(Q2) 0, 7 + 0, 7 + 0, 8 = 2, 2V .
Per tensioni basse (V
in
0V la giunzione BE del transistor Q1 risul-
tera certamente polarizza in modo diretto, da cio deriva che in questo caso
Q1 lavorera in saturazione. Risulta quindi che la tensione sulla base sara
V
B
(Q1) = V (2) = V
BEsat
(Q1) +V
in
e quindi V
1
V (2) = V
BEsat
(Q1) +V
in
.
Per tensioni dingresso molto prossime a 0V V
1
< 0, 8 e quindi la catena diodo
D1 - base Q2 risultera interdetta e quindi I
C1
= 0.
Corrispondentemente la corrente di base I
B1
sara data da:
I
B1
=
V
CC
(V
in
+V
BEsat
)
R
1
(2.84)
e quindi il valore del livello di saturazione risultera pari a
1
=
I
C1
D1
I
B1
= 0 (2.85)
Dalla Fig 2.14 si osserva che per = 0 si ha il minimo valore di V
CE
=
V
CEsat
(min) 0, 04V . Ne consegue che la tensione V
1
segue direttamente
la tensione dingresso V
in
(salvo una caduta di V
CEsat
(Q1) che nei transistor
normali per = 0 e dellordine di 0, 04V ma che data la particolare struttura
del multiemettitore considereremo pi u alta e pari a circa 0, 1V ), ovvero
V
1
= V
in
+V
CEsat
(min) (2.86)
La tensione V
1
continuera a crescere ntanto che non si accende la coppia
diodo D1 e transistor Q2, cio avviene per
V
1
= V
D
+V
BE
(Q2) 2 0, 65 = 1, 3V (2.87)
tale evento corrisponde ad una tensione dingresso
V
in
= V
1
V
CEsat
(min) 1, 26V. (2.88)
Un ulteriore incremento della tensione dingresso fa crescere la tensio-
ne su V
1
ntanto che il diodo D1 e il transistor Q2 non entrano in for-
te conduzione, il che corrisponde a V
1
= V
D
(D1) + V
BEsat
(Q2) 1, 5V .
Corrispondentemente la corrente di base di Q1 si stabilizza al valore
I
B1
=
V
CC
[V
BC
(Q1) +V
D
(D1) +V
BEsat
(Q2)]
R
1
(2.89)
Per tensioni dingresso V
in
dellordine del valore assunto da V
1
(circa 1, 5V )
la corrente di base si divide grosso modo in 2 parti uguali fra il collettore e
lemettitore. Allaumentare della tensione dingresso aumenta la frazione di
corrente di base (si noti che I
B1
resta costante) che nisce sul collettore di
Q1. Tale corrente nisce tutta sulla base del transistor Q2 (I
C1
= I
B2
); la
corrente aumentera no a portare Q2 in saturazione. Q2 entrera in saturazione
quando
2
=
I
C2
D
I
B2

2max
0, 8 (2.90)
Il che comporta un corrente minima di base per la saturazione pari a
I
B2
(min) =
I
C2
2max
D
=
V
CC
V
CEsat
(Q2)
2max
D
R
2
(2.91)
Il che corrisponde ad una frazione della corrente di base di Q1
I
B2
(min)
I
B1
=
[V
CC
V
CEsat
(Q2)] R
1
2max
D
R
2
V
CC
[V
BC
(Q1) +V
D
(D1) +V
BEsat
(Q2)]
(2.92)
Il transistor Q1 passera a lavorare in regione attiva inversa quando la
giunzione BE si polarizza inversamente. Poiche la tensione d base di Q1 si
stabilizza alla tensione V
B1
(max) = V
BC
(Q1) + V
D1
+ V
BEsat
(Q2) 0, 7 +
0, 7 + 0, 8 = 2, 2V la Tensione dingresso minima che polarizza inversamente
la giunzione BE sara pari a
V
in
(Q1
inv
) = V
B1
(max) + 4V
T
2, 2 + 0, 1 = 2, 3V (2.93)
Per quanto riguarda la corrente dingresso al circuito essa e supposta
positiva se entrante e quindi corrisponde a I
E1
.
Per tensioni dingresso basse (inferiori a (2.88)) la corrente di base di
Q1 nisce tutta sullemettitore e quindi la corrente dingresso sara pari a
I
i
= I
E1
= I
B1
=
V
CC
[V
in
+V
BEsat
(Q1)]
R
1
(2.94)
Mentre per tensioni dingresso alte (con Q(1) in regione attiva inversa)
I
i
= I
E1
=
I
I
B1
=
I
V
CC
[V
BC
(Q1) +V
D
(D1) +V
BEsat
(Q2)]
R
1
(2.95)
che normalmente corrisponde ad una corrente estremamente bassa in quanto
I
0, 01 0, 02.
Il circuito di Fig. 2.52 e descritto dal seguente le SPICE
PORTA TTL
VCC 4 0 5
VIN 1 0 DC 0
R1 4 2 10K
Q1 3 2 1 Q1
D1 3 5 DIODE
Q2 6 5 0 Q1
R2 4 6 1K
.MODEL Q1 NPN BF 75 BR 0,02 RB 100 TF .1NS CJC 2PF
.MODEL DIODE D
*.DC VIN 0 5 0.1
* .TRAN 1NS 100NS
*.PLOT DC V(3) V(1) V(6) V(5)
.END
Per i valori riportati nella descrizione SPICE si otterranno per le equazioni
(2.89), (2.91), (2.92),(2.94) e (2.95) i seguenti valorivalori
I
B1
= 0, 28mA (2.96)
I
B2
(min) = 0, 08mA
I
B2
(min)
I
B1
= 0, 286
I
i
(V
in
= 0, 2V ) = 0, 4mA
I
i
(V
in
2, 3) = 5, 6A
Dai valori calcolati in precedenza si osserva che basta una relativamente
piccola frazione della corrente di base di Q1 (meno del 30%) che arrivi sulla
base di Q2 per portare questultimo in saturazione. Cio signica che luscita
si portera sul livello basso per tensioni dingresso inferiori a 1, 5V .
La Fig. 2.53 la caratteristica statica ottenuta mediante simulazione SPICE.
Figura 2.53. Caratteristica statica per linverter in logica TTL.
Si notino gli andamenti delle tensioni V
out
e V
1
(v(6) e v(3) in gura) che
risultano in buona corrispondenza con quanto previsto.
Fanout
Per calcolare il fanout ci si deve ricondurre alla struttura di Fig. 2.54, in cui
un inverter (Inv0 in gura) pilota N invertitori (da Inv1 a InvN).
Vediamo ora il fanout quando linvertitore Inv0 fornisce il livello alto. In
questo caso il transistor Q2 risultera interdetto. Ciascuno degli ingressi degli
N invertitori assorbe una corrente il cui valore e quello fornito dalla (2.95), a
patto che la tensione in ingresso sia maggiore del valore espresso dalla (2.93).
Poiche tale assorbimento riduce la tensione duscita (a causa della caduta
su R
2
), il numero di stadi collegati deve essere tale da non far scendere la
tensione duscita dellinvertitore Inv0 al disotto della tensione espressa dalla
(2.93). Cio implica che V
out
= V
CC
(N I
i
R
2
) V
in
(Q1
inv
) e quindi
V
out
Vin
VCC
R1
R2
Q1
D1
Q2
V1
VCC
R1 R2
Q1
D1
Q2
VN
VCC
R1 R2
Q1
D1
Q2
I
i1
I
iN
Inv1
InvN
Inv0
Figura 2.54. Struttura per il calcolo del fanout in logica TTL.
N
V
CC
V
in
(Q1
inv
)
R
2
I
i
(2.97)
che nel caso simulato comporta N (5 2, 3)/(10
3
5, 6 10
6
) = 482, 14 che
porta ad un fanout sul livello alto pari a 482.
Sul livello basso, il transistor Q2 dellinvertitore Inv0 si trova in satura-
zione. In questo caso gli stadi dingresso danno una corrente in uscita che si
somma sul collettore di Q2 aumentando il valore di
2
. Il massimo numero
di stadi collegabili deve essere tale da non far crescere troppo il valore di
2
(ovvero non devono portare Q2 fuori dalla saturazione). Quindi bisognera
imporre
2
= (I
R2
+N [I
i
[)/(
2
I
B2
)
max
0, 8, da cui
N

2
I
B2
max
I
R2
[I
i
[
(2.98)
che nel caso simulato da un valore N (750, 280, 84, 8)/(0, 4) = 30: deriva
quindi un fanout sul livello basso pari a 30. Poiche questo e di gran lunga il
limite maggior si puo aermare che il fanout della porta TTL esaminata e
pari a 30.
Potenza dissipata
Nel caso di circuiti TTL la potenza dinamica dissipata per una capacita
presente sulluscita di valore C
L
sara data dalla formula nota:
P
comm
=
1
2
f
ck
V
2
cc
C
L
p
N
Nel caso di circuiti TTL sara anche presente una potenza statica associata
alle correnti statiche che il circuito assorbe dallalimentazione (I
cc
= I(V
cc
)):
P
st
= I
cc
V
cc
Avremo due diversi valori di potenza a seconda che lingresso si trovi ad
un livello basso (V
in
= 0, 2V ) o ad un livello alto (V
in
= V
cc
).
V
in
= V
L
= V
CE
(sat)
In questo caso il transistor dingresso Q1 sara in regione di saturazione
mentre il transistor duscita sara spento. Poiche in generale I
cc
= I(R
1
) +
I(R
2
) e poiche per potenza statica si puo considerare la capacita C
L
come un
circuito aperto, si avra
I
cc
= I(R
1
) = I
BE1
(V
in
= V
L
) =
V
cc
(V
in
+V
BE1
)
R
1
e quindi la potenza statica sul livello basso dingresso risulta:
P
st
(V
in
= V
L
) = V
cc
I
cc
= V
cc

V
cc
(V
in
+V
BE1
)
R
1
V
in
= V
H
= V
cc
La corrente complessiva erogata dal generatore sara la somma della
corrente in R
1
e quella in R
2
I
cc
= I
B1
+I
C2
=
V
CC
[V
BC
(Q1) +V
D
(D1) +V
BEsat
(Q2)]
R
1
+
V
cc
V
CE
(sat)
R
2
Per cui la potenza statica dissipata sul livello alto dellingresso sara
P
st
(V
in
= V
H
) = V
cc
I
cc
=
= V
cc

_
V
CC
[V
BC
(Q1) +V
D
(D1) +V
BEsat
(Q2)]
R
1
+
V
cc
V
CE
(sat)
R
2
_
Come e possibile osservare confrontando le equazioni precedenti
P
st
(V
in
= V
H
) > P
st
(V
in
= V
L
)
n+ n+
p
n
n+
p+
emitter1 emitter2 base collector
Figura 2.55. Struttura del transistor multiemettitore e simbolo circuitale.
Transistor multiemettitore
Nella Fig. 2.55 e mostrata la struttura del transistor NPN multiemettito-
re. Si tratta del dispositivo che viene sostituito al transistor Q1 nel circuito
dellinverter TTL di Fig. 2.52.
Il funzionamento di tale dispositivo e abbastanza evidente. Allinterno della
base drogata di tipo p sono presenti diverse (2 nel caso in gura) zone dro-
gate n
+
corrispondenti ai diversi emettitori. Basta che almeno una di queste
giunzioni pn
+
sia polarizzata direttamente (corrispondente ad una tensione
sullemettitore inferiore di almeno una tensione di soglia rispetto alla base)
anche in base vengano iniettate le cariche minoritarie n (elettroni) che poi
verranno raccolte dallemettitore.
Il funzionamento si puo quindi riassumere dicendo:basta che una delle giun-
zioni BE sia polarizzata direttamente anche il transistor esca dallinterdi-
zione. Linserimento di questo dispositivo nella porta TTL di Fig. 2.52 porta
alla struttura di Fig. 2.56.
E possibile osservare che si ottiene cos una porta NAND in quanto ba-
sta che uno degli ingressi vada a 0 per attivare il transistor Q1 portando in
saturazione spinta (
1
= 0). Quindi se almeno un ingresso si trova a 0 Q2
sara interdetto e luscita sara a livello logico 1 (il che corrisponde, appunto,
al comportamento di una porta NAND).
V
1
V
out
V
CC
R1
R2
Q1
D1
Q2
V
2
Figura 2.56. Circuito della porta NAND TTL basata sul transistor
multiemettitore.
2.2.4 Famiglie NMOS
Benche storicamente i primi transistor MOS ad essere realizzati furono di ti-
po PMOS (a causa delle dicolta di tipo tecnologico), le prime porte logiche
commerciali basate su questa tecnologia furono realizzate utilizzando esclusi-
vamente dispositivi NMOS. A titolo esemplicativo consideriamo il circuito
di Figura 2.57.
Il circuito si compone di un transistor NMOS che funge da pull-down ed
una resistenza che funge da pull-up (si parla in questi casi di pull-up passivo,
mentre il pull-down viene detto attivo in quanto realizzato con un componente
attivo come il transistor). Per analizzare il circuito considerato e necessario de-
nire le varie regioni di funzionamento, allinterno delle quali applicheremo un
modello diverso per il transitor M
1
. In particolare il transistor sara interdetto
per V
gs
< V
T
ed in non saturazione per V
gs
> V
ds
+V
T
. Inoltre tenendo conto
delle relazioni per il circuito in oggetto (V
gs
= V
in
, V
ds
= V
out
) si avra che il
transistor e interdetto per V
in
< V
T
ed in non-saturazione per V
in
> V
out
+V
T
.
Quindi la retta V
out
= V
in
V
T
separa sul piano V
out
V
in
la regione in cui
il transistor lavora in saturazione (al disopra della retta) con quella in cui
il transistor e in non-saturazione (al disotto della retta). Per il transistor in
interdizione la tensione di uscita sara pari ad V
out
= V
dd
I
ds
R
d
= V
dd
in
quanto I
dd
= 0. Quando la tensione dingresso supera la tensione di soglia
(V
in
> V
T
), il transistor entra in regione di saturazione e quindi si avra
V
out
V
DD
Rd
M1
V
in
Figura 2.57. Circuito di invertitore NMOS con pull-up passivo.
V
out
= V
dd
I
ds
R
d
= V
dd
R
d
k
N
(
W
L
)(V
in
V
T
)
2
(2.99)
La tensione comincia quindi a diminuire con legge parabolica. Arrivati al
valore di tensione di uscita V
out
= V
in
+ V
T
il transistor entra in regione di
non-saturazione e landamento della tensione di uscita diventa
V
out
= V
dd
I
ds
R
d
= V
dd
R
d
k
N
(
W
L
)[2(V
in
V
T
)V
out
V
2
out
] (2.100)
Per ottenere la funzione V
out
= f(V
in
) sara necessario risolvere lequazione
di secondo grado di Eq. 2.100 rispetto alla variabile V
out
. In ogni caso dalla
forma della equazione e possibile vericare che come V
in
cresce indenitiva-
mente, la tensione V
out
diminuisce tendendo al valore 0. Per tensione di uscita
molto piccola (V
out
V
in
), la Eq. 2.100 puo essere approssimata trascurando
il termine V
2
out
, ottenendo quindi
V
out
= V
dd
I
ds
R
d
= V
dd
R
d
k
N
(
W
L
)2(V
in
V
T
)V
out
(2.101)
In questo caso il modello del dispositivo e lineare e corrispondente ad una
resistenza il cui valore dipende dalla tensione dingresso V
in
. Landamento
graco della transcaratteristica e mostrato in Fig. 2.58.
Figura 2.58. Circuito di invertitore NMOS con pull-up passivo (Vt=0,5V,
Rd=100Kohm, W=4 m, L=0,5m).
Inverter NMOS con transistor E/D
Per migliorare le prestazioni si puo eliminare la resistenza di pull-up sosti-
tuendola con un transistor a svuotamento (depletion).
Il transistor NMOS-D e sempre acceso in quanto (si ricordi che V
TD
< 0)
V
gsD
= 0 > V
TD
Per uscita alta (NMOS-E spento si avra e NMOS-D non saturo)
I
dsD
= k
ND
W
D
L
D
_
2 (V
gs
V
TD
) V
dsD
V
2
dsD
= 0
da cui deriva che V
dsD
= 0 e quindi
V
out
= V
DD
Viceversa per
V
in
= V
DD
si vuole il livello duscita basso. Per NMOS-D si avra V
gsD
= 0 e
V
gsD
V
dsD
= V
out
V
DD
< V
TD
quindi NMOS-D sara in saturazione mentre NMOS-E sara in non satura-
zione.
Figura 2.59. Inverter NMOS ad arricchimento e svuotamento.
Poiche I
dsD
= I
dsE
si potra scrivere
k
ND
W
D
L
D
(V
TD
)
2
= k
NE
W
E
L
E
_
2 (V
DD
V
TE
) V
out
V
2
out
da cui (trascurando il termine V

2
out
) si ottiene
V
out
2
k
ND
k
NE
(W
D
/L
D
)
(W
E
/L
E
)
(V
TD
)
2
V
DD
V
TE
La g. 2.60 mostra la caratteristica statica per un invertitore NMOS Enh-
Depl con le caratteristiche di Tab. 2.3.
Tabella 2.3. Parametri invertitore NMOS-ED
KNE 3, 1 10
5
KND 1, 1 10
5
VTE 0, 5
VTD 0, 5
W
E
L
E
4m
0,5m
= 8
W
D
L
D
8m
1m
= 8
Per i valori indicati con V
in
= V
DD
= 5V si avra V
out
2
1,110
5
3,110
5

8
8

(0,5)
2
(50,5)
= 0, 039V
sweep
v
o
l
t
a
g
e
XXX
0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0
V
0
1
2
3
4
5
V v(4)
Figura 2.60. Caratteristica statica invertitore NMOS E/D.
La descrizione SPICE del circuito precedente e la seguente
MOS ED OUTPUT CHARACTERISTICS
.OPTIONS NODE NOPAGE
VDS 3 0 5
VGS 2 0 PULSE(0 5 5NS 0.1NS 0.1NS 9.9NS 20NS) DC 0
COUT 4 0 0.0001PF
ME 4 2 0 0 MODE L=0.5U W=4U AD=10P AS=10P
MD 3 4 4 4 MODD L=1U W=8U AD=10P AS=10P
.MODEL MODE NMOS LEVEL=3 VTO=0.5 NSUB=1.0E15 UO=550 TOX=0.1U KP=3.1E-5
.MODEL MODD NMOS LEVEL=3 VTO=-0.5 NSUB=1.0E15 UO=550 TOX=0.1U KP=1.1E-5
.DC
.END
2.2.5 Famiglia CMOS
Un elemento fondamentale per la diusione delle tecniche digitali e stato nel
passato lintroduzione di porte logiche basate su transistor MOS complemen-
tari (NMOS e PMOS). In questo modo le caratteristiche del pull-up e del
pull-down presenti in Fig.2.42 soddisfano le caratteristiche di complementarità
indicate precedentemente.
Come primo esempio di logica MOS complementare (CMOS) consideriamo
linvertitore CMOS.
Il circuito e mostrato in Fig.2.61. Lanalisi del circuito si basa sullosservare
Vdd
Vin
Vout
PMOS
NMOS
Figura 2.61. Schema di un invertitore CMOS.
la seguente corrispondenza fra le tensioni. Per il PMOS:
V
SG
(P) = V
dd
V
in
(2.102)
V
SD
(P) = V
dd
V
out
(2.103)
Per il transistor NMOS
V
GS
(N) = V
in
(2.104)
V
DS
(N) = V
out
(2.105)
Al variare della tensione dingresso la tensione duscita si modica secondo
seguendo le seguenti caratteristiche.
1. V
IN
< V
TN
Il transistor NMOS e interdetto mentre il PMOS e ON.
2. V
TN
< V
IN
< V
DD
V
TP
Il transistor NMOS si accende e diviene at-
tivo insieme al transistor PMOS. In un prima fase la tensione duscita
sarà abbastanza prossima a V
DD
e quindi il transistor NMOS lavorerà
in regione di saturazione mentre il PMOS sarà non saturo. Allaumen-
tare della tensione di ingresso il pull-up (PMOS) andrà a diminuire la
sua capacità di pilotaggio (aumento della resistenza di canale) mentre il
pull-down (transistor NMOS) aumenta la sua capacità (diminuzione della
relativa resistenza di canale). La tensione duscita quindi diminuisce ed
il transistor NMOS passa in non saturazione mentre il PMOS lavora in
regione di saturazione.
3. V
IN
> V
DD
V
TP
. Il transistor PMOS si chiude mentre il transistor
NMOS continua a condurre, la tensione duscita si porta a livello della
massa.
Per quanto riguarda le modalità di funzionamento dei due dispositivi MOS
e opportuno ricordare che il transistor MOS lavora in regione attiva quando le
tensioni soddisfano le (2.31), per V
DS
con valore maggiore il transistor NMOS
si troverà invece a lavorare in saturazione. Analoghe relazioni valgono per il
PMOS se si invertono i pedici. Si ottengono cos`, per ogni transistor 3 regioni
di funzionamento caratterizzate dai seguenti livelli di tensione:
Transistor PMOS
Vin > V
dd
VTP Transistor OFF
Vin < V
dd
VTP Transistor ON
Vin < Vout VTP Regione non saturazione
Vin < V
dd
VTP Transistor ON
Vin > Vout VTP Regione saturazione
Transistor NMOS
Vin < VTN Transistor OFF
Vin > VTN Transistor ON
Vin > Vout +VTN Regione non saturazione
Vin > VTN Transistor ON
Vin < Vout +VTN Regione saturazione
Tabella 2.4. Regioni di funzionamento dei transistor complementari.
Le condizioni denite in Tab 2.4 identicano 5 regioni nel piano V
in
V
out
delimitate dalle rette riportate in Tab. 2.5.
Tali rette e le diverse regioni sono mostrate nella Fig.2.62.
Al variare della tensione dingresso (V
in
) la tensione duscita (V
out
) varia
attraversando le diverse regioni di funzionamento dei transistor. Il comporta-
mento e mostrato nella Fig. 2.63.
Lanalisi del circuito invertitore può essere eettuata osservando che
I
SD
(PMOS) = I
DS
(NMOS)
.
Nelle diverse regioni avremo le equazioni date nella Tab. 2.6.
Transistor PMOS
Vin < V
dd
VTP Attivazione transistor PMOS
Vin = Vout VTP Conne regione saturazione / non saturazione
Transistor NMOS
Vin > VTN Attivazione transistor NMOS
Vin = Vout +VTN Conne regione saturazione / non saturazione
Tabella 2.5. Rette identicanti le diverse regioni di funzionamento dei transistor
complementari.
V
out
V
in
V
DD
V
TP
V
TN
V
DD
V
DD
-V
TP
V
i
n
=
V
o
u
t
+
V
T
N
V
i
n
=
V
o
u
t
-
V
T
P
N
M
O
S

s
a
t
u
r
o
P
M
O
S

s
a
t
u
r
o
N
M
O
S

s
a
t
u
r
o
P
M
O
S

n
o
n
s
a
t
u
r
o
N
M
O
S

n
o
n
s
a
t
u
r
o
P
M
O
S

s
a
t
u
r
o
P
M
O
S

o
f
f
N
M
O
S

o
f
f
Figura 2.62. Regioni di funzionamento dei transistor CMOS.
Di particolare interesse e la regione 3, dove entrambi i transistors sono
in saturazione. Essa e caratterizzata da uno specico valore della tensione
dingresso pari a
V
in
=
V
DD
V
TP
+V
TN
_
k
N
k
P
1 +
_
k
N
k
P
(2.106)
che per V
TN
= V
TP
e k
N
= k
P
porta a
V
in
=
V
DD
2
V
out
V
in
V
DD
V
TP
V
TN
V
DD
V
DD
-V
TP
V
i
n
=
V
o
u
t
+
V
T
N
V
i
n
=
V
o
u
t
-
V
T
P
N
M
O
S

s
a
t
u
r
o
P
M
O
S

s
a
t
u
r
o
N
M
O
S

s
a
t
u
r
o
P
M
O
S

n
o
n
s
a
t
u
r
o
N
M
O
S

n
o
n
s
a
t
u
r
o
P
M
O
S

s
a
t
u
r
o
P
M
O
S

o
f
f
N
M
O
S

o
f
f
Figura 2.63. Caratteristica ingresso-uscita dellinvertitore CMOS.
N. Pmos Nmos Equazione
ISD(P) = k
P
(2(VDD Vin VtP )(VDD Vout) (VDD Vout)
2
) = 0
1 non sat. o IDS(N) = 0
Vout = VDD
ISD(P) = k
P
2
)
2 non sat. sat. IDS(N) = k
N
(Vin VtN)
2
k
P
2
) = k
N
(Vin VtN)
2
ISD(P) = k
P
(VDD Vin VtP )
2
3 sat. sat. IDS(N) = k
N
(Vin VtN)
2
k
P
(VDD Vin VtP )
2
= k
N
(Vin VtN)
2
ISD(P) = k
P
(VDD Vin VtP )
2
4 sat. non sat. IDS(N) = k
N
(2(Vin VtN)(Vout) (Vout)
2
)
k
P
(VDD Vin VtP )
2
= k
N
2
)
ISD(P) = 0
5 o non sat. IDS(N) = k
N
2
)
Vout = 0
Tabella 2.6. Modelli dei transistor PMOS e NMOS nelle diverse regioni.
Caratteristiche dinamiche
Per lanalisi del comportamento dinamico dellinvertitore CMOS consideria-
mo il circuito di Fig. 2.64. In esso e stato aggiunto il condensatore C
out
che
rappresenta la capacita di carico complessiva (includente la capacita delle
interconnessioni e quella relativa allingresso delle porte collegate alluscita
dellinvertitore, capacita di gate).
Vdd
Vin
Vout
PMOS
NMOS
Cout
Figura 2.64. Circuito per il calcolo del comportamento dinamico dellinvertitore
CMOS.
Commutazione HL delluscita
Immaginiamo che allistante t = 0 ci sia una commutazione della V
in
dal
livello basso (0V ) al livello alto (V
dd
).
Ipotizziamo che la per t < 0 sia applicata la tensione V
in
= 0V .
Ne consegue che per t < 0 PMOS e ON mentre NMOS e OFF e quindi
V
out
= V
dd
, questa rappresenta la tensione iniziale del condensatore.
Dopo la commutazione dellingresso si avra PMOS OFF e NMOS ON, con
condizione iniziale V
out
= V
dd
.
Vediamo la regione in cui si trova NMOS.
Poiche V
GS
(N) = V
in
= V
dd
e V
GS
= V
in
V
out
= 0 < V
TN
il transistor
NMOS parte in saturazione.
Possiamo quindi applicare il modello della saturazione (un generatore di
corrente di valore I
DS
(N) = k
N
(V
in
V
tN
)
2
= k
N
(V
dd
V
tN
)
2
).
Il condensatore duscita verra allora scaricato a corrente costante (I
DS
(N) =
C
out

dVout
dt
) per cui la tensione duscita sara
V
out
(t) = V
dd

I
DS
(N)
C
out
Quando la tensione duscita si porta a V
dd
V
tN
il transistor NMOS esce
dalla saturazione ed entra in regione di nonsaturazione. Cio avviene allistante
t
=
V
tN
Cout
I
DS
(N)
.
Ipotizzando che per il dispositivo NMOS si possa usare lequazione sempli-
cata lineare (trascurando il termine V
2
out
) I
DS
(N) = k
N
2 (V
dd
V
tN
) V
out
)
si avra che lNMOS e equivalente ad una resistenza (R
eq
=
1
k
N
2(V
dd
V
tN
)
) e
quindi si usera lequazione di scarica di un condensatore
V
out
(t) = (V
dd
V
tN
)e
(tt
)
ReqC
out
Commutazione LH delluscita
Immaginiamo che allistante t = 0 ci sia una commutazione della V
in
dal
livello alto (V
dd
) al livello basso (0V ).
Ipotizziamo che la per t < 0 sia applicata la tensione V
in
= V
dd
.
Ne consegue che per t < 0 NMOS e ON mentre PMOS e OFF e quindi
V
out
= 0V , questa rappresenta la tensione iniziale del condensatore.
Inizialmente il transistor PMOS si trova in saturazione in quanto V
DG
=
V
out
V
in
= 0 < V
tP
. Il dispositivo fornisce quindi una corrente dal source
(collegato allalimentazione V
dd
) ed il drain (collegato alluscita V
out
) costante
e pari a
I
SD
(P) = k
P
(V
SG
(P) V
tP
)
2
= k
P
(V
dd
0 V
tP
)
2
= k
P
(V
dd
V
tP
)
2
Anche in questo caso la carica inizia con andamento lineare rampa data da:
V
out
(t) =
I
SD
(P)
C
out
t
Tale andamento si mantiene ntanto che il transistor PMOS non esce
dalla saturazione, cio avviene quando V
DG
(P) V
tP
ovvero per V
out
V
tP
.
Il superamento del valore suddetto si avra allistante t
dato da
t
=
V
tP
C
out
I
SD
(P)
=
V
tP
C
out
k
P
(V
dd
V
tP
)
2
A partire da questo istante il PMOS lavora in saturazione e puo essere
quindi approssimato con il suo modello lineare I
SD
(P) = k
P
2 (V
SG
(P)
V
tP
)V
SD
(P) = k
P
2 (V
dd
V
tP
)(V
dd
V
out
) cioe con una resistenza di valore
R
eq
=
1
k
P
2 (V
dd
V
tP
)
Anche in questo caso si assiste ad un semplice processo di carica del con-
densatore dal valore iniziale V
out
(t
) = V
tp
a quello nale V
out
() = V
dd
e
quindi sara dato da
V
out
(t) = V
dd
+ (V
tP
V
dd
) e
tt
ReqC
out
Con le formule precedenti sara possibile calcolare sia il tempo di ritardo
(vericando per quale istante temporale luscita passa per la tensione
V dd
2
)
che il tempo di salita e quello di discesa (intervallo temporale per passare da
0, 1 V
dd
a 0, 9 V
dd
o viceversa).
3
Conversione Analogico Digitale e Digitale
Analogica
In Fig. 3.1 e mostrato un tipico sistema di elaborazione digitale del segnale.
Come è possibile vedere sono presenti oltre al THA (Track and Hold Ampli-
er), ADC (Analog to Digital Converter ), DAC (Digital to Analog Converter)
e DSP (Digital Signal Processor) anche due ltri passa basso in ingresso ed in
uscita. Il primo si rende necessario per limitare in banda il segnale di ingresso
e permettere la applicazione del teorema del campionamento. Il secondo serve
alla ricostruzione del segnale di uscita dallADC.
Figura 3.1. Sistema di elaborazione numerica del segnale
3.1 Amplicatori di Campionamento e Tenuta
I circuiti di campionamento e tenuta (THA e Sample and Hold o S/H) sono
una delle parti pi` u importanti nei sistemi di acquisizione digitale del segnale
soprattutto nel caso in cui vengano richieste elevate precisioni.
I circuiti di campionamento e tenuta sono utilizzati quando occorre leggere
un segnale in un opportuno istante (tipicamente allistante del campionamen-
to) e mantenerlo costante al valore letto per tutto il tempo che il convertitore
analogico digitale impiega per convertire tale valore in un opportuno codice
digitale di uscita. Il fatto che la tensione allingresso del convertitore analogico
96 3 Conversione Analogico Digitale e Digitale Analogica
digitale rimanga costante per il tempo di conversione è estremamente impor-
tante al ne di ottenere una conversione corretta. La scelta del THA svolge
quindi un ruolo fondamentale nella determinazione della banda campionabile
correttamente dallintero apparato di conversione. Dal punto di vista operati-
vo, il THA (Track and Hold Amplier) ha due distinti stati di funzionamento
in funzione di un comando esterno di controllo:
1. Modo Track (Inseguimento) In questa modalità operativa, il circuito
deve seguire con la massima precisione possibile il segnale di ingresso.
Conseguentemente, il THA sarà caratterizzato, in termini prestazionali
nella stessa maniera di un amplicatore (comportamento per piccoli e
grandi segnali).
2. Modo Hold (Tenuta) In questa modalità operativa il THA deve istan-
taneamente memorizzare il valore assunto dal segnale allistante di pas-
saggio da track ad hold e mantenerlo il pi` u possibile inalterato sino alla
successiva transizione da hold a track.
Figura 3.2. Forme donda di ingresso, uscita e controllo di un track/hold ideale
In Fig. 3.2 è mostrato il funzionamento di un THA ideale. Come è possibile
notare, nella fase di track, il segnale di ingresso viene esattamente replicato
alla uscita. Nella fase di hold il valore letto allistante di passaggio da track
3.1 Amplicatori di Campionamento e Tenuta 97
a hold viene mantenuto con precisione innita sino alla successiva transizione
da hold a track. In un THA ideale, avremo che:
1. Il passaggio dalla fase di inseguimento a quella di tenuta avviene in tempo
nullo e senza transitori.
2. Il passaggio dalla fase di tenuta a quella di inseguimento avviene in tempo
nullo e senza transitori.
3. In tenuta il segnale viene mantenuto con precisione innita.
4. In inseguimento il segnale viene replicato senza nessuna forma di distor-
sione.
In sintesi, quindi, un circuito THA può essere caratterizzato come mostrato
in Fig. 3.3.
Figura 3.3. Black box rappresentante un THA
Vi sono dei piedini di alimentazione, un piedino per lingresso analogico,
un piedino per la uscita analogica ed un piedino di controllo che a seconda
del livello logico cui viene tenuto, consente al circuito di lavorare in insegui-
mento o in tenuta. Inoltre, in alcuni casi, vi sono dei piedini per collegare
una capacità esterna che svolga la funzione di elemento di memorizzazione. Il
circuito di principio di un THA (Fig. 3.4) è ottenibile facilmente utilizzando
un interruttore ideale, un condensatore ideale e due buer.
In questo circuito, quando il segnale di controllo T/H è a livello logico 1
linterruttore è chiuso e la uscita del THA segue con innita precisione lin-
gresso (anche se la presenza della capacità introduce un polo nella funzione
di trasferimento). Nellistante in cui tale segnale è a livello logico 0 linterrut-
tore è aperto e la tensione in uscita al THA è pari alla tensione ai capi del
condensatore nellistante di apertura dellinterruttore e rimarrà costante sino
Figura 3.4. Circuito ideale del THA
alla successiva transizione in inseguimento.
I due buer sono introdotti per eliminare i fenomeni di carico con i circuiti
collegati in ingresso ed in uscita al dispositivo.
3.2 Convertitori Analogico Digitali
Il convertitore analogico digitale (Analog to Digital Converter ADC) ha il
ruolo di trasformare una tensione analogica costante applicata in ingresso in
un codice ad essa proporzionale. In sostanza lADC mappa le innite tensioni
di ingresso (variabile analogica) della dinamica di ingresso in un set nito di
codici di uscita. Il convertitore analogico digitale può essere caratterizzato in
termini di segnali di ingresso-uscita mediante la scatola nera mostrata in Fig.
3.5.
Come possiamo vedere, è presente un piedino di ingresso V
in
a cui vie-
ne applicata la tensione da convertire, un insieme di N piedini di uscita che
rappresentano il codice ad N bit proporzionale al campione di ingresso, ed
un bus di segnali di controllo che governano lo scambio di informazioni tra
lADC ed il mondo esterno (ad esempio un microprocessore o un digital signal
processor). Spesso è presente anche un piedino a cui và applicata una ten-
sione di riferimento V
ref
che deve essere molto stabile in temperatura e poco
sensibile ai disturbi sulla alimentazione. Per potere studiare le caratteristiche
prestazionali dei convertitori analogico digitali partiremo dalla analisi del loro
modello ideale che consentirà di mettere a fuoco il criterio di funzionamento
di questa importantissima classe di dispositivi.
3.2.1 Il modello del convertitore del convertitore A/D ideale
Nella Fig.3.6 viene mostrata la caratteristica di funzionamento di un conver-
titore analogico digitale ideale a 3 bit. Come possiamo notare, sullasse delle
3.2 Convertitori Analogico Digitali 99
Figura 3.5. Black box rappresentante un ADC
x è presente la tensione di ingresso mentre sullasse delle y troviamo rappre-
sentati i codici in uscita dallADC. Il numero di codici che possiamo utilizzare
per rappresentare le tensioni di uscita dipende dal numero di bit dellADC. In
particolare un convertitore a N bit consente di mappare le tensioni di ingres-
so (nellambito della dinamica di conversione R
v
) in 2
N
codici. Nella Fig. 3.6
abbiamo N = 3 avremo cos` 8 possibili codici di uscita. Il criterio con cui il set
delle tensioni di ingresso viene partizionato sui codici di uscita è quello del-
larrotondamento. A tutte le tensioni appartenenti allintervallo [0, q/2) verrà
assegnato il codice 000, a tutte quelle appartenenti allintervallo [q/2, 3/2q)
verrà assegnato il codice 001 e cos` via. Si noti che lultimo intervallo prima
di arrivare alla massima tensione di ingresso applicabile R
v
ha ampiezza q/2.
Avremo allora che
R
v
= (2
N
1)q (3.1)
e quindi:
q =
R
v
2
N
1
(3.2)
Si noti che il salto da un codice allaltro avviene in corrispondenza delle
soglie di conversione x
i
che sono esprimibili alla seguente maniera:
x
i
=
q
2
+ (i 1)q, i [1, 2
N
1] (3.3)
Nel caso di convertitori bipolari ossia che accettano in ingresso per la
conversione tensioni positive e negative in un range simmetrico avremo che
la caratteristica nel I quadrante mostrata in Fig. 3.6 viene replicata nel III
Figura 3.6. Caratteristica statica di un convertitore A/D ideale a 3 bit monopolare
quadrante e come è possibile subito notare le espressioni che riguardano il
quanto di conversione e la dinamica divengono:
R
v
= (2
N
2)q (3.4)
q =
R
v
2
N
2
(3.5)
in questo caso, il codice di uscita dovrà essere in grado di rappresentare
numeri relativi. Normalmente i codici pi` u utilizzati sono quello in modulo e
segno ed il complemento a due. La Tab. 3.1 mostra il valore del quanto di
conversione q al variare del numero di bit del convertitore considerando una
dinamica di conversione di ingresso R
v
= 5V .
N q
8 19.53 mV
10 4.88 mV
12 1.22 mV
16 76.30 V
Tabella 3.1. Quanto di conversione al variare del numero di bit
Come è possibile notare, il quanto q per N > 10 corrisponde a valori di
tensione estremamente ridotti rendendo essenziale lo studio della precisione
del sistema di condizionamento e campionamento a monte del convertitore
analogico digitale.
Lerrore di conversione e sua caratterizzazione
Il fatto che lADC associ ad un set innito di tensioni di ingresso un numero
nito di codici implica che venga commesso un errore di conversione. Nella Fig.
3.7 è mostrato landamento dellerrore di conversione supponendo di applicare
in ingresso una tensione che vari linearmente e lentamente nella dinamica di
conversione e di ricostruire il segnale convertito con un convertitore digitale
analogico (DAC) ideale. Lerrore di conversione è denito come:
e
q
= V
in
V
q
(3.6)
Dove appunto V
q
rappresenta la tensione riconvertita in analogico median-
te un DAC ideale.
Come è possibile notare la caratteristica di arrotondamento dellADC por-
ta ad una caratteristica di errore con valore medio nullo. Poichè il rumore di
conversione è coerente con il segnale di ingresso possiamo rappresentare tale
rumore con il sistema mostrato in Fig.3.8
Esistono diverse tecniche per la modellazione dellerrore di conversione. La
pi` u importante tra queste è quella che fa riferimento ad un modello aleatorio
modellando lerrore di conversione come un rumore generato da una sorgente
aleatoria indipendente (Fig. 3.9).
In particolare considerando un segnale aleatorio allingresso del converti-
tore avente varianza molto maggiore del quanto di conversione q, è possibile
mostrare che la pdf (Probability Density Function) dellerrore di conversione
può essere calcolata mediante le regole fondamentali della trasformazione di
variabile aleatoria essendo la funzione di errore una funzione lineare a tratti.
Allora la pdf di e
q
assume la forma mostrata in Fig. 3.10
Nota la densità di probabilità dellerrore di conversione, è possibile calco-
lare sua varianza (che corrisponde alla potenza del segnale essendo la media
nulla) ottenendo:
2
x
=
_
+
e
2
de =
1
2q
_
+
q
2
q
2
e
2
de =
q
2
12
(3.7)
Riferendoci ad un segnale sinusoidale di riferimento di ampiezza R
v
/2
(ampiezza picco-picco R
v
) potremo calcolare il rapporto segnale rumore che
sarà dato da:
SNR = 10log
_
P
s
2
x
_
= 10log
_
R
2
v
8
12
q
2
_
= 10log
3
2
(2
N
1)
2
= 6.02N+1.76
(3.8)
Figura 3.7. Andamento dellerrore di quantizzazione per ingresso a rampa
Figura 3.8. Modello coerente del rumore di quantizzazione
Figura 3.9. Modello equivalente del convertitore
Figura 3.10. Pdf dellerrore di conversione
Nella caratterizzazione dellerrore di conversione mediante un modello
aleatorio abbiamo quindi che ad ogni bit di incremento corrispondono circa 6
dB di miglioramento nel rapporto segnale rumore.
N SNR (dB)
8 49.92 dB
10 61.96 dB
12 74 dB
16 98.08 dB
Tabella 3.2. SNR al variare del numero di bit
Nella Tab. 3.2 è mostrato landamento del rapporto segnale rumore al
variare del numero di bit.
3.2.2 Il modello del convertitore del convertitore A/D reale
Nella realtà il modello appena esposto non tiene conto di tutta una serie di
fenomeni reali che esistono quando si passa alla realizzazione del circuito me-
diante una architettura reale. Esso comunque consente di rendersi conto del
meccanismo di funzionamento e consente anche un primo dimensionamento
tenendo conto del fatto che il numero di bit (Risoluzione) del convertitore cor-
risponde direttamente ad un certo SNR. Tra le pi` u importanti caratteristiche
che possiamo trovare sulle speciche tecniche dei dispositivi reali vi sono:
Errore di oset
Errore di guadagno
Errori di non linearità
Alcuni di questi errori sono di carattere sistematico e possono essere eliminati
almeno parzialmente mediante opportune operazioni di condizionamento sul
segnale di ingresso. In alcuni casi, la loro criticità deriva (vedi il caso dellerrore
di guadagno) dalla dipendenza dalla temperatura.
Errore di oset
Lerrore di oset è denito come il valore di tensione ottenuta dalla intersezio-
ne della retta di migliore approssimazione dellADC con lasse delle tensioni di
ingresso. In buona sostanza, la caratteristica del convertitore è traslata oriz-
zontalmente (Fig. 3.11). In pratica tale errore può essere valutato misurando
la prima soglia di scatto (x
1
) e valutandone lo scostamento da q/2 (prima
soglia teorica di scatto). Tale errore si trova spesso specicato nei datasheet
come errore percentuale sul fondo scala.
Lerrore di oset può essere compensato mediante il circuito di Fig.3.12.
In questo circuito una opportuna tensione continua viene sommata al segnale
di ingresso. In questo modo, la caratteristica di trasferimento dellintero si-
stema torna ad essere ideale (retta di migliore approssimazione passante per
lorigine).
Errore di guadagno
Lerrore di guadagno deriva dal fatto che viene alterata (in maniera uniforme)
l ampiezza del quanto di conversione q. Conseguentemente, il coeciente
angolare della retta di migliore approssimazione del convertitore è diverso da
1. Per il nuovo quanto avremo:
q
= q (3.9)
Anche questo errore è di tipo sistematico e può essere perlomeno parzial-
mente compensato utilizzando il circuito in Fig.3.14. In pratica basta molti-
plicare (amplicatore) il segnale di ingresso per un fattore inverso dellerrore
di guadagno .
La cosa che occorre tenere sotto controllo non è tanto questo errore ma la
sua deriva in temperatura.
Figura 3.11. Errore di oset
Figura 3.12. Compensazione dell errore di oset
Figura 3.13. Errore di guadagno
Figura 3.14. Compensazione dell errore di guadagno
Errori di non linearità
Sostanzialmente possiamo caratterizzare la non linearità della caratteristica
di trasferimento del convertitore mediante due parametri dierenti:
Linearità Integrale (IL)(Integral Linearity)
Non Linearità Dierenziale (DNL) (Dierential Non Linearity)
La IL corrisponde ad una misura globale della linearità del convertitore
analogico digitale . Questa viene denita alla seguente maniera:
IL = max
i
_
x
i1
+x
i
2
iq
_
(3.10)
Dove x
k
sono le soglie di conversione reali del convertitore e iq corrisponde
ai centri soglia teorici. Il signicato è semplice: si misurano, per tutte le soglie
di conversione, i discostamenti del centro soglia teorico da quello misurato e
se ne prende il massimo valore.
La DNL viene invece utilizzata come parametro per la valutazione locale della
non linearità. Essa viene denita alla seguente maniera:
DNL = max
i
__
x
i1
+x
i
2
iq
_
_
x
i+1
+x
i
2
(i + 1)q
__
(3.11)
Figura 3.15. Errori di non linearit` a
In Fig. 3.15 sono mostrati gli eetti dovuti dagli errori di non linearità
sulla caratteristica di trasferimento del convertitore.Tra questi risulta essere
di importanza vitale la monotonicità che implica il fatto che non ci siano
missing codes.
3.2.3 Temporizzazione di un convertitore A/D
Come mostrato in Fig.3.5 oltre ai piedini ai quali vengono applicati il segnale
analogico di ingresso e la tensione di riferimento, abbiamo un bus di uscita sul
quale viene presentato il codice che rappresenta il campione convertito e un
bus di controllo che serve temporizzare gli scambi di dati e le operazioni del
dispositivo. In funzione del tipo di interfaccia attualmente possono essere tro-
vate in commercio due famiglie di ADC caratterizzate da una diversa tecnica
di trasmissione del dato:
Interfaccia parallela In questo caso, tutti i bit del campione di uscita vengo-
no resi disponibili in uscita alla ne della conversione. Questa soluzione
semplica lhardware di interfacciamento ma penalizza il dispositivo in
termini di numero di pin soprattutto nel caso di elevate risoluzioni.
Interfaccia seriale Sempre pi` u frequentemente con lincremento del numero
di bit dei convertitori si trovano in commercio dispositivi dotati di una
interfaccia seriale molto veloce. In questo modo con un piccolo overhead
nella gestione del protocollo di interfaccia si minimizza il numero di pin
del dispositivo. Oggi molti DSP implementano al loro interno, in hard-
ware, protocolli di interfaccia seriale che rendono sostanzialmente diretto
linterfacciamento ad ADC con bus di tipo seriale.
3.2.4 Le architetture dei convertitori A/D, generalità
Nella sezione successiva verranno descritte le architetture fondamentali dei
convertitori analogico digitali. In pratica abbiamo due classi fondamentali di
architetture: quella in cui il codice di uscita viene ottenuto facendo, mediante
dei comparatori, dei confronti tra il segnale di ingresso e le soglie di conver-
sione(ash, sub ranging, half ash, approssimazioni successive, a conteggio), e
quelle in cui il codice di uscita viene ottenuto mediante un processo di integra-
zione (singola rampa, doppia rampa). Le dierenze tra le varie architetture nel
primo caso, corrispondono al criterio con il quale vengono generate le soglie
di comparazione.
3.2.5 Convertitori ash
Nel convertitore ash le soglie di scatto, ovvero le soglie di comparazione, so-
no generate in maniera parallela da un partitore resistivo. Come mostrato in
Fig. 3.16, un array di 2
N
resistori genera le soglie x
1
x
2
N
1
. Tali valori di
tensione vengono posti in ingresso ad un array di comparatori veloci insieme
al segnale di ingresso. Si noti che, se R è il valore dei resistori centrali, il primo
e lultimo resistore del partitore resistivo devono avere valore pari a R/2 in
modo da avere che il primo e lultimo intervallo di quantizzazione abbiamo
ampiezza pari a q/2. Ciò signica che la caratteristica del quantizzatore è di
arrotondamento e che di conseguenza, il valore medio dellerrore di quantiz-
zazione è nullo.
Il funzionamento del convertitore ash è il seguente: immaginiamo V
in

q/2 = x
1
, in questo caso tutti i comparatori daranno uscita nulla. Immagi-
niamo ora x
1
= q/2 < V
in

3
2
q = x
2
; in questo caso il comparatore cui è
connessa la prima soglia di conversione darà in uscita 1. Aumentando ancora
la tensione di ingresso se è x
2
< V
in
x
3
il secondo comparatore darà in uscita
1 mentre il primo continuerà a mantenere 1 in uscita. In pratica allaumentare
della tensione di ingresso avremo una colonna di 1 all uscita dai comparatori.
La colonna di 1 sarà tanto pi` u alta tanto maggiore è la tensione applicata in
ingresso. Tale codice è detto a termometro e deve essere convertito in in un
codice binario naturale o complemento a due mediante un successivo blocco
combinatorio. Il convertitore ash presenta la massima velocità di conversio-
ne poichè tutti i confronti vengono eettuati in parallelo in quanto tutte le
soglie di conversione sono disponibili allistante della comparazione. Il limite
di questa architettura risiede nella sua complessità circuitale. Infatti, sono ne-
cessari 2
N
resistori (anche se di valore omogeneo) e 2
N
1 comparatori per
la implementazione di un convertitore a N bit.
`
E evidente che già per risoluzioni oltre i 10-12 bit tale architettura di-
venta improponibile a causa dellaumento di complessità. Spesso tra larray
di comparatori ed il blocco combinatorio di uscita, viene interposto un array
di ip op in modo che il codice di uscita possa mantenersi stabile mentre
viene eettuato il successivo campionamento. I convertitori ash sono molto
veloci e, anche in assenza di THA, presentano delle bande di conversione ab-
bastanza elevate. In ogni caso per allargare la banda del segnale di ingresso
correttamente campionabile è consigliato luso di un THA.
Figura 3.16. Architettura di un convertitore A/D di tipo Flash
3.2.6 Il convertitore ad approssimazioni successive
Il convertitore ad approssimazioni successive, da un punto di vista prestazio-
nale, si pone in una fascia intermedia per numero di bit e velocità di conver-
sione. Mentre nel convertitore ash le soglie di conversione venivano generate
in parallelo e un array di comparatori eettuava parallelemente i confronti,
in questo caso, le soglie di conversione vengono generate serialmente ed un
solo comparatore è presente per eettuare il confronto con il valore di tensio-
ne in ingresso. Risulta evidente che in questo caso il numero di comparazioni
necessarie sarà pari al numero di bit di risoluzione del convertitore e quin-
di, anche il tempo di conversione sarà proporzionale al numero di bit N del
convertitore. In Fig. 3.17 è mostrata la architettura di un ADC ad approssi-
mazioni successive a 3 bit. Come è possibile notare abbiamo un comparatore
che confronta la tensione del campione di ingresso con la soglia generata dal
convertitore digitale analogico all i
mo
passo di conversione, un convertitore
D/A che genera le soglie di conversione, un circuito sequenziale detto SAR
(Successive Approximation Register) che pilota il DAC e inne un contatore
ad anello mod 5.
Lalgoritmo utilizzato nel convertitore ad approssimazioni successive è si-
mile a quello utilizzato nella ricerca binaria. Riferendoci alla Fig. 3.17 abbiamo
che, nello stato iniziale, il contatore ad anello costituito dai ip op FF1-FF5
è nello stato Q = Q
1
Q1
2
Q
3
Q
4
Q
5
= 10000 FFA sarà in condizioni di set e
FFC, FFD in condizioni di reset e quindi, dopo il primo colpo di CK avremo
Q
A
Q
B
Q
C
= 100 ed il convertitore analogico digitale fornirà in uscita la prima
soglia di conversione corretta di mezzo quanto dal sottrattore posto alla uscita
del DAC. Questa conversione, si rende necessaria per ottenere le soglie poste
secondo una caratteristica di arrotondamento. A questo punto, il campione
di tensione di ingresso sarà comparato con la soglia di conversione secondo
la legge mostrata in Fig.3.17. Quindi, se V
in
< V
dac
il comparatore fornirà in
uscita un 1, nellaltro caso uno 0.
Al successivo colpo di CK avremo che Q
2
= 1 e quindi, lunica porta
AND con due 1 in ingresso è quella connessa ad FFA. Se il comparatore pone
in uscita un 1 (ossia se V
in
< V
dac
) il ip op FFA sarà resettato mentre
sarà settato ad uno il ip op FFB. Alla ne avremo che Q
5
= 1 e il dato
disponibile per la conversione sarà fornito in uscita attraverso le porte and
A,B,C. Un esempio di come vengono successivamente selezionate le soglie di
conversione è mostrato in Fig. 3.18.
3.2.7 Il convertitore a doppia rampa
Il convertitore a doppia rampa è mostrato in Fig. 3.19. Come è possibile
notare, esso è costituito da un circuito integratore invertente, un comparatore
ed un contatore a (N +1) bit. Lo switch SW1 è controllato dal bit N +1 del
contatore mentre lo switch SW2 è pilotato dalla circuiteria di controllo del
Generazione soglie di comparazione
Data out
Ring counter
Figura 3.17. Architettura di un convertitore A/D di tipo approssimazioni
successive
Figura 3.18. Soglie di conversione in un un convertitore approssimazioni succesive
circuito e viene chiuso ogni volta che si inizia una misura in modo da rendere
nulle le condizioni iniziali del circuito integratore. Il convertitore a doppia
rampa è caratterizzato da due dierenti fasi di funzionamento:
1. Integrazione della tensione costante presente in ingresso (campione da
convertire)
2. Integrazione della tensione di riferimento V
ref
Partiamo dalla ipotesi, giusticata successivamente, che V
in
V
ref
.
Figura 3.19. Architettura di un convertitore A/D di tipo doppia rampa
Durante la fase di funzionamento 1, SW1 connette lingresso dellintegra-
tore a V
in
(infatti, quando la conversione parte, il contatore è a zero ed in
particolare lo è il suo bit N +1). Avremo allora che la tensione V
(t) in uscita
dallintegratore sarà:
V
(t) =
1
RC
V
in
t (3.12)
La tensione V
(t) evolvendo con legge lineare negativa consentirà agli im-

pulsi di clock di passare attraverso la porta AND (infatti il comparatore forni-
sce 1 in uscita V
0), il contatore CONT inizierà a contare sino a quando

viene settato ad 1 il suo bit pi` u signicativo. Questo avviene dopo un tempo
Figura 3.20. Forme donda nella conversione a doppia rampa
T
1
= 2
N
T
clk
avendo indicato con T
clk
il periodo del clock clk. La escursione
compiuta dalla tensione V
(t) allistante T
1
sarà allora (Fig. 3.20):
[V
[ =
1
RC
V
in
2
N
T
clk
(3.13)
Come è possibile notare, la pendenza con cui la tensione V
(t) scende è
dipendente dalla ampiezza del campione in ingresso V
in
(che deve rimanere
costante durante il periodo di conversione). Nel momento in cui il bit N + 1
del contatore scatta ad 1, lo switch SW1 devierà sulla tensione di riferimento.
Conseguentemente, V
(t) inverte la sua legge essendo la tensione di riferimento

negativa come mostrato in Fig. 3.20. La fase di integrazione della tensione di
riferimento termina allistante T
2
quando la tensione V
(t) supera lo zero.

A questo punto infatti la uscita del comparatore andrà a zero bloccando il
passaggio degli impulsi di clock verso il contatore. Tale fatto avverrà ad un
istante T
2
= MT
clk
dove M è il numero che possiamo leggere nei primi N bit
del contatore. La escursione di V
(t) in questo caso è pari a:

[V
[ =
1
RC
V
ref
M T
clk
(3.14)
Al ne di provare che il numero M è proporzionale alla tensione di ingresso,
occorre uguagliare le equazioni 3.13 e 3.14 ottenendo:
1
RC
V
in
2
N
T
clk
=
1
RC
V
ref
M T
clk
(3.15)
da cui:
M = 2
N
V
in
V
ref
(3.16)
Come è possibile evincere dalla 3.16 M risulta essere proporzionale alla
tensione di ingresso. Si noti che la condizione V
in
V
ref
implica che sia
M < 2
N
che è la condizione necessaria anchè il contatore non vada in
overow. Questa classe di convertitori presenta dei tempi di conversione elevati
ma precisioni notevoli. Inoltre poichè lo stesso circuito analogico è utilizzato
nella prima e nella seconda fase della conversione eventuali errori dovuti alle
non idealità del circuito tendono a compensarsi.
3.3 Convertitori D/A, generalità
Il convertitore analogico (DAC, Digital-to-Analog Converter) svolge il ruolo
opposto rispetto al convertitore analogico digitale. Esso, quindi, ha il ruolo di
convertire una parola digitale in una tensione analogica ad essa proporzionale.
In sostanza, un DAC ideale è caratterizzato dalla seguente relazione ingresso-
uscita:
V
out
= K (S
N1
2
N1
+S
N2
2
N2
+ +S
0
2
0
) (3.17)
dove V
out
è la tensione di uscita al dispositivo, k è un generico fattore
di proporzionalità e S
N1
, S
N2
, S
0
sono i bit della parola di ingresso da
convertire. In un DAC sono tipicamente presenti i piedini mostrati in Fig.
3.21. Come è possibile notare D
in
rappresenta il BUS di ingresso del dato da
convertire, V
ref
una o pi` u tensioni di riferimento, CTRL un BUS di controllo
che governa il trasferimento di informazioni in ingresso (dipende dal tipo di
dispositivo), e come ovvio, il pin V
out
della tensione analogica di uscita.
La caratteristica di conversione ideale di un DAC è esattamente la inversa
di un ADC, abbiamo infatti il codice da convertire sullasse delle x e, sullas-
se delle y, la tensione analogica di uscita. Come per lADC, la risoluzione in
numero di bit N indica il numero di stati di ingresso convertiti in tensione,
il quanto di conversione q indica la dierenza tra le tensioni generate da due
codici adiacenti e anche per la dinamica di conversione R
v
vale quanto detto
per gli ADC. Molte delle caratteristiche del DAC reale quindi possono essere
descritte con gli stessi parametri utilizzati per gli ADC. Troveremo speciche
sullerrore di guadagno, di oset, sugli errori di non linearità etc. lunica ca-
ratteristica che dierenzia il DAC reale dallADC reale riguarda il tempo di
settling T
settl
. Come indicato dalla Fig. 3.17 la applicazione di un codice di
ingresso diverso da 0 (o il passaggio da un codice ad un altro codice) gene-
ra, in uscita al DAC, una tensione ad esso proporzionale. Nel caso di DAC
ideale la tensione di uscita istantaneamente assume il valore corretto mentre
nel caso reale, una serie di fenomeni legati alla struttura sica del dispositivo
3.3 Convertitori D/A, generalit` a 115
generano un transitorio di assestamento. Il tempo di settling è denito come
il tempo necessario alla tensione di uscita a rientrare in una certa fascia di er-
rore. Oggigiorno sono disponibili diverse classi di DAC.Tipicamente abbiamo
dispositivi ad ingresso seriale o parallelo, ad uscita in tensione o in corrente
etc.. Le risoluzioni variano da pochi bit ad oltre 24 bit.
Figura 3.21. Black box rappresentante un DAC
3.3.1 Il convertitore a resistori pesati
Il circuito che implementa un DAC a resistori pesati è mostrato in Fig. 3.22.
Come è possibile notare esso è costituito dalla rete composta da N resistori
i cui valori sono legati tra loro dalla relazione R
k
= R/2
k
, dal set di switch
analogici S
k
che connettono il relativo resistore ad una delle due sorgenti di
tensione V (1) o V (0) e da un amplicatore operazionale nella congurazione di
sommatore invertente. Il principio di funzionamento è basato sulla generazione
di un set di correnti pesate secondo le potenze di 2, infatti avremo che le
correnti I
k
si sommano (algebricamente) al nodo P generando la corrente:
I
tot
= V
ref
N1
k=0
S
k
R
k
=
V
ref
R
N1
k=0
S
k
2
k
(3.18)
avendo supposto per semplicità V (1) = V
ref
e V (0) = 0. In particolare,
quindi, se il bit k della parola da convertire vale 1 il corrispondente switch
verrà connesso a V
ref
mentre nel caso opposto sarà connesso a massa. Per
questo motivo, abbiamo potuto scrivere la 3.18 esplicitando il termine V
ref
.
Abbiamo quindi che il contributo alla I
tot
viene dato solo e soltanto da quei
rami che corrispondono a bit ad 1 nella parola di ingresso. Tenendo conto
anche dello stadio ad OP-AMP di uscita avremo che:
Figura 3.22. Convertitore D/A a resistori pesati
V
out
= V
ref
R
g
R

N1
k=0
S
k
2
k
(3.19)
Dalla 3.19 è possibile notare che la tensione di uscita V
out
è direttamente
proporzionale al codice di ingresso. Si noti che la generica costante K denita
nella 3.17 in questo caso vale K = V
ref
Rg
R
. Si noti che con la scelta fatta ri-
guardo ai generatori di tensione V (1) e V (0) otteniamo un DAC monopolare.
Con semplici osservazioni possiamo ottenere il circuito con dinamica bipolare.
Basterà infatti usare ad esempio V (1) = V
ref
e V (0) = V
ref
per ottenere
un comportamento bipolare simmetrico. Questa architettura di convertitore
digitale analogico seppure di interesse teorico risulta di dicile applicabilità
soprattutto se sono richieste elevate accuratezze ed elevato numero di bit. In-
fatti, il legame esponenziale che lega tra loro i valori dei resistori, fa si che
debbano essere integrate resistenze di valore estremamente diverso. Si consi-
deri ad esempio un convertitore a 12 bit: per avere R
0
= R = 1 k il valore del
resistore R
11
dovrà essere pari 2.048 M, questo signica elevata occupazione
di silicio e comportamento alla variazione della temperatura disuniforme con
conseguenze apprezzabili sulla accuratezza.
3.3.2 Il convertitore a rete R-2R
La architettura di un convertitore R-2R a N bit è mostrata in Fig. 3.23.
Questo tipo di convertitore è realizzato mediante un set di N switch analogici
S
k
, una rete a scala di tipo R-2R, ed uno stadio ad OP-AMP in congurazione
invertente. Invece che generare, come nel caso della architettura precedente
un insieme di correnti pesato secondo potenze di due, in questo caso vengono
generate delle tensioni scalate secondo delle potenze di due.
Figura 3.23. Convertitore D/A rete R-2R
Per esemplicare il funzionamento del circuito riferiamoci alla Fig. 3.24
che rappresenta la architettura di un convertitore a 3 bit. Immaginiamo che
solo il bit meno signicativo sia ad 1 (S
0
a causa del bit ad 1 sarà connes-
so a V (1)) e che come nella architettura precedente per semplicità si ponga
V (1) = V
ref
e V (0) = 0 (questo implica semplicemente che la caratteristica
di trasferimento che otterremo sarà di tipo unipolare). Applicando il teorema
di Thevenin alla porta indicata nella Fig.3.24 con una freccia, otterremo un
circuito equivalente serie con R
th
= R e V
th
= V
ref
/2. Notando che sulla dx
di questa porta abbiamo due partitori resistivi in cascata otteniamo che il
contributo in tensione dato dal bit connesso allo switch S
0
sarà pari a V
ref
/8.
Considerando lo stesso circuito in cui solo il bit connesso allo switch S
1
è a 1,
ed applicando la stessa metodologia di analisi, otterremo che il contributo in
tensione alla uscita sarà pari a V
ref
/4 e cos` via.
Applicando il principio di sovrapposizione degli eetti otteniamo:
Figura 3.24. Convertitore D/A rete R-2R a 3 bit
V
out
= V
ref

N1
k=0
S
k
2
k
=
V
ref
2
N

N1
k=0
S
k
2
k
(3.20)
anche in questo caso è semplice notare come a parte il coeciente di pro-
porzionalità K, si sia ottenuta la espressione 3.17. Da un punto di vista rea-
lizzativo questa architettura presenta il notevole vantaggio della omogeneità
nel valore dei resistori che implementano la rete a scala con conseguente mi-
gliore comportamento rispetto alle variazioni di temperatura. Uno svantaggio
è rappresentato dal fatto che il numero di resistori è raddoppiato.
Sia in questa architettura che in quella precedentemente mostrata ponendo
V (1) = V
ref
e V (0) = 0 otteniamo dei convertitori con dinamica monopolare
negativa. Potremo ottenere un convertitore DA bipolare ponendo V (1) = V
ref
e V (0) = V
ref
. Pur tuttavia, un altra possibiltà è quella di sommare una
corrente di oset sul nodo di somma dello stadio nale ad OP-AMP in con-
gurazione invertente come mostrato in Fig. 3.25. In questo circuito è possibile
notare coma la regolazione ne sia eettuata mediante un potenziometro. La
tensione di oset corrispondente in uscita sarà:
V
out
= V
offset

R
g
R
offset
(3.21)
dove R
offset
è il valore delle due resistenze (potenziometro e resistenza
ssa).
Figura 3.25. Traslazione della caratteristica di conversione
In questo caso, al codice di ingresso binario naturale, corrisponderanno
tensioni positive e negative. Facciamo un esempio riferendoci ad un conver-
titore a 3 bit di tipo a resistori pesati. La relazione che lega lingresso alla
uscita è la 3.19. Immaginiamo ora di porre R
g
= R e V
ref
= 1V quindi, in
questo caso, avremo una uscita in tensione descritta dalla seguente tabella:
Din Vout
000 0 V
001 1 V
010 2 V
011 3 V
100 4 V
101 5 V
110 6 V
111 7 V
Tabella 3.3. Vout in un DAC monopolare
Immaginiamo ora di porre come fatto sopra V (1) = V
ref
e V (0) = 0, al
ne di traslare la caratteristica di conversione possiamo regolare la tensione di
oset in modo da far corrispondere una tensione nulla al codice 100. Avremo
quindi che il comportamento del DAC può essere descritto dalla seguente
tabella:
Din Vout
000 -4 V
001 -3 V
010 -2 V
011 -1 V
100 0 V
101 1 V
110 2 V
111 3 V
Tabella 3.4. Vout un in DAC bipolare ( rappresentazione binaria con oset)
Daltra parte, tipicamente in un sistema digitale, le grandezze negative so-
no rappresentate in complemento a 2, quello che vorremmo, quindi, è ottenere
il seguente comportamento:
Din Vout
100 -4 V
101 -3 V
110 -2 V
111 -1 V
000 0 V
001 1 V
010 2 V
011 3 V
Tabella 3.5. Vout un in DAC bipolare (rappresentazione in C2)
Come è semplice notare possiamo ottenere tale comportamento da un DAC
bipolare in rappresentazione binaria con oset semplicemente complementan-
do il bit pi` u signicativo della parola di ingresso.
4
Le memorie
Nei sistemi digitali un ruolo di particolare importanza è rivestito dalla memo-
ria a stato solido. Si tratta di componenti elettronici il cui scopo è memorizzare
le informazioni digitali (in termini di stringhe di bit).
Le memorie sono caratterizzate per il numero di word, NW, contenu-
te e per il numero di bit per ciascuna word (wordlenght) WL. Il numero
complessivo contenuto nella memoria sara quindi NB = NW WL.
La g. 4.1 mostra una memoria con NW = 16 e WL = 8. La memoria è
organizzata a matrice con NW righe e WL colonne.
Figura 4.1. Organizzazione banco di memoria 16x8
Le righe (word) vengono indirizzate mediante un demultiplexer che da
122 4 Le memorie
4 ingressi binari seleziona la riga (word) corrispondente. I bit della parola
vengono inviati ai sense ampliers, che decidono se il dato in lettura dalla
memoria (R/W = 1) o in scrittura nella memoria (R/W = 0). Tali circuiti
sono anche utilizzati per accelerare il processo di scrittura/lettura.
Quando le dimensioni della memoria crescono si cerca comunque di man-
tenere quadrato larray di celle, quindi il numero di colonne non può pi` u
coincidere con WL. Ad esempio consideriamo la memoria riportata in g. 4.2,
dove WL = 1. In questo caso larray è organizzato come 32 righe e 32 colonne.
Luscita dei 32 sense ampliers di colonna viene selezionata con un multiple-
xer (32 a 1). 5 bit di indirizzo sono inviati al demux di riga e 5 al demux di
colonna, cosi che lindirizzo è composto da 5 + 5 = 10 bit corrispondenti a
2
10
= 1024 = 1k locazioni.
Figura 4.2. Organizzazione banco di memoria 1k x 1
La cella di memoria (statica o SRAM) è mostrata in 4.3. Essa si basa su
una struttura rigenerativa a doppio invertitore controreazionato.
La cella di memoria dinamica (o DRAM) è mostrata in g. 4.4. Essa
consente una maggiore integrazione (minor numero di transistor per bit) ma
richiede un rinfresco periodico della carica memorizzata sul condensatore (Re-
fresh). Dato lelevato impaccamento delle DRAM il numero di pin di I/O un
problema.
`
E usuale multiplare nel tempo lindirizzo delle righe e delle colonne
4 Le memorie 123
Figura 4.3. Cella SRAM
negli stessi li. Normalmente le memorie non sono indirizzabili al bit, per cui
righe e colonne si riferiscono a byte e non a bit.
Esempio: una memoria 2M X 8 (21 bit di indirizzo) pu essere organizzata
in 4096 righe (12bit di indirizzo) per 512 colonne (9bit di indirizzo) di 8 bit
ciascuno (vedi g. 4.5).
Figura 4.4. Cella DRAM
Spesso i trasferimenti da/per la memoria avvengono a blocchi (o pagine).
Nello schema appena visto, vengono selezionati prima 4096 bytes e poi tra
questi viene scelto quello richiesto, è possibile migliorare le prestazioni sem-
plicemente evitando di riselezionare la riga ad ogni accesso se le posizioni sono
consecutive. Questo viene chiamato fast page mode (FPM) e lincremento di
prestazioni pu essere signicativo. La struttura è mostrata in g. 4.6.
124 4 Le memorie
Figura 4.5. Organizzazione DRAM 2M x 8
Figura 4.6. Organizzazione base SDRAM (DRAM sincrona)
4 Le memorie 125
Le DRAM viste in precedenza sono dette asincrone perch non esiste una
precisa temporizzazione di accesso, ma la dinamica viene governata dai segnali
RAS e CAS. Il processore deve tenere conto di questa potenziale asincronicit,
in caso di rinfresco in corso pu essere fastidiosa. Si possono aggiungere dei
buer (latch) di memorizzazione degli ingressi e delle uscite e si può ottenere
un funzionamento sincrono, disaccoppiando lettura e scrittura del rinfresco e
si pu ottenere automaticamente una accesso FPM pilotato dal clock
I segnali di controllo della memoria in FPM sono mostrati in g. 4.7.
Figura 4.7. Accesso SDRAM (FPM)

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Gian Carlo Cardarilli

Dip. di Ing. Elettronica

il diodo e interdetto ed equivalente ad una resistenza

. Percio nei paragra successivi considereremo

il diodo si considera in conduzione e la sua resistenza sta-

) mentre la giunzione B-C e polarizzata inversamente (V

che assumeremo essere pari a 0, 6V . Avremo cos

E possibile notare come al crescere della tensione dingresso la tensione

, la giunzione B-E e po-

, il transistor comincia a condurre ed ini-

da cui (trascurando il termine V

(t) evolvendo con legge lineare negativa consentir`a agli im-

0), il contatore CONT inizier`a a contare sino a quando

(t) inverte la sua legge essendo la tensione di riferimento

(t) supera lo zero.

(t) in questo caso `e pari a:

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