Anlisis y diseo con registros

07

En esta unidad aprenders a:

Analizar los registros de almacenamiento, tambin llamados latches. Conocer el circuito integrado 7475. Analizar los registros de desplazamiento, tambin llamados shifters. Conocer los circuitos integrados 7491 y 7494 que contienen registros de desplazamiento de entrada serie/salida serie y entrada paralelo/salida serie, respectivamente. Conocer el circuito integrado 7495 que contiene un registro de desplazamiento de entrada paralelo/salida paralelo.

7. Anlisis y diseo con registros

Introduccin

Introduccin
Al igual que los contadores, los registros estn implementados con biestables. En esta unidad analizaremos los registros realizados con biestables comerciales como elemento bsico para la realizacin de esta funcin, as como algunos de los registros comerciales integrados en la escala media de integracin (MSI) dentro de la familia de tecnologa TTL. Los registros son bloques funcionales destinados a almacenar o registrar informacin binaria durante un cierto tiempo, generalmente, dentro de un proceso global de tratamiento de dicha informacin. As como un biestable puede almacenar un bit, un conjunto de n biestables constituyen un registro de n bits. Un registro es, por tanto, un circuito de memoria temporal, capaz de almacenar un nico dato de n bits, siendo n el nmero de biestables que utiliza el registro. Los registros, en funcin de su capacidad o incapacidad para realizar internamente el desplazamiento de la informacin almacenada en ellos, se clasifican en: Registros de almacenamiento (latch registers). Registros de desplazamiento (shift registers). Los registros de almacenamiento estn formados por un conjunto de biestables (normalmente tipo D) aislados entre s, con una seal de reloj comn a todos ellos, de forma que en todos se cargan simultneamente los datos presentes en sus entradas, siendo accesibles en cada momento sus entradas y salidas. Si los registros de almacenamiento se activan por nivel, tambin reciben el nombre de latch (cerrojo). Las formas en que se hace llegar la informacin al registro, y de extraerla posteriormente del mismo, dan lugar a distintos tipos de registros. Los datos pueden ser transferidos al registro en forma serie o paralelo. De la misma manera, podemos transferir la informacin de un registro al exterior. En el formato serie se dispondr de una sola lnea y los bits irn apareciendo uno tras otro, normalmente sincronizados con una seal de reloj. En el segundo caso habr tantos conductores como bits tenga la seal binaria a registrar (bus de conductores). Cuando, adems de la funcin de memoria, se requiere dentro de un registro el poder desplazar bits de un biestable a otro, se generan los registros de desplazamiento. Un registro de desplazamiento consta esencialmente de una cadena de biestables conectados en cascada, siendo la salida de uno la entrada del siguiente. Para convertir el circuito en sncrono, se conecta una seal de reloj a todos los biestables para que stos transfieran al mismo tiempo su contenido. Se puede utilizar para la implementacin de estos registros cualquiera de los biestables que se han estudiado en la Unidad 5, pero normalmente se utilizarn biestables del tipo J-K, R-S y D, que pueden disponer de entradas asncronas de Preset y/o Clear. Por tanto, podemos encontrar registros que por la forma de recibir y de transmitir la informacin pueden pertenecer a uno de los tipos mostrados en el siguiente cuadro:

Tipos de registros

Registros de almacenamiento Registros de desplazamiento

Por flanco Por latch Entrada Entrada Entrada Entrada serie/salida serie paralelo/salida serie paralelo/salida paralelo serie/salida paralelo

Tipos de registros por la forma de recibir y transmitir la informacin.

Una forma de representar la informacin que contienen los registros es la que se muestra en la Figura 7.1, en la que se representa la informacin de cada biestable que compone el registro por un cuadro, de forma que todos los cuadros unidos forman una tabla de n bits con la informacin que contiene el registro. En la Figura 7.1 se representa un registro de 8 bits, donde cada biestable se ha numerado de 0 a 7, para indicar su peso de menor a mayor valor. La forma en que fluyen los datos, es decir, si stos entran y salen, se esquematiza mediante el empleo de flechas que indican el sentido de movimiento de datos.
0 7 1 6 0 5 1 4 1 3 0 2 1 1 1 0

Figura 7.1. Representacin del contenido de un registro de 8 bits.

183

7. Anlisis y diseo con registros

7.1 Anlisis de registros de almacenamiento

As, por ejemplo, si se trata de un registro de entrada serie/salida serie, la representacin es la que se muestra en la Figura 7.2, en la que podemos interpretar fcilmente el sentido en el que fluyen los datos de informacin del registro (de izquierda a derecha), ya que entran por la izquierda y se desplazan y salen hacia la derecha.

Entrada

0 7

1 6

0 5

1 4

1 3

0 2

1 1

1 0

Salida

Figura 7.2. Representacin de un registro entrada serie/salida serie.

7.1 Anlisis de registros de almacenamiento

Actividades propuestas
1
Registros de almacenamiento. Latch.
Con dos circuitos integrados TTL del tipo 7474, monta un registro de almacenamiento de 4 bits como el que se muestra en la Figura 7.3. Conecta las salidas de los biestables QA, QB, QC y QD a los diodos LED del equipo didctico para visualizar y medir los valores que toman en cada momento las salidas del circuito. Alimenta el circuito y mide el valor que toman en ese instante las salidas, anotando los resultados en la Tabla 7.1. Utilizando los conmutadores lgicos del equipo didctico de electrnica digital sobre el que se est montando el circuito, introduce por las entradas A, B, C y D los datos 1, 0, 1, 0, respectivamente. Mediante el empleo del pulsador con circuito antirrebotes, genera un flanco de subida por la entrada de reloj y posteriormente uno de bajada. Mide los valores que toman las salidas y anota los resultados en la Tabla 7.1. Actuacin
Alimentacin CLK CLK Clear CLK CLK Clear

Activa el pulsador de Clear durante un instante. Mide y anota el valor que toman las salidas de los biestables en la Tabla 7.1. Introduce ahora los datos 1, 1, 0, 0 por la entrada de los biestables A, B, C y D. Genera un flanco de subida por la seal de reloj y uno de bajada, posteriormente. Mide el valor que toman las salidas de circuito y anota el resultado en la Tabla 7.1. Activa nuevamente la entrada de Clear. Completa el cronograma de la Figura 7.4. Contesta a las siguientes preguntas: a) Cul es el modo de sincronismo del registro de la Figura 7.3? b) Cul es la capacidad de almacenamiento del registro? c) Qu tipo de registro es? d) En qu momento se transfiere la informacin al registro?

Registros de almacenamiento. Latch integrado.

En la Figura 7.5 se muestra el diagrama de conexin del latch de 4 bits 7475 fabricado en tecnologa TTL. Conecta las salidas de los biestables 1Q, 2Q, 3Q y 4Q a los diodos LED del equipo didctico, para visualizar y medir los valores que toman en cada momento las salidas del circuito. Emplea los conmutadores lgicos del equipo didctico para introducir, por las entradas 1D, 2D, 3D y 4D, los valores 1, 0, 1, 0, respectivamente. (contina)

A
1 1 1 1 1 1

B
0 0 0 1 1 1

C
1 1 1 0 0 0

D
0 0 0 0 0 0

QA

QB

QC

QD

Tabla 7.1. Resultados de la Actividad 1.

184

7. Anlisis y diseo con registros

7.1 Anlisis de registros de almacenamiento

Actividades propuestas (continuacin)

Salidas de datos Entradas de datos QA QB QC QD VCC A
4 2

B IC1A Q
5 12 11 10

C IC1B Q
9 2 3 4

D IC2A Q
5 12 11 10

IC2B Q
9

CLK

D CLK

PR

D CLK

PR

D CLK

PR

D CLK

PR

R1 10 k

CL
1

CL
13

CL
1

CL
13

7474

7474

7474

7474
+ C1

S Clear

1 F

Figura 7.3. Registro de almacenamiento con biestables D.

Utiliza el pulsador con circuito antirrebotes para generar un flanco de subida por las entradas de reloj 1C, 2C (pin 13) y despus uno de bajada. Genera,
A t t t t t t t t t t

B C D Clear CLK QA QB QC QD

seguidamente, un flanco de subida por las entradas de reloj 3C, 4C (pin 4) y uno de bajada. Mide los valores que toman las salidas y anota los resultados en la Tabla 7.2. Pon a nivel alto las entradas 1C, 2C (pin 13) y 3C, 4C (pin 3). Cambia ahora los datos de las entradas 1D, 2D, 3D y 4D por 1, 1, 1, 1, respectivamente. A continuacin, pon a nivel bajo las entradas de reloj y vuelve a cambiar los datos de entrada por 0, 0, 1, 1. Mide los valores que toman las salidas y anota los resultados en la Tabla 7.2. Une las patillas 4 y 13, correspondientes a las entradas de reloj, que ahora sern una sola. Introduce por la entrada de los biestables 1D, 2D, 3D y 4D los datos 1, 1, 0, 0. Genera un flanco de subida por la seal de reloj y despus uno de bajada. Mide el valor que toman las salidas de circuito y anota el resultado en la Tabla 7.2. Pon a nivel alto las entradas de reloj y cambia ahora los datos de entrada 1D, 2D, 3D y 4D por 0, 1, 0, 1, respectivamente. Despus, pon a nivel (contina)

Figura 7.4. Cronograma de funcionamiento del circuito de la Figura 7.3.

185

7. Anlisis y diseo con registros

7.1 Anlisis de registros de almacenamiento

Actividades propuestas (continuacin)

Actuacin
1C - 2C 1C - 2C 3C - 4C 3C - 4C 1C, 2C y 3C, 4C a nivel alto 1C, 2C y 3C, 4C a nivel alto 1C, 2C y 3C, 4C 1C, 2C y 3C, 4C 1C, 2C y 3C, 4C a nivel alto 1C, 2C y 3C, 4C a nivel alto

1D
1 1 1 1 1 0 1 1 0 1

2D
0 0 0 0 1 0 1 1 1 0

3D
1 1 1 1 1 1 0 0 0 1

4D
0 0 0 0 1 1 0 0 1 0

1Q

2Q

3Q

4Q

Tabla 7.2. Resultados de la Actividad 2.

bajo las entradas de reloj y vuelve a cambiar los datos de entrada por 1, 0, 1, 0. Mide los valores que toman las salidas y anota los resultados en la Tabla 7.2.

Completa el cronograma de la Figura 7.6, suponiendo que estn unidas las entradas 1C, 2C y 3C, 4C a la seal CLK.

1Q 1Q 16 16

2Q 2Q 15 15

2Q 1C-2C GND 3Q 2Q 1C-2C GND 3Q 14 13 12 11 14 13 12 11

ENABLE ENABLE

3Q 3Q 10 10

4Q 4Q 9 9

1D 2D t t t t t t t t t

Q Q

D D G G

D D G G

Q Q

Q Q

D D G G

D D G G

Q Q

3D 4D

Q Q

Q Q

Q Q

Q Q

CLK 1Q

1 1 1Q 1Q

2 2 1D 1D

3 4 5 3 4 5 2D ENABLE Vcc 2D ENABLE Vcc 3C-4C 3C-4C

6 6 3D 3D

7 7 4D 4D

8 8 4Q 4Q

2Q 3Q 4Q

SN5475 (J, W) SN5475 (J, W) SN54L75 (J) SN54L75 (J) SN54LS75 (J, W) SN54LS75 (J, W)

SN7475 (J, N) SN7475 (J, N) SN74L75 (J, N) SN74L75 (J, N) SN74LS75 (J, N) SN74LS75 (J, N)

Figura 7.5. Diagrama de conexin del circuito 7475.

Figura 7.6. Cronograma de funcionamiento del latch 7475, donde CLK es C1, C2 y C3, C4.

186

7. Anlisis y diseo con registros

7.1 Anlisis de registros de almacenamiento

Actividades propuestas
3
Circuito de aplicacin con contadores y latchs integrados.
Monta el circuito que se muestra en la Figura 7.7, que permite indicar el turno de espera en un establecimiento de 00 a 99. Confirma que inicialmente el circuito se pone a cero cuando se conecta la alimentacin. Verifica que cada vez que se activa el pulsador S1 se incrementa en uno el visualizador. Comprueba que al cerrarse el interruptor S2 se pueden producir incrementos del turno sin que se visualicen, hasta que el interruptor S2 est de nuevo en circuito abierto. Explica razonadamente las siguientes cuestiones: a) Por qu se ponen a cero los displays cuando se alimenta el circuito? b) Por qu cada vez que se pulsa S1, se incrementa en uno el visualizador? c) Por qu cada vez que se activa S2, se pueden producir incrementos del turno, pulsando S1, sin que se visualicen los cambios hasta que se desactiva S2? Modifica el circuito para incluir un interruptor o pulsador que al activarse ponga a cero los contadores.

DECENAS

UNIDADES

13 12 11 10

9 15 14

13 12 11 10

9 15 14

a b c d e

IC6 7448

a b c d e

IC5 7448

1
7

2
1

4
2

8 BI/RB0 RBI LT
6 4 5 3

"1"

1
7

2
1

4
2

8 BI/RB0 RBI LT
6 4 5 3

"1"

16

1 15 14 10 11

16

1 15 14 10 11

Q1 Q1 Q2 Q2 Q3 Q3 Q4 Q4

IC4 7475

Q1 Q1 Q2 Q2 Q3 Q3 Q4 Q4

IC3 7475 VCC

D1
2

D2
3

D3
6

D4 C12 C34
7 13 4

D1
2

D2
3

D3
6

D4 C12 C34
7 13 4

R4 10 k

S2 VCC
12 9 8 11 12 9 8 11

QA QB QC QD

IC2 7490

QA QB QC QD

IC1 7490 IC7A 2

3

R2 10 k

A B R0(1) R0(2) R9(1) R9(2)

14 1 2 3 6 7

A B R0(1) R0(2) R9(1) R9(2)

14 1 2 3 6 7 6

7400 IC7B 5
4

S1

VCC

C1 1 F
R1 0 k
+

7400 R3 10 k VCC

Figura 7.7. Circuito para organizar el turno de una fila.

187

7. Anlisis y diseo con registros

7.1 Anlisis de registros de almacenamiento

A Estudio de los registros de almacenamiento

Los registros de almacenamiento estn formados por un conjunto de biestables aislados entre s, con una seal de reloj comn a todos ellos, de forma que en todos se cargan simultneamente los datos presentes en sus entradas, siendo accesibles en cada momento sus entradas y salidas. El circuito de la Figura 7.3 es un circuito de almacenamiento de datos de 4 bits, en el que la seal de entrada se activa por flanco de subida. Su funcionamiento es muy sencillo, cada uno de los biestables D est separado respecto de los datos de informacin del siguiente, de manera que cuando se pone un dato en la entrada D de cualquiera de los biestables, ste aparece en la salida Q en el instante en que se produce un flanco de subida en la seal de reloj (CLK). Como todos los biestables tienen conectada la seal de sincronismo a la misma seal de reloj, cuando en sta se produce un flanco de subida, los cuatro datos presentes en las entradas A, B, C y D aparecen en las correspondientes salidas QA, QB, QC y QD (Fig. 7.8).

capacidad de almacenamiento de 4 bits, conectados dos a dos a una seal de sincronismo, de tal manera que el primero y el segundo latch estn sincronizados por la seal 1C, 2C (pin 13), y el tercero y el cuarto, por la seal 3C, 4C (pin 4). Adems, el circuito dispone de una salida negada por dato almacenado. Su estructura interna para un latch, es decir, para almacenar un solo bit, es la que se muestra en la Figura 7.9, en la que se puede apreciar que est formado por dos puertas AND, una NOR y dos inversores, de los cuales uno de ellos es un amplificador de corriente. Su funcionamiento es el siguiente: cuando la entrada de Enable o C est a nivel bajo, en la salida de la puerta AND3 habr un nivel bajo, independientemente de la entrada de datos, mientras que a la salida de la puerta AND2 aparecer el valor que tuviera en ese instante la salida Qt (es decir, en el instante anterior al cambio del valor de la entrada C). En consecuencia, a la salida de la puerta NOR aparecer el valor negado de Qt, que se aprovecha para obtener la salida , que vuelve a Qt negarse a la salida del buffer inversor 5, por lo que la salida Qt no vara.

Data D

3 4 5

QD

QC

QB

QA
A otro latch 1 2

Enable C

Figura 7.8. Representacin del flujo de informacin del circuito de la Figura 7.3.

Figura 7.9. Diagrama interno de uno de los latch del C.I. 7475.

Respecto de las entradas asncronas, las entradas Preset estn puestas a nivel alto, por lo que no actan, mientras que las entradas Clear estn conectadas a un circuito RC de inicializacin que pone a cero las salidas del registro en el momento de alimentar el circuito. Adems, el pulsador S es capaz de poner a cero el registro cuando es activado poniendo un nivel bajo en las entradas Clear, independientemente de la seal de sincronismo. Cuando los registros de almacenamiento se activan por nivel, tambin reciben el nombre de latch. Es el caso del circuito integrado TTL 7475, que tiene una

Cuando la entrada de Enable C est a nivel alto, a la entrada de la puerta NOR le llega el valor del dato de entrada y un nivel bajo; luego a su salida se tendr el dato de entrada negado, que vuelve a negarse para obtener la salida Qt. Mientras que la entrada de Enable est a nivel alto, cualquier variacin de la entrada de datos se refleja en la salida, quedando almacenado (encerrojado) el dato slo cuando la entrada de Enable se pone a nivel bajo. Por tanto, su tabla de funcionamiento es la que se muestra en la Tabla 7.3. En la Figura 7.7 se muestra un circuito en el que se utilizan registros de datos. El circuito est constituido por dos contadores en BCD del tipo 7490

188

7. Anlisis y diseo con registros

7.2 Anlisis de registros de desplazamiento

Entradas

Salidas

D
L H X

C
H H L

Q(t+1)
L H Qt

Q(t+1)
H L Qt

Tabla 7.3. Tabla de funcionamiento del C.I. TTL 7475.

conectados en cascada y cuyo funcionamiento ya estudiamos en la Unidad 6. Para generar los impulsos de incremento se utiliza un circuito antirrebotes con puertas NAND, que tambin se ha estudiado en la unidad anterior. Las salidas de los contadores se conectan a las entradas de dos circuitos del tipo 7475, que tienen unidas todas las entradas Enable, de manera que cuando estn puestas a nivel alto, los latch son transparentes a los datos que les llegan de los contadores y stos pasan directamente al circuito de visualizacin. Cuando se quiere que salte

el turno sin que se visualice en el display, se pone la entrada de Enable a nivel bajo; en este instante, la informacin que tenan a la entrada se transfiere a la salida, quedando sta bloqueada (encerrojada), por tanto, el circuito de visualizacin marcar el nmero que tuviera en ese momento la salida del latch. Si se activa varias veces el pulsador de cuenta de impulsos, la visualizacin permanecer en el nmero que tuviera anteriormente, y slo cuando la seal de Enable est a nivel alto, cambiar el nuevo nmero a visualizar, que coincidir con el nmero decimal que tengan los contadores. El circuito de visualizacin est compuesto por dos decodificadores de BCD a 7 segmentos del tipo ctodo comn y que estn configurados para que no se ilumine el cero de las decenas, si el dato a visualizar es menor de 10BCD. Adems, el circuito dispone de un sistema de inicializacin automtica implementado por una resistencia (R1) y un condensador (C1), que hace que los contadores se pongan a cero al conectar la alimentacin al circuito.

7.2 Anlisis de registros de desplazamiento

Actividades propuestas
4
Registro de desplazamiento con biestables J-K.
Utilizando dos circuitos integrados TTL del tipo 7476 y una puerta inversora del tipo 7404, monta un registro de desplazamiento (entrada serie/salida paralelo y entrada serie/salida serie) de 4 bits, como el que se muestra en la Figura 7.10. Conecta cada una de las salidas de los biestables (QA a QD) a un LED indicador de nivel lgico, del equipo didctico sobre el que ests montando el circuito, y la entrada de sincronismo CLK al pulsador de impulsos con un circuito antirrebotes. Alimenta el circuito y mide en ese instante el valor que toman cada una de las salidas de los biestables. Anota en la Tabla 7.4 el resultado obtenido y explica a qu es debido. Si el estado de todas las salidas de los biestables no es un nivel bajo, activa el pulsador S1. Utiliza el conmutador S2 para introducir un nivel alto por la entrada de datos serie. Seguidamente, genera un flanco de bajada por la entrada CLK. Pon a nivel bajo el conmutador S2 y genera un flanco de bajada por la entrada de sincronismo. Vuelve a poner S2 a nivel alto y genera posteriormente otro impulso de sincronismo. Pon nuevamente el conmutador S2 a nivel bajo y genera un nuevo impulso de sincronismo. Cada vez que se genera un impulso de sincronismo, mide el estado de la salida de cada uno de los biestables y anota el resultado en la Tabla 7.4. Genera cuatro impulsos de sincronismo seguidos. Mide y anota en la Tabla 7.4 el valor de las salidas de los biestables para cada uno de los impulsos. Completa el cronograma de la Figura 7.11 de la pgina 185, que indica el funcionamiento del registro de la Figura 7.10. (contina)

189

7. Anlisis y diseo con registros

7.2 Anlisis de registros de desplazamiento

Actividades propuestas (continuacin)

QA VCC QB QC QD VCC

(Datos) S2
4

IC1A Q
15 9 6

IC1B Q
11 4 1

IC2A Q
15 9 6

IC2B Q
11

PR

PR

PR

PR

R1 10 k

IC3A
1 2

1 16

CLK K CL
3

CLK K CL
8

CLK K CL
3

CLK K CL
8

14

12

10

16

14

12

10

(Clear) S1

7404

7476

7476

7476

7476
+

C1 1 F

CLK (Sincronismo)

Figura 7.10. Registro de desplazamiento de entrada serie/salida serie con biestables J-K.

Instante de tiempo
Qt Qt+1 Qt+2 Qt+3 Qt+4 Qt+5 Qt+6 Qt+7 Qt+8 S1 = 0

S2
X 1 0 1 0 1 1 1 1 X

QA

QB

QC

QD

d) Cul es el nmero de datos que es capaz de almacenar este registro simultneamente?

Ensayo y experimentacin con un registro comercial de desplazamiento entrada serie/salida serie 7491.
En la Figura 7.12, de la pgina siguiente, se muestra el diagrama de conexin del registro de desplazamiento entrada serie/salida serie 7491, fabricado en tecnologa TTL. Conecta la entrada de reloj (pin 9) a la salida del pulsador con circuito antirrebotes del equipo didctico, para controlar, de forma manual, el nmero de impulsos que llegan al registro. Conecta las salidas QH (pin 13) y QH (pin 14) a los diodos indicadores de nivel lgico. Asimismo, conecta las entradas A (pin 12) y B (pin 11) a dos conmutadores que denominaremos S1 y S2, respectivamente, y que pueden dar a su salida un nivel alto o bajo. Introduce los datos que se muestran en el cronograma de la Figura 7.13 y completa las salidas que se obtienen para cada una de las seales de reloj. (contina)

Tabla 7.4. Resultados de la Actividad 3.

Contesta a las siguientes preguntas: a) Qu ocurre si cuando el estado de los biestables es QA = 0, QB = 1, QC = 0 y QD = 1, activas el pulsador S1? b) Qu tipo de sincronismo emplea este registro? c) Cuntos impulsos de la seal de sincronismo tienen que producirse para que el primer dato, que se introduce por la entrada de datos serie, aparezca en la salida de datos serie (QD)?

190

7. Anlisis y diseo con registros

7.2 Anlisis de registros de desplazamiento

Actividades propuestas (continuacin)

S2 CLK QA QB QC QD S1 t t t t t t t

Figura 7.11. Cronograma de funcionamiento del registro de desplazamiento de la Figura 7.10.

QH 14

QH 13

Input Input A B GND CLOCK NC 12 11 10 9 8

QH

QH

CK

1 NC

2 NC

3 NC

4 NC

5 VCC

6 NC

7 NC

Figura 7.12. Diagrama de conexin del circuito integrado 7491.

SN5491A (J) SN54L91 (J) SN54LS91 (J)

SN7491A (J, N) SN74L91 (J, N) SN74LS91 (J, N)

A B CLK QH QH t t t t t
Qt Q(t+1) Q(t+2) Q(t+3) Q(t+4) Q(t+5) Q(t+6) Q(t+7) Q(t+8) Q(t+9) Q(t+10) Q(t+11) Q(t+12) Q(t+13) Q(t+14) Q(t+15) Q(t+16) Q(t+17) Q(t+18) Q(t+19) Q(t+20) Q(t+21) Q(t+22) Q(t+23) Q(t+24) Q(t+25) Q(t+26)

Figura 7.13. Cronograma de funcionamiento del registro de desplazamiento entrada serie/salida serie 7491.

191

7. Anlisis y diseo con registros

7.2 Anlisis de registros de desplazamiento

A Estudio de los registros de desplazamiento

Los registros de desplazamiento estn formados por una cadena de n biestables conectados en cascada, de tal manera que la salida de uno es la entrada del siguiente. Adems, la entrada de sincronismo es la misma para todos y cada uno de los biestables. Los datos en este tipo de registros pueden transferirse en entrada serie o paralelo, la salida tambin puede transmitirse en serie o paralelo, dando lugar a distintos tipos de registros, segn la forma de introducir o extraer la informacin.

Estudio de los registros de desplazamiento entrada serie/salida serie

estn dispuestos de manera que la entrada J de cada biestable est conectada a la salida Q del biestable anterior, excepto en el primer biestable, cuya entrada J coincide con la de datos serie. Por otra parte, la entrada K de cada biestable est conectada a la salida Q del biestable anterior, excepto en el primero de los biestables, que est conectada a la entrada de datos negada. Las entradas Preset estn puestas a nivel alto, por lo que no actan, mientras que las Clear se utilizan para inicializar el registro ponindolo a cero, cuando se activa el pulsador S1. Al alimentar el circuito se produce una puesta a cero de los biestables, ya que inicialmente el condensador C1 se encuentra descargado, por lo que, durante un instante de tiempo, hasta que alcanza el valor de tensin correspondiente a un nivel alto, las entradas Clear de todos los biestables estn a nivel bajo, produciendo un reset del circuito. Supongamos que se quiere introducir la secuencia 0101. Para ello, se pone S2 = 1 y se produce un flanco de bajada por CLK, en este mismo instante QA = 1, mientras que QB = QC = QD = 0. Seguidamente, se pone S2 = 0 y se genera un nuevo flanco de bajada en CLK, lo que provoca que QB = 1 y QA = QC = = QD = 0. Se van introduciendo el resto de los datos de entrada y las correspondientes seales de sincronismo y se obtiene el diagrama de tiempos de la Figura 7.14, en el que se representan tambin los impulsos de sincronismo necesarios para que, por QD, se obtenga la secuencia completa de datos.

En este tipo de registros la informacin llega en serie a travs de un terminal y se obtiene la salida de los datos tambin en serie a travs de otro terminal. En la Figura 7.10 se muestra un circuito que se comporta como un registro de entrada serie/salida serie, si se considera que la entrada llega a travs del conmutador S2 y la salida se obtiene a travs de QD. Como los biestables son del tipo Master-Slave, la entrada de datos se transfiere en los flancos de bajada de la seal de reloj. El nmero de biestables del registro es cuatro, y como puede apreciarse,

CLK DATOS QA QB QC QD t t t t t t Figura 7.14. Cronograma de funcionamiento del registro de la Figura 7.10.

192

7. Anlisis y diseo con registros

7.2 Anlisis de registros de desplazamiento

El proceso tambin puede verse reflejado en la Figura 7.15. Un registro entrada serie/salida serie integrado en tecnologa TTL MSI es el 7491, cuyo diagrama interno se muestra en la Figura 7.16.

Como puede apreciarse, este registro est realizado con 8 biestables R-S de tipo Master-Slave pero, debido al inversor existente entre la entrada R y S, stas tendrn siempre valores complementarios. Las entradas A y B son las entradas de una puerta NAND, que introduce la informacin en el primero de los biestables, y pueden usarse, indistintamente, una como entrada de datos y otra como entrada de validacin. Su tabla de funcionamiento es la que se muestra en la Tabla 7.5, en la que se indica el valor de la salida QH despus de 8 impulsos de sincronismo por la entrada Clock.

Estado del registro en el instante inicial

QA Entrada 1 0

QB 0

QC 0

QD 0 0 Salida

Estado del registro despus del primer flanco de bajada

QA Entrada 0 1

QB 0

QC 0

QD 0 0 Salida

Estado del registro despus del segundo flanco de bajada

Input A B
H X L

Output QH
H L L

QA Entrada 1 0

QB 1

QC 0

QD 0 0 Salida

QH
L H H

Estado del registro despus del tercer flanco de bajada

QA Entrada 0 1

QB 0

QC 1

QD 0 0 Salida

H L X

Tabla 7.5. Tabla de funcionamiento del C.I. TTL MSI 7491.

Estado del registro despus del cuarto flanco de bajada

QA Entrada 1 0

QB 1

QC 0

QD 1 0 Salida

En este instante, en la salida est el primer dato que entr, con tres flancos de bajada ms; en la salida se obtienen los tres datos restantes.

Anlisis de los registros de desplazamiento entrada paralelo/salida serie

Figura 7.15. Movimiento de la informacin en el circuito de la Figura 7.10.

Como la seal de reloj est conectada a un inversor, har que el registro se active por flanco de subida.

A B

(12) (11)

S CK R

S CK

S CK

S CK

S CK

S CK

S CK

S CK

(13) QH

(14) QH

Clock

(9)

Figura 7.16. Diagrama interno del registro entrada serie/salida serie 7491.

193

7. Anlisis y diseo con registros

7.2 Anlisis de registros de desplazamiento

Actividades propuestas

Ensayo y experimentacin con un registro comercial de desplazamiento entrada paralelo/salida serie 7494.
En la Figura 7.17 se muestra el diagrama de conexin del registro de desplazamiento entrada paralelo/salida serie 7494, fabricado en tecnologa TTL. Realiza el montaje que se muestra en la Figura 7.18. Conecta la entrada Clock (pin 8) a la salida del pulsador con circuito antirrebotes del equipo didctico. Conecta la salida Out (pin 9) a uno de los indicadores de nivel lgico. Pon los conmutadores Load 1 y Load 2 a nivel bajo. Activa a nivel alto el conmutador de Clear durante un instante y ponlo nuevamente a nivel bajo. Utiliza el conmutador de Serial Input, e introduce secuencialmente los datos 1, 0, 1 y 0, generando, cada vez que se introduce un dato, un flanco de subida por la entrada CLK (pin 8).

P2A PE2 P2B P2C GND P2D CLEAR OUTPUT 16 15 14 13 12 11 10 9

Pon a nivel alto la entrada Serial Input y genera cuatro nuevos impulsos de reloj. Mide y anota los resultados obtenidos en la Tabla 7.6. Genera, durante un instante, un nivel alto en la entrada Clear. Con las entradas PE1 = PE2 = 0, pon a nivel alto la entrada Serial Input. Seguidamente, acciona los conmutadores de forma que en las entradas P1A, P1B, P1C y P1D se obtengan los datos 0, 0, 1, 1, y en P2A, P2B, P2C y P2D, los datos 1, 1, 0 y 0, respectivamente. Pon, durante un instante, la entrada PE1 a nivel alto, volviendo a situarla a nivel bajo. Genera despus cuatro flancos de subida por la entrada CLK. Mide y anota los resultados que se van obteniendo en la Tabla 7.7. Genera un impulso a nivel alto en la entrada Clear. Seguidamente, pon la entrada PE2 a nivel alto durante un instante de tiempo. Genera cuatro impulsos de reloj y anota los resultados que se van obteniendo en la Tabla 7.7. Contesta a las siguientes preguntas: a) Cul es la capacidad de almacenamiento del registro? b) Cul es el tipo de sincronismo de la seal de reloj del registro? c) Qu funcin tienen las entradas PE1 y PE2? d) Qu ocurre cuando la seal de Clear se pone a nivel alto? (contina)

PE2 P2B P2C P 2A P1A P1B P1C P1D

P2D CLEAR OUTPUT

Clear
CK PE1 SER. IN

Impulso de CLK

Serial Input
1 1 0 1 0 1 1 1 1 1

Out

P1A P1B P1C P1D Vcc

PE1 SER. CLOCK IN

SN5494 (J,W) SN7494 (J,N) Figura 7.17. Diagrama de conexin del circuito integrado TTL 7494.

1 0 0 0 0 0 0 0 0 0

Tabla 7.6. Resultados de la Actividad 6.

194

7. Anlisis y diseo con registros

7.2 Anlisis de registros de desplazamiento

Actividades propuestas (continuacin)

"1" S1A S1B S1C S1D S2A S2B S2C S2D LOAD 1 LOAD 2 CLEAR
1 2 3 4 16 14 13 11 6 15 10 7 8

P1A P1B P1C P1D P2A P2B P2C P2D PE1 PE2 CLR IN CLK OUT 9 SALIDA

7494
CLK

Figura. 7.18. Circuito para comprobar el funcionamiento del registro de entrada paralelo/salida serie 7494.

SERIAL INPUT

Clear
1 0 0 0 0 0

CLK
0 0

Serial Input
1 1 1 1 1 1

P1A
0 0 0 0 0 0

P1B
0 0 0 0 0 0

P1C
1 1 1 1 1 1

P1D
1 1 1 1 1 1

PE1
0 1 0 0 0 0

PE2
0 0 0 0 0 0

Out

Clear
1 0 0 0 0 0 0

CLK
0 0 0

Tabla 7.7. Tabla de funcionamiento del C.I. 7494.

Serial Input
1 1 1 1 1 1 1

P2A
1 1 1 1 1 1 1

P2B
1 1 1 1 1 1 1

P2C
0 0 0 0 0 0 0

P2D
0 0 0 1 1 1 1

PE1
0 0 0 0 0 0 0

PE2
0 0 1 0 0 0 0

Out

195

7. Anlisis y diseo con registros

7.2 Anlisis de registros de desplazamiento

Estudio de los registros de desplazamiento entrada paralelo/salida serie

En este tipo de registros de desplazamiento, la informacin llega en paralelo a la entrada, que se carga mediante una seal de control, y la salida se obtiene en paralelo sincronizada por una seal de reloj. Para introducir los datos en paralelo, pueden utilizarse las entradas asncronas o las entradas sncronas. De este modo, por ejemplo, el circuito integrado 7494, cuya estructura interna es la que se muestra en la Figura 7.19, utiliza las seales asncronas de Preset para introducir los datos en paralelo. El registro est formado por cuatro biestables R-S del tipo Master-Slave, a cuyas entradas R y S les llegan siempre seales complementarias. Por tanto, la capacidad mxima del registro es de 4 bits. Adems, como la entrada de la seal de reloj tiene un inversor, el registro se hace activo a los flancos ascendentes de la seal de sincronismo de entrada.

Los biestables se ponen a cero cuando la entrada Clear es puesta a nivel alto; este paso es siempre previo a la carga de datos en paralelo. Adems, tiene la posibilidad de introducir dos entradas paralelo distintas, controladas por las seales PE1 y PE2. Las seales P1A a P1D se cargan en los biestables cuando la entrada PE1 recibe un impulso positivo, teniendo que estar la entrada PE2 durante este tiempo a nivel bajo. Por otra parte, las entradas P2A a P2D se cargan en los biestables cuando a la entrada PE2 le llega un impulso positivo y la entrada PE1 est a nivel bajo. El circuito integrado 7494 tiene la posibilidad de introducir datos en modo serie y obtener la salida en serie. Para que funcione en este modo, se deben mantener a nivel bajo las entradas PE1 y PE2 y realizar un borrado del registro, poniendo, durante un instante, a nivel alto la entrada Clear. Seguidamente, se introducen los datos serie por la entrada Serial Input (pin 7) y se genera un flanco positivo por la entrada CLK por cada dato a cargar en serie. Las tablas de funcionamiento de este registro son las que se muestran en la Tabla 7.8 de la pgina siguiente.

PRESETS P1A
(1)

P2A
(16)

P1B
(2)

P2B
(14)

P 1C
(3)

P 2C
(13)

P 1D
(4)

P 2D
(11)

PRESET ENABLE INPUTS

PE2 PE1

(15) (6) 1 2 1 2 1 2 1 2

A S PRESET QA CK
SERIAL (7) INPUT

B S PRESET QB CK R CLEAR QB

C S PRESET QC CK R CLEAR QC

D S PRESET QD CK R CLEAR
(9) OUTPUT

R CLEAR QA

CLOCK

(8)

CLEAR

(10)

Figura 7.19. Diagrama interno del registro de desplazamiento entrada paralelo/salida serie 7494.

196

7. Anlisis y diseo con registros

7.2 Anlisis de registros de desplazamiento

TABLA DE FUNCIN DEL PRESET (Bit A tomado como ejemplo para todos) Entradas de Preset Preset interno A PE1
L L X X H X

TABLA DE FUNCIONAMIENTO DEL REGISTRO Preset interno Salidas internas

Entradas

Salida

P1A
X X L L H X

PE2
L X L X X H

P2A
X L X L X X H (Inactiva) H (Inactiva) H (Inactiva) H (Inactiva) L (Activa) L (Activa)

A
H L H H H H

B
H L H L H H

C
H L H H H H

D
H L H L H H

Clear
H L H L L L

CLK Serial
X X L L X X X X H L

QA
L H QA0 H H L

QB
L H QB0 QA0 QAn QAn

QC
L H QC0 H QBn QBn

QD
L H QD0 QD0 QCn QCn

QA0, QB0, QC0, QD0 = estado de QA, QB, QC y QD, respectivamente, despus de producirse un flanco ascendente . QAn, QBn, QCn = nivel de QA, QB y QC, respectivamente, antes de producirse un flanco ascendente . Tabla 7.8. Tabla de funcionamiento del circuito integrado 7494.

Otra forma de realizar la carga en paralelo en los registros consiste en utilizar las entradas sncronas como es el caso del circuito integrado 74166, cuyo diagrama lgico se muestra en la Figura 7.20, en la que puede apreciarse que el terminal Clear es asncrono y que provoca la puesta a cero de todos los biestables cuando se pone a nivel bajo. Las entradas A, B, C, D, E, F, G y H se almacenan en los biestables cuando se pone un nivel bajo en la entrada S/L (Shift/Load), todo ello sincronizado por la seal Clock, que puede ser inhibida por la entrada Clock Inhibit. Una vez que se ha realizado la

entrada en paralelo de los datos, debe ponerse a nivel alto la entrada S/L para permitir el desplazamiento de la informacin almacenada en cada uno de los biestables. El circuito 74166 tambin puede utilizarse como registro de entrada serie/salida serie, utilizando como entrada el terminal SI (Serial Input). Su funcionamiento se refleja en la Tabla 7.9. Para una mejor comprensin de este registro de desplazamiento, en la Figura 7.21, de la pgina 193, se muestra un cronograma de funcionamiento.

Entradas

Clear
L H H H H H

Shift/load
X X L H H X

Clock Inhibit
X L L L L H

Clock
X L

Serial Input
X X X H L X

Parallel A ... H
X X a ... h X X X

a h = nivel de las entradas A H, respectivamente. QA0, QB0 QH0 = estado de QA, QB QH, respectivamente, despus de un flanco de subida de la seal de reloj. QAn, QBn QHn = nivel de QA, QB QH, respectivamente, antes de un flanco de subida de la seal de reloj. Tabla 7.9. Funcionamiento del registro 74166.

Salidas internas

QA
L QA0 a H L QA0

QB
L QB0 b QAn QAn QB0

Salida QH
L QH0 h QGn QGn QH0

197

7. Anlisis y diseo con registros

7.2 Anlisis de registros de desplazamiento

(9) CLEAR SERIAL INPUT (1) SHIFT/LOAD (15) A (2)

R S

CK

QA B (3)
R CK S

QB C (4)
R CK S

QC D (5)
R CK S

QD E (10)
R CK S

QE F (11)
R CK S

QF G (12)
R CK S

QG (14) (7) CLOCK (6) CLOCK INHIBIT H

CK

(13)

QH

Figura 7.20. Diagrama lgico del registro de desplazamiento entrada paralelo/salida serie 74166.

198

7. Anlisis y diseo con registros

7.2 Anlisis de registros de desplazamiento

CLOCK CLOCK INHIBIT CLEAR SERIAL INPUT SHIFT/LOAD A B C

PARALLEL D INPUTS E

H L H L H L H H H SERIAL SHIFT H L H L H L H

F G H OUTPUT QH CLEAR

INHIBIT LOAD

SERIAL SHIFT

Figura 7.21. Cronograma de funcionamiento del registro de desplazamiento 74166.

Actividades propuestas
7
Ensayo y experimentacin con el registro universal 7495.
En la Figura 7.22 se muestra el diagrama de conexin del registro de desplazamiento universal 7495 fabricado en tecnologa TTL. Conecta las entradas A (pin 2), B (pin 3), C (pin 4), D (pin 5), Mode Control (pin 6) y Serial Input (pin 1) a conmutadores del equipo didctico sobre el que ests montando el circuito, capaces de dar a la salida un nivel alto o bajo. Conecta las salidas QA, QB, QC y QD a los indicadores de nivel lgico del equipo didctico. Interconecta las entradas de Clock 1 (pin 8) y Clock 2 (pin 9) y conctalas a su vez a la salida del pulsador con circuito antirrebotes. Pon a nivel alto la entrada Mode Control y la entrada Serial Input a nivel bajo. Pon, en las entradas A, B, C y D, los valores lgicos 1, 0, 0, 1, respectivamente, y genera un flanco de bajada por las entradas de reloj. Mide y anota el resultado en la Tabla 7.10. (contina)

Figura. 7.22. Diagrama de conexin del circuito integrado TTL 7495.

199

7. Anlisis y diseo con registros

7.2 Anlisis de registros de desplazamiento

Actividades propuestas (continuacin)

Repite la operacin anterior, pero poniendo ahora los datos 1, 0, 1 y 0 en las entradas. Pon la entrada Mode Control a nivel bajo y genera cuatro flancos de bajada por la entrada de CLK. Mide y anota en la Tabla 7.10 los resultados de las salidas para cada uno de los impulsos de sincronismo. Con la entrada de Mode Control a nivel bajo, pon a nivel alto la entrada Serial Input y genera cuatro flancos de bajada por la entrada de CLK. Pon ahora la entrada Serial Input a nivel bajo y genera cuatro flancos de bajada por la entrada de CLK. Mide y anota los resultados de las salidas obtenidos en la Tabla 7.10. Realiza las siguientes modificaciones en el circuito: introduce los datos serie por la entrada D, conecta la salida QD a la entrada C; la salida QC a la entrada B; la salida QB, a la entrada A, y considera la salida QA como la salida serie del registro.

Pon la entrada Mode Control a nivel alto y la entrada D a nivel alto, y genera, seguidamente, cuatro flancos de bajada por la entrada CLK. Mide y anota los resultados obtenidos en la Tabla 7.11. Pon a nivel bajo la entrada D y genera cuatro flancos de bajada por la entrada CLK. Mide y anota en la Tabla 7.11, los resultados obtenidos. Contesta a las siguientes preguntas: a) Cul es la capacidad de almacenamiento del registro? b) Cul es el tipo de sincronismo de la seal de reloj del registro? c) Qu tipo de registro es el 7495, segn su forma de transferir los datos? d) Cuando funciona como entrada serie/salida serie, en qu sentido pueden desplazarse los datos? (contina)

CLK

Mode Control
1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0

Serial Input
0 0 0 0 0 0 0 0 1 1 1 1 1 0 0 0 0

A
1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

B
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

C
0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

D
1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

QA

QB

QC

QD

Tabla 7.10. Resultados de la Actividad 7.

200

7. Anlisis y diseo con registros

7.2 Anlisis de registros de desplazamiento

Actividades propuestas (continuacin)

CLK
Tabla 7.11.

Mode Control
1 1 1 1 1 1 1 1 1

A
QB QB QB QB QB QB QB QB QB

B
QC QC QC QC QC QC QC QC QC

C
QD QD QD QD QD QD QD QD QD

D
1 1 1 1 1 0 0 0 0

QA
0

QB
0

QC
0

QD
0

Resultados de la Actividad 7.

Anlisis de los registros de desplazamiento entrada paralelo/salida paralelo

Estudio de los registros de desplazamiento entrada paralelo/salida paralelo

interno del registro universal 7495, denominado de esta forma porque permite hacer todo tipo de transferencias con los datos: entrada serie/salida serie con desplazamiento a la derecha y a la izquierda de los datos, entrada paralelo/salida paralelo y entrada paralelo/salida serie. Se puede apreciar que la carga de datos es similar a la del circuito integrado 74166. En este caso, el registro consta de 4 biestables R-S Master-Slave, a cuyas entradas les llegan siempre datos complementarios. Adems, dispone de una entrada de control que permite la carga de datos en paralelo o el modo de trabajo entrada serie/salida serie.
DATA INPUTS

En estos registros, los datos pueden ser introducidos en paralelo y extrados en paralelo. Su estructura es similar a la que se ha mostrado en las Figutas 7.19 y 7.20, con la salvedad de que se hacen accesibles las salidas de todos los biestables. En la Figura 7.23 se muestra el diagrama

A MODE (6) CONTROL SERIAL (1) INPUT 1 2 (2)

B (3)

C (4)

D (5)

CLOCK 1 (9) RIGHT-SHIFT CLOCK 2 (8) LEFT-SHIFT R CK S QA (13) QA R CK S QB (12) QB OUTPUTS R CK S QC (11) QC R CK S QD (10) QD

Figura 7.23. Diagrama interno del registro universal 7495.

201

7. Anlisis y diseo con registros

7.2 Anlisis de registros de desplazamiento

Para el modo de trabajo entrada paralelo/salida paralelo, debe ponerse la entrada Mode Control (control de modo) a nivel alto; cuando esto ocurre las puertas sealadas con un 2 se abren, dejando pasar los datos que estn en las entradas paralelo A, B, C y D; si ahora se produce un flanco de bajada por cualquiera de las entradas de reloj, se efecta la carga en paralelo. Para que el registro trabaje como desplazamiento a la derecha, ya sea de los datos cargados en paralelo o de los datos que se introduzcan por la entrada Serial Input, deber ponerse a nivel bajo la entrada de control de modo. En este estado, las puertas que se abren son las numeradas con un 1 y se cierran las numeradas con un 2, con lo que se produce un desplazamiento a la derecha de los datos de los biestables cada vez que se genera un flanco de bajada por cualquiera de las entradas de reloj. La razn de la existencia de dos seales de entrada de reloj es proporcionar al circuito mayor flexibilidad. Para que el circuito se comporte como un registro de desplazamiento a la izquierda, hay que realizar las conexiones que se muestran en la Figura 7.24.

Se pone la entrada Mode Control a nivel alto y se conecta la salida de cada biestable a la entrada paralelo del precedente, convirtindose la entrada D (pin 5) en la entrada de datos serie, y QA en la salida serie. En este tipo de registro hay que tener cierta precaucin con los cambios de modo. En efecto, si, por ejemplo, la entrada Clock 1 est a nivel bajo y la entrada Clock 2 est a nivel alto y se pasa el control de modo de nivel alto a bajo, se produce un flanco de bajada en las entradas de reloj de los biestables, generando un cambio en stos. Esto se puede aprovechar en la carga en paralelo, uniendo las entradas de Control Mode y Clock 2, de manera que cuando esta unin est a nivel alto, se selecciona el modo de carga en paralelo, y al pasar a nivel bajo y producirse el flanco de bajada, se hace efectiva dicha carga. Se puede resumir el modo de trabajo de este registro de desplazamiento en la Tabla 7.12 de la pgina siguiente.

A "1" (6) MODE CONTROL (1) SERIAL INPUT 1 2 (2)

B (3)

C (4)

Entrada serie (5)

CLOCK 1 RIGHT-SHIFT CLK CLOCK 2 LEFT-SHIFT (9) (8) R CK S QA (13) Salida serie QA QB R CK S QB (12) QC R CK S QC (11) R CK S QD (10) QD

Figura 7.24. Modo de funcionamiento del registro 7495 como desplazamiento serie a la izquierda.

202

7. Anlisis y diseo con registros

7.2 Anlisis de registros de desplazamiento

Inputs
Clocks

Outputs

Mode Control
H H H L L L

Parallel Serial QA A
X X X X H L X X X X X X a QB* X X X X X X X X

QB

QC

QD

2 (L)
H L X X L L L H H

1 (RT)
X X X H L L H L H

B
X b QC* X X X X X X X X

C
X c QD* X X X X X X X X

D
X d d X X X X X X X X QA0 a QBn QA0 H L QA0 QA0 QA0 QA0 QA0 QB0 b QCn QB0 QAn QAn QB0 QB0 QB0 QB0 QB0 QC0 c QDn QC0 QBn QBn QC0 QC0 QC0 QC0 QC0 QD0 d d QD0 QCn QCn QD0 QD0 QD0 QD0 QD0

* El desplazamiento a la izquierda requiere una conexin externa de QB a A, QC a B y QD a C. La entrada de datos serie es por la entrada D.

Tabla 7.12. Tabla de funcionamiento del registro de desplazamiento 7495.

203

7. Anlisis y diseo con registros

Ejercicios propuestos

Ejercicios propuestos

Un registro de desplazamiento de 8 bits contiene el dato 10000110. Si se le aplica a la entrada serie el dato 11011011:
Indica el nmero almacenado en el registro despus de cinco impulsos de desplazamiento. Supn que el registro se desplaza de izquierda a derecha.

Analiza el funcionamiento del circuito de la Figura 7.25.

Indica cul es la funcin de cada una de las patillas de los circuitos integrados.

Cuntos impulsos de desplazamiento se requieren para cargar en forma serie una palabra de 16 bits en un registro de desplazamiento de 16 biestables? Conecta dos registros del tipo 7491 para que se comporten como un nico registro de desplazamiento entrada serie/salida serie de 16 bits. Conecta dos registros del tipo 7495 para que se comporten como un solo registro de desplazamiento entrada paralelo/salida serie de 8 bits. Dibuja y explica el funcionamiento de un registro de desplazamiento entrada serie/salida serie implementado con biestables tipo D, mediante circuitos 7474. Conecta dos registros del tipo 7495 para que se comporten como un solo registro o de desplazamiento de entrada/salida serie con desplazamiento hacia la izquierda.

Si se dispone de un reloj digital, con acceso a las entradas BCD que van a cada uno de los cuatro decodificadores BCD a 7 segmentos:
Realiza un circuito que, mediante unos registros, conmutadores, circuitos comparadores y los componentes necesarios, realice la funcin de despertador.

Busca, en un catlogo de circuitos TTL, varios registros de desplazamiento que puedan trabajar como entrada serie/salida paralelo.

10 Dado un contador Johnson de 5 biestables:

Cuntos estados distintos tiene? Indica cules son.

11 Un contador en anillo de 4 biestables puede utilizarse como divisor de frecuencia por:

a) 4 b) 6 c) 8

204

7. Anlisis y diseo con registros

Ejercicios propuestos

Ejercicios propuestos

a b c d e

IC1 7448

8 BI/RB0 RBI LT Vcc

Q1 Q1 Q2 Q2 Q3 Q3 Q4 Q4

IC2 7475

D1

D2

D3

D4

C12 C34

Salida de impulsos siguiente etapa

QA QB QC QD

IC3 7490 Carga de datos

A B

R0(1) R0(2) R9(1) R9(2)

Entrada

Vcc Reset

Figura. 7.25 Circuito de aplicacin con circuitos integrados.

205

7. Anlisis y diseo con registros

Actividades complementarias

Actividades complementarias

Ensayo y experimentacin con un contador Johnson.

Utilizando biestables J-K del tipo 7476, implementa un circuito contador Johnson como el que se muestra en la Figura 7.26. Conecta la entrada de reloj al pulsador con circuito antirrebotes del equipo didctico. Conecta las salidas de los biestables a los indicadores de estado lgico.
QA QB

Inicializa el circuito, activando durante un instante el pulsador S1. Anota despus el resultado en la Tabla 7.13. Genera ocho flancos de bajada por la entrada de reloj. Mide y anota los resultados parciales y final que obtengas en la Tabla 7.13. Partiendo del estado que se muestra en el cronograma de la Figura 7.27, completa el cronograma de funcionamiento.
QC QD VCC

IC1A J PR Q J PR

IC1B Q J PR

IC2A Q J CLK Q 7476 K CL PR

IC2B Q R1 10 k Inicializacin S1 C1 1 F

CLK

CLK K CL Q 7476

CLK K CL Q 7476

CLK K CL

Q 7476
+

Figura 7.26. Contador Johnson con biestables J-K conectados como un registro.

CLK QA QB QC QD S1 t t t t t t

Figura 7.27. Cronograma de funcionamiento del contador Johnson del circuito de la Figura 7.26.

206

7. Anlisis y diseo con registros

Actividades complementarias

Actividades complementarias

Contesta las siguientes preguntas: a) Cuntos bits necesita un contador binario para contar 8 estados distintos? b) Cuntos bits necesita un contador Johnson para contar 8 estados distintos? c) Tienen alguna ventaja este tipo de contadores? Realiza un contador Johnson con alguno de los registros comerciales que has estudiado en esta unidad.

Ensayo y experimentacin con un contador en anillo.

Utilizando 4 biestables J-K del tipo 7476, monta un contador en anillo como el que se muestra en la Figura 7.28.

Conecta la entrada de reloj al pulsador con circuito antirrebotes del equipo didctico. Conecta las salidas de los biestables a los indicadores de estado lgico. Inicializa el circuito, activando durante un instante el pulsador S1. Anota el resultado en la Tabla 7.14. Genera, seguidamente, cinco flancos de bajada por la entrada de CLK. Mide y anota en la Tabla 7.14 los resultados que se van obteniendo. Partiendo del estado que se muestra en el cronograma de la Figura 7.27, completa el cronograma de funcionamiento correspondiente al circuito de la Figura 7.28. Realiza un contador en anillo utilizando para ello el circuito integrado 7495.

S1
ON OFF OFF OFF OFF OFF OFF OFF OFF

CLK

QA

QB

QC

QD

S1
ON OFF OFF OFF OFF OFF

CLK

QA

QB

QC

QD

Tabla 7.14. Resultados de la Actividad 2.

Tabla 7.13. Tabla de funcionamiento del contador Johnson.

QA QB QC QD VCC

IC1A J CLK CLK K CL Q 7476 PR Q J PR

IC1B Q J CLK Q 7476 K CL PR

IC2A Q J PR

IC2B Q R1 10 k

CLK K CL

CLK Q 7476 K CL Q 7476

+ C1

S1

1 F

Figura 7.28. Contador en anillo.

207