Conmutacion Digital

CAPITULO 3
CONMUTADORES DIGITALES
3.1 Introduccin
De los tres elementos basicos en una red de comunicaciones (terminales. medios de
transmision y conmutadores). estos ultimos son los mas invisibles para el usuario; sin
embargo. representan el elemento mas importante en terminos del oIrecimiento de
servicios.
Con la introduccion de los sistemas SPC para controlar las matrices de conmutadores en
USA (1965) se acuo el termino "conmutacion electronica". pero estas matrices de
conmutadores eran de naturaleza electromagnetica. El primer uso real de matrices de
conmutacion electronica se hizo en Erancia en 1971 cuando la conmutacion digital Iue
aplicada en una central de abonados. Curiosamente estos primeros conmutadores
digitales no hacian uso de control por programa almacenado.
Con el empleo de conmutadores digitales se obtiene una mayor velocidad de operacion.
mayor conIiabilidad. menor tamao. y meior utilizacion del medio en una red de
transmision de datos. Al mismo tiempo. la red se hace mas mantenible. disminuyen los
costos de instalacion. operacion y mantenimiento; la reconIiguracion y la expansion del
sistema es mas simpliIicada. y se aprovechan los medios de transmision digitales
existentes no solo para el envio de seales de voz. sino tambien para transmision de
datos ya que ahora ambas se pueden trabaiar como seales digitales.
3.2 Funciones del Conmutador
La Iuncion basica del conmutador es establecer y liberar las conexiones entre canales de
transmision. o sea. establecer un camino a traves del cual se comuniquen dos
terminales; en el caso de conmutadores digitales. se entiende por terminal (MIC) una
entrada o salida del conmutador. el cual contiene inIormacion de 32 canales diIerentes
agrupados en lo que se denomina una trama por el proceso de multiplexacion por
CONMUTACION DIGITAL
Universidad del Cauca Departamento de Conmutacion (Ingenieria Telematica)
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division de tiempo. Sin embargo la estructura y operacion de un conmutador varia
signiIicativamente dependiendo de la aplicacion en particular. Las tres categorias
principales de conmutacion para circuitos de voz son: conmutacion local (linea a linea).
de transito (tandem) y de distribucion de llamadas.
La Iuncion de conmutacion mas comun es la conexion directa entre circuitos de abonado
de una central. o entre extensiones de una PBX. Estas conexiones requieren un camino a
traves del conmutador desde el circuito de origen hasta un circuito de terminacion
especiIico. Cada circuito debe ser accesible para todos los otros circuitos. A este nivel de
conmutacion se le denomina a veces conmutacion de linea.
Las conexiones de transito requieren el establecimiento de un camino desde una linea
entrante especiIica (de origen) a una linea saliente o grupo troncal. Normalmente. se
acepta mas de un circuito saliente. Por eiemplo. una conexion a un grupo troncal entre
centrales puede usar cualquiera de los canales de grupo. Por lo tanto. la estructura de
conmutacion de transito puede simpliIicarse porque existen alternativas para la seleccion
de la linea saliente. Ademas. no siempre es necesario que todas las lineas de salida sean
accesibles por todas las lineas de entrada. Las Iunciones de conmutacion de transito son
requeridas por todos los dispositivos de conmutacion en la red teleIonica. Algunos tales
como concentradores remotos y conmutadores tandem solo sirven para transitar el
traIico (no poseen conexiones locales). Estos conceptos son ilustrados en la Eigura 3.1.
Figura 3.1 Ejemplos de conmutacin de trfico local y de trnsito
La distribucion de llamadas es a menudo implementada con el mismo equipo basico de
las PBX. No obstante. el modo de operacion (soItware) diIiere signiIicativamente en que
las llamadas entrantes pueden ser enrutadas a cualquier contestador disponible.
Normalmente el soItware de un distribuidor automatico de llamadas (ACD) es diseado
para distribuir las llamadas que llegan entre los contestadores. Aunque no es un
requerimiento inherente que cada linea entrante (troncal) sea conectada a todos los
contestadores. los distribuidores de llamada normalmente se disean para proveer
Conmutadores Digitales
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accesibilidad a todos ellos. Ademas es a menudo deseable que provean operacion sin
bloqueo.
3.3 Tipos de Conmutador
Para introducirse en el concepto de conmutador digital. hay que tener en cuenta que toda
inIormacion procedente de un abonado llega al conmutador en Iorma digital. Cada
abonado tiene una InterIaz de Linea de Abonado (ILA) que ademas de realizar la
conversion de seales analogas a digitales en el sentido de transmision y al contrario en
recepcion. posee otras Iunciones que hacen posible el establecimiento de la conexion.
Una central teleIonica digital. tal como muestra la Eigura 3.2. esta constituida
basicamente por un conmutador digital. un control. un modulo de atencion a abonados.
un modulo de troncales. y generadores y receptores de tonos digitales.
Figura 3.2 Conmutador Digital en una Central Telefnica
El sistema tiene separados los buses de transmision y recepcion. sobre los cuales se
hallan conectadas las interIaces de linea de los abonados pertenecientes a la central. los
servicios. y los iuntores tanto entrantes como salientes que permiten que sus abonados se
conecten con otros abonados que Iorman parte de otras centrales (Eigura 3.3).
La conmutacion de la inIormacion transportada en un intervalo de tiempo de entrada
sobre uno de salida es unidireccional. lo que signiIica que para lograr el intercambio de
mensaies en Iorma bidireccional. como lo exige una conversacion. es necesario crear dos
enlaces. uno que haga posible que la inIormacion de un abonado A le llegue a otro
abonado B. y otro enlace en sentido contrario.
El establecimiento de la conexion entre dos abonados se realiza a partir de la
programacion de los Codecs de las interIaces de linea. Se pueden presentar los
siguientes casos. ilustrados en la Eigura 3.4:
CONMUTACION DIGITAL
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Figura 3.3 Central telefnica digital
Figura 3.4 Central Telefnica Digital - Programacin de Codecs
- Los abonados pertenecen al mismo MIC.
- Los abonados estan conectados a diIerentes MICs.
Primer Caso: Conexion entre el abonado A y el abonado B. Se le asigna a cada abonado
un mismo Intervalo de Tiempo (IT) para transmision y recepcion. Al abonado A le
corresponde el ITx y al abonado B el ITy. Se puede entonces expresar la conexion
como:
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A o B : MICEi. ITx o MICSi. ITy
B o A : MICEi. ITy o MICSi. ITx
y la programacion de los codecs seria:
Abonado Transmisin Recepcin
A ITx ITx
B ITy ITy
En este caso. el conmutador debe ser capaz de trasladar la muestra de un IT determinado
a otro IT sobre el mismo MIC. A un conmutador de estas caracteristicas se le denomina
Conmutador Digital Tipo T (Time switch).
Segundo Caso: Conexion entre el abonado A y el abonado C. En este caso se presentan
dos posibilidades: en la primera se le asigna el mismo IT para transmision y recepcion a
ambos abonados. y en la otra se le asignan diIerentes ITs a cada uno.
Si al abonado A se le Iiia el mismo intervalo de tiempo que al abonado C. por eiemplo el
ITz. la conexion se puede expresar como :
A o C : MICEi .ITz o MICSi .ITz
C o A : MICEi .ITz o MICSi .ITz
A ITz ITz
C ITz ITz
El conmutador. segun lo anterior. debe ser capaz de cambiar el medio Iisico sobre el que
va la muestra sin cambiar el IT. A un conmutador de estas caracteristicas se le denomina
Conmutador Digital Tipo S (Space switch).
El caso mas general se presenta cuando al abonado A se le asigna un intervalo de
tiempo. por eiemplo el ITx. y al abonado C otro. por decir el ITy. La comunicacion
quedaria establecida si se realiza la siguiente conexion:
A o C : MICEi. ITx o MICSi. ITy
C o A : MICEi. ITy o MICSi. ITx
A ITx ITx
C ITy ITy
CONMUTACION DIGITAL
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En esta situacion se realiza una conmutacion en el espacio. ya que la muestra se cambia
del MICi al MICi y viceversa; ademas se lleva acabo una conmutacion en el tiempo
debido a que una muestra que llega en el intervalo de tiempo x sale en el intervalo de
tiempo y. y a la inversa.
3.4 Conmutador Digit al Tipo S
En un conmutador digital tipo S existe solamente cambio de soporte Iisico (MIC). o sea
que no hay posibilidad de conmutar intervalos de tiempo.
Este conmutador es implementado mediante un iuego de compuertas que actuan a la
manera de una matriz de puntos de cruce. razon por la cual se le denomina tambien
Matriz Espacial. Cada punto debe estar cerrado solo durante un intervalo de tiempo. o
sea 3.900 nseg en caso de un MIC primario. y debe volver a cerrarse una vez dentro de
cada trama (cada 125 Pseg). para asi no perder inIormacion procedente de una entrada a
una salida.
Como es necesario que se realice una conmutacion periodica. si se desea mantener el
camino establecido. se requiere de una memoria de escritura y lectura que contenga la
inIormacion de los puntos que se deben cerrar en un determinado intervalo de tiempo.
Estas memorias de control son de lectura ciclica. mientras que la escritura. que depende
del traIico. es llevada a cabo de manera aleatoria por el procesador.
Existen dos clases de conmutadores tipo S. dependiendo de la Iorma de determinar el
punto de cruce de la entrada que se desea unir con la salida respectiva.
- Control por la Salida: Existe una memoria de control por cada salida y en ella se
consigna cual de las entradas se desea enrutar hacia dicha salida en un determinado
intervalo de tiempo.
- Control por la Entrada: Existe una memoria de control asociada a cada MIC de
entrada y en ella se escribe a cual de las salidas se debe hacer la conmutacion.
3.4.1 Matriz Espacial con Control Asociado a la Salida
Una representacion de la implementacion del conmutador S controlado por la salida se
muestra en la Eigura 3.5.
En este tipo de conmutador es posible que una muestra que viaia sobre un IT en un MIC
de entrada cualquiera se haga presente en uno o mas MICs de salida. Este hecho es
utilizado para permitir diIusion de tonos. por eiemplo. cuando dos abonados deben estar
recibiendo simultaneamente TIM.
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Figura 3.5 Diagrama circuital simplificado de un Conmutador S
con Control por la Salida
Las memorias de control. una por cada salida. tienen las siguientes caracteristicas:
Capacidad: Esta dada por el numero de ITs y el numero de MICs. en la siguiente
expresion:
# de IT x K bits
donde K Log
2
n; n es el numero de MIC.
Lectura: Se realiza una vez en cada IT y 32 veces en una trama (MIC primario). de
manera ciclica.
Escritura: Depende del traIico.
CONMUTACION DIGITAL
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Una representacion esquematica del conmutador S controlado por la salida se muestra en
la Eigura 3.6.
Figura 3.6 Representacin esquemtica del Conmutador S
con control por la salida para 4 MIC's
Si se desea eIectuar la conexion:
MICEi. ITx o MICSi. ITx
se debe escribir en la Memoria de Control asociada al MICSi una i en la localidad x. lo
que indica que en el ITx debe conmutarse el punto i de la salida j para lograr la
comunicacion. Esto puede escribirse de la siguiente manera:
MCi (x) i
Durante un intervalo de tiempo cada una de las memorias de control realiza las
Iunciones de lectura y escritura. Si se trata de MICs de orden primario las memorias de
control son direccionadas ciclicamente para una lectura simultanea al comienzo de cada
IT a una Irecuencia de 256 KHz mediante un contador por 32. Los datos contenidos en
cada una de ellas se envian a un demultiplexor que habilita las compuertas de entrada al
multiplexor correspondiente a la via de habla establecida.
La Iuncion de lectura se realiza ininterrumpidamente. no asi la de escritura que esta
condicionada al establecimiento de una nueva conexion. es decir cuando el control
inIorma que va a depositar nuevos datos en una determinada localidad de las memorias
de control. Esta Iuncion no se realiza simultaneamente en las memorias.
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3.4.2 Matriz Espacial con Control Asociado a la Entrada
A diIerencia del conmutador S de control por la salida. en este conmutador. cuando las
muestras llegan se decide el camino que seguiran; por lo tanto no es posible la diIusion
de tonos. o sea que una muestra en la entrada no se puede hacer presente en mas de una
salida.
Las caracteristicas de la memoria de control son las mismas que en el caso anterior.
El diagrama circuital simpliIicado y la Iorma de representarlo se muestran en la Eigura
3.7 y la Eigura 3.8 respectivamente.
Figura 3.7 Diagrama circuital simplificado de un Conmutador S
con Control por la Entrada
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Figura 3.8 Representacin esquemtica del Conmutador S
con control por la entrada para 4 MIC's
Una desventaia signiIicativa del control asociado a la entrada es la necesidad de
deshabilitar las entradas no usadas para prevenir cruce de conexiones cuando otra
entrada selecciona la misma salida. Con control asociado a la salida. las salidas no
usadas pueden permanecer conectadas a la entrada sin evitar que la entrada sea
seleccionada por otra salida. Por esta razon. y porque es la que permite diIundir tonos.
las redes de conmutacion digitales usan preIeriblemente el control asociado a la salida.
3.5 Conmutador Digit al Tipo T
La Iuncion principal de un conmutador digital tipo T es la de cambiar seales binarias
(octetos correspondientes a muestras) de un intervalo de tiempo dado (ITi) de un MIC de
entrada. a un intervalo de tiempo de salida (ITk) del mismo MIC. tal como se muestra en
la Eigura 3.9.
La Iorma de operar de este conmutador implica que debe existir un retraso de la
inIormacion desde que se hace presente hasta el momento en que se extrae. El retraso es
implementado usando memorias RAM en las cuales se escriben las muestras que van
llegando y se leen cuando estas deben ser transIeridas a la salida. Para esto se realiza un
acceso de escritura a la memoria por cada intervalo de tiempo que ingrese y un acceso
de lectura por cada intervalo de tiempo que salga.
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Figura 3.9 Descripcin funcional bsica del Conmutador T
El conmutador esta constituido basicamente por una Memoria Intermedia o Memoria de
Conversacion y por una Memoria de Control. En la memoria de conversacion la
escritura y lectura dependen del tipo de control. mientras que en la memoria de control
la lectura esta comandada por la base de tiempo y la escritura la ordena el procesador
dependiendo del numero de conexiones nuevas que deban establecerse.
El enrutamiento de los intervalos de tiempo de salida se almacena en cada una de las
posiciones de la memoria de control.
La operacion Iuncional basica se muestra en la Eigura 3.10. Las muestras digitales son
multiplexadas y demultiplexadas de una manera establecida por la tecnica TDM. que
asigna a cada inIormacion una direccion (intervalo de tiempo) para que viaie a traves de
el. Las Iunciones de multiplexacion y demultiplexacion pueden ser consideradas como
parte del conmutador o pueden provenir de terminales remotos. En caso de ser
implementadas en el mismo conmutador. pueden ser conectadas directamente en
paralelo a la memoria. De otro modo. debe hacerse una conversion serie a paralelo en la
cual la inIormacion se almacena a medida que va llegando. y al inicio del siguiente
intervalo de tiempo se escribe en la memoria.
Figura 3.10 Operacin funcional bsica del Conmutador T
CONMUTACION DIGITAL
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Existen basicamente dos maneras con las cuales pueden ser controladas las memorias
intermedias: escritura secuencial y lectura aleatoria (control por la salida). o escritura
aleatoria y lectura secuencial (control por la entrada).
3.5.1 Conmutador Tipo T Controlado por la Salida
En este conmutador. las muestras van llegando y se van almacenando ordenadamente en
la memoria intermedia. mientras que en la memoria de control se encuentran los datos
que determinan el camino que debe seguir la muestra. o sea que la lectura de la memoria
intermedia es comandada por la memoria de control y la lectura de la memoria de
control se realiza de manera ciclica.
En la Eigura 3.11 se observa una representacion circuital simpliIicada del tipo T
controlado por salida. y en la Eigura 3.12 la representacion esquematica.
Figura 3.11 Representacin circuital simplificada de un Conmutador T
con Control por la Salida
En cada intervalo de tiempo se eIectua un proceso de escritura y uno de lectura.
podemos entonces decir que los 3.900 nseg de un IT se dividen en dos partes iguales.
una designada a la escritura (W
E
) y otra a la lectura (W
L
) de muestras en la memoria de
conversacion.
Las caracteristicas de las memorias de control y de conversacion para un MIC de orden
primario se dan en las tablas a continuacion.
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Figura 3.12 Representacin esquemtica del Conmutador T - Control por la Salida
Memoria Intermedia
Capacidad Acceso IT Trama
Lectura 1 32 32x8
Escritura 1 32
Memoria de Control
Capacidad Acceso IT Trama
Lectura 1 32 32x5
Escritura ? ?
Con este tipo de control es posible la diIusion de tonos.
Eiemplo de programacion: Como se estableceria la conexion en un conmutador tipo T
si se quiere unir el MICE0. IT5 al MICS0. IT11?
En la localidad 11 se debe escribir 5 para que cuando llegue el IT11 de salida se lea lo
que se almaceno en la localidad 5 de la memoria de conversacion.
3.5.2 Conmutador Tipo T Controlado por la Entrada
En un conmutador T de control por la entrada las muestras correspondientes a los
canales en un MIC de entrada se almacenan en la memoria de conversacion. en la
direccion determinada por la memoria de control. la cual ha sido previamente
programada por el procesador. Debido a que cuando llega la muestra se decide el camino
Iinal que va a tomar. no se permite la diIusion de tonos.
Las caracteristicas de las memorias de control y conversacion son las mismas que para el
conmutador tipo T de control asociado a la salida.
En la Eigura 3.13 se observa una descripcion circuital simpliIicada de esta version de
conmutador. y en la Eigura 3.14 una representacion esquematica del mismo.
Para realizar la conexion MICE0.IT5 a MICS0.IT11 se debe realizar la siguiente
programacion en las memorias de control: en la localidad 5 de esta memoria se debe
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escribir el numero 11. para que la muestra que llegue en el IT 5 se almacene en la
localidad 11 y sea extraida en este IT.
Figura 3.13 Representacin circuital simplificada de un Conmutador T
con Control por la Entrada
Figura 3.14 Representacin esquemtica del Conmutador T - Control por la
Entrada
3.6 Conmutador Tipo T Para Varios MIC
Un conmutador tipo T para varios MICs es capaz no solamente de llevar la muestra de
un IT a otro IT sino que cumple tambien la Iuncion de un conmutador tipo S que es la de
cambiar de medio Iisico (MIC).
En la Eigura 3.15 se observa un diagrama circuital simpliIicado de este conmutador.
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Figura 3.15 Conmutador T para varios MIC
La capacidad de la memoria de control (MC) depende del numero de MICs con que
trabaie el conmutador. o sea que el numero de bits necesarios para direccionar la
memoria intermedia (MI) se incrementa con el numero de MICs. y esta dado por:
# de bits Log
2
(# localidades)
y el numero de localidades por:
# de localidades # de MICs * # de ITs por MIC
(De manera similar que en conmutadores tipo S).
Como se trata de una red cuadrada (# de IT's de entrada # de IT's de salida) es
posible conmutar sin bloqueo todas las entradas hacia cualquier salida. Por eiemplo la
conexion:
MICEi. ITi o MICSi. ITy
se realiza mediante la escritura del valor MICEi. ITi en la palabra MICSi. ITy de la
memoria de control (si el conmutador es controlado por la salida).
La posicion de la muestra en la memoria intermedia y. por consiguiente. la direccion que
entrega la memoria de control. estan dadas por la siguiente expresion:
Posicion ( n * IT ) MIC
donde n: Numero de buses MIC que maneia el conmutador.
MIC: Sobre el que esta la muestra
1
o al que se va a conmutar
2
.
IT: Sobre el que esta la muestra
1
o al que se va a conmutar
2
.
1
Control por la salida
2
Control por la entrada
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En el control por la salida. las direcciones de lectura de la memoria de control son
generadas por la base de tiempo; en una trama se leen ciclicamente todas las palabras de
esta memoria. Con cada una de estas lecturas se controla la emision de los intervalos de
tiempo de salida sobre cada MIC. En la MI. por su parte. en cada IT se escribe tantas
veces como MICs de entrada tenga el bloque Iuncional. La MI almacena temporalmente
las muestras provenientes de los abonados. para luego entregarlos en los ITs indicados
por la MC y emitirlos hacia los abonados correspondientes.
Los procesos de escritura y lectura deben ser suIicientemente rapidos. por lo que se
realizan sobre octetos en paralelo. Los registros de entrada (RE) asociados a cada MIC
transIieren la inIormacion serie a paralelo para su escritura en las MI.
En cada IT los registros Tampn son cargados secuencialmente con la muestra
correspondiente que saldra sobre el MIC de salida en el IT siguiente. Al Iinal de cada IT
(IT anterior al de salida) se realiza la transIerencia del contenido de los registros tampon
sobre los Registros de Salida (RS) respectivos; esto permite tener una sincronizacion
completa de los MICs entre si.
Dado que todas las operaciones anteriores se realizan sobre octetos en paralelo; los
Registros de Salida (RS) se encargan de la conversion Iinal paralelo a serie en cada IT
sobre los MICs.
El tiempo de acceso de una memoria es el tiempo minimo que debe transcurrir desde que
se entrega la muestra a la memoria y esta es almacenada (operacion de escritura); o el
tiempo que tarda en eIectuarse una operacion de lectura. o sea desde que se le pide el
contenido de una localidad hasta cuando se tiene estable. disponible y completa en la
salida.
Entre mayor sea el numero de MICs con los que trabaia el sistema menor es el tiempo de
acceso requerido para las memorias. Este numero de MICs no puede incrementarse de
manera ilimitada por las restricciones impuestas por la microelectronica.
Para calcular el tiempo de acceso de la memoria de conversacion se puede aplicar la
siguiente expresion matematica:
MIC # IT # 2
seg 125
tacceso

Dado que por cada IT debe hacerse una operacion de escritura y una de lectura.
En el caso de MICs de orden primario se reduce la expresion a:
MIC # 2
seg n 900 . 3
tacceso
Por eiemplo. para un conmutador para 16 MICs primarios el tiempo de acceso sera:
89
nseg 121
16 2
seg n 900 . 3
tacceso
El tiempo obtenido con el algoritmo no da necesariamente un valor comercial. Para

escoger entre las memorias existentes. se debe tomar aquella que oIrezca un tiempo de
acceso menor.
El tiempo de acceso de las memorias de control debe ser igual como maximo al de las
memorias de conversacion. pero se puede considerar menor ya que la escritura depende
del traIico que maneia el conmutador y no de la velocidad con que esten llegando los
bits de los MICs de entrada.
3.7 Redes a Etapas
El conmutador digital tipo T constituye el conmutador ideal en los sistemas digitales.
Sin embargo. las restricciones tecnologicas le impiden crecer indeIinidamente.
obligando a los diseadores a adoptar soluciones con conmutadores a etapas. Antes de
estudiar las redes a etapas de conmutadores digitales. se hara un breve recorrido por la
teoria de las redes a etapas de conmutadores espaciales. en la cual se encuentran sus
Iundamentos.
3.7.1 Accesibilidad y Bloqueo de un Conmutador
En todo conmutador se deben tener en cuenta las siguientes caracteristicas para
determinar si el conmutador sera capaz de trabaiar dentro de ciertas condiciones de
traIico: accesibilidad y bloqueo.
Accesibilidad es la capacidad de una Iuente para acceder los recursos. o de una entrada
para alcanzar las salidas.
Para entender meior este concepto vease el conmutador de la Eigura 3.16. donde todas
las entradas pueden llegar a una cualquiera de las salidas. o sea las cuatro Iuentes pueden
acceder indistintamente los cuatro recursos. A esto se le denomina accesibilidad Total.
Figura 3.16 Conmutador de Accesibilidad Total
CONMUTACION DIGITAL
90
Si se denomina k el numero minimo de recursos que pueden ser accedidos por una
Iuente. entonces para el eiemplo anterior k=+.
En la matriz de la Eigura 3.17 el valor de k es 2 ya que la Iuente #1 solo puede acceder
los recursos 1 y 2. y asi mismo la Iuente #2 solamente puede alcanzar los recursos 2 y 3.
mientras que la Iuente #3 puede llegar a cualquier salida.
Figura 3.17 Conmutador de Accesibilidad Restringida
Como no todas las Iuentes alcanzan todos los recursos. se dice que la accesibilidad es
Restringida.
Bloqueo es una situacion que se da cuando. existiendo entradas y salidas libres. no es
posible realizar la conexion porque no hay caminos por donde establecerla.
La Eigura 3.18 muestra un eiemplo que ilustra esta condicion. La entrada A no puede
conectarse con la salida B. porque una conexion establecida previamente (marcada con
circulos negros) ocupa el eslabon requerido.
Figura 3.18 Bloqueo
91
3.7.2 Conmutadores Espaciales
La estructura mas simple que se puede tener de este tipo es un arreglo rectangular de
puntos o una matriz. Esta matriz de conmutacion puede ser usada para conectar una
cualquiera de N entradas con una cualquiera de M salidas (Eigura 3.19). Si las entradas y
salidas estan conectadas por circuitos de dos cables. solo se requiere un punto de cruce
por conexion.
Figura 3.19 Matriz Rectangular de N entradas x M salidas
Si el numero de entradas es igual al numero de salidas (Eigura 3.20) se tiene una matriz
cuadrada (MN). y el numero de puntos de cruce esta dado por:
M*N N
2
Figura 3.20 Matriz Cuadrada de orden N
En el caso en que las entradas y las salidas correspondan a los mismos organos. este
numero de puntos de cruce puede reducirse. ya que por cada par entrada-salida existen
dos puntos. En la matriz triangular con diagonal suprimida se eliminan los puntos de
cruce redundantes (Eigura 3.21). El numero de puntos de cruce queda reducido a:
2
1) N(N
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Figura 3.21 Matriz Triangular
Pero esta reduccion trae complicaciones al elemento controlador del conmutador. quien
antes de hacer la conexion entre i y j debe determinar la mayor entre ellas. Si i es mayor
se selecciona el punto de cruce i,j, y si j es la mayor. j,i. Con conmutadores controlados
por computador esta comparacion no es una imposicion signiIicativa pero si lo era en
conmutadores controlados electromecanicamente.
3.7.3 Red de Clos
Una matriz espacial NxN tiene accesibilidad total y bloqueo cero. siendo por tanto el
conmutador perIecto en sistemas espaciales. Sin embargo. a medida que crece el numero
de entradas y salidas. aumentan el tamao (puntos de cruce) y los costos. y el
conmutador se vuelve inmaneiable. Por otra parte. los conmutadores espaciales descritos
tienen como caracteristica que cada punto de cruce solo puede ser utilizado para
conectar un par entrada-salida especiIico; esto hace que el numero de puntos de cruce
para un conmutador grande sea excesivo. Ademas el gran numero de puntos de cruce en
cada linea de entrada y salida implica una cantidad grande de carga capacitiva sobre los
caminos de voz. Otra deIiciencia Iundamental de los conmutadores de etapa simple es
que es necesario un punto de cruce para cada conexion especiIica; si ese punto Ialla la
conexion asociada no puede establecerse.
Un analisis de conmutadores grandes de etapa simple revela que los puntos de cruce son
utilizados de manera muy ineIiciente. Para aumentar la eIiciencia en la utilizacion de los
puntos de cruce y por lo tanto reducir su numero. es necesario que cualquier punto de
cruce sea potencialmente utilizable por mas de una conexion. Si los puntos de cruce van
a ser compartidos. es necesario entonces que mas de un camino sea accesible por
cualquier conexion potencial de tal Iorma que no haya bloqueo. Los caminos alternos
sirven para eliminar o reducir el bloqueo y tambien provee proteccion contra Iallas.
La comparticion de los puntos de cruce por caminos potenciales a traves del conmutador
conlleva a los conmutadores de multiples etapas.
93
Inicialmente se implemento la Red a 2 Etapas (Eigura 3.22) en la que se subdivide la
matriz en dos grupos. y a su vez cada uno de estos se subdivide en matrices mas
pequeas. Sin embargo. con estas se produce bloqueo. Entonces. para eliminar este
problema. se tomaron las matrices de la primera etapa y se les aumento el numero de
salidas. y a las matrices de la segunda etapa se les aumento el numero de entradas. Esto
conduio a que se incrementaran el numero de puntos de cruce. que era lo que se
pretendia reducir en un comienzo. Por esta razon se introduio la Red a 3 Etapas en
donde se tiene una etapa central constituida por una o mas matrices. La Eigura 3.23 es
un diagrama en bloques de esta red.
Figura 3.22 Red a 2 etapas
Figura 3.23 Matriz de conmutacin de 3 etapas (Red de Clos)
En este conmutador de tres etapas. denominado Red de Clos. las N entradas y salidas se
han dividido en grupos de n entradas y n salidas cada uno. Las entradas de cada grupo
CONMUTACION DIGITAL
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son servidas por un arreglo rectangular de puntos de cruce. Los arreglos de entrada
(primera etapa) son arreglos n*k donde cada una de k salidas es conectada a uno de los k
arreglos de la etapa central. La tercera etapa consta de arreglos rectangulares k*n que
proveen las conexiones desde cada arreglo de la etapa central a los grupos de n salidas.
Todos los arreglos de la etapa central son (N/n)*(N/n). y proveen conexiones desde
cualquier arreglo de la primera etapa a cualquiera de la tercera.
Es de notar que si todos los arreglos proveen accesibilidad completa. hay k posibles
caminos a traves del conmutador para cualquier conexion entrada/salida. uno por cada
arreglo de la etapa intermedia. Asi. la estructura de multiple etapa provee caminos
alternos que permiten salvar las Iallas; ademas. ya que cada enlace de conmutacion esta
conectado a un numero limitado de puntos de cruce. se minimiza la capacitancia de
carga.
El numero total de puntos de cruce C requeridos por un conmutador de tres etapas esta
dado por:
C 2Nk k
2
n
N
(3.1)
donde N: Numero de entradas/salidas
n: Tamao de cada grupo
K: Numero de arreglos intermedios
3.7.4 Red de Clos Sin Bloqueo
La Eigura 3.24 muestra dos posibles estados de bloqueo en un conmutador de tres etapas
con una sola matriz en la etapa intermedia. Los puntos B y B' no pueden comunicarse
porque existe bloqueo en la primera etapa; para C y C' el bloqueo es en la tercera etapa.
Una caracteristica atractiva de un conmutador de etapa simple es que es estrictamente
sin bloqueo. ademas de proveer accesibilidad total. Si la parte llamada esta libre. la
conexion deseada siempre puede ser establecida seleccionando el punto de cruce
dedicado al par entrada/salida particular. Pero cuando los puntos de cruce son
compartidos aparece la posibilidad de bloqueo; para solucionar esto se colocaron mas
matrices centrales y de esta Iorma se iba disminuyendo el bloqueo. pero como saber
cual era el numero optimo de matrices centrales?.
Charles Clos de los laboratorios Bell. se intereso en este asunto y Iue asi como en 1953
publico un analisis de una red a tres etapas. mostrando cuantos arreglos de etapas
centrales se requieren para proveer una operacion satisIactoria y sin bloqueo. Su
resultado demostro que si cada arreglo individual no tiene bloqueo y si el numero de
secciones centrales k es igual a 2*n-1 (n numero de entradas de cada matriz). el
conmutador no presenta bloqueo.
95
Figura 3.24 Ejemplo de Bloqueo en una red de tres etapas
Clos en su demostracion dice que para que las conexiones sean optimas. debe existir un
eslabon entre las matrices de la primera etapa con cada una de las matrices de la etapa
intermedia y a su vez un eslabon entre las matrices de la etapa intermedia con cada una
de las matrices de la tercera etapa (Eigura 3.23).
La condicion de no bloqueo puede obtenerse (Eigura 3.25) observando que una conexion
a traves de un conmutador de tres etapas requiere la localizacion de un arreglo central
con un enlace libre desde la primera etapa apropiada y uno libre a la tercera etapa
apropiada. Ya que los arreglos individuales no presentan bloqueo. el camino deseado
puede establecerse en cualquier momento si el enlace apropiado esta libre. La expresion
que hace k igual a 2n-1 es la condicion critica para no bloqueo. Debido a que cada
arreglo de la primera etapa tiene n entradas. n-1 de estas entradas pueden estar ocupadas
cuando la entrada correspondiente a la conexion deseada esta libre. Si k es mayor que
n-1. pueden ocuparse como maximo n-1 enlaces hacia la etapa central. De manera
similar. se pueden ocupar un maximo de n-1 enlaces hacia el arreglo apropiado de la
tercera etapa. si la salida de la conexion deseada esta libre.
El peor de los casos ocurre cuando los n-1 enlaces ocupados de un arreglo de la primera
etapa van a un grupo de arreglos centrales (todos distintos) y los n-1 enlaces ocupados
hacia la tercera etapa vienen desde un grupo diIerente de arreglos centrales. Para
satisIacer la condicion de no bloqueo se requieren entonces:
k (n-1) (n-1) 1
k 2n-1 (3.2)
CONMUTACION DIGITAL
96
Figura 3.25 Nmero ptimo de matrices intermedias para condicin de no bloqueo
arreglos en la etapa central. Es decir. se requiere una matriz intermedia mas para que
baio la peor condicion pueda realizarse la comunicacion a traves de ella.
3.7.5 Mnimo Nmero de Puntos de Cruce
Sustituyendo el valor de k de la Ecuacion 3.2 en la Ecuacion 3.1 se obtiene que el
numero de puntos de cruce para una operacion sin bloqueo es:
C 2N(2n-1) (2n-1)
2
n
N
(3.3)
La Ecuacion 3.3 indica que el numero de puntos de cruce depende de la Iorma en que se
dividen las entradas/salidas en grupos de tamao n. Derivando esta ecuacion con
respecto a n e igualando a cero para obtener el minimo. se obtiene un valor optimo de:
2
N
n (para N grande) (3.4)
En caso de que el valor de n no resulte entero. se aproxima al siguiente mayor entero.
Sustituyendo este valor de n en la Ecuacion 3.3 resulta que el minimo numero de puntos
de cruce es:
Cmin 1 2N 4N (3.5)
97
La siguiente tabla muestra la signiIicativa reduccion de los puntos de cruce en un
conmutador de tres etapas con respecto al conmutador de etapa simple.
Tabla 3.1. Nmero de puntos de cruce en un conmutador a tres etapas
Nmero de Puntos de Cruce Nmero
de Lneas Red Simple Red a Tres Etapas
128 16.256 7.680
512 261.632 63.488
2.048 4.2 millones 516.096
8.192 67 millones 4.2 millones
32.768 1.000 millones 33 millones
131.072 1.700 millones 268 millones
3.7.6 Red de Clos con Congestin
Los conmutadores digitales sin bloqueo son raramente necesarios en la mayoria de las
redes teleIonicas. Debido a esto. con el Iin de obtener una meior utilizacion del
conmutador y a la vez para disminuir los costos. se disean conmutadores digitales de
acuerdo con el traIico que vayan a maneiar y de la probabilidad de ocurrencia de
determinadas situaciones. permitiendo una pequea probabilidad de bloqueo maxima
durante la hora del dia de mayor ocupacion. Este valor de bloqueo es uno de los aspectos
que determinan el grado de servicio de una compaia teleIonica.
Hay una variedad de tecnicas que permiten evaluar la probabilidad de bloqueo de una
matriz de conmutacion; estas varian de acuerdo a la compleiidad. exactitud y
aplicabilidad a diIerentes estructuras de redes. Una de las tecnicas mas versatiles y
conceptualmente mas realista para calcular la probabilidad de bloqueo es la propuesta
por C. Y. Lee. Aunque esta tecnica implica varias simpliIicaciones provee resultados
razonablemente exactos. particularmente cuando las comparaciones entre estructuras
alternas es mas importante que los numeros absolutos. La mayor ventaia es la Iacilidad
de Iormulacion y el hecho de que las Iormulas se relacionen directamente con la
estructura esencial de la red; se logra tambien el aprovechamiento maximo de los
enlaces y las estructuras que deben montarse. sin impedir que mas adelante se le puedan
hacer modiIicaciones o cambios.
En el siguiente analisis se determinara la probabilidad de bloqueo de varias estructuras
de conmutacion usando el porcentaie de utilizacion o carga de enlaces individuales. La
notacion q sera usada para representar la probabilidad de que en la unidad de tiempo un
enlace particular este en uso. o sea. su ocupacion. La probabilidad de que el enlace este
libre sera entonces 1-q.
La Eigura 3.26 muestra un GraIo de Lee para una red de tres etapas o red de Clos. Este
graIico muestra el hecho de que una conexion particular puede establecerse por k
diIerentes caminos. uno a traves de cada arreglo de la etapa central. La probabilidad de
que un enlace intermedio este ocupado se denota por q.
CONMUTACION DIGITAL
98
Figura 3.26 Grafo de Lee de una red de 3 etapas
La probabilidad de bloqueo puede determinarse de la siguiente Iorma:
Probabilidad de que un eslabon este ocupado: q
Probabilidad de que un eslabon este libre: 1-q
Probabilidad de que un camino este libre: (1-q)
2
Probabilidad de que un camino este ocupado: 1-(1-q)
2
Probabilidad de que todos los caminos esten ocupados: |1-(1-q)
2
|
k
B |1- (1-q)
2
|
k
(3.6)
donde k es el numero de arreglos de la etapa intermedia.
Si tomamos una matriz a la cual llegan n entradas. cada una con la probabilidad p de
estar ocupada. y salen k eslabones. cada uno con la probabilidad q de estar ocupado
(vease Eigura 3.27). se puede aIirmar que la probabilidad de que las n entradas esten
ocupadas es igual a la probabilidad de que los k eslabones de salida esten ocupados. o
sea:
n * p k * q
y despeiando q:
q (n/k) * p (3.7)
utilizando E k/n:
q p/E (3.8)
Figura 3.27 Grfico de probabilidades de una matriz
99
La Ecuacion 3.8 representa el hecho de que cuando algun numero de entradas (o salidas)
esta ocupado. el mismo numero de salidas de la primera etapa (o entradas de la tercera)
tambien esta ocupado. Sin embargo. hay E k/n veces mas enlaces intermedios que
entradas o salidas. por eso el porcentaie de estos enlaces que hay ocupados se reduce
en E.
El Iactor E se deIine como si k Iuera mayor que n. lo cual implica que la primera etapa
del conmutador provee una expansion espacial. pero E puede ser menor que uno
implicando que la primera etapa esta concentrando el traIico entrante.
La concentracion en la primera etapa es usualmente empleada en centrales PBX.
mientras que en centrales tandem. donde las troncales de entrada son altamente
cargadas. se hace necesaria la expansion de traIico para garantizar baias probabilidades
de bloqueo.
Reemplazando en la Ecuacion 3.6 el valor de q expresado en la Ecuacion 3.7 se obtiene
una expresion completa para la probabilidad de bloqueo en terminos de la utilizacion de
entrada p:
B |1-(1-p*n/k)
2
|
k
(3.9)
Por lo tanto. el grado de congestion de un conmutador digital depende de su arquitectura
y del grado de ocupacion de sus entradas.
Por eiemplo. si se desea un conmutador con 2048 entradas y salidas (N2048). se
necesitarian aproximadamente 4.2 millones de puntos de cruce; pero si colocamos un
conmutador a tres etapas. el valor de n seria:
2
N
n 32
o sea que se deben colocar 64 matrices en la primera etapa. cada una con 32 entradas. y
64 matrices en la tercera etapa. cada una con 32 salidas; si usamos k=2n-1 obtenemos 63
matrices intermedias (vease Eigura 3.28) y se necesitarian:
C 2*N*(2*n - 1) (2*n - 1)*(N/n)
2
516.096
puntos de cruce y no existiria bloqueo.
Pero si se acepta la ocurrencia de cierta probabilidad de bloqueo y se conoce el traIico
por linea. se pueden aplicar las tecnicas de Lee para calcular la congestion resultante de
reducir el numero de matrices en la etapa intermedia a la mitad (k=32). Se tendria
entonces n=32 y k=32. con lo cual se obtiene:
C 262.144. y
B 0.0038 con un traIico de 0.6 Erlangs.
CONMUTACION DIGITAL
100
Figura 3.28 Red de Clos para 2048 entradas
o sea que al aplicar este modelo se obtiene una meior utilizacion y rendimiento.
abaratando el tamao y los costos del conmutador (Eigura 3.29).
Figura 3.29 Conmutador a 3 etapas de 2048 entradas con congestin
Las siguientes tablas muestran el numero de puntos de cruce para dos valores de traIico
en las entradas y con una probabilidad de bloqueo de 0.002. El gran ahorro en el numero
de puntos de cruce en conmutadores grandes esta dado por el Iactor de concentracion
(1/E) en la etapa intermedia.
101
Tabla 3.2. Nmero de puntos de cruce con p 0,1 y B 0,002
No. de Puntos de Cruce N n K
Con Bloqueo Sin Bloqueo
128 8 5 2.560 7.680 (k15)
512 16 7 14.336 63.488 (K31)
2.048 32 10 81.920 516.096 (K63)
8.192 64 15 491.520 4.2 millones (k127)
32.768 128 24 3.1 millones 33 millones (k255)
Tabla 3.3. Nmero de puntos de cruce con p 0,7 y B 0,002
No. de Puntos de Cruce N n K
Con Bloqueo Sin Bloqueo
128 8 14 7.168 7.680 (k15)
512 16 22 45.056 63.488 (K31)
2.048 32 37 303.104 516.096 (K63)
8.192 64 64 2.1 millones 4.2 millones (k127)
131.072 256 215 113 millones 268 millones (k511)
Los resultados mostrados en las tablas indican que los conmutadores muy grandes
requeriran de todas Iormas un numero prohibitivo de puntos de cruce. ante lo cual se
hace necesario un mayor numero de etapas que permitan una mayor reduccion de estos.
3.7.7 Representacin Espacial Equivalente de un Conmutador Digital
Con el Iin de aplicar la teoria de los conmutadores espaciales a los digitales. se obtienen
modelos de estos en terminos de aquellos.
En los conmutadores tipo S la accesibilidad es restringida ya que cualquier entrada ITx.
MICEy no puede conectarse con una salida cualquiera ITw. MICSz. Para representarlo.
como unicamente existe conmutacion de medio Iisico. mas no de IT. a cada intervalo de
tiempo se le asigna una matriz cuadrada cuyo numero de entradas y salidas corresponde
al numero de MICs con que trabaia el conmutador (Eigura 3.30).
El numero de matrices depende del orden del MIC. o sea del numero de ITs que
transporta cada enlace MIC.
Los conmutadores tipo T se pueden representar por una unica matriz. ya que ademas de
cambiar de IT cambian la muestra de soporte Iisico. y por lo tanto poseen accesibilidad
total (Eigura 3.31).
CONMUTACION DIGITAL
102
Figura 3.30 Representacin espacial equivalente de un Conmutador Espacial
Figura 3.31 Representacin espacial equivalente de un Conmutador Temporal
3.8 Redes a Etapas con Conmutadores Digitales
Existen diIerentes combinaciones de conmutadores tipo S y tipo T. que dan como
resultado redes de conmutacion con diIerentes cualidades. A continuacion se presentara
la estructura TST (tiempo-espacio-tiempo). que es la mas utilizada por los sistemas
103
comerciales. Para redes muy grandes. pueden agregarse etapas adicionales. Iormando
por eiemplo estructuras TSSST.
3.8.1 Red TST
En la Eigura 3.32 se muestra un eiemplo de una red TST. Tiene tres vias comunes de
entrada y tres vias comunes de salida. conteniendo cada una 32 intervalos de tiempo. En
la practica. la cantidad de intervalos de tiempo es mas grande. por eiemplo 256 o 512
lograda despues de la multiplexion y la conversion serie-paralelo en el terminal de
central. pero esto no inIluye en el principio de Iuncionamiento del conmutador. Las
ciIras mas grandes tienen mucho que ver con la capacidad requerida y la optimizacion
del costo del conmutador.
Figura 3.32 Estructura TST Bsica
Para explicar el Iuncionamiento del conmutador. supongase. de acuerdo con el
diagrama. que el sistema de control ordena una conexion entre la entrada A. asignada al
IT #2 en la via comun entrante #1. y la salida B. asignada el IT #31 en la via comun
CONMUTACION DIGITAL
104
saliente #3 (MICE1. IT2 o MICS3. IT31). Se sugiere al lector establecer que tipo de
control tiene cada etapa de conmutacion.
Para realizar la conexion. hay que hallar un itinerario libre a traves de la red. Esto
implica la busqueda de un intervalo de tiempo interno que este libre en el lado entrante
desde A asi como en el lado saliente hacia B. de la matriz espacial (conmutador S). La
busqueda es eIectuada por el control central. Cuando se halla el primer intervalo de
tiempo vacante. por eiemplo el #7. este numero y las direcciones requeridas (2. 31 y 3)
se envian a las Memorias de Control MC-A. MC-B y MC-C. Las direcciones se
almacenan en la celda #7 de estas memorias.
La palabra MIC de A se escribe en la celda #2 de la Memoria Intermedia MI-A durante
el intervalo de tiempo entrante #2. Se almacena aqui hasta que llegue el intervalo de
tiempo interno #7. Como los numeros de los intervalos de tiempo entrantes
probablemente no coincidiran con los numeros de los intervalos de tiempo internos. este
tiempo de almacenamiento puede ser cualquiera desde 0 hasta 31 intervalos de tiempo.
Durante el intervalo de tiempo interno #7. la direccion para la celda #2 es entregada
desde MC-A y la palabra MIC es leida hacia la matriz espacial. Simultaneamente. la
direccion para el punto de cruce apropiado (#3) es entregada desde MC-C y la palabra
MIC es conmutada hacia la MI-B requerida. donde se almacena en la celda #31 con la
ayuda de MC-B. Einalmente. cuando llega el intervalo de tiempo de salida #31. la
palabra MIC se envia hacia B.
Esta secuencia. que se repite una vez por trama. crea un itinerario desde A hacia B. Sin
embargo. hasta ahora no hay transmision desde B hacia A. Para arreglar esto. se pueden
usar dos metodos: el segundo itinerario se establece de manera completamente
independiente del primero. o los itinerarios se establecen en coordinacion.
Quizas el primer metodo conduzca a un sistema mas Ilexible. mientras que el segundo
hace posible la simpliIicacion de los algoritmos de control. e incluso del hardware. a
causa del comportamiento simetrico del selector. Con el segundo metodo. el
establecimiento del itinerario para los dos sentidos se eIectua en una sola busqueda.
mientras que el primer metodo requieren dos busquedas separadas.
Una manera especial de controlar los dos itinerarios. el de ida y el de vuelta. es el
Mtodo de la Antifase. Si se encuentra un itinerario libre desde A hacia B durante un
cierto intervalo de tiempo. se garantiza el itinerario de retorno asignando el intervalo
ubicado media trama despues. Aplicado al ultimo eiemplo. donde el itinerario de ida es
el intervalo de tiempo 7. se obtiene para el itinerario de retorno el intervalo de tiempo
(732/2)23. La Eigura 3.33 oIrece una ilustracion del metodo.
El bloqueo en una red TST depende de que se pueda hallar un par de intervalos de
tiempo vacantes para la transmision entre los dos conmutadores de tiempo. Para analizar
la probabilidad de bloqueo se obtiene el esquema de entroncamiento mostrado en la
Eigura 3.34. donde los dispositivos posibles para el itinerario de ida estan encerrados en
recuadros.
105
Figura 3.33 Estructura TST con el mtodo de la Antifase
La posibilidad de hallar un itinerario libre. es decir un par de dispositivos vacantes a la
vez en los dos recuadros. es mayor cuanto mayor es el valor de F. esto es. la cantidad de
intervalos de tiempo internos. Para los valores de F usados normalmente por los
conmutadores digitales. la probabilidad de bloqueo es muy pequea. Por eiemplo. para
F=512 y 0.8 Erlang por canal. se obtiene un bloqueo interno de 10
-6
.
Puede lograrse una inmunidad completa con respecto al bloqueo bien sea mediante la
duplicacion de la velocidad de bits interna. es decir. duplicando el valor F interno. o
mediante la construccion del conmutador en dos planos paralelos. Ambos metodos dan
por resultado una duplicacion de la cantidad de organos internos. que elimina la
CONMUTACION DIGITAL
106
probabilidad de bloqueo. Esto puede verse Iacilmente en el esquema de entroncamiento.
ampliando los F simbolos en los recuadros a 2F.
Figura 3.34 Esquema de entroncamiento para un selector TST
La Eigura 3.35 muestra una implementacion practica de un conmutador TST de 64
MICs. en donde se han suprimido los demultiplexores internos de los conmutadores T de
entrada y los multiplexores internos de los conmutadores T de salida. Esto signiIica que
el conmutador S debe trabaiar a una velocidad mayor. porque. si cada conmutador T
multiplexa 4 MICs primarios. en cada entrada del conmutador S llegan 128 ITs por
trama en lugar de 32.
3.8.2 Congestin en Redes TST
Para determinar la congestion de una red TST se construye su modelo espacial.
encontrando primero el conmutador espacial equivalente de cada conmutador digital y
posteriormente la red espacial equivalente. y se aplican los analisis propios de las redes
de Clos.
Vease como eiemplo la red espacial equivalente que se muestra en la Eigura 3.36. que
corresponde a la red TST de la Eigura 3.35.
Los parametros de la red de Clos son:
N 128 * 16 2048
n 128
k 128
Reemplazando en la Iormula de congestion. con un traIico por linea de 0.6 Erl. (p 0.6):
B |1-(1-(n*p/k)
2
|
k
2.03 x 10
-10
107
Figura 3.35 Red TST de 64 MIC's
3.9 Repliegue
En un conmutador digital. para establecer una conversacion entre dos abonados es
necesario tender dos caminos de comunicacion. uno en cada sentido de transmision. los
cuales son simetricos (Eigura 3.37). Utilizando esta simetria. y estableciendo reglas para
la implementacion del conmutador y la asignacion de los caminos. se pueden obtener
varios tipos de simpliIicaciones.
En un conmutador TST se puede lograr una primera simpliIicacion si el conmutador T
de entrada y el conmutador S son de control asociado a la salida y el otro conmutador T.
de control por la entrada. Con este arreglo el procesador ahorra tiempo de procesamiento
debido a que la programacion del conmutador se realiza en la misma localidad de las tres
memorias de control. Vease el siguiente eiemplo para ver en que consiste esta
simpliIicacion.
CONMUTACION DIGITAL
108
Figura 3.36 Red espacial equivalente de una red digital TST de 64 MIC's
Figura 3.37 Conmutador Digital
109
Se desea realizar la conexion MIC3. IT12 o MIC29. IT8; utilizando el IT intermedio
#100 (Eigura 3.35). La programacion es la siguiente:
T
ENTRADA
MIC3. IT12 o IT100
MC0(100) 51
S
INTERMEDIO
MIC0. IT100 o MIC7.IT100
MC7(100) 0
T
SALIDA
IT100 o MIC1. IT8
MC7(100) 33
Las posiciones en las memorias intermedias y de control se obtienen con la expresion ya
conocida:
Posicion (# MICs * IT) MIC
Puesto que se va a realizar una comunicacion entre dos abonados. esta debe establecerse
en ambos sentidos. Por consiguiente. debe programarse la conexion en sentido contrario:
MIC29. IT8 o MIC3. IT12; con IT intermedio 100
T
ENTRADA
MIC1. IT8 o IT100
MC7(100)33
S
INTERMEDIO
MIC7. IT100 o MIC0. IT100
MC7(100)0
T
SALIDA
IT100 o MIC3. IT12
MC0(100)51
Comparando estos resultados con los obtenidos anteriormente resulta que la
programacion de las memorias de control de los conmutadores T de entrada y T de
salida es la misma. cuando se utiliza el mismo IT en los dos sentidos de transmision.
Mediante esta regla adicional (utilizar el mismo IT intermedio tanto para la
comunicacion de A hacia B como en sentido contrario) se obtiene una nueva
simpliIicacion: en las memorias de control de los conmutadores T. Esta regla se puede
cumplir siempre y cuando A y B pertenezcan a buses MIC de conmutadores T
diIerentes.
Utilizando un simbolismo conveniente para identiIicar Iacilmente el tipo de control
eiercido sobre un conmutador (Eigura 3.38 y Eigura 3.39). en la Eigura 3.40 se
representa este tipo de repliegue.
CONMUTACION DIGITAL
110
Figura 3.38 Representacin de un
Conmutador con Control por la Entrada
Figura 3.39 Representacin de un
Conmutador con Control por la Salida
Figura 3.40 Repliegue usando el mismo bloque intermedio
Si ambos abonados pertenecen al mismo bloque. cuando se establece el camino en un
sentido. se habra ocupado el eslabon que permite que la comunicacion se haga en
sentido contrario. por el mismo bloque intermedio. con lo cual no podra realizarse la
conexion.
La solucion que permite realizar la simpliIicacion aun para este caso consiste en dividir
los bloques de la etapa intermedia en dos grupos: los pares y los impares. Para establecer
111
la comunicacion del abonado A hacia B. se utiliza un bloque impar. y en sentido opuesto
se usa un bloque par que corresponde al bloque impar segun una cierta relacion.
Si se tienen k bloques. enumerados de 0 a k-1. para identiIicar la pareia de bloques
impar/par se utiliza una variable adicional r que toma valores desde 0 hasta (k-2)/2. y se
usa entonces la siguiente notacion:
Bloque par (2r) o r.0
Bloque impar (2r 1) o r.1
Por eiemplo la pareia correspondiente a la matriz impar 5 (2.1) sera 4 (2.0) ya que:
5 2*r 1 r 2 4 2*r
Si por el contrario se escoge una matriz par. por eiemplo la matriz par 8. la pareia de
matrices por la que debe transitar la comunicacion son la 4.0 y la 4.1 ya que:
8 2*r r 4
La Eigura 3.41 muestra como se implementa esta simpliIicacion.
Se observa que la programacion de las memorias de control de los conmutadores de
entrada y salida diIiere en el bit menos signiIicativo. Por lo tanto. se puede utilizar una
misma memoria de control para los conmutadores T de entrada y los conmutadores T de
salida. negando para estos ultimos el mencionado bit de la palabra de programacion.
Adicionalmente. si se alterna el control de los bloques intermedios pares e impares.
asignando a los primeros control por la entrada y a los otros control por la salida. se
logra maneiar cada par de bloques correspondientes con la misma memoria de control.
Con todo ello se llega a una conIiguracion mucho mas simpliIicada. mostrada
esquematicamente en la Eigura 3.42. donde la Ilecha que llega a la Memoria Intermedia
por la izquierda indica control por la entrada. y la que llega por la derecha signiIica
control por la salida. La Eigura 3.43 muestra la implementacion de este conmutador
TST. con repliegue en las etapas T y S.
En general. se pueden encontrar los siguientes tipos de repliegue:
- De software. Cuando se ahorra esIuerzo al procesador en los algoritmos de
busqueda de caminos (Ei: metodo de la antiIase).
- Del control. Cuando una misma memoria de control se puede utilizar para maneiar
simultaneamente dos etapas.
Del conmutador. Cuando se aprovecha el hecho de que una muestra permanece en
la memoria de conversacion durante una trama completa. pero a partir del instante en
que la muestra se lleva al MIC de salida es inutil retenerla en memoria ya que no se
CONMUTACION DIGITAL
112
volvera a leer. Este tiempo puede ser empleado para almacenar en la misma
localidad las muestras que viaian en el otro sentido de la conversacion.
- Fsico. Cuando se obtienen simpliIicaciones al realizar una expansion Iisica del
sistema.
Figura 3.41 Repliegue usando bloques intermedios pares/impares
113
Figura 3.42 Representacin esquemtica de un conmutador TST con repliegue en
las Memorias de Control
Figura 3.43 Implementacin de Repliegue en red TST
CONMUTACION DIGITAL
114
3.10 Redundancia y Verificacin
Los conmutadores digitales deben tener una alta conIiabilidad en razon a la importancia
del papel que desempean en las centrales. Existen. por tanto. varios metodos de
redundancia y veriIicacion de su Iuncionamiento.
3.10.1 Lgica Mayoritaria
En este metodo se utilizan tres redes de conmutacion identicas. en las cuales se realizan
las mismas conexiones (Eigura 3.44). La veriIicacion del conmutador se realiza en Iorma
permanente. por comparacion de las inIormaciones a la salida de cada una de las tres
redes. Si alguna de ellas genera una salida distinta a las otras dos. se la considera en
Ialla. se genera una alarma. y se sigue obteniendo la seal de salida de una de las otras
dos redes.
Figura 3.44 Lgica Mayoritaria
Este metodo de conIrontacion es de diIicil aplicacion en redes de varias etapas. en las
cuales se pueden encontrar varios caminos para realizar una misma conexion. Puede
ocurrir que entre los diIerentes caminos existan diIerentes atrasos en un numero
determinado de tramas. Por lo tanto. al triplicar la red de conmutacion de varias etapas.
sera preciso que los caminos escogidos sean los mismos en cada red para que la
comparacion sea valida. de lo contrario. los desIasamientos seran diIerentes para cada
red. haciendose de esta manera imposible la veriIicacion.
La triplicacion de la red. ademas de veriIicar las conexiones establecidas y detectar las
Iallas. da al sistema una seguridad de Iuncionamiento. ya que permite la correccion de
dichos errores.
115
3.10.2 Carga Compartida
Es una variante del metodo anterior. en la cual los tres planos estan maneiando distintas
conexiones. compartiendo la carga de toda la central. Cada modulo (abonados. troncales.
etc.) dispone de un selector de plano. que le permite elegir por cual plano realiza sus
conexiones.
El sistema se sobre-dimensiona de tal manera que si uno de los planos presenta una Ialla.
los otros pueden maneiar el traIico de la central sin degradacion del servicio. Este sobre-
dimensionamiento permite ademas que la central pueda maneiar sobre-picos de traIico
sin problemas. Su representacion esquematica aparece en la Eigura 3.45.
Figura 3.45 Carga Compartida
3.10.3 Control de Paridad
El sistema de carga compartida hace al sistema tolerante a Iallas. pero no oIrece por si
mismo mecanismos para detectar las Iallas. El sistema de control de paridad realiza dos
Iunciones:
- VeriIicacion de la integridad de la inIormacion conmutada.
- VeriIicacion de las conexiones realizadas.
Tal como se muestra en la Eigura 3.46. el sistema utiliza generadores de paridad a la
entrada del conmutador y detectores de paridad a la salida. El generador de paridad
agrega un noveno bit a la inIormacion que se conmuta. el cual puede corresponder a
paridad par o impar dependiendo de una orden del control. Por su parte. el detector de
paridad esta programado para detectar un unico tipo de paridad. y genera una alarma
cuando esta no coincide.
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Figura 3.46 Control de Paridad
Para el cumplimiento de la primera Iuncion. los generadores de paridad permanecen
programados normalmente en el tipo de paridad que esperan los detectores de paridad.
Cuando se presentan Iallas en localidades de memoria o en puntos de cruce. que alteran
la inIormacion que pasa por el conmutador. los detectores de paridad generan la seal de
alarma.
Para el cumplimiento de la segunda. que permite asegurar que las conexiones ordenadas
por el control son establecidas de manera correcta. se sigue el siguiente procedimiento:
cuando el control ordena la conexion de la entrada i con la salida j. invierte
momentaneamente la programacion del generador de paridad. Como consecuencia de
ello. se espera una alarma en la salida j. indicando que la conexion ha sido realizada con
exito.

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CAPITULO 3

El tiempo obtenido con el algoritmo no da necesariamente un valor comercial. Para

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