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Departamento de Ingeniería Electrónica

E.T.S.I. Telecomunicación U.P.M.
EXAMEN DE CIRCUITOS ELECTRÓNICOS DIGITALES
8 de Septiembre de 2010 Duración: 3:00 horas

Apellidos __________________________________________________________
Nombre __________________________________ DNI/PAS: _______________
Fecha publicación de calificaciones: 22 de Septiembre de 2010
Fecha límite solicitud de revisión (en el B-042): 24 de Septiembre de 2010
Fecha de revisión: 30 de Septiembre de 2010

PROBLEMA 1 (15 PUNTOS)

Se pretende realizar un decodificador para representar un número codificado en binario de 4 bits (N3
N2 N1 N0) de forma hexadecimal en un display de 7 segmentos de cátodo común (es decir: el
decodificador debe proporcionar un 1 a su salida para que se encienda el segmento correspondiente). El
display tiene la nomenclatura de segmentos y la representación de cada dígito que se muestra en la
figura 1.

b
a c
g
f d
e

Figura 1
1.1 Rellene la siguiente tabla de verdad para las funciones lógicas correspondientes a los segmentos a,
d y e. (3 puntos)
N3 N2 N1 N0 a d e X Y Z
0 0 0 0 1 1 0
0 0 0 1 1 0 0
0 0 1 0 1 1 1
0 0 1 1 1 1 1
0 1 0 0 1 0 1
0 1 0 1 0 1 1
0 1 1 0 0 1 1
0 1 1 1 1 1 0
1 0 0 0 1 1 1
1 0 0 1 1 1 1
1 0 1 0 1 1 1
1 0 1 1 0 0 1
1 1 0 0 0 1 0
1 1 0 1 1 0 1
1 1 1 0 0 1 1
1 1 1 1 0 1 1
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1.2 Obtenga las funciones lógicas simplificadas para las funciones X, Y y Z, de la tabla de verdad del
apartado anterior, mediante Karnaugh. (6 puntos)

1.3 Realice la implementación de la función lógica Z, según la tabla de verdad del apartado 1.1,
utilizando exclusivamente multiplexores de 4 entradas de datos. No se dispone de las variables
negadas. (6 puntos)
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PROBLEMA 2 (20 PUNTOS)

En la Figura 2a, los bloques M1 y M2 representan sumadores completos de dos bits, con acarreo de
entrada y salida (según Figura 2b).

B1 A1 B0 A0

X Y

M1 M2
Σ Σ Cout Σ Cin

S
Z3 Z2 Z1 Z0

Figura 2a Figura 2b

2.1 Explique razonadamente la función que realiza el circuito de la Figura 2a. (5 puntos)
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2.2 Suponiendo que las señales de entrada al sumador aparecen sincronizadas, calcule el retardo de
las señales S y Cout respecto a las señales X, Y y Cin del sumador de la Figura 2b, en función de
la unidad temporal t. Puede implementar el sumador de la manera que usted desee, valorándose
el que el retardo sea el mínimo. Para ello se conocen los siguientes retardos de las diferentes
puertas lógicas:

• las puertas AND de 2 entradas tienen un retardo de 3 unidades temporales (3t)

• las puertas OR de 2 entradas tienen un retardo de 2 unidades temporales (2t) y
• las puertas OR exclusivo de 2 entradas tienen un retardo de 4 unidades temporales (4t).

(10 puntos)
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2.3 Suponiendo que las señales A0, A1 ,B0 y B1 de la Figura 2a aparecen a la vez, calcule de manera
justificada el retardo de las señales de salida Z0, Z1, Z2, y Z3 respecto a las anteriores. (5 puntos)
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PROBLEMA 3 (15 PUNTOS)

Consideremos ahora el circuito de la Figura 3, en el que las salidas Z0, Z1, Z2, Z3 del problema anterior
se han conectado a las entradas de 4 biestables tipo D con las siguientes características:

tsetup del biestable D0 = 15t

tsetup de los otros biestables (D1 ,D2 ,D3) = 3t
thold de todos los biestables (D0 ,D1 ,D2 ,D3) = 6t
tpropagacionFF de todos los biestables (D0 ,D1 ,D2 ,D3) = 2t

siendo t la unidad temporal.

D3 D2 D1 D0
Q Q Q Q
CLK

B1 A1 B0 A0

M1 M2
Σ Σ

Z3 Z2 Z1 Z0

Figura 3
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3.1 Calcule la frecuencia máxima (en funcion de t) de la señal CLK que garantiza un correcto
funcionamiento del circuito de la Figura 3. Considere en el sumador completo que el retardo de
Cout respecto a los sumandos (X y Y) y el acarreo Cin es de 6t y el retardo de la suma S respecto a
los sumandos (X y Y) y el acarreo Cin es de 9t (ver Figura 2b del problema 2 para más detalle sobre
estas señales). También considere que el retardo de una puerta AND de dos entradas es de 3t.
Justifique claramente su respuesta indicando los cáminos críticos que han sido analizados. (8
puntos)

3.2 Compruebe, de manera justificada, si el circuito funciona correctamente en relación con la

limitación del tiempo de hold de los biestables. (7 puntos)
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PROBLEMA 4 (20 PUNTOS)

Se desea implementar un circuito digital para controlar el funcionamiento de un semáforo del control
del tráfico de vehículos. El semáforo tiene dos modos de funcionamiento.

Modo A: Este es el modo de funcionamiento más común y en el cual la iluminación de las tres luces
(Verde, Amarillo y Rojo) van alternándose con las siguientes duraciones: luz Verde
encendida 30 segundos, a continuación la luz Amarilla durante 3 segundos y luego la luz
Roja durante 25 segundos. El ciclo se repite indefinidamente.

Modo B: Este es el modo de emergencia en el que las luces Verdes y Rojas se mantienen apagadas,
mientras que la luz Amarilla se enciende de manera intermitente, 1 segundo encendida, 1
segundo apagada, repitiéndose el ciclo también de manera indefinida.

Para implementar el circuito en cuestión se dispone de las siguientes señales, componentes y

especificaciones:

• Una señal de reloj (CLK) de periodo 1 segundo y ciclo de trabajo del 50%.
• Una señal digital binaria MODE que determina el modo de funcionamiento del semáforo, de
manera que si MODE vale 0 el semáforo funciona en el Modo A descrito arriba, y si la señal
MODE vale 1, el semáforo funciona en el Modo B.
• Dos contadores binarios 74HTC163, descritos en el Anexo.
• Un contador binario de módulo 3 que cuenta de 00 a 10 cíclicamente. Dicho contador tiene una
entrada de reloj y una entrada de enable (activa a nivel alto).
• Un descodificador 2 a 4 con salidas 1-de-4 activas a nivel bajo (74AC139), según las
especificaciones encontradas en el Anexo.
• 3 multiplexores de 2 entradas de datos cada uno.
• Las luces del semáforo se activan con una señal digital a nivel alto.

Puede asumir que inicialmente se ha realizado un reset general del circuito (no hay que implementarlo
en este problema) que pone a cero todas las salidas de los diferentes componentes y que el modo de
funcionamiento es el A. Una vez realizado este reset la primera luz en encenderse será la Verde.

4.1 Realice las conexiones a los componentes de la Figura 4, añadiendo las puertas lógicas necesarias
para que el circuito funcione correctamente. Utilice este espacio para comentar brevemente la
funcionalidad de cada componente dentro del circuito. (20 puntos)
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A QA
B QB
C QC
D QD

CLK RCO CLK

CLR Q0
ENP E Q1
ENT
LOAD

74HC163 contador
módulo 3

A QA
B QB
C QC
D QD

CLK RCO

CLR
ENP
ENT
LOAD

74HC163
ROJO
S
I0
CLK I1 AMARI-
LLO
MODE

VERDE

S
E I0
O0 I1
A0
O1
A1 O2
O3

74AC139 S
I0
I1

Figura 4
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PROBLEMA 5 (15 PUNTOS)

Se pretende diseñar un circuito de control de la vagoneta esquematizada en la figura 5; el cual se debe

comportar de la siguiente manera:

• Mientras no se pulse el pulsador (que genera la señal P activa a nivel alto), la vagoneta se
encontrará parada en el punto A.
• Al activar el pulsador (P), independientemente de que se vuelva a pulsar P, la vagoneta se
dirigirá hacia el punto B y, una vez que haya llegado, automáticamente regresará al punto A.
• De nuevo en el punto A, si pulsamos P se repetirá el ciclo y si no se pulsa la vagoneta se para.

Se sabe además que:

• La detección de la posición de la vagoneta se lleva a cabo mediante dos sensores colocados en

los puntos A y B respectivamente que generan las señales SA y SB, las cuales toman el valor
lógico ‘1’ al detectar la presencia de la vagoneta y el de ‘0’ en caso contrario.
• El sentido del movimiento de la vagoneta se controla mediante la combinación de dos señales
digitales (I, D) atendiendo a las siguientes combinaciones:
ID
I D ACCIÓN
0 0 Motor parado
0 1 Mover derecha
1 0 Mover izquierda
1 1 No válido

Figura 5
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5.1 Dibujar el diagrama de transiciones de una máquina de estados que realice el circuito descrito.
Explique CLARAMENTE el tipo de autómata, así como el significado de cada una de las entradas, de
cada uno de los estados y de cada una de las salidas. (15 puntos)
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PROBLEMA 6 (15 PUNTOS)

A continuación, el autómata descrito en el problema 5 se implementa en una FPGA con el siguiente

código VHDL. Complete las sentencias marcadas con XXX para que el circuito presente un correcto
funcionamiento. (15 puntos)
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;

ENTITY ControlVagoneta IS
PORT (
sA, sB, sP: IN std_logic; --Señal de entrada.
CLK: IN std_logic; --Señal de reloj.
sResetH: IN std_logic; --Señal de inicialización
XXX1
END ControlVagoneta;

ARCHITECTURE ControlVagonetaArch OF ControlVagoneta IS

--Declaración del tipo asociado a los estados.

TYPE TipoEstados IS (IZQUIERDA, DERECHA);
--Señales auxiliares para la codificación del estado actual y siguiente.
SIGNAL tEstadoActual, tEstadoSiguiente: TipoEstados;
BEGIN
-- Proceso dedicado a la lógica de estado:
LOGICA_ESTADO: PROCESS(tEstadoActual, sEntrada)
BEGIN
CASE (tEstadoActual) IS
WHEN IZQUIERDA =>
IF (sP = ‘1’ and sA = ‘1’ and sB=’0’) THEN
tEstadoSiguiente <= DERECHA;
ELSE tEstadoSiguiente <= IZQUIERDA;
END IF;
WHEN DERECHA =>
XXX2
tEstadoSiguiente <=IZQUIERDA;
ELSE tEstadoSiguiente <= DERECHA;
END IF;
END CASE;
END PROCESS LOGICA_ESTADO;

-- Proceso dedicado a la Memoria de Estado

MEM_ESTADO: PROCESS(CLK, sResetH, tEstadoSiguiente)
BEGIN
--Inicialización con RESET_H
IF (sResetH =’1’) THEN tEstadoSiguiente<= IZQUIERDA;
ELSIF(CLK'event and CLK='1') THEN
XXX3
END IF;
END PROCESS MEM_ESTADO;
--Zona concurrente dedicada a modelar la
--lógica de salida.
XXX4
ELSE ‘0’;
sD <= ‘1’ WHEN (tEstadoActual = DERECHA and sB = ‘0’ )
ELSE ‘0’;
-- sSalida = f(Estado, Entradas) => Máquina de MEALY.
END ControlVagonetaArch;
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ANEXO

Tabla de verdad del contador binario 74HC163 con

clear síncrono

Tabla de verdad del descodificador binario 74AC139