LABORATORIO DE SISTEMAS DIGITALES: BIESTABLES 201

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BIESTABLES

INTRODUCCIÓN

En el presente laboratorio, se desarrollara el análisis funcional de los biestables

asíncronos (Latchs) y Síncronos (Flip Flops); los cuales representan los
dispositivos fundamentales para el diseño de registros, Contadores, Maquinas de
estados, memorias y todo circuito secuencial.

OBJETIVOS
1. OBJETIVOS GENERALES

• Implementar los circuitos biestables asíncronos (Latch) y sincronos (Flip Flop),

utilizando puertas lógicas.

• La visualización del funcionamiento de cada una de los biestables (Latchs y

Flip Flops.) utilizando leds en las salidas.

• Implementar circuitos básicos con biestables.

• Adquirir destreza para el montaje y cableado de circuitos digitales en el

prothoboard.

• Que el estudiante aprenda utilizar los principios básicos para el análisis de

circuitos digitales secuenciales mediante simuladores y que tenga la
capacidad de realizar la detección de fallos, corregirlos y comprobar su buen
funcionamiento.

2. OBJETIVOS ESPECIFICOS

• Para cada función lógica implementar con circuitos integrados de tecnología

TTL (Serie 74). Buscar las referencias correspondientes en los manuales
adecuados.
• Se implementará como entradas lógicas DIPSWITCHs y como salidas lógicas
LEDs. (Ver en el marco teórico del presente documento sus circuitos
eléctricos).

• Implementar cada circuito en prothoboard, analizar su funcionamiento y luego

construya las tablas de verdad de los circuitos.
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III, RESUMEN
Como primer paso para el desarrollo del presente laboratorio se debe consultar
los manuales correspondientes para cada objetivo. Luego se debe analizar los
circuitos en forma teórica y luego simularlos con algún software especializado y
depurar los errores. Por ultimo se implementa el circuito con los circuitos
integrados realizando conjuntamente pruebas individuales de su funcionamiento
y al terminar dicho proceso se procede a hacer las pruebas y desarrollar las
tablas de estados o construir los diagramas de tiempo.

I. MARCO TEORICO

1. ENTRADAS Y SALIDAS LOGICAS

El Dip switch es un arreglo de interruptores integrados en una cápsula como se
muestra a continuación junto con su símbolo eléctrico.

Figura N°
Las entradas lógicas manuales de un sistema digital se implementa por lo
general con un dipswitch y configurado por una red PULL UP o PULL DOWN
como se muestra en la siguiente figura.

Figura N°
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Las salidas de estos circuitos son las (IN) entradas de las compuertas (los pines
del integrado) y como también se puede observar en la figura anterior la salida
del integrado (OUT) es la entrada del circuito LED.

II. INFORME PREVIO

1. Describir el concepto de Biestable Asincrono, analice su funcionamiento y

mencione los tipos de latches.
Decimos que un biestable es asíncrono cuando cambia de estado, evoluciona a
otro estado sin la señal de reloj, por lo general estos biestables son llamados
latches. El latch (cerrojo) es un tipo de dispositivo de almacenamiento temporal
de dos estados que se suele agrupar en una categoría diferente a la de los flip-
flops. Básicamente, los latches son similares a los flip-flops, ya que ambos son
también dispositivos que permanecen en su estado gracias a su capacidad de
realimentación.. Entre los tipos de latches que existen tenemos el R-S; el D y el
J-K con entrada de habilitación.
2. Describir el concepto de Biestable síncrono, analice su funcionamiento y
describa los tipos de flip-flops convencionales.
Los flip-flops son dispositivos síncronos de dos estados, también conocidos
como multivibradores biestables. En este caso, el término síncrono significa que
la salida cambia de estado únicamente en un instante específico de una entrada
de disparo denominada reloj (CLK), la cual recibe el nombre de entrada de
control. Esto significa que los cambios en la salida se producen síncronamente
con la señal de reloj.
Entre los tipos de flip-flops convencionales son el “R-S; el J-K y el D”.

3. De los manuales técnicos obtener los IC TTL y CMOS; que realizan la

función de latch y flip-flops, analice su tabla de verdad y funcionamiento.
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Figura N°

TTL CMOS
Flip-flop Latch Flip-flop Latch
J-K 7476 J-K 4027
S-R 74279 S-R
D 7474 D 74375 D 4013

Funcionamiento

Biestable RS (Set-Reset) asíncrono

Sólo posee las entradas R y S. Se compone internamente de dos puertas lógicas

NAND o NOR, según se muestra en la siguiente figura:
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Figura N°
Biestable RS (Set Reset) síncrono

Figura N° Circuito Biestable RS síncrono a) y esquema normalizado b).

Además de las entradas R y S, posee una entrada C de sincronismo cuya misión

es la de permitir o no el cambio de estado del biestable. En la siguiente figura se
muestra un ejemplo de un biestable síncrono a partir de una asíncrona, junto con
su esquema normalizado:

Su tabla de verdad es la siguiente:

Tabla de verdad biestable RS

C R S Q (NOR)
0 X X q
1 0 0 q
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1 0 1 1
1 1 0 0
1 1 1 N. D.
X=indiferente

Biestable D (Delay)

Figura N° Símbolos normalizados: Biestables D a) activo por nivel alto y b)

activo por flanco de subida.

Dispositivo de almacenamiento temporal de dos estados (alto y bajo), cuya salida

adquiere el valor de la entrada D cuando se activa la entrada de sincronismo, C.
En función del modo de activación de dicha entrada de sincronismo, existen dos
tipos de biestables D:

• Activo por nivel (alto o bajo), también denominado registro o cerrojo (latch
en inglés).
• Activo por flanco (de subida o de bajada).

La ecuación característica del biestable D que describe su comportamiento es:

y su tabla de verdad:

D Q Qsiguiente
0 X 0
1 X 1
X=indiferente
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Esta báscula puede verse como una primitiva línea de retardo o una retención de
orden cero (zero order hold en inglés), ya que los datos que se introducen, se
obtienen en la salida un ciclo de reloj después. Esta característica es aprovechada
para sintetizar funciones de procesamiento digital de señales (DSP en inglés)
mediante la transformada en z.

Biestable T (Toggle)

Figura N° Símbolo normalizado: Biestable T activo por flanco de subida.

Dispositivo de almacenamiento temporal de dos estados (alto y bajo). El biestable

T cambia de estado ("toggle" en inglés) cada vez que la entrada de sincronismo o
de reloj se dispara. Si la entrada T está a nivel bajo, el biestable retiene el nivel
previo. Puede obtenerse al unir las entradas de control de un biestable JK, unión
que se corresponde a la entrada T.
La ecuación característica del biestable T que describe su comportamiento es:

y la tabla de verdad:
T Q Qsiguiente
0 0 0
0 1 1
1 0 1
1 1 0
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Biestable JK (Jump Keep)
Descripción

Figura N° Cronograma de la báscula J-K.

Dispositivo de almacenamiento temporal de dos estados (alto y bajo), cuyas

entradas principales, J y K, a las que debe el nombre, permiten al ser activadas:

• J: El grabado (set en inglés), puesta a 1 ó nivel alto de la salida.

• K: El borrado (reset en inglés), puesta a 0 ó nivel bajo de la salida.

Si no se activa ninguna de las entradas, el biestable permanece en el estado que

poseía tras la última operación de borrado o grabado. A diferencia del biestable
RS, en el caso de activarse ambas entradas a la vez, la salida adquirirá el estado
contrario al que tenía.

La ecuación característica del biestable JK que describe su comportamiento es:

Y su tabla de verdad es:

J K Q Qsiguiente
0 0 0 0
0 0 1 1
0 1 X 0
1 0 X 1
1 1 0 1
1 1 1 0
X=no importa
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Una forma más compacta de la tabla de verdad es (Q representa el estado
siguiente de la salida en el próximo flanco de reloj y q el estado actual):

J K Q
0 0 q
0 1 0
1 0 1
1 1

El biestable se denomina así por Jack Kilby, el inventor de los circuitos integrados
en 1958, por lo cual se le concedió el Premio Nobel en física de 2000.

Biestable J-K activo por flanco

Figura N° Símbolos normalizados: Biestables JK activo a) por flanco de

subida y b) por flanco de bajada.

Junto con las entradas J y K existe una entrada C de sincronismo o de reloj cuya
misión es la de permitir el cambio de estado del biestable cuando se produce un
flanco de subida o de bajada, según sea su diseño. Su denominación en inglés es
J-K Flip-Flop Edge-Triggered. De acuerdo con la tabla de verdad, cuando las
entradas J y K están a nivel lógico 1, a cada flanco activo en la entrada de reloj, la
salida del biestable cambia de estado. A este modo de funcionamiento se le
denomina modo de basculación (toggle en inglés).

Biestable JK Maestro-Esclavo
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Figura N° Símbolos normalizados: Biestable JK Maestro-Esclavo a) activo

por nivel alto y b) activo por nivel bajo.

Aunque aún puede encontrarse en algunos equipos, este tipo de biestable,

denominado en inglés J-K Flip-Flop Master-Slave, ha quedado obsoleto ya que ha
sido reemplazado por el tipo anterior.

Su funcionamiento es similar al JK activo por flanco: en el nivel alto (o bajo) se

toman los valores de las entradas J y K y en el flanco de bajada (o de subida) se
refleja en la salida.

Otra forma de expresar la tabla de verdad del biestable JK es mediante la

denominada tabla de excitación:

q Q J K
0 0 0 X
0 1 1 X
1 0 X 1
1 1 X 0

4. Cual es la diferencia principal entre un Latch y el Flip Flop.

La diferencia principal entre un Latch y un flip flop está en el modo en que
cambian de estado. Mientras que un latch es activado por un nivel lógico para
cambiar de estado, un flip-flop lo hace en un instante específico del reloj.

5. Analice el funcionamiento del Flip-Flop Maestro-Esclavo; investigar sus

ventajas.
FLIP-FLOP MAESTRO-ESCLAVO

Un flip flop maestro-esclavo se construye con dos FF, uno sirve de maestro y otro
de esclavo. Durante la subida del pulso de reloj se habilita el maestro y se
deshabilita el esclavo. La información de entrada es transmitida hacia el FF
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maestro. Cuando el pulso baja nuevamente a cero se deshabilita el maestro lo
cual evita que lo afecten las entradas externas y se habilita el esclavo. Entonces el
esclavo pasa al el mismo estado del maestro. El comportamiento del flip-flop
maestro-esclavo que acaba de describirse hace que los cambios de estado
coincidan con la transición del flanco negativo del pulso.

Figura N°
El flip-flop SR maestro-esclavo

Los flip-flops maestro-esclavo (master-slave) han sido ampliamente utilizados

hasta la aparición de los disparados por flanco, que poco a poco los van
sustituyendo. La razón fundamental es que funcionan de forma idéntica y los
disparados por flanco necesitan menos puertas lógicas.

La construcción de un flip-flop maestro-esclavo SR se realiza a partir de dos

cerrojos SR con entrada de habilitación conectados en cascada, de forma que la
señal de reloj entra al cerrojo maestro y la señal de reloj complementada entra al
esclavo. La figura 2.35 muestra el montaje y también el símbolo lógico asociado.

Sólo el cerrojo maestro está habilitado cuando el reloj es 1. Durante todo ese
intervalo de tiempo, sus salidas irán acorde con sus entradas. Si se produce una
variación, la salida actuará en consecuencia. Cuando llega el flanco negativo de
reloj, se habilita el cerrojo esclavo (y se deshabilita el maestro), que toma la salida
del maestro (que ya no pueden variar porque se encuentra deshabilitado). Por
tanto, en un tiempo igual al tiempo de propagación del cerrojo esclavo, justamente
después del flanco negativo de reloj, la salida del cerrojo esclavo actúa en
consecuencia.

El flip-flop JK maestro-esclavo

Construiremos un flip-flop JK a partir de un SR (esta vez en su versión maestro-

esclavo), realimentando las salidas hacia la entrada tal y como se muestra en la
figura, que también muestra el símbolo lógico asociado.
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Figura N° Montaje del flip-flop JK maestro-esclavo y símbolo lógico.

Figura N° Cronograma del flip-flop JK maestro-esclavo.

Tabla: Tabla de verdad del flip-flop JK maestro-esclavo.

J K CLK

0 0

0 1 0 1

1 0 1 0

1 1

6. Describir las características de disparo de Flip Flops por pulso y por flanco.

Los flip flop disparado por flanco cambian de estado con el flanco positivo (flanco
de subida) o con el flanco negativo (flanco de bajada) del impulso de reloj y es
sensible a sus entradas solo en esta transición de reloj.
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Los flip flop disparados por pulsos cambian de estado en su salida únicamente con
las entradas preset (PRE) y clear (CLR) independientemente de la entrada de
reloj, poniendo a set el flip flop cuando está en preset y a reset cuando está en
clear

7. Utilizando Flip Flor J-K, desarrollar los circuitos para convertir a:

a) Flip Flop R-S.

b) Flip Flop D.
c) Flip Flop T.

Primero recordemos la tabla de verdad del J-K:

J K CLK
0 0 ↑
0 1 ↑ 0 1
1 0 ↑ 1 0
1 1 ↑

J k Qn+1
+1
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0

Tabla de transición de estados

J K
0 0 0 X
0 1 1 X
1 0 X 1
1 1 X 0
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Tabla de verdad del flip-flop R-S

S R CLK
0 0 ↑
0 1 ↑ 0 1
1 0 ↑ 1 0
1 1 ↑ X X

S R J K
0 0 0 0 0 X
0 0 1 1 X 0
0 1 0 0 0 X
0 1 1 0 X 1
1 0 0 1 1 X
1 0 1 1 X 0
1 1 0 X X 1
1 1 1 X X 0

Usando Karnaugh tomando como variable(S, R, Qn) para las salidas J Y k

; Con estas relaciones adaptamos el flip-flop R-S partiendo de
un flip-flop J-K.

Ahora para transformar de j-k a d

1ero .- Tabla de verdad del flipflop D

D CLK Qn+1
0 ↑ 0 1
1 ↑ 1 0

Ahora relacionamos el comportamiento de de los flip-flop (d, j-k)

D Qn Qn+1 J K
0 0 0 0 X
0 1 0 X 1
1 0 1 1 X
1 1 1 X 0
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Haciendo un Karnaugh para relacionar ambos flip-flop:

Ahora para transformar de J-K a T

1ero.- tabla de verdad del flip-flop T:

T CLK Qn+1
0 ↑ Qn
1 ↑ Qn

Ahora relacionamos el comportamiento de de los flip-flop (T, J-K)

T Qn Qn+1 J K
0 0 0 0 X
0 1 1 X 0
1 0 1 1 X
1 1 0 X 1

Haciendo un Karnaugh para relacionar ambos flip-flop: