Metodo generale di sintesi

I metodi di sintesi fin qui esposti, normalmente chiamati

1. Capire il problema sintesi a 2 livelli (in quanto si perviene ad una rete costituita
che cosa deve fare il circuito? solo da 2 livelli di porte), permettono di progettare qualsiasi
definire gli ingressi e le uscite funzione booleana usando solo porte elementari (componenti
disegnare uno schema a blocchi SSI - (Small Scale Integration))
2. Formulare il problema con una tabella di verita’. In realtà questo approccio, che prevede un passo di
minimizzazione, si segue per la progettazione di circuiti
semplici con un numero di porte limitato (<= 10)
3. Scegliere il metodo opportuno di semplificazione
(tipo le mappe di Karnaugh)

Multiplexer 4-1
Multiplexer 3
In figura è mostrato un mux 4:1
Specifiche funzionali del multiplexer: multiplexer per 4 segnali con 2 2
E’ un circuito combinatorio costituito da 2 n ingressi i0, i1 , i2 , i3 ,…,
variabili di controllo
(segnali di ingresso) + n ingressi di controllos 0, i1, i 2, .., s n-1, e una 1
uscita.
Ha la funzione di selezionare uno tra 2n segnali in ingresso e
0
trasferirlo a un'unica linea di uscita.

I3
I2
I1
I0 0 1

Multiplexer a 4 ingressi

Multiplexer 4-1 Multiplexer

3 3
In figura è mostrato un mux 4:1
multiplexer per 4 segnali con 2 2
invece con il codice di selezione 2
variabili di controllo 11 si abilita la porta di ingresso
1
numero 3, e quindi all'uscita sarà 1
disponibile il segnale i3.
Ad esempio, con il codice di 0 0
selezione 01 si abilita la porta di
ingresso numero 1 quindi il
segnale disponibile all'uscita
sarà i1 0 1 0 1

Multiplexer a 4 ingressi Multiplexer a 4 ingressi

1
 Multiplexer a 2 ingressi Multiplexer a 2 ingressi
In figura è mostrato un mux 2:1 per 2 segnali e 1 La funzione di uscita del multiplexer 2-1 vale:
variabile di controllo __
u = S i0 + S i1

Se s=0 sull'uscita u viene

posto il valore di i0 , altrimenti
( s = 1) viene posto in uscita il
valore di i1.

Una rappresentazione semplificata

esempio del Multiplexer
_
I3
s=0 ? s=1 viene posto sull'uscita u il valore i0, altrimenti I2
I1
se s = 1 viene posto in uscita il valore i1. I0
Il circuito e' rappresentato nel disegno seguente:
S1 S0

__
u = S i0 + S i1

Di seguito è riportata la tabella di verità per un

selettore a 4 ingressi A B C D e 2 linee di
controllo (o selezione) S1 e S0 e la funzione di
Lo schema semplificato del MUX uscita Y.
evidenzia che la sua struttura è __ __ __ __
assimilabile ad un commutatore a Y = S1·S0·A + S1·S0·B + S1·S0·C + S1·S0·D
posizioni multiple (selettore); la
posizione dipende dai bit di controllo.
Ingressi di selezione uscita
S1 S0 Y
0 0 A
0 1 B
1 0 C
1 1 D

2
 DEMULTIPLEXER
Il Demultiplexer è un dispositivo
che realizza la funzione inversa del
multiplexer, consiste di:
•una linea di ingresso (G),
•n linee pure di ingresso (che
fungono da linee di controllo)
s0,s1 e
•2 n linee di uscita (O0,O1,O2,O3)
di cui è attiva una sola per volta.
G Il Demultiplexer attiva solo la linea di uscita
3
il cui “indirizzo” corrisponde al mintermine
2 scelto come segnale di controllo.
Pertanto attraverso i segnali di controllo
1
si sceglie la linea da attivare in uscita.
0

Demultiplexer a 4 uscite
0 1

Demultiplexer a 4 uscite :

DEMULTIPLEXER
Demultiplexer a 4 uscite Il Demultiplexer viene tipicamente usato come decodificatore.
E’ noto che con n bit è possibile rappresentare 2n diverse
s0 s1 o0 o1 o2 o3 informazioni.
Quindi con un Demultiplexer a n ingressi si può realizzare un
001000 decoder di 2n informazioni

010100
100010
110001

DEMULTIPLEXER come DECODER come generatore di

decodificatore mintermini
Se mandiamo in input le combinazioni binarie prefissate le uscite Un decoder con n ingressi e 2 n uscite è di fatto un generatore di
possono essere utilizzate per la decodifica. mintermini in quanto realizza i 2 n distinti prodotti di n variabili.
In questo caso con 2 ingressi posso generare 2n combinazioni
U0 0 ABC
quindi posso decodificare ad esempio 2n caratteri. 1 ABC
U1
Ogni uscita corrisponde ad un carattere. Enb
2 ABC
U2 3:8 3 ABC
G dec 4 ABC
Output0 W U3 5 ABC
W=G•0•0 EN 6 ABC
Output1 X A S2 S1 S0 7 ABC
X=G•0•1
B A B C
Output2 Y Y=G•1•0
Quando EN=1, vale 1 l’uscita il cui pedice, in decimale, corrisponde al
Output3 Z numero binario in ingresso (A bit di minor peso)
Z=G•1•1

Select0 Select1

3
 Esempio
Questa caratteristica può essere utilizzata per fare la sintesi In figura è riportato un Decoder a 3 ingressi e 8 uscite, ciascuna delle quali
implementa praticamente ognuno dei mintermini di una funzione a tre
di funzioni. variabili .
0 ABC
Infatti utilizzando un dispositivo di questo genere, che implementa 1 ABC
praticamente ognuno dei mintermini di una funzione , basta posizionare 2 ABC
Enb
3:8 3 ABC
esternamente al decoder una porta OR che dec 4 ABC
raccoglie tutte le uscite, che restituiscono un 1, in modo 5 ABC
6 ABC
da implementare effettivamente la funzione. S2 S1 S0 7 ABC

A B C

Esempio

0 ABC A B C F 0 ABC
1 ABC 0 0 0 0 1 ABC F
2 ABC 0 0 1 0 2 ABC
Enb 0 1 0 0 Enb
3:8 3 ABC 3:8 3 ABC
dec 4 ABC 0 1 1 1 dec 4 ABC
5 ABC 1 0 0 0 5 ABC
6 1 0 1 1 6
ABC ABC
S2 S1 S0 7 1 1 0 1 7
ABC S2 S1 S0 ABC
1 1 1 1
A B C A B C

F = A' B C + A B' C + A B C’ +ABC

Per implementare una particolare funzione basta che posizioniamo

esternamente al decoder una porta OR che raccoglie tutte le uscite relative ai
mintermini pari a 1 della tabella di verità della funzione stessa.