Unidad de Aprendizaje: Dispositivos Lógicos Programables

Práctica de laboratorio o: 4
Tema: Componentes básicos
Duración estimada: 4.5 horas

Objetivo:
Practicar con el diseño e implementación de aplicaciones que hagan uso de algunos
componentes básicos de las tarjetas de desarrollo FPGA que aún no han sido utilizados.

Herramientas / preparación:
1 Computadora PC
1 Tarjeta de desarrollo Xilinx Spartan 3
1 Licencia del Xilinx Web Pack o Xilinx ISE

Información básica:
Implementar y simular la aplicación de componentes básicos.

El receptor y transmisor asíncrono universal (UART) es un circuito que envía datos en

paralelo a través de una línea serial. UART se utiliza con frecuencia junto con el estándar
RS-232, que es el protocolo que especifica las características eléctricas, mecánicas,
funcionales y el procedimiento para la comunicación de datos entre dos equipos. Como el
voltaje definido en RS-232 es diferente al de una FPGA, un chip convertidor de voltaje es
necesario entre un puerto serie y los pines E/S de un FPGA. La placa Spartan 3 tiene un
puerto RS-232 con el conector estándar de nueve pines y contiene el chip convertidor de
voltaje necesario y configura las diversas señales de control RS-232 para generar
automáticamente reconocimiento para el puerto serie de por ejemplo un PC. De modo que
se puede usar directamente un cable serial para conectar la placa Spartan a un puerto serial
de un PC (actualmente es probable que se necesite un convertidor serie-USB).

Un UART incluye un transmisor y un receptor. El transmisor es esencialmente un registro

de desplazamiento especial que carga datos en paralelo y luego los desplaza bit a bit a una
velocidad específica. El receptor, por otro lado, cambia los datos bit a bit y luego vuelve a
ensamblar los datos. La línea serial está a ‘1’ cuando está inactiva. La transmisión
comienza con un bit de inicio, que es ‘0’, seguido de los bits de datos y un bit de paridad
opcional, y termina con bits de parada, que son ‘1’. El número de bits de datos puede ser 6,
7 u 8. El bit de paridad opcional se utiliza para la detección de errores. Para la paridad
impar, se establece en ‘0’ cuando los bits de datos tienen un número impar de unos. Para la
paridad par, se establece en ‘0’ cuando los bits de datos tienen un número par de unos. El
número de bits de parada puede ser 1, 1.5 o 2.

La figura muestra una transmisión con 8 bits de datos, sin paridad y 1 bit de parada. Se
debe tener en cuenta que el bit menos significativo es que se transmite primero.
Al ser una comunicación asíncrona, no se transmite información de reloj a través de la línea
serial. Antes de que comience la transmisión, el transmisor y el receptor deben acordar un
conjunto de parámetros de antemano, que incluyen la velocidad en baudios (es decir, el
número de bits por segundo), el número de bits de datos y bits de parada, y el uso del bit de
paridad. Las velocidades en baudios comúnmente utilizadas son 2400, 4800, 9600 y 19200
baudios.

Procedimiento:
Describir y simular un hardware para realizar una comunicación serie UART por el puerto
RS-232 que presenta la FPGA con los siguientes parámetros: 19.200 baudios, 8 bits de
datos, 1 bit de parada y sin bit de paridad.

Reflexión:
Como punto final se debe realizar un reporte de la práctica que debe contener al menos:
1. Breve marco teórico.
2. Descripción de hardware realizada.
3. Simulaciones.
4. Conclusiones que remarquen apreciaciones razonadas.