2/29/2020

Electronic Design II 
(EE124‐01) Lecture 11
HIU‐YUNG WONG
MAR. 02, 2020
hiuyung.wong@sjsu.edu, Office: ENG363
http://www.sjsu.edu/people/hiuyung.wong/index.html

SJSU, EE124‐01 SPRING 2020, HIU YUNG WONG 1

Outline
Common‐Gate Amplifier
Mid‐term Review

SJSU, EE124‐01 SPRING 2020, HIU YUNG WONG 2

1
 2/29/2020

Announcement
• Assignment 2 solution posted
• Mid‐term 1: 3/4, cover all materials up to Common Gate
• Please understand what you did wrong in Assignment 1

SJSU, EE124‐01 SPRING 2020, HIU YUNG WONG 3

Article of the Day

SJSU, EE124‐01 SPRING 2020, HIU YUNG WONG 4

2
 2/29/2020

Common Source Amplifier

CMOS Amplifiers
Chapter 17
Common Gate Amplifier

Source Follower

SJSU, EE124‐01 SPRING 2020, HIU YUNG WONG 5

Common‐Gate Topology Steps:

1.  Which is the input?
Which is the Output?
Why it is called common gate?

2.  Questions to ask yourself:
How does it work? (Large Signal)

3. Small Signal Analysis
RIN?
ROUT?
GM ?
AV?

SJSU, EE124‐01 SPRING 2020, HIU YUNG WONG 6

3
 2/29/2020

Step 2: Analysis of CG Core (Intuitive 
picture)

Does it has negative or positive gain?

SJSU, EE124‐01 SPRING 2020, HIU YUNG WONG 7

Step 3: Small‐signal model of CG stage
Ignore CLM, What is AV?

With CLM: (but still not complete 
because we ignored body effect) 
1
𝑔 𝑅 ∥𝑟
𝑟

SJSU, EE124‐01 SPRING 2020, HIU YUNG WONG 8

4
 2/29/2020

Input Impedance of CG Stage
Assume no CLM
Small model view:
Intuitive View:
Assume no CLM

With CLM (Try to derive yourself):

SJSU, EE124‐01 SPRING 2020, HIU YUNG WONG 9

Practical use of low Rin

Many stand-alone high-frequency amplifiers are designed with

an input resistance of 50Ω to provide “impedance matching”
between modules in a cascade and the transmission lines.

SJSU, EE124‐01 SPRING 2020, HIU YUNG WONG 10

5
 2/29/2020

Output Impedance of CG Stage
Large signal circuit Convenient representation you need to get used to:

Small signal model:

SJSU, EE124‐01 SPRING 2020, HIU YUNG WONG 11

CG Stage with Finite Source Resistance

How it’s it compared to common source with degeneration?

SJSU, EE124‐01 SPRING 2020, HIU YUNG WONG 12

6
 2/29/2020

Output Resistance of CG Stage with Source Resistance

SJSU, EE124‐01 SPRING 2020, HIU YUNG WONG 13

Example
Ignore CLM, what is the gain?

SJSU, EE124‐01 SPRING 2020, HIU YUNG WONG 14

7
 2/29/2020

Example
Ignore CLM of M2 but still keep 
CLM for M1, what is Rout?

SJSU, EE124‐01 SPRING 2020, HIU YUNG WONG 15

CG Stage with Biasing
What is RIN? (assume no CLM and C1 is large, 
note Rs is the source resistance )

vout g m RD

vin 1  1  g R RS Try to derive yourself use the 
 m 1 voltage divider method .
R1

What is the effect of biasing resistor R1?

SJSU, EE124‐01 SPRING 2020, HIU YUNG WONG 16

8
 2/29/2020

Midterm Review

SJSU, EE124‐01 SPRING 2020, HIU YUNG WONG 17

Ideal Op Amp
Infinite gain (A0 = ∞)
Vout  A0 Vin1  Vin 2 
◦ Virtual Short (Vin1~Vin2) 
◦ under normal operating condition
◦ Usually achieved by feedback

Infinite input impedance (Zin = ∞)
Zero output impedance (Zout = 0)
Infinite respond speed
Infinite bandwidth
Vout has no Saturation 

SJSU, EE124‐01 SPRING 2020, HIU YUNG WONG 18

9
 2/29/2020

Noninverting Amplifier (Finite A0) –Gain Error

V out  R   R  1  V out R
  1  1  1   1  1    1 1
V in  R 2   R 2  A0 
V in R2

 R  1
gain _ error   1  1 
 R 2  A0

SJSU, EE124‐01 SPRING 2020, HIU YUNG WONG 19

Complex Impedances
What are the impedances for capacitor and inductor?

Vout Z
 1
Vin Z2
Same derivation as with pure resistive elements 

SJSU, EE124‐01 SPRING 2020, HIU YUNG WONG 20

10
 2/29/2020

Non‐Ideality of OpAmp
Input offset voltage
Input bias current
Finite BandWidth
Finite output resistance
Slew Rate

V out
s   A 0 s
V in 1  V in 2 1
1

SR
FP 
Vmax  Vmin
2 SJSU, EE124‐01 SPRING 2020, HIU YUNG WONG 21

Structure and Symbol of MOSFET

What is source? What is drain?

SJSU, EE124‐01 SPRING 2020, HIU YUNG WONG 22

11
 2/29/2020

PMOS Transistor

VTH is negative

Transistor turned on if VG<VS+VTH

23
SJSU, EE124‐01 SPRING 2020, HIU YUNG WONG

Transistor Equations
1 W
 p Cox VGS  VTH  1   VDS 
2
I D , sat 
2 L
Channel Length Modulation
I D ,tri
1
  p Cox
2
W
L

2VGS  VTH VDS  VDS
2


PMOS Equations

24
SJSU, EE124‐01 SPRING 2020, HIU YUNG WONG

12
 2/29/2020

DC and Small‐Signal Analysis

SJSU, EE124‐01 SPRING 2020, HIU YUNG WONG 25

Small Signal Model
W What are the definitions of 
gm  nCox VGS VTH  input and output 
L
impedance
W
gm  2nCox ID
L
Small signal models of 
2ID NMOS and PMOS
gm 
VGS VTH

1
ro 
I D Current Source

SJSU, EE124‐01 SPRING  2020, HIU YUNG WONG 26

13
 2/29/2020

DC and Small‐Signal Analysis

 For small-signal analysis, constant sources should be set to ZERO.

 DC voltage source should be shorted to ground.
 DC current source should be opened.

SJSU, EE124‐01 SPRING 2020, HIU YUNG WONG 27

Some Definitions (GM is new)

Rin = Vx/Ix Rout = Vx/Ix Gm = Iout/Vin

with Iout=0 with Vin=0 with Vout=0

Av = ‐ Gm Rout
SJSU, EE124‐01 SPRING 2020, HIU YUNG WONG 28

14
 2/29/2020

MOSFET as Current Source

SJSU, EE124‐01 SPRING 2020, HIU YUNG WONG 29

Common Source and Diode Connected Circuit

Gain?
Rin/OUT of 
diode 
Rin?
connected 
device ?
Rout?

Important, not just review: Can we try to understand the result by inspection? Imagine you are 
electrons on the wire, what do you see?

SJSU, EE124‐01 SPRING 2020, HIU YUNG WONG 30

15
 2/29/2020

Small‐signal model of CS Stage with Source 
Degeneration (Assume no CLM)

What happens if RSgm>>1? What happens if RS=0?

SJSU, EE124‐01 SPRING 2020, HIU YUNG WONG 31

Inclusion of Channel‐Length Modulation for 
CS w/deg Rout

Start building a table for yourself on RIN, ROUT, GM of different circuit topologies.

SJSU, EE124‐01 SPRING 2020, HIU YUNG WONG 32

16