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Tabla 1. Descripción de clavijas

Las siguientes descripciones de las funciones de los pines son para sistemas 8088 en modo mínimo o máximo. El "bus local" en estas descripciones es la
conexión de interfaz de bus multiplexada directa al 8088 (sin tener en cuenta los búferes de bus adicionales).

Símbolo Pin No. Tipo Nombre y función

AD7 – AD0 9-16 E/S BUS DE DATOS DE DIRECCIÓN: Estas líneas constituyen la memoria multiplexada en el tiempo / dirección de E
/ S (T1) y el bus de datos (T2, T3, Tw, T4). Estas líneas están activas ALTA y flotan a 3 estados OFF durante el
reconocimiento de interrupción y el reconocimiento de retención del bus local.

A15 – A8 2–8, 39 O AUTOBÚS DE DIRECCIÓN: Estas líneas proporcionan los bits de dirección 8 a 15 para todo el ciclo del bus (T1-T4).
Estas líneas no tienen que estar bloqueadas por ALE para seguir siendo válidas. A15 – A8 están activos en ALTO y
flotan a 3 estados APAGADO durante el reconocimiento de interrupción y el “reconocimiento de retención” del bus
local.

A19 / S6, A18 / S5, 35–38 O DIRECCIÓN / ESTADO: Durante T1, estas son las cuatro líneas de dirección más importantes para las
A17 / S4, A16 / S3 operaciones de memoria. Durante las operaciones de E / S, estas líneas son BAJAS. Durante las operaciones
de memoria y E / S, la información de estado está disponible en estas líneas durante T2, T3, Tw y T4. S6
siempre es bajo. El estado del bit de bandera de habilitación de interrupciones (S5) se actualiza al comienzo
de cada ciclo de reloj. S4 y S3 se codifican como se muestra.

Esta información indica qué registro de segmento se está utilizando actualmente para acceder a
datos.
Estas líneas flotan a 3 estados APAGADAS durante el '' reconocimiento de retención '' del bus local.

S4 S3 Caracteristicas

0 (BAJO) 0 Datos alternativos

0 1 Apilar
1 (ALTO) 0 Código o ninguno
1 1 Datos
S6 es 0 (BAJO)

RD 32 O LEER: La luz estroboscópica de lectura indica que el procesador está realizando un ciclo de lectura
de E / S o de memoria, según el estado del pin IO / M o S2. Esta señal se usa para leer dispositivos
que residen en el bus local 8088. RD está activo BAJO durante T2, T3 y Tw de cualquier ciclo de
lectura, y se garantiza que permanecerá ALTO en T2 hasta que el bus local 8088 haya flotado.

Esta señal flota a 3 estados APAGADO en "retención de reconocimiento".

LISTO 22 yo LISTO: es el reconocimiento de la memoria direccionada o del dispositivo de E / S de que completará

la transferencia de datos. La señal RDY de la memoria o E / S es sincronizada por el generador de
reloj 8284 para formar READY. Esta señal está activa ALTA. La entrada 8088 READY no está
sincronizada. No se garantiza el funcionamiento correcto si no se cumplen los tiempos de configuración
y espera.

INTR 18 yo SOLICITUD DE INTERRUPCIÓN: es una entrada activada por nivel que se muestrea durante el último ciclo de reloj
de cada instrucción para determinar si el procesador debe entrar en una operación de reconocimiento de
interrupciones. Una subrutina se vectorada a través de una tabla de búsqueda de vectores de interrupción ubicada en
la memoria del sistema. Se puede enmascarar internamente mediante el software que restablece el bit de habilitación
de interrupciones. INTR está sincronizado internamente. Esta señal está activa ALTA.

PRUEBA 23 yo PRUEBA: la entrada es examinada por la instrucción "esperar prueba". Si la entrada TEST es BAJA, la
ejecución continúa; de lo contrario, el procesador espera en un estado "inactivo". Esta entrada se
sincroniza internamente durante cada ciclo de reloj en el borde anterior de CLK.

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Tabla 1. Descripción de clavijas ( Continuado)

Símbolo Pin No. Tipo Nombre y función

NMI 17 yo INTERRUPCIÓN NO ENMASCARABLE: es una entrada activada por flanco que provoca una interrupción de tipo 2.
Una subrutina se vectorada a través de una tabla de búsqueda de vectores de interrupción ubicada en la memoria
del sistema. NMI no se puede enmascarar internamente mediante software. Una transición de LOW a HIGH inicia la
interrupción al final de la instrucción actual. Esta entrada está sincronizada internamente.

REINICIAR 21 yo REINICIAR: hace que el procesador finalice inmediatamente su actividad actual. La señal debe estar activa
ALTA durante al menos cuatro ciclos de reloj. Reinicia la ejecución, como se describe en la descripción del
conjunto de instrucciones, cuando RESET devuelve LOW. RESET está sincronizado internamente.

CLK 19 yo RELOJ: proporciona la sincronización básica para el procesador y el controlador de bus. Es asimétrico con un ciclo de
trabajo del 33% para proporcionar una sincronización interna optimizada.

VCC 40 VCC: es el una 5V gramo Pin de alimentación del 10%.

GND 1, 20 GND: son los pines de tierra.

MN / MX 33 yo MÍNIMO MÁXIMO: indica en qué modo debe operar el procesador. Los dos modos se describen en las
siguientes secciones.

Las siguientes descripciones de las funciones de los pines corresponden al modo mínimo del 8088 (es decir, MN / MX mi VCC). Sólo se describen las funciones de los pines que
son exclusivas del modo mínimo; todas las demás funciones de los pines son las descritas anteriormente.

Símbolo Pin No. Tipo Nombre y función

IO / M 28 O LÍNEA DE ESTADO: es un modo máximo invertido S2. Se utiliza para distinguir un acceso a la memoria de un
acceso de E / S. IO / M se vuelve válido en el T4 que precede a un ciclo de bus y permanece válido hasta el T4
final del ciclo (I / O mi ALTO, M mi
BAJO). IO / M flota a 3 estados APAGADO en el bus local '' confirmación de retención ''.

WR 29 O ESCRIBIR: la luz estroboscópica indica que el procesador está realizando una escritura en la memoria o un ciclo de escritura de
E / S, según el estado de la señal de E / S. WR está activo para T2, T3 y Tw de cualquier ciclo de escritura. Está activo BAJO y
flota a 3 estados APAGADO en el bus local '' confirmación de retención ''.

INTA 24 O INTA: se utiliza como luz estroboscópica de lectura para los ciclos de confirmación de interrupciones. Está activo BAJO durante T2, T3 y
Tw de cada ciclo de reconocimiento de interrupciones.

CERVEZA INGLESA 25 O HABILITACIÓN DE LATCH DE DIRECCIÓN: es proporcionado por el procesador para enganchar la dirección en un pestillo de
dirección. Es un pulso ALTO activo durante el reloj bajo de T1 de cualquier ciclo de bus. Tenga en cuenta que ALE nunca se flota.

DT / R 27 O TRANSMISIÓN / RECEPCIÓN DE DATOS: es necesario en un sistema mínimo que desee utilizar un transceptor de bus
de datos. Se utiliza para controlar la dirección del flujo de datos a través del transceptor. Lógicamente, DT / R es
equivalente a S1 en el modo máximo, y su tiempo es el mismo que para IO / M (T mi ALTA, R mi BAJO). Esta señal flota
a 3 estados APAGADO en el "reconocimiento de retención" local.

GUARIDA 26 O HABILITAR DATOS: se proporciona como una habilitación de salida para el transceptor de bus de datos en un sistema
mínimo que utiliza el transceptor. DEN está activo BAJO durante cada acceso a memoria y E / S, y para ciclos INTA.
Para un ciclo de lectura o INTA, está activo desde la mitad de T2 hasta la mitad de T4, mientras que para un ciclo de
escritura, está activo desde el comienzo de T2 hasta la mitad de T4. DEN flota a 3 estados APAGADO durante el ''
reconocimiento de retención '' del bus local.

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Tabla 1. Descripción de clavijas ( Continuado)

Símbolo Pin No. Tipo Nombre y función

SOSTENER, 31, 30 Yo, oh SOSTENER: indica que otro maestro está solicitando una "retención" de bus local. Para ser reconocido, HOLD
HLDA debe estar activo ALTO. El procesador que recibe la solicitud de "retención" emitirá HLDA (HIGH) como
reconocimiento, en medio de un ciclo de reloj T4 o Ti. Simultáneamente con la emisión de HLDA, el procesador
hará flotar el bus local y las líneas de control. Después de que se detecta que HOLD es BAJO, el procesador
reduce HLDA, y cuando el procesador necesita ejecutar otro ciclo, volverá a controlar el bus local y las líneas de
control. HOLD y HLDA tienen resistencias pull-up internas.

Hold no es una entrada asincrónica. Debe proporcionarse sincronización externa si el sistema no puede garantizar
de otro modo el tiempo de configuración.

SSO 34 O LÍNEA DE ESTADO: es lógicamente equivalente a SO en el modo máximo. La combinación de SSO, IO / M y DT / R

permite que el sistema decodifique completamente el estado actual del ciclo del bus.

IO / M DT / R SSO Caracteristicas

1 (ALTO) 0 0 Interrupción Reconocimiento

1 0 1 Leer puerto de E / S

1 1 0 Escribir puerto de E / S

1 1 1 Detener

0 (BAJO) 0 0 Acceso al código

0 0 1 Leer memoria
0 1 0 Escribir memoria
0 1 1 Pasivo

Las siguientes descripciones de las funciones de los pines son para el sistema 8088/8288 en modo máximo (es decir, MN / MX mi
GND). Sólo se describen las funciones de los pines que son exclusivas del modo máximo; todas las demás funciones de los pines son las descritas anteriormente.

Símbolo Pin No. Tipo Nombre y función

S2, S1, S0 26-28 O ESTADO: está activo durante el reloj alto de T4, T1 y T2, y vuelve al estado pasivo (1,1,1) durante T3 o durante
Tw cuando READY es HIGH. El controlador de bus 8288 utiliza este estado para generar todas las señales de
control de acceso a la memoria y E / S. Cualquier cambio de S2, S1 o S0 durante T4 se usa para indicar el
comienzo de un ciclo de bus, y el regreso al estado pasivo en T3 y Tw se usa para indicar el final de un ciclo de
bus.

Estas señales flotan a 3 estados APAGADO durante el "reconocimiento de retención". Durante el primer ciclo de reloj
después de que RESET se activa, estas señales están activas en ALTO. Después de este primer reloj, flotan a 3 estados
OFF.

S2 S1 S0 Caracteristicas

0 (BAJO) 0 0 Interrupción Reconocimiento

0 0 1 Leer puerto de E / S

0 1 0 Escribir puerto de E / S

0 1 1 Detener

1 (ALTO) 0 0 Acceso al código

1 0 1 Leer memoria
1 1 0 Escribir memoria
1 1 1 Pasivo

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Tabla 1. Descripción de clavijas ( Continuado)

Símbolo Pin No. Tipo Nombre y función

RQ / GT0, 30, 31 E/S SOLICITUD / SUBVENCIÓN: Los pines son utilizados por otros maestros de bus local para forzar al
RQ / GT1 procesador a liberar el bus local al final del ciclo de bus actual del procesador. Cada pin es bidireccional y RQ /
GT0 tiene mayor prioridad que RQ / GT1. RQ / GT tiene una resistencia pull-up interna, por lo que puede
dejarse sin conectar. La secuencia de solicitud / concesión es la siguiente (consulte la Figura 8):

1. Un pulso de un CLK de ancho de otro maestro de bus local indica una solicitud de bus local
("retención") al 8088 (pulso 1).
2. Durante un ciclo de reloj T4 o TI, un pulso de un reloj de ancho desde el 8088 al maestro solicitante (pulso
2), indica que el 8088 ha permitido que el bus local flote y que ingresará en el '' reconocimiento de retención ''
estado en el siguiente CLK. La unidad de interfaz de bus de la CPU se desconecta lógicamente del bus local
durante el "reconocimiento de retención". Se aplican las mismas reglas que para HOLD / HOLDA que para
cuando se suelta el autobús.

3. Un pulso de un CLK de ancho del maestro solicitante indica al 8088 (pulso 3) que la solicitud de
"retención" está a punto de finalizar y que el 8088 puede recuperar el bus local en el siguiente CLK.
Luego, la CPU ingresa a T4.
Cada intercambio maestro-maestro del bus local es una secuencia de tres pulsos. Debe haber un ciclo
CLK inactivo después de cada cambio de bus. Los pulsos están activos BAJO.

Si la solicitud se realiza mientras la CPU está realizando un ciclo de memoria, liberará el bus local durante
T4 del ciclo cuando se cumplan todas las siguientes condiciones:

1. La solicitud se produce en T2 o antes.

2. El ciclo actual no es una palabra simple.
3. El ciclo actual no es el primer reconocimiento de una secuencia de reconocimiento de interrupción.

4. Una instrucción bloqueada no se está ejecutando actualmente.

Si el bus local está inactivo cuando se realiza la solicitud, seguirán los dos posibles eventos:

1. El autobús local se liberará durante el próximo reloj.

2. Un ciclo de memoria comenzará dentro de los 3 relojes. Ahora se aplican las cuatro reglas para un ciclo de memoria
actualmente activo con la condición número 1 ya satisfecha.

BLOQUEAR 29 O BLOQUEAR: indica que otros maestros de bus del sistema no deben obtener el control del bus del sistema
mientras LOCK esté activo (LOW). La señal LOCK es activada por la instrucción del prefijo "LOCK" y permanece
activa hasta que se completa la siguiente instrucción. Esta señal está activa BAJA y flota a 3 estados
desactivados en "retención de reconocimiento".

QS1, QS0 24, 25 O ESTADO DE LA COLA: proporcionar estado para permitir el seguimiento externo de la cola de instrucciones interna
8088.
El estado de la cola es válido durante el ciclo CLK después del cual se realiza la operación de la
cola.

QS1 QS0 Caracteristicas

0 (BAJO) 0 No operacion
0 1 Primer byte del código de operación de la cola
1 (ALTO) 0 Vaciar la cola
1 1 Byte posterior de la cola

RE 34 O El pin 34 siempre está alto en el modo máximo.