CASO 1:

En el caso 1, se asignó A=”00000” y, por lo cual se obtuvo que todos los datos de salida son 1 exceptuando
O(0)=0
CASO 2:

En el caso 2, se asignó A=”00001” y, por lo cual se obtuvo que todos los datos de salida son 1 exceptuando
O(1)=0
CASO 3:

En el caso 3, se asignó A=”00010” y, por lo cual se obtuvo que todos los datos de salida son 1 exceptuando
O(2)=0
CASO 4:

En el caso 4, se asignó A=”00011” y, por lo cual se obtuvo que todos los datos de salida son 1 exceptuando
O(3)=0
CASO 5:

En el caso 5, se asignó A=”00100” y, por lo cual se obtuvo que todos los datos de salida son 1 exceptuando
O(4)=0

CASO 6:

En el caso 6, se asignó A=”00101” y, por lo cual se obtuvo que todos los datos de salida son 1 exceptuando
O(5)=0
CASO 7:

En el caso 7, se asignó A=”00110” y, por lo cual se obtuvo que todos los datos de salida son 1 exceptuando
O(6)=0

CASO 8:

En el caso 8, se asignó A=”00111” y, por lo cual se obtuvo que todos los datos de salida son 1 exceptuando
O(7)=0
CASO 9:

En el caso 9, se asignó A=”01000” y, por lo cual se obtuvo que todos los datos de salida son 1 exceptuando
O(8)=0

CASO 10:

En el caso 10, se asignó A=”01001” y, por lo cual se obtuvo que todos los datos de salida son 1 exceptuando
O(9)=0
Figura 9: SCHEMATIC

En la figura 9 Se observa el circuito diseñado en VIVADO VHL, donde se puede apreciar que es idéntico al
circuito diseñado en LOGISIM (figura 3)

Figura 8: TB_TOP_MODULE

En la figura 8. Se observa el archivo de la simulación de la segunda figura del laboratorio, donde se asigna las
señales y los posibles valores que podría tener cada entrada y el respectivo tiempo entre una prueba y otra.
Figura 7: TOP_MODULE

En la figura 7. Se observa el programa principal de la segunda figura del laboratorio, donde tiene una entrada
(A ) y una salida (O) y como el programa de la figura 1 (DEC3to8)y la compuerta NOT se unen, además de su
respectivo cableado.