APLICACIONES DE CIRCUITOS COMBINACIONALES MSI USANDO

VHDL
Xavier Ramos
Laboratorio de sistemas digitales; Departamento de electrónica, telecomunicaciones y Redes de información; Escuela
Politécnica Nacional
Quito, Ecuador
ricardo.ramos@epn.edu.ec

I. OBJETIVOS.

• Familiarizar al estudiante en la
implementación de aplicaciones de
complejidad media usando circuitos
combinacionales MSI modelados mediante
VHDL.

II. TRABAJO PREPARATORIO

A.- Diseñe un circuito lógico combinacional

usando las arquitecturas flujo de datos y
estructural que tenga como entrada tres
números binarios de 4 bits (A, B y C) que
se comporte de la siguiente manera:
Se tiene 2 displays (D1 y D2) de 7 segmentos
conectados a su respectivo
conversor de BCD a 7 segmentos, y estos a
su vez a conversores de binario a
BCD. Se compara A y B, y dependiendo del
resultado se ejecutan las siguientes
opciones:
Cuando A>B, se deberá mostrar en los
displays el resultado de: (A + B).
Cuando A<B, se deberá mostrar en los
displays el resultado de: C - (B -A). Cuando
el resultado sea negativo se deberá prender
un led color amarillo. Cuando A=B, se
debería prender un led de color verde y
mostrar en los displays las iniciales del
primer nombre y primer apellido del
estudiante. Presentar el diagrama de
bloques del circuito completo y su
simulación en el software Quartus.
 A B C

COMPARADOR ENTRADAS A<B

A>B A=B SALIDAS

LED VERDE LED AMARILLO NOMBRES

B.- Diseñe un circuito lógico combinacional usando las

arquitecturas flujo de datos y estructural que permita la
multiplicación de 2 números binarios de 4 bits utilizando
operaciones lógicas y varias instancias de la entidad del
sumador completo. Presentar el diagrama de bloques del
circuito completo y su simulación en el software Quartus;
además, traer en una memoria USB el proyeto de Quartus
correspondiente.

Se puede construir un multiplicador de 4 bits utilizando

circuitos combinacionales, en este caso sumadores
completos, según el análisis de la siguiente figura.

Si A>B

Diagrama de bloques
Como se puede observar el primer nivel esta definido por las
compuertas que realizan las operaciones 𝐴0 𝐵0 , 𝐴1 𝐵0 , 𝐴2 𝐵0 y
𝐴3 𝐵0 . En el siguiente nivel 𝐴0 𝐵1 , 𝐴1 𝐵1 , 𝐴2 𝐵1 y 𝐴3 𝐵1 y asi
sucesivamente para el nivel tercero y cuarto. En base a lo
anterior obtenemos el siguiente diagrama:
Con base al diagrama anterior, el código
implementado para el diseño del multiplicador de 4
bits quedaría de la siguiente manera.

ANEXO 1

Además, se implementó un sumador el cual lo

llamamos con la ayuda de Por Map.

ANEXO 2

ANEXO 3

ANEXO 4

III. REFERENCIAS

[1] P. Chico (2011) Dispositivos lógicos

programables, Lenguaje VHDL [En línea].
disponible en:
http://ciecfie.epn.edu.ec/wss/VirtualDirectories/80/p
ag_personales/PChico/Materiales_DLP/seminario_f
olleto.pdf
[2] Tipos de Arquitecturas en VHDL [En línea].
disponible en:
http://tutosrafaz.blogspot.com/2015/07/tipos-de-
arquitecturas-en-vhdl.html
[3] Diseño avanzado de sistemas digitales avanzados
con VHDL- FPGA [En línea]. disponible en:
http://www2.elo.utfsm.cl/~lsb/elo211/clases/intro.pd
f
[4] Programación en VHDL [En línea]. disponible
en:
https://es.wikibooks.org/wiki/Programaci%C3%B3n
_en_VHDL/Entidad
 ANEXOS
-Anexo 1
Anexo 2

Anexo 3
Anexo 4