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Las diversas variaciones de este esquema de conversión A-D difieren principalmente en la forma en que
la sección de control modifica continuamente los números en el registro.
Ej: Suponga los siguientes valores para el DAC; frecuencia de reloj CLK = 1 MHz Vt = 0.1mV DAC
tiene salida a plena escala = 10.23 V y una entrada de 10 bits. Determine los siguientes valores:
a) El equivalente digital obtenido por Va = 3.728 V Sol = 373
b) El tiempo de conversión Sol = 373 uSeg
c) La resolución del convertidor sol = 1/1023 x 100% = 0.1%
Tiempo de conversión, tc
El tiempo de conversión se muestra en la figura anterior como el intervalo entre el fin de pulso de INICIO
y la activación de la salida /FDC. El contador empieza el conteo desde 0 hasta que Vax excede Va, punto
en el cual /FDC pasa a BAJO para terminar el proceso de conversión.
Debe estar claro que el valor del tiempo de conversión, tc, depende de Va. Un valor mayor requerirá más
escalones antes que el voltaje de rampa exceda Va.
La desventaja principal del método de rampa digital es ________________________________________
___________________________________________________________, de modo que la resolución se
puede mejorar sólo a costa de un tc mayor. Lo anterior hace que este tipo de ADC se inadecuado para
aplicaciones en las que se deben realizar conversiones repetitivas de A/D de una señal analógica que
cambia rápidamente.
que los datos del registro son el equivalente digital de la entrada analógica Va dentro de la resolución del
convertidor.
Tiempo de conversión
En la operación antes descrita, la lógica de
control pasa a cada bit del registro, lo fija a
1, decide si debe mantenerlo o no en 1 y pasa
al siguiente bit. El procesamiento de cada bit
toma un ciclo de reloj, de modo que el
tiempo de conversión total para un CAS de N
bits sera N ciclos de reloj.
Un CI real : el ADC0808
Los ADC´s los comercializan varios
fabricantes de CI y cuentan con un amplio
rango de características y rangos de
operación.
1. ARQUITECTURA FLASH
Es muy sencilla, un conjunto de 2N – 1 comparadores es utilizado para medir la señal análoga con una
resolución de n bits. Para un convertidor FLASH de 4 _______________________________________
___________________________________________________________________________________
_______________________, dichos valores están separados por el valor del bit menos significativo, la
salida presenta 2n -1 valores digitales discretos.
FLASH tiene la ventaja de _______________________________________________________, la
desventaja es que se requiere de un gran número de comparadores, que deben ser construidos y
polarizados de forma precisa para asegurarse que el resultado sea lineal, el efecto de carga sobre la
entrada hace que la resolución de éstos dispositivos se mantenga en valores bajos.
2. ARQUITECTURA PIPELINE
Son los más populares para aplicaciones que requieren más de 5 millones de muestras por segundo con
buena resolución.
Supera de forma ______________________________________, con Pipeline se __________________
_________________________________________, cada etapa consiste en :
Este proceso se repite a través de tantas etapas como son necesarias para conseguir la resolución deseada.
Los Convertidores Pipe Line ___________________________________________________________
_____________________________________________; el tiempo de conversión aumenta por el número
de etapas de conversión; el proceso de conversión requiere de un reloj con un período fijo; convertir
rápidamente señales variantes NO periódicas en un convertidor Pipe Line tradicional puede ser
dificultoso.
Se considera el uso de filtros pasa bajos delante del convertidor Pipe Line para contrarestar los problemas
de aliansing.
Un SAR puede usar un solo comparador para obtener una conversión de alta resolución para ello
________________________________. Son más utilizados en aplicaciones de baja velocidad y alta
resolución. Trabaja bien con señales no periódicas.
4. ARQUITECTURA SIGMA-DELTA
TABLA DE COMPARACIÓN