Tema 2: Circuitos Secuenciales

Contenidos

2.1 Introducción
2.2 Descripción de un Sistema Secuencial
2.3 Elementos con Memoria
2.4 Análisis y Síntesis de Circuitos
Secuenciales

1
 2.1 Introducción
Diagrama de un Sistema Secuencial
Entradas z1 Salidas
x1
x2 z2

xn
Circuito
zp
Combinacional
Estado
Estado
Presente Próximo
qi y1 Y1
Y2
Qi
Variables de y2
Estado
Elementos con
yi (t  1)  Yi (t )
ym Memoria
2
Ym
 2.1 Introducción
Clasificación de los Sistemas Secuenciales

•Asíncronos: Para una combinación de señales de

entrada el sistema evoluciona sin control externo, hasta
que llega a un estado interno estable

•Síncronos: La evolución del sistema es controlada por

una señal de impulsos externos, que se denomina reloj del
sistema

3
 2.1 Introducción
•alto
•bajo
•Disparado por nivel
Sistemas Síncronos •Disparado por flanco
•de subida
•de bajada

Disparado por nivel alto

Disparado por flanco (de subida)

4
 2.2 Descripción de un Sistema
Secuencial
Diagramas de estado

X /f(X,qi)
qi qj Mealy
X /f(X,qi) X /f(X,qj) Salidas=f(entradas, estado actual)

qi /f(X,qj)
qj /f(X,qj) Moore

X X
Salidas=f(estado actual)
5
 2.2 Descripción de un Sistema
Secuencial
Ejemplo de un diagrama de estado (Contador 0-3)
0/1 1 0
1/1 0/0
0 1 /1
1
0 1
0/0 1/0 1
0
1/2 0/2
3/3 2/2
3 2
1
0/3 0
1/3

Mealy Moore
6
 2.2 Descripción de un Sistema
Secuencial
Tabla de estado/salida
x0 x1  xn 1
q0 Qi, f ( x0 , q0 )Ql , f ( x1 , q1 )  Qs , f ( xn1 , qn1 )

q1 Qj, f ( x0 , q0 )
  
x0 x1  xn 1 S
    
q0 Qi Ql  Qs f (q0 )

qm1 Qs , f ( x0 , q0 )   
q1 Qj    f (q1 )

     
Qs   
qm1 f (qn1 )

Mealy Moore 7
 2.2 Descripción de un Sistema
Secuencial
Tabla de estado/salida

0 1 0 1 S
0 0,0 1,1 0 0 1 0
1 1,1 2,2 1 1 2 1
2 2,2 3,3 2 2 3 2
3 3,3 0,0 3 3 0 3

Mealy Moore

8
 2.3 Elementos con Memoria
Biestable R-S Tabla de Verdad
R Q
R S Qt+1 Qt+1
disparado
S por flanco 0 0 Qt Qt
Ck Q de subida 0 1 1 0
R Q 1 0 0 1
(Reset) 1 1 ? ?
Q
S
(Set) Tabla de Excitación
CK Qt Qt+1 R S
R
0 0 X 0
S
0 1 0 1
Q 1 0 1 0
Q 1 1 0 X
t 9
 2.3 Elementos con Memoria
Biestable J-K Tabla de Verdad
J K Qt+1 Qt+1
0 0 Qt Qt
J Q
0 1 0 1
K 1 0 1 0
Ck Q 1 1 Qt Qt

Tabla de Excitación
ClK
Qt Qt+1 J K
J

K 0 0 0 X
0 1 1 X
Q
1 0 X 1
Q t
1 1 X 0 10
 2.3 Elementos con Memoria
Biestable D Tabla de Verdad
D Qt+1 Qt+1
D Q 0 0 1
1 1 0
Ck Q
Tabla de Excitación
Qt Qt+1 D
ClK

D
0 0 0
Q
0 1 1
Q 1 0 0
t
1 1 1 11
 2.3 Elementos con Memoria
Tabla de Verdad
Biestable T
T Qt+1 Qt+1
T Q 0 Qt Qt
1 Qt Qt
Ck Q
Tabla de Excitación
Qt Qt+1 T
ClK

T
0 0 0
0 1 1
Q

Q
1 0 1
t
1 1 0 12
2.4 Análisis y Síntesis de Circuitos Secuenciales
Síntesis de un circuito secuencial

• Especificaciones
• Diagrama de estados
• Tabla de estado/salida
• Codificación de estados
•Tabla de Transición
•Tabla de Excitación de los biestables
• Obtención de las expresiones mínimas
• Implementación
• Análisis y verificación del circuito

13
2.4 Análisis y Síntesis de Circuitos Secuenciales
Especificaciones
•Diseñar un contador módulo 4 (cuenta de 0 a 3 y repite) con una señal de
avance/parada. Avanza cuando vale 1 y detiene la cuenta cuando vale 0.

Diagrama de estado del contador

1 0
0/1
1/1 0/0
0 1 1 /1

0/0 1/0 0 1 1
0
1/2 0/2
3/3 2/2
3 2
1/3 1
0/3 0

Mealy Moore 14
 2.4 Análisis y Síntesis de Circuitos
Secuenciales
Tabla de estado/salida

Entrada,E Entrada,E
0 1 0 1 S
0 0,0 1,1
Estado actual

0 0 1 0

Estado actual
1 1,1 2,2 1 1 2 1
2 2,2 3,3 2 2 3 2
3 3,3 0,0 3 3 0 3
Estado Estado
Siguiente Siguiente
Mealy Moore 15
 2.4 Análisis y Síntesis de Circuitos
Secuenciales
Codificación de estados
Nombre de Código
Estado Binario
0 00
1 01 Número Menor entero
2 10 de Bits >=
3 11 log2(Nº de estados)

Número biestables = Número de Bits

Cada bit será nominado mediante una

variable de estado qi 16
 2.4 Análisis y Síntesis de Circuitos
Secuenciales
Tabla de estado/salida
Q1Q0 , S1S0 Q1Q0 , S1S0 Q1Q0 Q1Q0 S1S0

q1q0 0 1 q1q0 0 1 S
00 00,00 01,01 00 00 01 00
01 01,01 10,10 01 01 10 01
10 10,10 11,11 10 10 11 10
11 11,11 00,00 11 11 00 11

Mealy Moore
17
2.4 Análisis y Síntesis de Circuitos Secuenciales
Tabla de transición de estados(Mealy)

Tabla de Estado/Salida Tabla de transición

q1 q0 E Q1 Q0 S1 S0
0 1
0 0 0 0 0 0 0
00 00,00 01,01 0 0 1 0 1 0 1
0 1 0 0 1 0 1
01 01,01 10,10 0 1 1 1 0 1 0
1 0 0 1 0 1 0
10 10,10 11,11 1 0 1 1 1 1 1
1 1 0 1 1 1 1
11 11,11 00,00 1 1 1 0 0 0 0

18
2.4 Análisis y Síntesis de Circuitos Secuenciales
Tabla de transición de estados(Moore)
Tablas de transición
Tabla de Estado/Salida q1 q0 E Q1 Q0

0 0
0 1 S 0
0
0
0
0
1 0 1
0 1
00 00 01 00 0
0
1
1
0
1 1 0
1 0
01 01 10 01 1
1
0
0
0
1 1 1
1 1 0 1 1
10 10 11 10 1 1 1 0 0

11 11 00 11 q1 q0 S1 S0

0 0 0 0
0 1 0 1
1 0 1 0
1 1 1 1 19
2.4 Análisis y Síntesis de Circuitos Secuenciales
Tabla de excitación Tabla de Excitación, D

Qt Qt+1 D
¡¡ Dependerá del biestable usado !!
0 0 0
0 1 1
1 0 0
q1 q0 E Q1 Q0 D1 D0 1 1 1

0 0 0 0 0 0 0
0 0 1 0 1 0 1
0 1 0 0 1 0 1
0 1 1 1 0 1 0 Entradas a cada
1 0 0 1 0 1 0
1 0 1 1 1 1 1
biestable
1 1 0 1 1 1 1
1 1 1 0 0 0 0

Tabla de transición
20
2.4 Análisis y Síntesis de Circuitos Secuenciales

Obtención de las expresiones mínimas

D1 D0
q1q0 q1q0
00 01 11 10 00 01 11 10
E E

0 0 0 1 1 0 0 1 1 0

1 0 1 0 1 1 1 0 0 1

 
D1  E  q1  q0  E  q1  q1  q0 D0  E  q0  E  q0

21
2.4 Análisis y Síntesis de Circuitos Secuenciales
Obtención de las expresiones mínimas
Salidas(Moore)

S1 S0

q1 q1
0 1 0 1
q0 q0

0 0 1 0 0 0

1 0 1 1 1 1

S1  q1 S 0  q0

22
2.4 Análisis y Síntesis de Circuitos Secuenciales
Obtención de las expresiones mínimas
Salidas (Mealy)

S1 S0
q1q0 q1q0
00 01 11 10 00 01 11 10
E E
0 0 0 1 1 0 0 1 1 0

1 0 1 0 1 1 1 0 0 1

 
S1  E  q1  q0  E  q1  q1  q0 S 0  E  q0  E  q0

23
2.4 Análisis y Síntesis de Circuitos Secuenciales
Implementación
U1 U2A
D0 4 2 Q0 X 1 2 NX
1D 1Q 3 NQ0
D1 5 1Q 7 Q1 7404
2D 2Q 6 NQ1
12 2Q 10
3D 3Q 11
13 3Q 15
4D 4Q 14 U3A
RELOJ9 4Q NX 1
CLK CLR 3
Q0 2
74LS175
RESET1

7408 U5A
1
3 D0
2
U3C
X 9 7432
8
NQ0 10
U4A
X 1 7408
NQ1 2 12
Q0 13 U5C
9
7411 8
10
U3B 7432 U5B
NX 4 4
6 6 D1
Q1 5 5

7408 7432

U3D
Q1 12
11
NQ0 13

7408

24
2.4 Análisis y Síntesis de Circuitos Secuenciales
Verificación y Pruebas

RELOJ
E
CLR
Q1 Q0 00 01 10 11 00 01 10 11 00 01

0s 10 20 30 40 50 60 70 80 90 100 110 120 130 140 150

Tiempo(ms)

25
2.4 Análisis y Síntesis de Circuitos Secuenciales

Especificaciones

• Diseñar un circuito verificador de paridad para caracteres

de 4 bits. El circuito recibirá por una línea serie los 4 bits.
Coincidiendo con el 4º bit sacará como salida un 1 si y solo
si se han recibido un número par de unos. Una vez recibido
los cuatro bits se volverá a esperar un nuevo carácter de 4
bits. Durante la recepción de los 3 primeros bits la salida
será 0.

26
2.4 Análisis y Síntesis de Circuitos Secuenciales
Diagrama de estados

1 0

0 0 0
I1 / 0 I2/0 1 I3/ 0 1 I0/ 0
1
Moore
1 1 1
P1 / 0 P2 / 0 P3 / 0 P0 / 1
0 0 0

0
1 27
2.4 Análisis y Síntesis de Circuitos Secuenciales
Tabla de estado-salida
0 1 S
I0 P1 I1 0
I1 I2 P2 0
I2 I3 P3 0
I3 I0 P0 0
P0 P1 I1 1
P1 P2 I2 0
P2 P3 I3 0
P3 P0 I0 0
28
2.4 Análisis y Síntesis de Circuitos Secuenciales
Tabla de estado-salida
0 1 S 0 1 S
I0 P1 I1 0 000 101 001 0
I1 I2 P2 0 001 010 110 0
I2 I3 P3 0 010 011 111 0
I3 I0 P0 0 011 000 100 0
P0 P1 I1 1 100 101 001 1
P1 P2 I2 0 101 110 010 0
P2 P3 I3 0 110 111 011 0
P3 P0 I0 0 111 100 000 0
29
2.4 Análisis y Síntesis de Circuitos Secuenciales
Tabla de transición de estados
q2 q1 q0 E Q2 Q1 Q0 S

0 0 0 0 1 0 1 0
0 0 0 1 0 0 1 0
0 0 1 0 0 1 0 0
0 0 1 1 1 1 0 0
0 1 0 0 0 1 1 0
0 1 0 1 1 1 1 0
0 1 1 0 0 0 0 0
0 1 1 1 1 0 0 0
1 0 0 0 1 0 1 1
1 0 0 1 0 0 1 1
1 0 1 0 1 1 0 0
1 0 1 1 0 1 0 0
1 1 0 0 1 1 1 0
1 1 0 1 0 1 1 0
1 1 1 0 1 0 0 0
1 1 1 1 0 0 0 0
30
2.4 Análisis y Síntesis de Circuitos Secuenciales
Tabla de excitación (J-K)
q2 q1 q0 E Q2 Q1 Q0 J2 K2 J1 K1 J0 K0

0 0 0 0 1 0 1 1 X 0 X 1 X
0 0 0 1 0 0 1 0 X 0 X 1 X
0 0 1 0 0 1 0 0 X 1 X X 1
0 0 1 1 1 1 0 1 X 1 X X 1
0 1 0 0 0 1 1 0 X X 0 1 X
0 1 0 1 1 1 1 1 X X 0 1 X
0 1 1 0 0 0 0 0 X X 1 X 1
0 1 1 1 1 0 0 1 X X 1 X 1
1 0 0 0 1 0 1 X 0 0 X 1 X
1 0 0 1 0 0 1 X 1 0 X 1 X
1 0 1 0 1 1 0 X 0 1 X X 1
1 0 1 1 0 1 0 X 1 1 X X 1
1 1 0 0 1 1 1 X 0 X 0 1 X
1 1 0 1 0 1 1 X 1 X 0 1 X
1 1 1 0 1 0 0 X 0 X 1 X 1
1 1 1 1 0 0 0 X 1 X 1 X 1
31
2.4 Análisis y Síntesis de Circuitos Secuenciales
Obtención de las expresiones mínimas

J2 K2
q2 q1 q2 q1
q0 E 00 01 11 10 q0 E 00 01 11 10

00 1 0 X X 00 X X 0 0

01 0 1 X X 01 X X 1 1

11 1 1 X X 11 X X 1 1

10 0 0 X X 10 X X 0 0

J 2  E  q1  E  q0  E  q0  q1 K2  E

32
2.4 Análisis y Síntesis de Circuitos Secuenciales
Obtención de las expresiones mínimas

J1 K1
q2 q1 q2 q1
q0 E 00 01 11 10 q0 E 00 01 11 10

00 0 X X 0 00 X 0 0 X

01 0 X X 0 01 X 0 0 X

11 1 X X 1 11 X 1 1 X

10 1 X X 1 10 X 1 1 X

J1  q0 K1  q0

33
2.4 Análisis y Síntesis de Circuitos Secuenciales
Obtención de las expresiones mínimas

J0 K0
q2 q1 q2 q1
q0 E 00 01 11 10 00 01 11 10
q0 E

00 1 1 X X 00 X X 1 1

01 1 1 X X 01 X X 1 1

11 X X 1 1 11 1 1 X X

10 X X 1 1 10 1 1 X X

J0 1 K0 1

34
2.4 Análisis y Síntesis de Circuitos Secuenciales
Obtención de las expresiones mínimas
S
q2 q1
00 01 11 10
q0 E
00 0 0 0 1

01 0 0 0 1

11 0 0 0 0

10 0 0 0 0

S  q2  q1  q0

35
2.4 Análisis y Síntesis de Circuitos Secuenciales
Implementación

36
2.4 Análisis y Síntesis de Circuitos Secuenciales
Verificación y Pruebas

Clk

Clear
1 0 0 0 1 1 0 1 1 1 1 1 0 1 1 0 1 1 1 1
X

Salida

0s 2ms 4ms 6ms 8ms 10ms 12ms 14ms 16ms 18ms 20ms

Tiempo

Hidalgo López, José A.; Fernández Ramos Raquel; Romero Sánchez,

Jorge (2014). Electrónica. OCW-Universidad de Málaga.
http://ocw.uma.es. Bajo licencia Creative Commons Attribution-
NonCommercial-Share-Alike 3.0 Spain
37