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Fernando Remiro I)ominguez

Antonio J. Gil Padilla
Luis M. Cuesta García

Revisión técnica
ncusríN H,raRrÍN cRncÍR

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MADRID . BUENOS AIRES . CARACAS. GUATEMALA O LISBOA. MÉXICO
NUEVA yORK. pnrunnnÁ . SAN JUAN . SANTAFÉ Oe eOCOfÁ . SANTIAGO . SÁO PAULO
AUCKLAND . HAMBURGO . LONDRES . MILÁN . MONTREAL . NUEVA DELHI ' PARíS
SAN FRANCISCO . SIDNEY . SINGAPUR . ST. LOUIS . TOKIO . TORONTO
LÓGICA DIGITAL Y MICROPROGRAMABLE
No está permitida la reproducción total o parcial de este libro, ni su tratamiento
informático, ni la transmisión de ninguna forma o por cualquier medio, ya sea
electrónico, mecánico, por fotocopia, por registro u otros métodos, sin el permiso
previo y por escrito de los titulares del Copyright.

DERECHOS RESERVADOS O 1999, respecto a la primera edición en español, por

McGRAW.HILL/INTERAMERICANA DE ESPANA, S. A. U.
Edificio Valrealty, 1." planta
Basauri, 17
28023 Aravaca (Madrid)

ISBN: 84-481-241l-l
Depósito legal: M. 35.918-1999

Editora: Esmeralda Mora

Ilustraciones: EDYGE, S. L.
Cubierta y diseño interior: EDYGE, S. L.
Compuesto en MonoComp, S.A.
Impreso en Fernández Ciudad, S. L.

IMPRESO EN ESPANA - PRINTED IN SPAIN

-

flffiffiYffiruss)ü

Prólogo 1l Primer c¿rso de diseño y resolución JJ

2.1 .1 . Proceso de diseño 33
Capítulo I 2.1 .2. Forma canónica de una función lósica . 35
ANÁLISIS DE PUERTAS LÓGICAS 13
2.2. Segundo caso de diseño y resolución 35
Introducción: la Electrónica Digital y sus aplicaciones IJ 2.2.1. Postulados, propiedac'les y teoremas qrre
pertniten simplificar lunciones lógicas . . 35
1.1. Análisis de una puerta inversora. l)
2.2.2. Proceso de diseño 31
1.1.1. Estudio del circuito t6
1.1.2. Álgebra de Boole y circuitos cligitales.
Niveles lógicos t6 2.3. Tercer caso de diseño y resolución 39
2.3.1. Proceso de diseño 40
1.2. Análisis de una puerta O (OR) IY 2.3.2. Conversión de una expresión cualquiera
1.2.1. Estudio de1 circuito l9 a forma canónica 45
2.3.3. El método de Karnaugl.r para más de
1.3. Análisis de una puerta Y (AND). 20 cuatro variables...
1.3.1. Estudio del circuito 20
2.4. Cuarto caso de diseño y resolución 47
1.4. Análisis de una puerta NO O (NOR) 2l 2.4.1. Proceso de diseño 47
1.4.1. Estudio del circuito 22 2.4.2. Los dispositivos NAND y NOR como
puertas universales
1.5 Análisis de una puerta NO Y (NAND) 22
1.5.i. Estudio del circuito ¿)
Ejercicios propuestos
t.6. An¿iiisis de una puerta O EXCLUSIVA (EX-
. CLUSIVE OR) ZJ Actividades complementarias . . . 51
L6.1. Estudio del circuito 24

1.1 . Análisis de funciones complejas formadas por Capítulo 3

run conjunto de puertas de distinto tipo . . . . . . ANÁLISIS Y DISEÑO DE CIRCUITOS COMBI-
NACIONALES
1.8. Circuitos integrados que contienen puertas lógi-
cas... Introducción: propiedades de los circuitos combina-
1.8.1. Constitución de los circuitos integrados cionales 52
que contienen puertas lógicas
1.8.2. Escalas de integración de los circuitos 3.1. y códigos
Sisterna bin¿rrio 53
lóg.icos 25
3.1.1. Sistema binalio 53
1.8.3. Claracteristicas generales de las puertas 3.1.2. Códi-sos 54
integladas

E.icrcicit'rs propuestos 3.2. Análisis de codific¿rdores . . . 57

3.1. l. Estuclio clel dispositivo 74148 58
Actir idades complementarias . . . JI
3.3 Diseño con codilicadores. . 59
l.l.l. Prrrceso de tliseño . 59
Capítulo 2
DISENO CON PTJERTAS LOGICAS INTEGRADAS 3.4 Análisis de decodificadores ol
3.4. l. Estudio del circuito y del decodificador
Introducción )l o.¿"

=
 3.5. Diseño con decodificadores 63 4.8. Diseño de sumadores y restadores BCD exceso
3.5.1. Proceso cle diseño 63 tres...
4.8.1. Proceso de diseño de un sumador BCD
3.6. Análisis de multiplexadores 65 exceso tres para dos núineros de cuatro
3.6.1. Estudio del dispositivo 74151 66 bits cada uno . . o7
4.8.2. Proceso de diseño de un restador BCD
3.1 Diseño con multiplexadores. 68
exceso tres para dos digitos decimales .
3.1 .1. Proceso de diseño del primer problema. 68 4.8.3. Proceso de diseño de un sumador/resta-
3.1 .2. Proceso de diseño del segundo problema. 68
dor BCD exceso tres para dos dígitos
decimales
3.8 Análisis de decodificadores/demultiplexadores . 70
3.8.i. Estudio del dispositivo 1442 't1
4.9 Análisis de una unidad aritmético-lógica . . . . . 100
3.9. Diseño con decodificadores/demultiplexadores . 72
4.1).1. Estudio de la unidad aritmótico-lóeica
3.9. l. Proceso de diseño 72
14r81 100

3.10. Análisis de cornparadores t) Ejercicios propuestos t01

3.10.1. Estudio del dispositivo 1485 1^
3.10.2. Estudio de un circuito serie 14
Actividades complementarias. . . t02
3.10.3. Estudio de la conexión oaralelo . . . . . 15

3. 1 1. Diseño de sistemas combinacionales mediante Capítulo 5

bloques MSI .. 17 ANÁLISIS Y DISEÑO DE CIRCUITOS CON BIES-
TABLES 103
Ejercicios propuestos 79
Introducción 103
Actividades complementarias. . .
5.1. Análisis de circuitos biestables R-S con Duertas
lógicas ........ 104
Capítulo 4 _
5.1.1. Estudio del circuito biestabie R-S con
ANALISIS Y DISENO DE CIRCUITOS ARITME- puertas NOR . 105
TICOS 5.1.2. Descripción del funcionamiento del bies-
table R-S con ouertas NAND t01
Introducción: operaciones matemáticas con circuitos
digitales 5.2. Análisis de otros tipos de biestables con puer-
tas lógicas 108
4.1. Suma y
resta binaria 83 5.2.1. Estudio del circuito 109
4. 1.1. Suma binaria..... 83 5.2.2. Estudio del circuito 110
4.1 .2. Resta binaria..... 84
5.3. Análisis de circuitos biestables con puertas lógr-
4.2. Diseño de un sumador total ü) cas sincronizados por nivel.. 111
4.2.1. Proceso de diseño. 86 5.3.1. Estudio del circuito 112
5.3.2. Estudio dei circuito ll2
4.3. Análisis del sumador 7483. . 87
4.3.1. Estudio del circuito 88 5.4. Análisis de circuitos biestables con puertas lógi-
cas sincronizados por flancos Il4
4.4. Diseño de un circuito sumador/restador 88 5.4.1. Estudio del circuito biestable J-K sincro-
4.4.1. Proceso de diseño. 89 nizado por flancos Master-Slaue 116
5.4.2. Estudio del circuito biestable D sincroni-
4.5. Suma y resta en BCD natural . . . . . 90 zado por flanco de subida 120
4.5.1. Suma en BCD natural . . . . . 90 5.4.3. Estudio del circuito biestable J-K sincro-
4.5.2. Resta en BCD natural . . . . . 9l nizado por flanco de bajada 122
5.4.4. Parámetros a tener en cuenta en los bies-
4.6. Diseño de sumadores y restadores.......... 9l tables activados por flanco . 122
4.6.1. Proceso de diseño de un sumador BCD
natural de dos números 5.5. Representación grálica de los biestables como
4.6.2. Proceso de diseño de un circuito genera- bioques funcionales . . 123
clor complemento ¿r nlreve . 93
1.6.3. Proceso de diseño dc un lestador BCD _5.6. Transformación de un tirro de biestable en otro.
para nilmeros de dos dígitos cada uno . 9-1
4.6.4. Proceso de diseño de un sumador/rcsta- 5.7. Diseño de circuitos secuenciales síncronos. Má-
dor BCD natural quinas de estados t¿l

4.1 . Sun-ra y resta en BCDexceso tres . . . 96 5.8. Primer caso de diseño y rcsolución t28
4.1 .1. Suma en BCD exceso tres . . . 96 5.8.1. Proceso de diseño de circuitos secuencia-
4.7.2. Resta en BCD exceso tres . . . 97 les sincronos 128

6
' -i&
--#
 5.8.2. Diseño reducido de las uriiquinas de es- CapÍtulo 7
tados . r3l CIRCUITOS SECUENCIALES: ANÁI,ISIS Y DISE-
5.8.3. Formas de arranque de las nráquinas de ño coN REGrsrRos 199
estildo IJJ
5.9. Segurrdo caso dc diselio y resolLrción 134 Introducción t99
5.9.1. Proceso de diseño del circuito 134
7.1. Análisis de registros de almacenamiento . . . . . 200
5.10. Tercer caso de diseño y resolución t31 7 .l.I . Estudio de los registros de almacena-
5.10.1. Proceso dc diseño del circuito 138 mlento 204

Ejcrcicitrs propuestos 140 1.2. Análisis de registros de desplazamiento . . . . . . 205

1.2.1. Estudio de los registros de desplazamien-
to 207
Actividades cornplernentarias . . . r42
1.2.2. Estudio de los registros de desplazamien-
to entrada serieisalida serie . . 208
7.2.3. Estudio de los rcgistros de desplazarnien-
Capítulo 6 to entrada serie¡salida paralelo 210
CIRCUITOS SECUENCIALES: ANÁLISIS Y DISE- 7.2.4. Análisis de los registros de desplaza-
ño ng clRcrJlros coNTADoRES.. r45 miento entracla paraleloisalida serie . . . 212
1.2.5. Análisis de los registros de desplaza-
Irrtroducción 145 miento entrada paralelo/salida paralelo 218

6.1. Análisis de circuitos contadores y divisores de 7.3. Circuitos de aplicación conregistros 224
lrecuencia asíncronos con biestables integrados t16 7.3.1 . anillo
Contador en 224
6.1.1. Estudio de un circuito contador asincro- 1.3.2. Contador Johnson 225
no binario natural implementado con 7.3.3. Otros contadores con registros 226
cuatro biestables J-K ... t41
6.1.2. Estudio dc un circuito contador asíncro- Ejercicios propuestos 229
no, descendente, codificado en binario
natural de módulo i6, implementado Actividades complementarias... 230
con cuatro biestables J-K... 151
6.1.3. Estudio de un circuito contador ascen-
dente-descendente (np-dorlri) asíncrono Capítulo 8
con biestables ./-K 154 CIRCUITOS DIGITALES AUXILIARES.. .. .. .. 233
6.1.4. Estudio de un circuito contador asincro-
no ¿rscendente en código BCD a partir' Int¡oducción 233
de un contador asíncrono ascendente en
binario natLlral t56 8.1. Análisis de circuitos rnonoestables.......... 234
8.1.1. Estudio de los circuitos monoest¿lbles
6.2. Análisis de circuitos contadores,/divisores de fre- con puertas lógicas 236
cuencia asíncronos MSI . . 158 8.1.2. Estudio de circuitos monoestables con
6.2.1. Estudio del circuito contador integrado circuitos intcerados TTL 239
7490 . . t59 8.1.3. Estudio del circuito intesrado 555 ... 250
6.2.2. Estudio del circuito intesr¿rdo 7493 . . . t65
E.2. Análisis de circuitos astables y generadores de
6.3. Discño de un clivisor de frecuencia de valor ele- impr-rlsos 253
v¿rdo r68 8.2.1. Estudio del circuito integrado 555 como
6.3.1. Primer c¿rso de diseño v resohlción , . r68 rnultivibrador astable 254
8.2.2. Multivibradores astables con puertas ló-
gicas del tipo Trigger Schmitt 258
6.4. Diseño de un reloj digital . 170
6.4.1 . Segundo caso de diseño y resolución . . r70
8.3 Circuitos retardadores de señal 261
8.3.1. Circuito retardador con Duertas lósic¿rs 262
6.5. Análisis de cilcuitos contadores/divisores de fre-
cuencia síncronos MSI . . I /-l
Ejercicios propuestos
6.5.1. Estudio y analisis de los circuitos conta-
d ores l.rlcclctcrminados revcrsiblcs 7:l I 90
Actividaclcs conrplcrncntarias . ?.61
¡ 7.{l9l .... 178
.

6.5.2. Estudio y análisis de los circuitos coilta-

dorcs leversibles 74192 188
Capítulo 9
ANÁLISIS Y DISEÑO DE SISTENIAS NIICRO.
Ejt'rcicios propuestos 191 PROGRAIVTABLES

Activid¿rdes con-rplementarias . . . 193 lntroducción 267

-
9.1 Cl¿rsiiicación general cle los dis¡.rositivos lirgicos Capírulo I I
proglau-rzrbles.. .. 268 ANAI-ISIS Y ES-I-RUCTURA DE SISTEMAS N{I-
9.1.1. Clasificación de las menrorias integradas . 268 CROPROGITAMABLES 342
9.1.2. Clasific¿rción rie los disl-rositivos lir-sicos
programables (PLD) 269 lnlloducción 342

9.2. Arquilectura cle los dispositivos Iógicos progra- 11.1. Estlucturtr de un sistema nricroprogl'amable 343
rnables 270 I l. f. i. Delinición de sistema rnicropro-ura-
9.2.1 . Estntctur¿r de una PROM 270 n.r¿ible 3:13
9.2.2. Arquitectura de un PAL 211 I1.1.2. FJaldrvat'c y sofware
9.2.3. Estructura cle un GAL 276 11.1.3. Esc¡Lrerna de bloques cie un sistema
ruricroplogramable 343
Diseño de cilcuitos con matrices lógicas . . .
r t. 1.4 Sistem¿rs niicloprograrnables integra-
9.-l 279
cJos en un solo chip . . 344
o,1
I l. 1.5 Clasiiicación de los sistemas micro-
Interpretacitin dc refelencias en los PAL . . . . . 281 pro-gramables 344

9.5. Análisis de algunos dispositivos lógicos trlro.sra- | 1.2 Estructura c"le un sistema microprograrnable
mables colncrcilles 28-3 con micloproceserdor... 344
I l.l.l. Hurdu lrlc de un sistemt micropro-
9.6. Fusibles de sesu¡idacl v flrm¿r electrónic¿r 290 grau.rable cou microprocesador. . . . 345
11.2.2. Lirgica y dispositivos triestados.... 349
9.7 Progrirmación de los clispositivos lógicos pro- I1.2.3. Soltrvare de ur.r sistem¿r de desarrollo
gramables 290 cle microprocesadores . -150
11.2.4. Ler.rguajes cle programación . . . . . . . 351
11.2.5. Proceso dc pro-eramación . . 353
Ejercicios propuestos 292
I 1.3 Arquitecturr de nn microprocesador 354
11.3.1. Clasificación de los r¡icroprocesado-
Capítulo l0 res... 354
CIRCUITOS DE ADQUISICION DE DA'I'OS: I 1.3.2. Filosoñas de discño de microprocesa-
CONVERTIDORES A/D Y D/A. . 293 dores . 355
I l.i.3. Patillaje exterior tJe un microproce-
f ntlod t¡cción 293 sador básico . -j56
11.3.4. Ciclos de trabaio de un mrcroproce-
10. 1. Anirlisis de los convertidores digitalianalogico saclor . i57
(DAC) 295 1L3.5. Arquitectura interna de un rnicro-
10.1.1. Clasificación cle los convertidorcs di-
procesador básico. 358
gital/analó-eicos . . . . 295 r.3.6. Uniclad cie control 358
10. 1.2. Convertidores DiA directo de lesis- 3.7. Registro de instruccioues... i60
terrcias ponderadas i00 3.8. Unidad aritr¡ético-lógictr.. 360
10.1.3. Convertidor D/A con red de resisten- 3.9. Acumulador 361
cias R-2R 303 1.3.10. Registro dc est¿rdo 36i
10. 1.4. Los converticlores D/A de la seric 1.3. 1 1. Registros auxiliares 362
DACOSOO 306 t.3.12. Contador cle programa 362
i0. 1.-5. Parámetros cle los convertidores 1.3.13. Re-eistlo de datos 362
DiA. lr0 1.3.14. Registro de direcciones.... 362
10. 1.6. Tipos de errofes en los convertidores
D/A 1t.4. Ejemplo de funciona¡niento de una CPU . . . 363
-)l I
11.4.1. Alranque del plograrna.......... 364
10.2. Análisis de los convertidores an¿rló-eico/digit¿rl
ll.4.l. 1."' ciclo máquina de la 1." instnrc-
ción: busca e interpreta el código de
(ADCI 314
o perrrc ió Ir 364
10.2.1. Clasiiiciición de los converticlores
I 1.4.1 2." ciclo niiiquina cle la 1." instnrc-
analógico,/digitales . . 315
ción: busca la parte ba.¡a de la direc-
10.2.2. Convertidores AiD cle salida en pa-
ciirn donde se encuentra el d¿rto . . . 365
lalelo dc buclc abieltt) 3lfi I I .,1."+ 3.''. ciclo nraquina cle la 1." iustntc-
10 l.i. Crrnr e rtidrrrcs rlc sulitlu cn purlle ltr
ciirn: L.u-sc¿r lri palte alta de la dii-cc-
en bucle cerrado -r t9
cioir dondc sc encuerltra el dato . . . 166
10.2.4. Par¿iemtros clc los convertidores ana- tlI l.a.J/ <
4." ciclo rnáquina de la 1." instruc-
lógicosr'digital . . . . -1.13
ciirn: busca el d¡rto )' lo carg¿l en cl
.

acrimulatltrr i67
E¡ercicios propuestos 336 | 1 .4.6 1."' ciclo mhquina de la 2." instruc-
cicin: busca e interpreta el código de
Actividades complementarias 337 operación 368

I
 11.4.7. 2." ciclo n.ráquina cle la 2." instruc- 12.2. Car'¿rctcristicas generales cle un¿r memoria . 390
ción: busca el dato y ejccuta la surra 369 12.2.1. Capacidad 390
11.4.8. 1."' ciclo n.rirquina de la 3." instrr-rc- 12.2.2. Tierr¡ro de ¿tcccs o -r9l
ción: busca e interpretil el código de 12.2.3. Volatilidad 39r
opelaciórr 370 12.2.4. Modo de acceso . 391
11.4.9. ?." ciclo máquina de l¿t 3." instruc-
ción: busca la parte baja de l¿r direc- 12.3. Estructura 1' organización dc un chip ir.rtegra-
ción donde se ahnacenará el dato.. )t1 do de ruclllol'il . 393
11.4.10. 3."' ciclo máquina de la 3." instruc- 12.3.1. Estluctura externa y patillaje..... 393
ción: busca la palte alta de la direc- 12.3.2. Or-earnización intema 394
ción donde se ahnacenará el dato . . 372
I 1.4. I 1. 4." ciclo rnáquina de la 3." instruc- I2.4. Tiempos y cronogram¿rs . . . . 396
ción: rrlrlacenrt drrtr¡ en nreuroli¡.. -) /-1
12.1.1. Sirnbología 396
1t.4.t2. 1."' ciclo máquina de la 4." instruc- 12.4.2. Proceso de lectula 398
1,2.4.3. Proceso de escritr¡ra 399
ción: busca e interpreta el código de
operación 314
I1.4.13.
12.5. Memorias RAM comerciales . 399
Tier.r.rpo de ejecución de un programa 375
12.5.1. Esrudio de la RAIVI 2112.. 400
11.4.14. Indexamiento de direcciones de me-
12.5.2. Tipos de rnemorias RAM . 400
morla 375
12.5.3. RAM estáticas . . . . 401
12.5.4. EstLrdio de la DRAM lVlCMs14256A 403
I 1.5 Las subrutir.ras y la pila dc memoria en nn 12.5.5. RAM dinámir--a . . . 40rl
microplocesador . . . 375
12.5.6. Módulos comerciales cle memo¡ia
1.5.1. Subrutinas 375
RAM 405
1.5.2. . Subrutinas anid¿rdas 376
1.5.3. Pila de memoria y puntero de pila . 377 12.6. Mernoriils ROM comerciaies . 406
12.6.1. Estudio de la RONzI 6830. . . . 407
11.6. Las interrupciones en un microprocesador . . 378 12.6.2. Tipos de memorias ROM ...... 401
1.6.L Funcionamiento de una interrupción 378 12.6.3. Memorias ROM por máscara . . . 408
1.6.2. Interrupciones enmascar¿rbles. . . . . 379 12.6.4. Memorias PROM 409
1.6.3. Vectores en nn microprocesador . . . 319 12.6.5. Estr"rdio de la EPROM 27C64A . 4tl
1.6.4. Interrupciones no enmascarables . . . 380 12.6.6. Mernorias EPROM 4t1
1.6.5. Interruociones por software. . . . . . J6t 12.6.7. Memorias EAROM ¿+1J

ll.l . Líneas del bus de cor.rtrol de un microproce- 12.7 Expar.rsión de memorias ir.rtegradas 413
stdor' . 381 12.1 .1. Expansión de la lonsitud de palabra
1 l.
1.7. Línea de inicialización RESET 381 ¿rlmacenable 413
Il.l .2. Línea de cletención de ejecución HALI 381 12.7.2. Ilxpansión del núrnero de posicior.res
o palabras ahnacen¿rbles 411
11.8. Alcluitecturzr de los circuitos de entrada/salida. 382 12.1 .3. Expansión simultirnea de la clpaci-
11.8.1. Concepto v estructure intelna de los dad y de 1a longitucl de palabra . . . 416
. circuitos de entrada/salida . . -1ól
12.8. Mapas de memolia 417
11.8.2. Clasificación de l¿rs unidades de en-
12.8.1. Definición de n.rapa de mernoria . . . 4ll
trada/salida 383
1.8.3. Protocolos 12.8.2. Implernentaciór.r de rnapas de memo-
I 383
11.8.4. F¿rses del proceso de comunicación ria... 418
entre el interior y el cxterior del siste- Ejercicios propuestos :120
ma.. . 383
I 1.8.5. Cornunicación entre CPU y unidad
de entrada/salida . . 384
Capitulo l3
I 1.8.6. Comunicación entre unidad de en- ANALISIS DE MICROCONTROLADORES ... . 122
tlada/salida y periférico 387
1 1.8.7. Comunicación directa entre memot'ia h.rtroducción tl1-)
i' pelifórico 387

F.ielcicios plopiresto5
t 3.l H¿rrdu'arc de un microcontrolador 422
387 l -j.l. L Evoluciór'r de los nticlocontrolado-
res.... 422
I l.l.l
Fanrilras dc nricr-oc(rntltrlacloles . . . ll3
Capírulo l2 13.1.3. Arqurtectura 1' caractcrísticas de la
.{NALISIS 1' DISENO DE CIR.CUITOS CO¡" l¿uniiia N'l CS-5 I cle nr iclt.rcr.rntlolado-
}IEN{ORIAS 389 res lntei +l-5
13.1.4. Patilla.le de los rnicrocontroladores
In tloduccitin 389 de la far-nilia MCS-51 ..... 425
l-3.1.5. Organizacitin de la tneuro¡ia 129
12.1 . Cl¿rsificación de las memorias . . . 389 13. 1.6. Re-sistro de funciones cspeciales (SFR) 432

q
 13.l.l . Proceso de lectu¡a en la mernoria de 14.2.4. Elemcntos empleados en los progra-
código externa 134 mas ensambladores 461
14.2.5. Un ensamblador real: el macroensam-
13.1.8. Proceso de lectura en la memoria de blador MCS-5i Versión 2.3 de Intel . 462
datos extelna..... 435
13.1.9. Interrupciones en los microcontrola- Ejercicios propuestos 463
dores 436

L J -1.. Software de un microcontrolador . . . . 437 Capítulo 15

13.2.1. Modos de direccionamiento de la tu- ANALISIS DE UN MICROCONTROLADOR DE
milia MCS-51 de lntel 431
ARQUITECTURA RISC. EL PIC16C84
13.2.2. Repertorio de instrucciones de Ia f^ Introducsión 461
milia MCS-51 439
i5.i. La familia de los microcontroladores PIC . . ,168
r 3.3 Unidades de entrada/salida integradas en un
microcontrolador . . 441 15.2. Arquitectura interna del PIC16C84|L6F84 . . 411
13.3.1. Puertos paralelo de entrada/salida 15.2.1. E1 contador de programas . . . . . . . . 474
integrados en los microcontroladores 15.2.2. La pila 415
de 1a familia MCS-51 441 15.2.3. Palabras de configuración e identifi-
13.3.2. Temporizadores/contador-es integra- cacl0n 415
dos en los microcontroladores de 1a 15.2.4. Or-qanización de la memoria de datos 415
lamilia MCS-51 442 15.2.5. Registros de propósito especial (SFR) 416
13.3.1. Controlador de interrupciones inle-
grado en los microcontroladores de 15.3. PatillajedelPIC16C84..... 479
la lamilia
MCS-51 444
13.3.4. Puerto de serie integrado en la fami- 15.4. Puertos de entrada/salida . . 481
iia MCS-51 446
13.3.5. Controles especiales de consumo en 15.5. El set de instruccrones 483
microcontroladores Intel . . 448 15.5.1. Descripción de las instrucciones . . . 484

Ejercicios propuestos 449

15.6. Las su brutinas 496
15.6.1. Descripción del programa........ 499

Capirulo l4
15.1 . Los temporizadores... 500
l5.l .l. El temporizador/contador TMR0 . . 500
HERRAN{IENTAS DE PROGRAMACION.... . 451
15.7.2. El Perro Guardián (WDT) 50t
Introducción 451
15.8. Las interrupciones . . . . . 504
15.8.1. Interrupción externa INT . 508
14.1 . Proceso de programación. . 451
.

15.8.2. Interrupción por desbordamiento del

14.1.1. Descripción del prograrna.. . . .. .. +) 1.
TMRO 510
14.1.2. Fases del proceso de programación. por cambio de estado
15.8.3. lnterrupción
14.1.3. Obtención del fichero fuente.... ..
en los pines RB7:RB4 513
15.8.4. Interrupción por linalización de es-
14.2. Programas ensambladores.... 458
critnra en la EEPROM de datos . . 513
14.2.1. Proceso de ensarnblado de progra-
mas por ordenador 458 15.9. Circuitería del RESET 515
14.2.2. Formato de los ficheros obtenidos en
el proceso de ensamblado...... .. 459 15.10. Modo de bajo consumo 5t7
14.2.3. Directivas o seudoinstrucciones del
programa ensamblador 460 Ejercicios propuestos 518

;;

¡n¡ 3
¿]g€#L#ffi#
Estc texto constituye un soporte bibliográfico fund¿r-
rnental para el Mcidulo denorninaclo LógiccL dip¡ital uti-
(roprogretnablc del Ciclo cle srado superior de Dav-
rrc¡llo tle ¡trodttt'lcts electróticos. No obstante. llor sils
características y organización. pLrcde ser tambión una
obra r,álicla para otros niveles y modalidades de lor'-
nlación que gr"rarclen alguna relación con la Electróni-
ca Drgital. Tanto sLl estrllctLrra couro su contenidcr
cstán concebidos buscando la síntesis entre la activi-
clad productivzr y los proceclirnientos que pueden ser
ensañados y aprendidos en un centro educativo.
Conro en el c¿rso clel texto EIec'tróticct di¡1ital t tui-
croprograrnr¿bl¿ cledicado al Ciclo de grado medio de
Equi¡tos elet'tróticos tle cottsLutto se cmcLlizuu los disposi-
tivos v funciones mirs significativos. Sin embargo, aclui
damos Lln lli'rso mhs encaminado h¿rci¿r el clesarrollcl de
capacidirdes relativas al díseño. E,n este nivel. se preten-
de que el alumuado sea c¿lpaz cle deiinir clispositivos.
sistenas )¡ program¿rs de contlol relacionados con krs
circuitos digitales.
Pol est¿r razón, pcnsamos clue al final clel procescl de
aprendizaje cl alunrnado quc Lrtilice este texto scr¿r
ca¡laz de:
u An¿rliz¿ir funciones y circuitos electrónicos dc c¿t-
rácter digital, interpretanclo los esquemas v descri-
biendo stt ltrncionlrnriento.
' l)efinir circLritos di-sitales cableados y micropro-
gr¿rm¿rbles. seleccionanclo los cornpouentes prcci-
sos 1,' aplicando los procedimieutos de diseño necc-
SATlOS.
* Eiaborar
los prograrl¿rs de control para los dispo-
sitivos miclopro-uramables. r.rtiIizando los cc1ui¡ros
herrarlient¿rs adecuados.
- 1,N'lancjar correctlrrnelrte etlrti¡ros r lrpnratos cle tle-
cl ic1a.
El terto l)fcscntu Lln¿l .!¿'('¿1¿,/r(irr dc a¡rrendiza.lc qtre
lrltcnra krs clos procesos scñ¡luclos. cs c'lecir'. cl an¿rlisis
et)n r-l cliseño. Irl nlrcstr.a pl'r)l)ucsti1. sc L-\rlr.l]inlllr. ün
pt-inrcr lLrgirr'. los conrpolrelr{cs. llts ftrltcirlttes v lr)s llro-
gnunirs de contlol cu\,o cstuclio se refuerza ¿L tr¿tt'és cle
las activicl¿tclcs propuestas de t't'.xl'¡eritttt'tttrtt'i¡¡tt
¿'r¡s¿¿r'rt
en el aul¿r, parr clLre. posteriorurcute. ¡rueclan ser utili-
zadns en el discño cle funciones. circuitos y progr¿unas
más courpleios.
Ei disei-ro se plantea en cuatro dimensiones diferen-
tes. En primer lu-9ar, se prcscntan, se describen y se
aplican los métodos y l¿rs tócnicas más comulles para
obtener funcic-rnes corlbinacionales o secucnciales
complejas a paltir de pucrtas o bloqr,res más elelne nta-
les. En se-gunclo lugar. sc urllestr¿ln. se describen 1' se
aplicar-r los nrótoclos l' 1as técnic¿1s qLle permiten confi-
gurar bloclues conplejos pafa que realicen funciones
lógicas. Con dos ejemplos ilustraremos 1o clue se pre-
tende: c) el uso cle multiplexaclores para impleulet-rtar
lunciones ló_uicas; b) e1 err-rpleo dc contadorcs para
construir divisores de lrecuencia.
En tercer lugar, se mLrestra [a manera de couectar
bloques integrados de la misnr¿l n¿rturalcza par:i obte-
ner funciones mhs cornplcjas. Ejemplo: el uso de dos
codificadores clel trpo 74148 para codiflc¿rr desdc el 0 al
l5 decimal. Por [rltimo, sc oll'ecen, en l¿r medida de lo
posible. los caminos rnedi¿rnte los cuales es posible
clefinir uu complejo circuito o una aplicación quc re-
suelve un problema tecnológico concreto. Ejcmplo: el
diseño de una mhqr-rinii clue adivina un n[imcro pro-
graurado. comprendiclo eutre el 0 1, el 99.
En la últirla partc. relativa ar los dispositivos nliclo-
¡rlclcesaclos )/ ¿r slls prograuras de control, el plantea-
miento es el misrno. Prinrcro se exanin¿rn los pro-ura-
rnas y desptrés se muestra ctin-ro se construven. Ilrediante
l¿rs tócnicas nrás precis:rs: obtención del al-coritmo.
constrr.rc:cicin del diagrama de flr¡jo. codific¿rción. etc.
Pero huv algo con lo quc se debe contar en cursos
de este nivel. doncle se ¿iborcla el diseño. Nosotros r-ro
hemos obviado al-so clc gran irnportancia; para el logrcr
de l¿rs capncidades de ciiseño no basta con lnostrar
erclusivamente cciuro se deline un circuito. es irnpres-
cindible clLre el ¿rlurlno t¡ aluurna acomet¿l el aplcrtdi-
zqc cle uu¿l uranera ciinitniic¿r. es clecir. es pt'eciso clue
acttrc. clue ¿iborclc tareas c¡le conecten cort l¿ls c\posl-
ciones quc sc clescriben cn cl tcrto. Pol csta r¿tzill. al
fin¿l clc cuclu capítulo sc- pluntc-uu ulla scric de' proble-
nri-rs. colr\ cnie ntc¡lcntc tirtlcnlrclos v sccrrcnciarlos cltie
pe rnrilcr.i rcalizai- cl cliscñr,l \. cn cr)nsectrcncia. clesarro-
ll¿rr cst¿r hatriliciad.
En sunra. plrfa col]segtril lus nret¿ls u objetivos aute-
riormenle scñalaclos. hernos utiliz¿rdo v¿rrios elettterttos
estt'ucturales" convenientementc rel¿rciouaclos. clc tal
form¿r clue cacla uno de ellos juega un papcl clifcrente.
¡E
 La conjLrnción y el adccLr¿rdo uso dc cada uno de estos
elcmentos pfr)porciou¿r l¿i formación c¡ue se requierc-.
En el ambito del anírlisis cle funciones, clispositivos v
pro-qlalnas dc control se plantean. t¿il colno Iter.nos
inclicado, un¿r serie de ctctiuidttcles cle ensulo t, ex¡teri-
tttetttación que, ineh"rdiblelncnte, cleben acorreterse en
el aula (o en el laboratorio) rneciiante el uso de lcis
eclr,ripos fisicos adecuados. Estas ¿rctividades. quc seriin
ejecntacias por el alumnaclo. son, en cada capíttrlo. l¿r
concreción del procedinriento -ucnelal de ¿rnhlisls. Son
nn instlumento imprescinclible para aborclar. de forrla
altern¿rda. el otro gran prclcedimiento de diseño. En
torno a estas actividades cle clts¿r)'o r,- crperir.nentación
se desarrolla el contenido propiamente dicho, expli-
cando el funcionamiento de los circuitos y funciones e
incorporando los elementos de c¿irácter conceptual
adecuados para abord¿lr con clalidacl y precisión el
análisis. Así. el ¿rlumnado :rdquiere el conocimiento dc
Lu-la manera sigrúficatrrrr. 1'a clue los contenidos sc
aprenden para ilevar a c¿ibo una tal'ea coltcreta.
Después cle un capítulo o de un bloque de anhlisis,
se aborda el diseño en alguna. o e n v¿trias, cie las
cuatro dimensiones descrit¿rs anteriormente. P¿rra cllo.
se planteir el etnutciatlo tlel ¡trobletní y, el-i el marco de
ese enunciado, se describe, con l¿r mayor precisión po-
sible, el pro(eso tle diseño que lleva ¿t Llna solución
a.cert¿rda del probiemtr. Después de resolver este pro-
blerna. se ofrece la posibilidad de tnontut' y c'onrprobur
su solución ¿r través de las ¿¡¿'firitlatles ett el uulu que se
iucorporan al final de cada uno de los procesos c'le
diseño.
Por úrltirno, a io lar_go de todo el texto, ¿tparece un
conjunto de ejercicios propuestos y de actiuidctdes cottt-
plenrentario.r que conectan con los procesos de anhlisis
y de diseño descritos p¿ira qlle el alumuado los resuel-
i¡r F
va cle foru¿r indiviclLral o en peclueños grupos cu¿utdo
sea ncces¿rrio el uso de rnateriales v equipos es¡recíficos.
Hemos tenido precaución ¿rl realiz¿rr las ¿ictiviclades
en cl ¿tLrl¿r para que todos los rlateriales qLle se utilizan
sean cle fhcil localización en contercios y distribuidores
de lnatcri¿rl electrónico: los ecluipos neces¿irios son los
c1t-ic norrlalmeute se eltcLlentran en los centros de ense-
rlanza y los prograrnas. tanto en el c¿rso de los utiliz¿r-
dos para la pi-o-trruración de los clispositivos ló,gicos
progran-rables como en el cle la simulacicin cle los mi-
crocontroladores P1C. son _eratuitos y se pueclen obte-
lter en las direcciones de ll¿enl¿f que se indican en los
correspondientes capitulos.
La realización de cste liblo ha sido posible graciers a
la ayuda de las persor-r¿1s que se citan a continu¿rción:
u A-gustin Martín García, arnigo y compañel'o de
espccia[dad, que ha re¿rlizado la correccióir técni-
ca, a costa de robar tiempt-r de dedicación ¿r str
mujer iVlari M¿rr y a slr hijo Agustín.
e Esmeraida Mora. nuestra editora. cuya constancia
y dedicación han hecho posible que. por fln. la
tarea lle,sue a buen término.
+ Nat¿rlia, C¿rn.nen y Juani, nuestras mrueres, que
durante meses han permitido, cor-r resignación, que
nuestro tiernpo herya estado dedicado. c¿rsi en ex-
clLrsividad, a este trnbajo.
'+ Nuestros alumnos(as) y compañeros(as) c1r.re han
experimentado nuestra metodolo-eia y nos han
avudrdo coll sus sugerencilrs.
" Edu¿rrdo C¿rbcz¿rs de Arrotr-lberiu y a lir empresa
Suclitrón que nos han lacilitado en todo rnomento
la información técnica que les hemos solicitado.
Los t¡ulr¡res
 gar$ fl3 Pqlfl ?'¿3
il##ril14$

r j. Análisis de una puerta inversora. Análisis de una puerta O exclu-

1.,r. Análisis de una puerta O (OR).
siva (exciusive OR).
.,
.:, Análisis de una puerta Y (AND). Análisis de funciones complejas
formadas por un conjunto de
.i
.,,r Análisis de una puerta NO O puertas de distinto tipo.
(NOR).
I Circuitos integrados que con-
:r Análisis de una puerta NO Y tienen puertas 1ógicas.
(NAND).

[hq'R,DslJ,ll{i,GI ; l,a x,fl't?Rüi{]l¿\ }],ül?:{t I i);uii ¿\Pl1:i'iA{j1üi\ifl3

Aunque el conteniclo del presente texto se centra en el
diseño, de ¿urtem¿rno. es imprescindible an¿rliz¿rr los dis-
positivos v las funciones qLle ¡rermiten cc'rnstnril circui-
tos v sisternas di-sitales. A lo largo de este tr¿rbajo.
t¿rnto el an¿rlisis de circuitos como el diseño de los
mismos se plantea de forma escalonada. conenzalrdo
por aqucllos cllre son m¿is sencillos 1, l)naliziindo cor-r
los m¿is complejos v r-roi'edosc'rs.
Para el estudio cle la E,lectrirnica Digital y cl r.rso de
los dispositivos digitales aper"l¿rs se requiere cl cont-rci-
miento prel'io de otras partes de la Electriinica. ni Lrrrn-
poco clel funcion¿rmiento de los componenies básicos
(diodos, transistorcs. etc.). Lo circuitos integraclos di-ei-
tales prreden ser utilizados col-no r:ct.jas rrcqrus donde lo
importante es conocer l¿r función que realizan. así col-t.to
y r.lo su firr-rcionurnie nto in-
sLls car¿rcteristic¿rs eléctricas
terno. ni el nírmero de los elernentos que los constitul'en.
Sin eurbargo. es imprescindible el conocimiento de
l¿r base ló_eica nratemática y de las fi¡nciones elementa-
les. que analizaremos en este capítLrlo. para ir desarlo-
llando progrcsivnrnente las liabilidades y los conoci-
t.l.ricr.rtos necesarios que permitan ¿rborrl¿rr l¿r irltima
parte cledic¿rda a los dispositivos m¿is complejos: nri-
cro¡rroccsaclores. mellc)riirs. uniclldes de enIrad¿l,'s¿rli-
da. etc.
[-¿r LóeiclL Di-qital r,' N'l icro.i-rrograrneblc o. cn leinni-
nc'rs i-r-r¿is genertrles. l¿i Electrónica Digital cs el toit.ittrtto
tlc tét'tticrts .r' rlrsposrirt't¡s ittte(lt'tttlrts. tle distittto LIudo
tlc trttnple.jitlttrl. t¡ue se utili:tut ¡tartr lu tottstrtrt'tititt tle
t'irt'ttitos rle c:onlrol tle ¡trocesos industriules. cle eclLtiltos
it{irntttit'os porü pro(esotniento cle datr¡s t'. en cleuerul.
de wt sinfín tle .s¡,sreni¿¡s t' ¡trotluLtns elcctróttir:r¡s. La
E,lectrónica Digital ha mejorndo sistemas y prodr:ctos
yit existentes ¡ ira dado lu-sar al clesarrollo cle otros
luucvos clllc antes uo er¿l posible construir.
El uso v lt proliferación cle las técnicas _r, circuittrs
digitales se dcbc. eu gralt medid¿r. a l¿r enorme nnalogíu
con nuestl lrs nrentL-s. tlLrc trtilizarr de ¡lll,tncllr continult
la ltigica para resoller problcm¿rs. tomar decisiones,
alnlncenar clatos en nllestr¿t mcmolia. etc. A todo csto,
hay que añaclir las ventajas cpre todir la amplia garna
cle dispositiros cligitales dis¡ronibles en el r.nerc¿rdo de
1a Electrónic¿r ofrece frente ¿r los elernentos antrlógicos
o lineales. Dichas ventajas se pueden concretar. de
lorma breve. en los sigLricntes xspectos: un¿I rn¿lyor
inmunicl¿rd al mic'lo electrónico. r.rna elevada clensid¿rd
de integración I' unir gran facilidad dc acoplamicnto
entre unos bloqr-res y otros.
fl Antecedentes de los dispositivos integrntlos
Las técnicas digitalc-s 1' los circuitos lógicos sou. crc)r.lo-
kigicautentc hablanclo. anteriores a la apariciilr )' pos-
tct'ior clcarrollo c'lc los potentes dispositil't'rs integrados.
actu¿rlurcnte pfcscntcs cn el mercaclo. El origen clc la
Ló-sica Digitll se rcnronta a aquelltrs ticurptls en los c1r-re
:ttt gi,' lrt ttccc:i,,1:rti (lr' Cr)liii|Ilii' lrttttrtrlltti.¡r1,'s. rr¡titlli-
zandc el lrill-nerc¡ de elclnenr.cs necesrlit'¡s. I os prir.r.rcros
sc coustrLl)'eron con relés clectromaguéticos. siencio
luna dc' las prirnclirs aplicaciones lus recies telcfór'ric;rs.
La apariciirn dc l¿is v¿rlvulas elcctrónic¿rs dio lugar it
la sustitucióli cle kls relós en algunas aplicaciones redu-
ciendo el tauraño del circuito \'. err ese misuo sentido.
 el surgir dc los semiconcluctores supLlso un enornte
progreso. Sin embargo, el paso más importante se ha
producido con el dcsarrollo de las tócnicas de integrzr-
ción de componentcs cn un solo c'lri¡r o pastilla. dando
lugar a nucvas y complejas creaciones y a la sustitn-
ción dcfinitiva de los armarios cargados de relés, o cle
las enorures placas llenas dc contponentes electrónicos
por modcrnos y reducidos controlaclores progrontubles.
Desde la aparición del prirner circuito integrado
hasta hoy día, el progreso ha sido enomte. Estos avan-
ces han dado lugar al empleo de bloques cada vez más
complejos. Así, actualmente, siemprc clLle el precio de
los chips lo permita. en la ma¡roría de las aplicaciones
sc r-rtiliza lógica programable con un reducido nirrnero
de pastillas o componentes.
D Fenómenos analógicos y fenómenos digitales
Para comprender rnejor la cicsigualdad entre un fenó-
meuo an¿llógico y uno digital expondrenros un ejeur-
plo. Supongalros Lln estr-rdio de TV cou url llirmero
determinado de focos. La iluurinación márima se po-
drá conseguir de dos formas distintas.
En primer lu-qar in-raginen-ios que cada foco se activa
independientemente con un interruptor. El estudio es-
tará iluminado con distintos niveles de intensidad lu-
tninos¿t en función del nirrnero de focos encendidos.
¿rlcanzándose. 1ó-gicamente, la máxim¿r ilumin¿rcitin
cuando todos los focos estén conectados.
Por otra parte" trrmbién es posible conectar todos los
focos a un regulador comírr.r construido. por ejernplo.
con ull potenciómetro. Medi¿rnte este método los focos
se ih-rmin¿rrán,qradualmente. L¿r intensid¿id aumentarli,
en este c¿rso. progresivamente cuando el cllrsor sc des-
place desde el r'alor mínimo al máxirno. rnornento en el
cu¿il se conseguirá la ilurninación tot¿rl de la sala.
En el priiler caso la intensiclaci ¿rumenta en s¿rltos
discrett-ls. mientras qLre eu el segudo caso v¿rría de
rn¿lnera continua.
La transform¿rción de una señal analógica en digital
y viceversa es posible y en l:r práctica se consiguc con
circuitos denominados cottL:ertidores. La conversión
además es necesi.rri¿r )-a clue, como hernos indicado
anteriorurente, la m:i¡ror parte de los sistemas proces¿ln
l¿i señal de forur¿r digital; sin ernbargo. las variables
Itsicas tales como la ternperatur¿1, la presión, la t.eloci-
dad. etc.. )', por t¿utto. las señales de entrada y salida cle
dichos sisternas son generallnente analógicas.
Las señales de tensión y clc corriente dc los cilcuitos
digitales. conto tenclremos ocasión de vel más ¿rciel¿rn-
te. son crtrerladamente sencillas. Existcn solantente
dos r rrltrles distintos denon-liltackrs ¿sr¿¡¿1¿¡s r¡ ttít'alcs
lrit¡ítos. P¿rra rlifclr'nci¡r el uno clcl otrrr sc ulilizan los
nirilclos cero Y un0.
n A r.!i^.;^i.^.,.o. !.lU
1., !..
,'aliiiLéitiU¡¡r3 !4 F!.,,.**Á-!-^
!)lgLll Utl¡La E-!i*!+-,!
l-,IH,lf ¡11
- tan. seiln distilltos.
El des¿rrollo de l¿rs técnicas de integración ha sido t¿rl
que actualntente es pclsibie constrnir, uredi¿urte runv
pocos bloc¡ues. una.t'itttr:iórr Ióqicu tutíL:er.i¿¡/. El corlecto
t"j 4
rrcoplamienlo de un nticroprocesldor, una nrcrlt'rrilt y
un¿t lrnidad de entrada/salicla, y la adecuada progra-
macióu de los dispositivos. puedc electuar cu:ilquier
tipo de operación ló,sica; y no solarnente una, sino quc,
cou el programa almacenado en memoria, es capaz de
rcalizar un enorme núiniero de ellas en un ticmpo rela-
tivamente pequeño.
Además. las ventajas clue reporta el empleo de la
ló-cica programable son nllneros¿rs. Entrc ell¿rs desta-
catr: Ia dismiuución del tiemoo de diseño del sistema o
producto, la minoración clel ttmtño del circuito, la rc-
clucción del consumo de ener_sía, la fiabilidad (debida al
descenso del níuncro dc componentes y dcl cableado). l¿r
mayor capaciclad en l¿r toura de decisiones y la facilidad
de cambiar o de aumentar las orestaciones clel sistem¿r
variando exclusivamentr' el plogr'¿rula de trabz¡o.
Debido a todas estas razones y al asequible precio dc
este tipo de componentes. una glnn czrntidad de circui-
tos cligitales se constnlyen. hoy día, utilizando 1ógica
programable rnediante el empleo dc bloqLres cont¡rlejos
como dispositivos básicos del sistem¿r. Esto no exclur,'e
cl uso de lunciones o dispositivos menos complejos en
aplicaciones mas sencill¿rs o en sistcnras pro-uramables
couto elementos auxili¿rres para complctar el circuito.
La Electrónica Digital, como ¿rpuutábamos ante-
riortnente, se aplica a trcs campos arnplios y diferentes
de h uctividrrd productira:
¡ Sistema de control industrial.
o Equipos de procesos de datos.
o Otros procesos y productos electrónicos.
Dentro del primer grupo se inciuyen todos los tipos
de automatisuros empleados en instalaciones y en la
maquinaria utilizada en los procesos industriales apli-
c¿tclos a cnalcllrier sector de ¿rctividad. El control de1
sistcrra se realiz¿r. generahnente, urecliante uu equipo
denotlinado cottrolatlor o autónrctltt protlrurtrublc qLle
estit constmido con circuitos digitales y es Llll dispositi-
vos estánd¿rr. complejo y modular que emplei.r un len-
gLr.r¡e de programación muy element¿rl propio de cada
firma construlctora.
Ejemplos de sistemas cle este tipo son los sistrientes:
¿rutotnatiz¿rción. en general. de 1íneas de utontaje ,\
producción: llen¿rdo v eurp¿rquetaclo antor.natico: re-
cLleltto. pmeba. pes¿iJe v cl¿rsificación de ¡lrclductos:
selección automática de frutos: comprobación cle com-
ponentcs ¡ cir-cuitos elcctrórricos: ctc.
En cl grupo de equi¡ros de ¡rroccsos cle datos sc
cncuentran toclos los sisterr-iits empleados. funclarnen-
tlilnlente. para la acicluisición. tratamiento ,r ctrnltrnicu-
ción (ttansnlisión) de c1¿rtos. El equipo bhsico dc estos
siste nras lo ct'lnstituve el orden¡dor. cuvcr plincipio de
l-rurcictn¡i.r'ricr.llo cs el ntisllrrt c¡uc cl clc ltts müllcir)nadr)s
cclntrolaclores proriranrablcs. aunclue las aplicaciones.
así como los dis¡rositiros pc'riléricos a los qLle se conec-
C-r-rn.lo e-jerlplos de este grllpo iuclicareuros: cn gene-
riil, ecluipos de gestión. euseñ¿rnza, ctc.; control dc tr¿ifi-
co: rrnidadcs dc cuidados intensivos: adquisiciirn v pro-
ceso de señ¿rles; terminales bancarias y cajeros automá-
ticos; equipos de comunicaciones (transrnisión y recep-
ción de datos); etc.
Gr¿rcias a la aplicación de dispositivos digitales ha sido
posible mejorar productos y equipos ya existentes, tanto
dentro del grLrpo de los bienes de consumo como dcl
grupo de los bienes intermedios, y, además, crear otros
que era imposible desarrollar con tecnologías anteriores.
Son claros ejemplos de productos mejorados toda la
gtrma de electrodomésticos (lavadoras, máquinas de
coser, hornos, etc.); los relojes; las máquinas de escribir;
los dispositivos de seguridad; las cajas registradoras, las
calculadoras; los equipos de navegación y defensa; etc.
Como nuevos tipos de productos podemos indicar: órga-
nos musicales; juegos para TV; ordenadores personales...
[J Símbolos lógicos estándar ANSI/IEEE
La simbología que se utiliza para rcpresentar los dis-
positivos y las fr,rnciones lógicas se ajr.rsta a las normas
ANSI/IEEE ( Americatt Natiotrul Stanclurtl Institute-lns-
titute of Electricctl cutd Electronir: Engineers). La repre-
sentación más habitual utilizada t¿rnto en tratados y
manuales de electrónica como en los catáloeos de los
I,3., AHALg$íg r}fl UHA PilflF,?'A IHVfl&g{T¿A
Ensayo y experimentación con una puerta in-
versora.
Montar un circuito como el de la Figura 1.'1 y
obseruar a la salida el comportamiento del com-
ponente cuando actuamos sobre el conmutador
conectado a la entrada. Anotar los resultados en
//
77
Conexión de la oueña
fabricantes, hasta épocas recientes, era la ANSI/IEEE
91-1973' sin embargo, irltimarnente se está imponiendo
el estándar ANSI/IEEE 9l-1984. La complejictád de mu-
chos productos justifrca el uso de esta nueva normativa
debido a que la información que suministra al lector es
mncho más precisa que la reprcsentación antigua. La
norrla moderna, adoptada por la Comisión Electrotéc-
nica Internacional, está constituida por un conjunto de
rectán_gulos a los que se incorporan signos que expre-
san, de manera gráfica, las lunciones y operaciones que
realiza el dispositivo sin apenas explicaciones anexas.
Sin abandonar la representación simbólica clásica,
en éste y en todos los demás capítulos que confonnan el
libro, utiliz¿rremos la nueva normA, de tal manera qlle
en cada ocasión en la que aparezca por primcra vez un
elemento de naturaleza digitarl, incluiremos ¿rmbos sím-
bolos. No obstante. en los diagramas lógicos de elemen-
tos compiejos formados por una serie de componentes
rnás simples, emplearemos la simbología tradicional.
Los signos utilizados, tanto en una norma como cn
la otra, se irán incorporando progresivamente, confor-
me se vayan ¿rbordando los diferentes dispositivos. Ob-
servando ambas representaciones, es fácil comprobar'
las diferencias entre ellas.
la Tabla 1.1. No se olvide alimentar eléctricamen-
te el circuito integrado en el que se encuentra la
puerta.
Esta actividad, y gran parte de todas las que se
enuncien más adelante (en éste y en los siguien-
tes capítulos), se realizarán con la ayuda de un
equipo didáctico en el que se encuentran tanto
los dispositivos luminosos que se conectan a las
salidas como los interruptores o conmutadores
mediante los cuales se activan las entradas.
De forma complementaria, se puede simular el
funcionamiento en el ordenador, utilizando alguno
de los múltiples programas existentes.
Tabla 1.1. Resultado del ensayo
realizado con la ouerta inversora
1 ei.r pos. I
* LED encendido o LED
apagado.
 I "t " t. Estudio del eircuito
El circuito de la trigura 1.1 es el ntás eiemental de
todos los clue analizaremos aquí y está formado por
una simple puerto lógica, cotno ulla parte de un cir-
cttito integrado (CI), que realizzr la Jiln<:ión inL,ersora
y que, como su propio nombre indica, presenta a su
salida lo contrario de lo que ap¿lrece en la entrada.
La puerta cuenta con una sola entrada, a la que de-
nominaremos d, y una sola salida, que representare-
mos cor-r la inicial ,S. En la Figur:r 1.2 se muestra
el sírnbolo de la función inversora y de la puerta que
la materializa.
ANSr/rEEE 91-1973 ANSt/tEEE 91-1984
Fígura 1.2. Representación simbólica
de una puerta inversora.
Evidentemente, las rnagnitudes qLle se manejan, tan-
to a la entrada como a la salida. son tensiones eléctri-
cas que, al ser aplicadas a elementos o componentes
electrónicos, generan corrientes. Esto quiere decir que
los circuitos que se utilizan para materializar ésta y
otras funciones solt susceptibles de rotura o destrucción.
Matem¿iticartente, podemos expresar la lunción de
la siguiente manera:
S:a-
La notación 17 se puede leer como ct netlcula, o colno
r:otnltlente.túo de a, y se utiliza parzr indicarr. precisamen-
te, que la s¿rlida niega la entrada o qlre aquélla estzi
complementada respecto de la úrltir-na. Los nombres
que recibe la función son: función inversora, función
negación. función complemento o función NO (NOT
en inglés).
Los valores de l¿r s¿rlida y de la entrada se pueden
relacionar colno apareceu en l¿is Tablas 1.2, 1.3, L4 y
1.5. En los capítulos más inmediatos utilizaremos con
frecuencia la forma que se muestra en la Tabia 1.4; sin
embargo. mas adel¿rnte recurriremos a la forma de la
Tabla 1.5. ya qLle es así como los fabricantes, a través
de los catirlogos. expresan el comportamiento de l¿rs
f'ul.lcioncs 1' circuitos di-eitales.
Tai:la 1.2 f-!.t^
I qut4 4Lua
Velcl adertr
Tabla 1.4 Tabla 1.5
k:: ?üt?l','l;
L.L.z. ÁJgeh"a de Boole y circuiros
digitales. Niveles lógicos
En las primeras décadas del siglo pasado, George Boo-
le desarrolló un aparato matemático, que lleva sll pro-
pio nombre, con el iin de investi-ear las leyes funda-
tnentales de aquellas operaciones de la mente hum¿rn¿t
por las qlle se rigen los razonamientos. E,n aquellos
momentos, nadie se podía imaginar hasta qué punto
este slstelna matemático influiría de ilanera t¿rn rotun-
da en el diseño y desarrollo de circuitos electrónicos.
El ál-eebra de Boole, como el álgebra convencional,
tiene como objetivo. en principio, deiinir una serie de
símbolos para representaf objetos o fenómenos que,
encaden¿rdos convenientemente, dan lugar a expresio-
nes matemáticas más complejas denominadas .fr,utcio-
nes. Posteriormente, deben precisarse las leyes que go-
biernan tales funciones. ¿rsí como las relaciones entre
ellas, mediante un conjunto de enunciados, postulados,
teoremas, etc.
Sin embargo, como podremos comprobar, existen
narcadas diferencias entre ambos sistemas. Mientras
qr,re el ál-eebra convencional operer con relaciones arit-
rnéticas, el írlgebra de Boole lo hace con relcLciottcs
lóc¡ictts. En ei prin-rer caso, los signos niLs ( *) y por ( x )
representan algoritmos de suma y producto lespectiva-
mente, mientras que en el álgebra de Boole represen-
tan, como tendremos ocasión de ver después, relacio-
nes lógicas. Por otra pzrrte, en el ¿il-sebra convencional
se utilizan expresiones simbólic¿rs tales corno .\, _)., :,
etcétera. denominadas variables, ilara represel-ltar can-
tidades numéricas. Estas variables pueden tomar infi-
nitos valores y, relacionadas a trar,és de los algoritrnos
propios de este sistema, dan lu,etrr a las funciones.
I\4ediante las funciones es posible collocer el valor o
magnitud de ciertas variables. denoninad¿rs depen-
dientes. a partir de los v¿tlorcs qr-re adquiereu otras
variables independicntes.
En e1 álgebr¿r de Boole las variables. denourinadas
bitturiq.s, pLreclen tonial sollu.nclrtc cios vaiores distin-
lcs: verdadero o falso. Estos dcls r,'alol'es se represetitarr
sin"rbólic¿unente con los si-uncts I y 0, res¡-rectiv¿rnrente.
Es de glan importarncia señ¿rlar c¡ue los signos I y 0 ncr
expres¿ut canlid¿rdes sino esrr¿¿los de las variables.
Los componentes electrónicos más eleinentales (dio-
dos, tr¿rnsistores, etc.) y. como consecnencia, todos los
bloqucs l(rgicos o circuitos digitales que rnás adelante
¿rn¿rlizal'euros. así col-no o1r'os clcmentos elóctricos tales
como los l.notores o las lirmparas ltueclcn presentar dos
estados est¿rbles de funcionamiento. La lanrpell puc-
de estar enccndida o apagada: el lnotor girando o pa-
rado.
Estas circunstanci¿rs hacen del ¿il-eebra de Booie. así
como <lcl sistcma de numcración bitnrio clue de aque-
lla se dedLrce, el soporte matemático ic'leal para el clisc-
ño y análisis de los circuitos electrónicos digitales. Es-
tos funcior-ran con señrtles eléctricas cuyos r,alores se
represcntan con los digitos 0 y 1.
Todo este aparato matemático hace posible concrc-
tirr un prol-llcma cn una o r alilrs cxpresiorres quc
podrtin ser rnanipuladas y simplificadas convenientc-
nrellte. para translolmrrse postcriormentc eri trn cir-
c¡-rito formado por el menor número cle elenentos po-
sibles.
Quercmos indicar, por último, que sen cr-l¿rl se¿r l¿t
de los componeutes o clispositivrrs rprc
cor-r-rplcjiclacl
constitr-ryau un sistema, su funcionamicnto sieurple
responde al esquema indicado anterionncnte para los
conponeutes más basicos. E,l almacen¿u.niento de da-
tos en Llna inernoritr, por ejemplo. se realiz¿r mediante
ceros y unos; ñsicameute, se traduce en que los ele-
rnentos bhsicos qne forman dicha memclria se encuen-
tran en uno de los dos posibles estados de funcio-
r)anrieltto.
Lo mismo ocurfe con los microprocesitclores 1' de-
rnás dispositir,os de la urisma complcjidaci. La tr¿rdnc-
ciór-r a datos de si-enihcado real se re¿rliz¿r conl'enie-nte-
mente con dispositivos electrónicos, algunos de los
cuales tendremos ocasión de estudiar en capítulos pos-
teriores.
I Noción de función lógica o booleana
Se deline cono func'ión lr5git'a o booleottu a tod¿I varia-
bie binaria, cuyo valor depende de nua expresión alge-
braic¿r lorm¿rd¿r por otras v¿rriables binarias rel¿rciona-
das rnecliante los signos + )'/ o x . Corno henros
indicado anteriormente, el signiiicado de estos si-gnc'rs
no es el que tienen en la aritmétic¿r cour,encional. sino
que indican relaciones lti-eicas. de rnanera que + debe-
rá interpretarse como la conjur-rción o. De la misnra
forma. el signo x ser¿t ecluir':rlente a la conjrLncitin
¡'. En nttrlcros¿ts ocasic-lncs el sisno x scr¿i sustituic'ltr
por uu purlto. pol ¡raréntesis o. sinrplemente. se- cli-
minal¿r.
E,n el senc-illo caso clue her.nos analizaclo. l¿t {'uncitin
o \'liriablü clcpendicntc cs lu 5 i'l¡ irnicr.r vlLliablc binlL-
l'ia es la rr )r, poI talttr). lt() rparcce nin,ciur algoritnr0.
N[ás acielal]te" eu estc nrismo capítulo. ¿ur¿rlizarcrilos
otras que. aunqLle pueclcn ser consicieradas trulbión
como funcione s e1e urentales. est¿in forrr¿rd¿rs por
dos variables relaciclnad¿rs ccln los signos señal¿rdos
1x ,v f ).
I Tabtra de verdad tie una función lógica
I-o ntisrlo clue las cxplesiones del álgebra convenclo-
nal pueclcn leprescnt¿lrse gráficarlente, toda función
ló-eica i:uarda una cofrespondencia directa con lo que
se conoce conlo toblo tle L,erducl. Entre la tabla y la
funcitin existe un¿r relación biunír,oca, pudiéndose ob-
tcnel la expresión a partir de la tabla y la ttrbla a ¡rartir
de la iLrnción.
La tabl¿r de r,erd¿rd es ul-r cu¿ldl-o formado por taut¿rs
colur.¡-lnas corno variables contenga la función. mits la
correspondicnte ¿r la propia función, y por tar-rta.s lilas
como combinaciones binarias sea posible construir
con dichas variables.
El nítmero de combinaciones posibles será 2", sienclo
¡¡ el núrmero de vari¿rbles. Es conveuiente. pera c-r'itur
repeticioues o conlusiones. ordenar las combinaciones
binalias de formn crecicnte. Como tenclremos ocasión
de courprobar, eu Lm¿r nrisrn¿r tabla de verclad pueclen
ser represelit¿rc1as vari¿rs funciones o salid¿Ls, dcdicán-
dose ¿r cada una de ellas nna column¿r diferente.
La tabl¿r de verd¿rcl figura conlo uno de los cl¿ttos
rnás signilicativos que ap¿rrecen en los catálogos de los
dispositivos digitales integrados. Su conocimicnto es
lundamental para analizar e1 funcionauricnto i' aplica-
ción de cada bloque o lirnción lógica.
En el caso de la función inversora, lbrmad¿r por una
irr-ric¿r variable, la tabla de verdad, tal como se muestra
en las Tablas 1.1, 1.2, 1.3, 1.4 y 1.-5. estará formadar por
dos c:olumnas (lina parer la variable y otra para l:r
función) y pol tlos I'ilas. ¡u que 1r : L
I Niveles lógicos. Lógica positiva
y lógica negativa
Como ltemos podido cornprobar'. los e.sra¿los o valores
que pueden tomar las r'¿rriables binarias son sicntpt'e
dos, y se representan collo terdatlero o.falso. s/ o ilr.¡. o
I o 0. En Electrónica Digital. los símbolos rcpresental'r
valores de tensióu t:lét'trit:ct. La -erari ventaj¿r de los
circuitos digrtales es que oper¿rn úrnic¿rnrente con clos
valores de tensión o niveles ló-eicos. clarameilte clil'e-
renciables. Las señales cligitales tienen la forma qur' se
inllestra en la Fislrra 1.i.
OV
Figura 1.3. Forma de una señal digital
tf
 Si, por ejemplo, los valores nominales de tensión de
los niveles lógicos son 5 V y 0 V, las Tablas I.l, 1.2,
1.3, 1.4 y 1.5 se convertirían en otra como la que se
muestra en la Tabla 1.6. Los valores de los niveles
lógicos, como más adelante comprobaremos, dependen
de la tecnología de los componentes que se utilicen
para la realización de funciones o circuitos.
Tabla 1.6. Relación entre los valores
de la salida y la entrada de una puefta
inversora expresados en voltios
(a)
Figura 1.4. Señales digitales. (a) Lógica positiva. (b) Lógica negativa.
'd*
TF
Los circuitos digitales pueden trabajar con lóg¡ica
positiua o con lógíca negatiua. En el primer caso, el
nivel de tensión para el estado lógico uno es mayor
que para el estado cero. Sin embargo, en el caso de la
lógica negativa es al contrario, es decir, el nivel de
tensión correspondiente al estado uno es menor que el
del estado cero. En la Figura 1.4 se muestran varias
señales digitales con los valores de los niveles para
cada una de las dos posibilidades.
Como después veremos, el tipo de lógica empleada
determina la función que realizan algunas puertas digi-
tales. Para que la tabla de verdad de estas puertas sea
única y válida, tanto para lógica positiva como para
lógica negativa, es necesario que adquiera la forma de
la Tabla 1.5, donde la L (Low) indica el nivel lógico
bajo y H (High) el nivel lógico alto.
Mientras no se indique lo contrario, se entenderá
que se trabaja con lógica positiva y, en consecuencia,
un uno tendrá un nivel de tensión superior a un cero.
(b)
 ,AruAfl"g$g$ fl9fl UX\TA PUEffi?A #

Ensayo y experimentación con una puerta O eléctricamente el circuito integrado en el que se

(OR) de dos entradas.
Montar un circuito como el de la Figura 1.5 y
observar a la salida el compoñamiento del com-
ponente cuando actuamos sobre los conmutado-
res conectados a las entradas. Anotar los resul-
tados en la Tabla 1.7. No se olvide alimentar
encuentra la puerta.
Esta actividad se realizará, como en el caso
anterior, con la ayuda de un equipo didáctico en
el que se encuentran tanto los dispositivos lumi-
nosos que se conectan a las salidas como los
interruptores o conmutadores mediante los cuales
se activan las entradas.

Tabla 1.7. Resultado del ensayo realizado

con la puerta O

/, en pos. 0 1, en pos. 0

1' en pos. 0 1, en pos.

1, en pos. I 1, en ¡ros. 0

1, en pos. I 1, en pos. 1

Figura 1.5. Conexión de la puerta O (OR).

L.2.L. Estudio del circuito
El circuito de la Figura 1.5 está formado. básicamente,
por un¿I puerta lógica de clos entradas clue realiza la
Iunción O (OR en inglés). denominad¿r también fun-
ción .s¡lrir¡ y función uióu o rettnirjtt. cllya represent¿r-
ción simbólica se muestr¿i en la lrigura 1.6. La expre-
sión matcmática para una función de dos r,¿rriables es
la siguiente:
S:¿¿-l-lr
Como y:r hemos señalado, el si-qno f sc iuterpretir
couro la conjunción o. Por esta razón, la puertii y la
función reciben este nombre. En términos lógicos, la
lectura de i¿r fr-rnción se puede hacer de lar sigr-riente
ln¿lnera: la salid¿r S serh verdadera cuando la vari¿rble
¿¡ o la r'¿rriable /r lo sean. Es er,idente que. si las dos
variables son r.'erdaderas ¿r h vez. la salida es verdader¿r.
La tabla de verd¿rd de la fr"rnción, expresada en
fonna de ceros y unos- es l:r que se rnriestra eu la
Tabla 1.11. Las combinaciones posibles que se puedcn
otltener con dos variables son lr : 4. El orden en cluc
se cieben coloc¿rl cs cl sieuiente: 00.01. 10 v 1t.

Tabla 1.8. Tabla de verdad

de una función O (OR)
b\-\b \\_c
|
l,/
a ------7 ,,/ a

ANSI/tEEE 91-1973 ANSI/IEEE 91-1984

Figura 1.6. Representación simbólica

de una puena O (OR).

E ri¡
E€
 Ptrrn compLcndel el corlportamiento dc una fun-
ción. es habitual materializarla con un circuito forma-
do por contactos, cle rnanera que cada nno de ellos
re¡lresenta una variable. Un contacto ¿rbierto se debe
interpretar como un 0 ló-eico y un contacto cerrado
collo un 1 lcigico. En ia Figura 1.7 sc rluestra el
cilcnito equivalente de la función O. Como se puede
observar, los dos contactos están conectados en para-
lelo y si ambos penranecen abiertos (0 ló-eico) la lirm-
pztra conectada a 1¿r salida no se ilnmina. mieutlas que
si alguno de ellos, o los dos Lr la vez, se cielran Figura 1.7. Circuito equivalente de la función O (OR),
(1 lógico) 1a lárnpara cambia de estado. construido con contactos.

fTHAH,g$g$ #fl UHA FAJflffi?A Y

Ensayo y experimentación con una puerta Y eléctricamente el circuito integrado en el que se

(AND) de dos entradas.
Montar un circuito como el de la Figura 1.8 y
observar a la salida el compoñamiento del com-
oonente cuando actuamos sobre los conmutado-
res conectados a las entradas. Anotar los resulta-
dos en la Tabla 1.9. No se olvide alimentar
encuentra la puerta.
Esta actividad se realizará, como en el caso
anterior, con la ayuda de un equipo didáctico en
el que se encuentran tanto los dispositivos lumi-
nosos que se conectan a las salidas como los
interruptores o co¡mutadores mediante los cuales
se activan las entradas.

Tabla 1.9. Resultado del ensayo realizado

con la puefta Y

1, en pos. 0

1, en pos. 0 1 en pos. I
I2
/, en pos. I

1, en pos. I /, en pos. 1

Figura 1.8. Conexión de la puerta Y (AND).

i.3.i. Eslutlio tlel circnito
El circLrito de la Figura 1.8 est¿r formado, b¿rsicamerrte.
por una puerta lógica de dos cntradas quc realiza la
función Y (AND en inglés), denominacla t¿rrnbién fun-
ción prctrlucfo 1r ft",r'r.¡,in intersec't'íól?, cuy¿r representa-
ción siri-rbólica se mnestra er1 la Figura 1.9. t-a expre-
sión matelnática para un¿r función de dos v¿rriables es
1a siguiente:
S:a'b

¿:.¿

&5-" ,ar
 Conlo )¡a hcl.r-ros señalado. e1 signo se interpreta Tabla 1.10. Tabla de verdad
couo la conjur-rciór"r y. Por estit razón, la puerta y la de una función Y (AND)
furrción reciben este nombrc. En términos lógicos. la
lectura de la fi-rnción se puedc h¿rcer de la sigr"ricntc
malre ra: la salicla S serli I'erd¿rdera cuanclo la vari¿ible ¿¿

y la variable b lo se¿rn.

i¡
I "-------
i |tt \ )__s
a- -----1 ,/
nect¿rdos en .sci'¡¿r v. si ambos permauecen abiertos
ANSr/tEEE 91-1973 ANSI/IEEE 9i-1984 (0 lcigico). o simplemcnte ur-ro de ellos, la liimpara co-
nectada a la salida lto se ihtrnina. Para c1r-re este fenó-
Figura 1.9. nreno se produzca. es necesario que 1os dos contirctos
Representación simbólica
de una puerta Y (AND). estén cerrados simultáneamente.

I-a tabl¿r de verdad dc la furrcicin, erpresacla en for-

m¿r dc ceros )'unos. es l:r clue se mnestr¿t en llr Ta-
bla 1.10. Corro en el caso ¿rnlelior. l¿rs combin¿rcic'rnes abi
posibles qlle se pueden obtener con clos l'ariables son
22 : 4. E1 orden en qlre se deben coloc¿u cs el siguien-
+v *--- -o/c,-*- o/o--!Yr- <)l
te: 00" 01. 10 y 11.
En la Figur¿r 1.10 se lnuestra el circnito ecprivalente
de la función Y, materializada nlediante contactos. Figura 1 .10. Circuito equivalente de una f unción Y (AND)
Como se puede observar, los dos contactos est¿in co- constituido con contactos.

1.1f, AMllslli fjfl iltT¡\ PU{T,?A l1'{J ,D {i{{JH

:.r',{;:f
.,':11 4:.
Ensayo y experimentación con una puerta NO ponente cuando actuamos sobre los conmutado-
;iÍ;i* O (NOR) de dos entradas. res conectados a las entradas. Anotar los resulta-
dos en la Tabla 1.11. No se olvide alimentar eléc-
Montar un circuito como el de la Figura 1.11 y tricamente el circuito inteqrado en el que se
observar a la salida el comportamiento del com- encuentra la ouerta.

LE U //
77 Tabla 1.11. Resultado del ensayo realizado
con una puerta NO O (NOR)

+ Vcc
/, cn pos. Q 1, cn pos. 0

I2, 11.
1, en pos. 0 1, en pos. 1
1D442
1 1
1, en pos. I 1, en pos. 0

/, en pos. 1 1, en pos. L

"i.
i
I.4.1. Estudio del circuito
El circuito de la Figura 1.11 está lormado, bhsicamen-
te, por una puerta lógica de dos entradas qr-re realiza la
función NO O (NOR en inglés), dcnominada también
función O neqada y función O conqtlente¡llo, cuya re-
presentación simbólica se muestr¿l en la Figura 1.12.
La expresión matemática para una funcióir de dos
r,¿rriables es la sigr.riente:
En términos lógicos, 1¿r lectula de la función se pue-
cle hacer dela siguiente rnanera: l¿r salida S será verda-
dera cuanclo la variable a y la variable b sean falsas.
La tabl¿r de verdad de la función, expresada en
forma de ceros y unos, es la que se muestra en la Ta-
bla 1.12. Como cn casos anteriores; las combinaciones
que se pueden obtener con dos variables son 12 : 4.
El orden en que se deben colocar es el siguiente: 00, 01,
l0 y 11.

s:l+6 Tabla 1.12. Tabla

de verdad de una
función NO O (NOR)
b r-\ b f---l
a ------1
)*_s
_,/
I =r F-s
a -------L__J
0 0 I
ANSI/IEEE 91-1973 ANSt/tEEE 91-1994 0 L 0
1 U 0
I I 0
Figura 1.12. Representación simbólica
de una pueña NO O (NOR).

A"$, AFIAg,ggéi$ ffiE EJNA PUffiffiYA N& Y

Ensayo y experimentación con una puerta NO ponente cuando actuamos sobre los conmutado-
Y (NAND) de dos entradas. res conectados a las entradas. Anotar los resulta-
dos en la Tabla 1.13. No se olvide alimentar eléc-
Montar un circuito como el de la Figura 1.13 y tricamente el circuito integrado en el que se
observar a la salida el comportamiento del com- encuentra la puerta.

Tabla 1.13. Resultado delensayo realizado

con una puerta NO Y (NAND)

1, en pos. t) en pos. U

1, er-r pos. 0 cn pos. I

/, crt pos. I | /. en pt's. 0

/, en pos. 1 ctt p, rs. I

Figura 1.13. Conexión de una pueda NO Y (NAND).

f .5.1. Estudio del circrrito
El circuito de la Figura 1.13 está formado, básicamen-
te, por una puerta lógica de dos entradas que realiza la
función NO Y (NAND en inglés), denominada tam-
bién función Y negacla y función Y complemento, euya
representación simbólic¿r se muestra en la Figr-rr:i 1.14.
La expresión matemática para una función de dos
variables es la si-quiente:
En térrninos lógicos, la lectura de la función se pue-
de hacer de la siguiente manera. la salida S será verda-
dera cuando sea falsa la variable rL, la variable b o
ambas a la vez.
La tabla de verdad de la función, expresada en
forma de ceros y Lltlos, es la que se muestra en la
Tabla 1.14. Como ell casos anteriores, las combina-
ciones que se pueden obtener con dos variables son
22 : 4. El orden en que se deben colocar es el siguien-
te: 00,01, 10 y ll.

S: (rE Tabla 1.14. Tabla

de verdad de una
AnA-- función NO Y (NAND)
t
I P-s
a ---------- --/ a
l&¡-s
ANSIiIEEE 91-1973 --],,,,,1
ANS|/|EEE 91-'1984 0 U I
0 I 1

I 0 1
Figura 1.14. Representación simbólica I 1 0
de una puefta NO Y (NAND).

A{,1$gi9 S.g qjiqA UHRT¡\ {3 flK{jLU'gVA f,',Kü¿{lsgy&' {iH

Ensayo y experimentación con una puerta O
excf usiva (exclusive OR) de dos entradas.
Montar un circuito como el de la Figura 1.15 y
observar a la salida el comportamiento del com-
ponente cuando actuamos sobre los conmutado-
res conectados a las entradas. Anotar los resulta-
dos en la Tabla 1 .15. No se olvide alimentar eléc-
tricamente el circuito integrado en el que se
encuentra la pueda.

Tabla 1.15. Resultado delensayo realizado

con una puerta O exclusiva

1, en pos. 0

I2 /, en ptrs. 0 /, err pos. I

1, en pos. 1 1" en pos.0

I, en pos. 1 1, en pos. I

Figura 1.15. Conexión de una puerta O exclusiva.

 f .6.1. Estudio del eireuito
El circuito de 1a Figr-rra 1.15 está formado, b¿isicamen-
te, por una puertzr lógica de dos eutr¿rdas quc realiza la
lunciórr O exclusiva (exclusit'c OR en inglés). cuya re-
presentrrción sirnbólica se muestra er-r la Figura 1.16.
La expresión matemática para una función de dos
variables es 1a si-guiente:
dera cuando lo sea exclusivarnente la variable a o Ia
variable b.
La t¿ibla de verdad de la funcióu, expresada ett
form¿t de ceros y unos, es lzr que se nuestra en la
Tabla 1.16. Como en casos anteriores, las combina-
ciones que se pueden obtener con dos variables son
22 : 4. El ordcn en que se deben coloc¿rr es el siguien-
te:00.01.10 v 11.

S:a@ó Tabla 1.16. Tabla

de verdad de una
El signo @ es el que se utiliza especificamente para función O exclusiva
enlaz¿rr las vari¿rbles o los térnrinos de una lunción O
exclusiv¿r. La lectura que se debe hacer en un caso
elemental como el que se muestra en la anterior lun-
ción será: r¡ o exclusiva b. 0 0
0 I 1

I 0 1

1 I 0

ANSI/IEEE 91-1973 ANSI/IEEE 91-1984 Como en los dernás casos, existen lunciones de este
tipo con rnás de dos variables. Sin embargo, solamente
Figura 1.16. Representación simbólica se comercializan puertas de dos entradas. En geueral,
de una puerta O exclusiva. la salida de una función O exclusiv¿t tendrá valor ttno
cuando el núrnero cle unos de la combinación corres-
En términos lógicos, la iectura de la fLrnción sc plle- pondiente sea irnpar. Por el contrario, valdrá cero
de hacer de la siguiente manera: la salida S será verda- cuando el número de unos sea Dar.

a.7. aHAg,g$l$ efl FUHtg#Hfl$il*ffiPg,fl3

P*R UN ilüNJUNT* BH PUfiRTAS E& OI$TíNTO TIPS

Las funciones lógicas que dan respuesta a un problema

concreto suelen ser complejas y, en consecuencia. re-
quieren un determinado número de puertas básicas,
como las analizadas anteliormente, para su realiza-
ción. nraterialización o implementación. Los circuitos
form¿rdos por pLlertas lógicas reciben el nombre de
tl i og r tut n s ó i c:o s o, también, o í.rp' cu ntt s.
I g1 I c1

En el caso de funciones m¿is comple.jas también se

establece una relación biunívoc¿t entre la expresión y la a+o+a+c
tabla de verdad.
El proceso de diseño, tal como expondremos en el
sigLriente capítulo. comienza a partir de la tabla de
r,erd¿rc1 o. directamente, de la función. Sitt embnrgo. en
este a¡lrrtndo. cledicaclo al annlisis- cou.rcnzarellos por
cl diaurum¡1 lirgico quc sc l')tucstril cn llt Figtrl'a l.l7
para obtener la litncir¡n -\. pr)stL-ri()nrentc. la tabla cie
verdad.
Pant obtcncr la funcicin es ncces¿tric.l crpt'esar cl re-
sultado que se infiera a la salida de cacla puert¿l. co-
menzando por- la izquierda. hasta lle--ear a 1¿r s¿rlida
fin¿rl. En nuestro caso, es sencillo comprobar quc a la Figura 1.17. Diagrama lógico de una funcion
salida de la primera puertzr NOR obtendremos l¿r implementada con varias Pueftas.

E4

ú,.F.
expresión o + b. La puerta nirmero 2, qtre re¿rliza la bla 1.17. Evidenteurcute, en la tabla definitiva, las co-
furición OR, surna las variables r¿ * ¿'. L¿r puerta lumnas correspondientes ¿r los resultados parciales se
l.rirrucro 3. que también es Llua OR. suma el resultaclo nnrl..i- oli.-i-.¡.
obtcnido a las s¿rlidas de l¿rs puertas 1 y 2. cle modo
clue trl final de est¿i subfunción la expresión será:
it+-E+atc. Tabla 1.17. Tabla de verdad del diagrama lógico
Por otra parte, a 1¿r salida cle la puert:L nitnero 4, o de la Fioura.1.17
puerta NAND, se obtiene el producto invertido b ' r/-.
La puerta número 5 suma las v¿rriables r¡ más c com-
plernentadas. de m¿tnera qllc a sr,r salida tendremos
t1 *C. 0 0 00
Por último. la puerta núrmero 6 realiza el producto 0 0 0t
ló-sico de l¿rs expresiones qr.re le llc-san ¿r cada una de
0 0 10
sns tres entradas, procedentes de las puert¿ls que se
0 0 1l
encuentran a sr"r izqr"rierda, es decir, de las 3, 4 y 5. Por
0 I 00 0 0 0
0 I 0l 0 0 0
t¿rnto. el resultado definitivo ser¿i: 0 I 10 0 I 1

0 1 t1 0 I 0
F : (n-+n I a I r't(r7 f r') 6l 0 00 U 1 I
0 01 U I 1

Para deducir la tabla de l'erclad. sobre todo en los 0 l0 0 I 0

prirneros ejemplos que se analicen, es conveniente de- 0 11 l\ 1 0
dicar algun¿rs colur.nnas a los resultados parciales, ob- 00 0 1 I

tenidos a las salid¿rs de las diferentes puertas. De esta

01 0 I 0

manera la tabla de verdad de nuestra función podría

l0 0 I 0
11 0 I 0
oued¿rr constituida tal como se muestra en la T¿r-

ffiffifluEflIg gHgfltRADü$ Ug ESHTEHNEN PqjgffigA$ g,#TgüA$

f .8.1. Constitución de los circrritos
integrados que contierren
puertas lógicas
Cacia bloque o circnito integrado está form¿rdo, -qer-ie-
ralmente. por varins puertas de r-rn mismo tipo. El
núnero de puertas por circuito depende del número de
entr¿rd¿rs que tenger cada una de ellas. est¿rbleciéndose
una rel¿rción inr,ersa entre entradas y pllert¿rs.
En ltr Figura 1.18 de la ptrginir siguiente se muestr¿rn
los diagram¿rs de conexión de los cilcuitos integrados
de urr¿r determin¿rda iarnilia que coritienen las pllcrtas
corrcspondientes ¿r l¿rs funciones que hemos analizado
¿rnleriormente.
El núrmero dc tcnninales (cor-rocidos tambión cotncr
pins) cle c¿rda circuito es c1e l4 para el c¿rso cle las
puert¿rs. El cncapsul¿rclo r.nás nonnal es el clcnourinudcr
Dll,lDtnl Itt Linel. l-os dos ter-nrin¿lles cle alimenlaciiln
\1 I l-l¡ son colnuncs piira todas las pucrtas dc un
n-risrno circuito. En cl l4 (l/,..)se conect¿'l el polo positi-
vo c1e la hrente c1e ¿rlinlcntacióu r cn el 7 (GND) cl ¡rolo
negutivo.
Cada una de las pr.rert¿rs o funciones estit cc¡nstituid¿r
por elementos electrirnicos b¿Lsicos (resistencias, diodos
y tr¿rnsistores, funcl¿rmentahnente). El nútnero total
col-nponentes depende del tipo de función qr"re realice y
también de la tecnologia empleada. A título de ejern-
plo, en la Figr-rra 1.19 aparece la configuración interna
del circuito de un¿r deteirnin¿rd¿r puerta lógica. La
construcción de las pllertas correspondientes a las fun-
ciones NAND y NOR es más fácil de h¿rcer. Adernás,
como podremos comprobar en el siguiente capítulo.
con ell¿rs es posible implementar todas 1¿rs dcmás fun-
ciones.
Por esta r¿rzón. est¿ls pucrt¿rs. fr-rndamentalmente l¿r
NAND, están consicleradas como filnciones unirersales.
En consecuencia. tal couro expondremos en el próximo
capítulo. es convenientc. con el lin de emplear ei tnenor
número de bloques ¡r aclemás los más baratos, tr¿rns-
lormar la fLrnción, clespués de reducida. para clLle pLle-
dan utiliz¿rrsc puert¿rs de un solo tipo.
1"8.2. Escalas de irutegn"ación
de ii¡s c:ii'cuigos iógicc¡s
En la actu¿rlidatl. las funciones lógicas se materializ¿ru
medi¿rnte bloques integrados in¿is o menos complejos.
cr-rya densidad de integraciórr deper-rde del grado de
de compleiidad.

¿s
 Vcc A6 YG A5 YE 44 Y4 Vcc 84 A4 Y4 S3 A3 Y3

14 13 12 11 10 q I

t"r

r
1

A1
F 2 3
Y1 A2 Y2
4
A3
t)

}€
7

GND A1 81 Y1 A2 82 Y2 GND

(a) 7404 (b) 7432

Vcc 84 A4 Y4 g3 A3 )€ Vcc Y4 84 A4 f3 S3 A3

A1 81 Y1 A2 82 Y2 GND Y1 41 81 Y2 A2 82 GND

(c) 74oa (d) 7402

o
Vcc 84 A4 s3 A3 )€ Vcc 84 A4 Y4 ü3 A3 )€
14H 13 't2 11 10 q B

h
r-P
t-l
1 J 5 b 7
-,2
A1 81 Y1 A2 82 Y2 GND Y1 A2 82 Y2 GND

(e) 7400 (f) 7486

Figura 1.18. Diagramas de conexión de las puertas de dos entradas de la familia 74 (tecnología TTL).

26
:- i=:'.-;.,.,-,
1:.
iú!F
 h) |r4SI (Mediwtt Scale Integration - integración a
escala media). Comprende circuitos de aplica-
ción general quc realizan funciones lógicai más
complejas que las citadas anteriormente. Codifi-
cadores, multiplertrdores, contadores, etc., son
buenos ejemplos de circuitos MSL El núrmero
aproximado de componentes por chip está com-
prendido entre 100 y 1.000. El número máxrmo
de puertas es de aproximadar-nente 100.
c) LSI (Lurge Scale Intecyutiort - integración a gran
escala). Son circuitos que realizan funciones ló-
gicas muy comple.jas. En estc grupo se encuen-
tran los dispositivos propios de 1:i lógica pro-
gramabie: memorias, microprocesadores, etc.,
y otros más específicos tales como los emplea-
dos en calcuiadoras. El número de componentes
por circuito estti comprendido entre 1.000 y
100.000.
¿) VLSI (Ver¡, Large Scule luteclrution - intcgraciirtt
a muy gran escala). Esta tecnología apareció en
los años ochenta. Desde entonces se construyen
circuitos con más de 10 millones de componen-
Figura 1.19.Arquitectura interna de una puerta NAND tes y muy pronto se sobrepasarán 1os 1.000 nii-
de dos entradas (tecnología TTL). llones de tr¿rnsistores integrados en pastillas de
idéntico tamaño ai actual.

Una de las principales metas de los fabricantes de 1.8.3. Características generales

componentes electrónicos viene marcada por la supe-
ración del número de componentes básicos que pueden
de las pnertas integradas
integrarse en una sola pastilla. Esto ha permitido un
enorme progreso en la reducción de1 tamaño de los Son muchas las tecnologías de f¿rbricación de circuitos
circuitos. La rápida escaiada en la reducción de los digitales integrados. Sin embargo, nos vamos a ocupar
componentes y. en consecuencia, en la densidad de exclusivamente de las dos más importantes: la TTL y
elementos por unidad de superficie, ha estado motiva- la CMOS. Éstas son las más utilizadas y las que ofre-
da, fundnrnentalmente, por ia aplicación de la Electró- cen una mayor variedad de bloques.
nica a los grandes proyectos aerospaciales y militares. Los principales parámetros, que los fabricantes indi-
De estos progresos se ha beneficiado la industria elec- can en 1as hojas cle características, para todas las fami-
trónica en general. li¿is son:
Los motivos que inicialmente impulsaron la integra-
ción de componentes fueron la redr.rcción de volumen y a) Tensión tle ctlimentctción y sl tolerencta.
de peso. Sin embargo, aparejado a estas ventajas, apa- b) TemperattLra máxinru de trabajo.
recieron prestaciones dc gran importancia relaciona- c) Fon-ou¡ o abanico de salida. Consiste en el nú-
das con la disipación de potencia, l¿ts dimensiones de mero máximo de entradas de otras puertas de
las fuentes de alimentación asociadas, el coste y la la misma familia que se pueden conectar a una
fiabilidad. salida.
Desde el punto de vista de l¿r densidad (componen- d) Ni'-eles tle tensión tle entrcLda y- salidct. Indican
tes¡mn-r2), la clasificación de ios actuales circuitos los valores de tensión de los estados lósicos
digitales intesrados disponibles en catálogo es 1a si- 1vo:
gLllente n V¡¿ es
:
la máxima tensión de eutrada a nivel
ba¡o.
ol SSI (Srira11 Scale lttleqt'cttiou - iirtegración a pe- * V¡¡¡ es l¿i tlínirtta lcrtsión de entracla a tlivel
queña escaltr). E,n este grupo están comprendi-
alto.
dos 1os circr-ritos de funciones lógicas elementa-
' yo¿ es la máxima tensión de salida a nivel
les y algunos dispositivos aigo más complejos
ba¡o.
que estuciiarelrlos en próximos capítulos. El núr- c Vrr es la mínima tensión de salida a nivel alto'
mr:ro aproximado de componentes por circtrito
es de 100. El número máximo de puertas lógicas e') Margen de ruido en los estados lógicos alto y
es aproximadamente de t2. bajo. Indica las variaciones máximas que se

&É
 pueden proclucir a la entlacla sin que la salida tor-Transistor'. Las puertas est¿rn construid¿rs mediantc
r'¿rrie su estaclo. lesistencias, cliocios y transistores lripolar es. El noutbre
.f) I-íenr¡tct dc ¡trct¡tcrclcrciótt nrcdio. Es el retraso o el dc Transistor'-Tr¿rnsistor le vieltc c'lado por ser la pri-
periodo que tr¿Inscurre desde que sl; producc rlera farnilia ló-eica que incorporó este tipo de disposi-
el cambio lógico a la entrada, h:rsta que 1o hace la tivo cn blocltrcs integrados.
salida. Otro parámetro es el tiernpo qlie taldn Esta f¿rmili¿r es airn 1a más popular debido a str bajo
el dispositivo en el cambio de estado ¿r la s¿rlida. coste y a lu gran variedad de cilcuitos que se harr
En la Figula 1.20 se u'trestLan estos tiempos. clesarrollaclo por la práctica tot¿rlidad de los fabrican-
tes de semiconductores.
En esta tecnologia se fabrican. adernás de las puertas
lógicas estudiadas en el presente capítLrlo. otros cil'cui-
V66 (V¡¡1) tos cle mayor complejidad. tales como decodificadores,
E ntrada contadores, etc., que analizarenlos en capítr,rlos poste-
GND (VIL) riores. La escala de integración en estos casos cs la
MSI.
voH La larnilia TTL conprende varias series que han
Salida sido desarrolladas progresivar.ncntr' para mejorrrr algu-
(no invertida)
io% Vot nas de l¿ls caractcristic¿rs de las fabricaclas cor.l ante-r'ir)-
LPHI:
I
vou ridad.
tptt La primera seric que se creó iue la denominada ffl
Sa lida I-
50% Stutttlarcl, que es coi-rocida por la ul¿r)¡oría de los l¿rbri-
(invertida ) cantes como la serie 74, y cuyas principales c¿rracterís-
vot
tlcas son:
t . Tensión d'e alimentación comprendida entre 4,5 y
5,5V(5Vnorninales).
tpr¡+ =
fps¿ =
tiempo
tiempo
de
de
propagación de nivel bajo a nivel alto.
propagación de nivel alto a nivel bajo.
. Temperatura dc trabajo de 0 a 70 grados centigra-
t, = tiempo de subida de la señal de salida. dos.
fr = tiempo de bajada de la señal de salida. . Fan-out igr"ral a 10.
o Niveles de tensión:
V,o,,r¡,r : 2r0 V'
Figura 1.20. Tiempos de propagación y de subida - V¡r_ n,í* : 0,8 V.
y bajada en puedas lógicas.
Vo, : 2,4 v.
g)
^rn
Vorn,¡, : 0,4 V.
Disipat:ióu de potertc:icr. Normalmente se indica
la disipación estática por función. . -Margen de rLrido en ambos niveles. 0.4 V.
r Tiempo de propagación medio, 10 ns
Tanibiór-i se indic¿rn consllmos de corrientes de ali- . Disipación de potencia. 10 mW por función.
mentación, de cortocircuito y de entrada y salida para
los dos vulores lógicos.
La serie 54 presenta prácticamcnte 1as misrnes ctr-
racterísticas. Se diferenci¿r fundamentalmente e u l¿l
Cada una de las familias ló-eicas tiene sns ventajas ¡r
ternperatrlr¿t de trabajo. que en este caso. est¿i com-
sus inconvenientes frente a las demais; pol este motivo,
prendida entre -55 -C y I25'C. Esta serie se reserv¿l
en cada caso. se elegirá la más adecuada al diseño que
para aplicaciones especiales. Su precio es más elevaclo
se vaya a des¿rrrollar.
que el de la serie 74.
Las carirctcrísticas ideales de una farnilia lógica inte-
eluda ser'ían los siguierrt.es:
Con el lin de mejorar los tiempos de conmutacióu,
la disipación de potencia o ambas cosas a la vez, ¿t
a) Gran densidad de integración. partir de l¿r serie stautlard, los fabricantes de circuitos
b) Alta velocidad de propa_eación. inte-qrados ltigicos han desarrollado las siguientes se-
c) Mínimo col-lsuu')o. ries:
d) N,{irxima inmunidad al ruiclo 1, a la vari¿rcioncs o) Serie 54,74L (Lotr-pottcr), obteniéndose l.ncnor
de terxpcrilturit. consuuro (1 rnW por funcitiu), a cost¿r de sacril'i-
el Cómpatibilidad con otr¿rs f¿,rmilitis lógicas. car el tiempo cle llrop¿rgacion que en estL- clso
.f) Bajo coste. pasa ¿r scr" cle -13 ns.
b) N{edi¿tnte la iucorporación dc Lnl compolleutc
denorninaclo cliocjo Schottk,l . se crea la serie
fl Familia lógica TTL -'\4'74S (Sc/lorrl,-r') que mejora el tien-rpo de pro-
pagación (3 ns), obteniéndose una disipación
Las siglas TTL son las inici¿rles de Z¡-¿r¡¿sisror-Tronsis- de potencia por puerta de 20 mW aproximrr.-
tor-Loc¡ic: quc traducido quiere decir Lógica Transis- damente.

:-=+::==:

=F
 (') Posteriormente, se desarrolla la scrie 54114LS
\Lo r. Sc/rorf
w - p r t tr e /t.iJ. cuvas caractcl'í sticas son:
c Potencia disipada por puert¿r, 2 nlW.
r Tieurpo dc proptrgación, 10 ns.
d) La scric 54,14¡yg (Atlucnced Lotr'-pov,er Schott-
/.r') es una de las más avanzadas dcntro de l¿r
farnili¿r TTL. Sus características son:
¡ Potenci¿r
disipada por pLlerta, 1 mW.
o Tiempo de propagación, .1 ns.
c) Para aplicaciones donde se requierc urau rrrpi-
dez cn la conmut¿rción o. dicho de otra mancr¿I.
un mínir.no tiempo de ret¿rrdo. es necesario recu-
rrir ¿r la serie 54/74A5 (Adtcutt-ed S<'/rorrkl), cu-
\ ils e¿lrectel'ísticas s0n:
c Potencia disipada por hrnción, 7 mW.
o Ticrnlro dc propagaciirn, 1,5 ns.
.l) La última scrie en orclcu de aparición es la
54174F- - Faircltiltl AdtanceLl Sciorul,r'
(FAST
TTL) con las siguientes características:
o Potencia disipada por función, 4 mW.
o Tiempo de propagación, 3 ns.
Como es lógico, en los dispositivos rniis complejos.
forurados por un conjunto cle puertas, las potencias
disipadas y los tiempos de retardo son lnayores, ya que
se van acumulando los de las funciones básicas que las
constltrryen.
fl Familia lógica CMOS
Su rrombre se debe a la utilización de un componente
bitsico dencrntin¿rdo transistor NIOS (Mcr¿tl-Oxíde-Sa-
rnit'onductor).
Los circuitos integrados de la familia MOS ofi'ecen
una luerte competenci¿r ¿r los de tecnología TTL. debi-
do a las mejores características que presentan en algu-
nos aspectos. La principal ventaja es la menor disipa-
ci(;n cle potencia pol iuución, lo qrre supone una
mavor densid¿rd de integración. Por otra parte. est¿l
familia tiene una mayor inmunidad al ruido eléctrico
que la TTL. Por el contr¿rrio, los tiernpos cle propaga-
ción, en general, son supe riores y el nirmero de bloques
integrados disponibles es menor.
La tecnología CMOS es la sintesis dc otras cios
fanlilias qur- Lltiliz¿ut también el transistol MOS como
eleme nto básico. Est¿rs sor.r la N MOS, corrstituida por
tlansistores cle c¿rn¿rl N. r,' la PMOS. cuyo elcrlcnto
fttnd¿trlent¿rl es el tr¿rlrsistor N4OS de canal P.
L¿i letra (i. quc fornla par-ie de las siglas CN{OS. es
la altrevi¿rtu¡'a dc COS (Conrltlt,ntt,t'ttart' ,5¡rircfrt')" Esto
c¡ttiele decir quele firntilia ile circuitos quc estautos
analizando utiliza ulta estmclura heterogéuea. rlezcl¿r
de la NMOS y de la PMOS.
La firmilia CMOS básica ¿r.p¿lrece en los catálogos
couro serie 4000, y cn ella se iriclul'en, además de
puertas lógicas, otros dispositivos de mayor compleji-
c'lad. tales col-no contudores, registros. nrernorias, mi-
croprocesadores. etc. Las escalas de intcgr-ación, en
estos casos, son la MSI, la LSI y la VLSI.
En la actu¿rlidad, las características rnás significati-
vas dc esta se'l'ie srln:
o Tensión de aliment¿rción variable enlre 3 y 18 V.
. Ran_qo de temperatura corrprendido entre
- 40 y
g_5 'c.
¡ Flul-orrt gcnenrlnrenle sLrpel'ior r 50.
o Niveles de tensióu (para untr tensión de ¿rlimenta-
ción de 5 V):
Vtu trir, : 3'5 V.
-- V¡¿ n,¡, : 1,5 V.
Vt¡H ,r.i, - 4,95 V.
li,r,,,',, : 0.05 V.
-
o Gran inmr-rnid¿rd al ruido: no lc al'cctan impulsos
del 30 %, de l¿i tensión de alimentación.
o Los tiernpos de propagación vari¿rn inversamente
a la tensión de aliurentación, siendo de 60 ns para
5Vyde30nspara10V.
o La potencia disipada por puerta es clel orden de
10 nW.
Como en la f¿rmilia estudiada anteriornteute, dentro
de la tecnología CMOS se inclnye un conjunto de
scries desarrolladas con posteriorid¿rd a la serie básica:
0) La seric 54 74C mantiene las propiedtrdes y ca-
racterísticas de la tecnología CMCS pero, aun-
que no eléctricamente, es compatible pin a pin y
función a función con la farnilia TTL.
b) La scrie 54/'74HC (Hiult Speed CMOS) nejora
el tiempo de propagación de las series ¿rnterio-
res. ofreciendo valores del orden de 8 ns. Se
alimenta con tensiones colxprendidas entre 2
v6V.
c') La serie 54t74HCT es Llna serie de caracteristi-
cas similares a la anterior, con la ventaja cle scr
compatible eléctricarrcnte con la familia TTL.
Su teusión de alimentación es de 5 V.
d) Las series mhs modernas en tecnología CMOS
son la 54.114C. (Atluun<'etl CMOS) y la 54174
ACT. En el prirner caso. la tensión de alimenta-
ciór-r esth comprendida entre 2 -v 6 Y, 1o que le
hztce com¡-tttible con la serie 54¡'74HC; en el
se-tundo caso. es posible ut"l¿t ¿lliu.tcntación de
5 V (cntre 4"-5 r' 5,5 V). ¡ror lo clue puecle sLrsti-
tuir ¿t la seric 54 741-lCT ¡' a toclirs las se-rics
TTL. Sus caractclisticas sor] las sigLrientes:
e Potcncia disrpada pol litr-rció1. I ntW.
" Tietnpo de plopauacitin. 3 ns.
I:airc:lild prclduce unl serie sL-nre.iante, coll
características similares. conocid¿r corno FACT
(Fuirchiltl Aducutc:etl CMOS 7'eclunloqt).
29
 D Estudio comparativo de las farnilias TTL Tabla 1.18. Potencia y tiempo de propagación
y CMOS de las principales series de las familias TTI
Y CMOS para V"": 5 V
A lo largo de los apartados anteriores, inevitablemen-
te, se han establecido comparaciones entre ambas fa-
milias. Trataremos de resumir aquí, mediante una ta-
bla, las diferencias fundamentales entre las familias de Estándar 10 mW 10 ns
tecnología TTL y las de tecnología CMOS.
Como hemos tenido ocasión de comprobar, los fa- 54114 L lmw 33 r.rs

bricantes han puesto todo su empeño en mejorar el

tiempo de propagación o conmutación y la potencia s4114 S 20 mW 3ns
disipada por cada función, con el fin de integrar en un
solo chip el máximo núrmero de componentes y de redu- TTL 54174 LS 2mW [0 ns

cir los tiempos de operación de los cada vez más com-

54114 ALS lmw 4ns
plejos circuitos. En la Tabla 1.18 se muestran exclusiva-
mente estas dos características referidas a las principales 54174 AS 7mW 1,5 ns
series de cada una de las dos familias examinadas.
Los valores que se ofrecen en esta tabla están obte- 54114 F 4mW -l ns
nidos, en todos los casos, en las mismas condiciones de
tensión de alimentación, temperatura, etc. 4000
\,-, 60 ns
En resumen, la tecnología CMOS ofrece, en general,
-
>41 ^
t4 e
ventajas en cuanto a la tensión de alimentación, la
54174 HC Del orden
temperatura de trabajo, la inmunidad al ruido, el fan- CMOS 8ns
54114 IICT de nW
out y la potencia disipada. Respecto a la tecnología
TTL, hay que indicar que, por ser más antigua, se s4174 AC
encuentra más desarrollada contando con un mayor 3ns
54114 ACT
número de circuitos. Además, los precios de éstos se
mantienen a un nivel más bajo. La ventaja principal de Nota. Estos datos son orientativos e informan exclusivamente del
esta familia respecto a la CMOS es, sin embargo, el orden de magnitud.
reducido tiemoo de conmutación.

1. Construir primero mediante pueftas, y después ,. Obtener la función y la tabla de verdad de los
con contactos, los circuitos correspondientes a logigramas o circuitos lógicos de las Figuras 1 .21,
las siguientes funciones lógicas: 1.22 v 1.23.
a) (abc + ác)d
b) fa + (b + c)]d
c) (b + c)[á + b@ + a¡1

,11432

Figura 1.21. Figura 1.22.

5*
13- *11¿;q;L J

P:S
 1au
'"1t7410

Figura 1.23.

.l
r). Reoresentar la tabla de verdad de la función S a
partir del diagrama de tiempos de la Figura 1.24. Figura 1.24.

4. Para realizar una primera selección de ingreso en
una determinada empresa se solicita a los aspi-
rantes que cumplan los requisitos de alguno de
los tres puntos siguientes:
1. Estar en posesión de título académico y dos
años de experiencia en trabajo análogo al
ofertado.
2. Acreditar cinco años de experiencia y vivir en
la misma localidac.
3. Ser recomendado de la dirección.
En todos los casos será necesario tener coche
propio.
Obtener la función lógica que relacione adecua-
damente todas las variables y construir un circuito
oue efectúe automáticamente la selección.
5. Para trasladarse de un punto a otro de una gran
ciudad, existen varias combinaciones:
. Enlazar las líneas 1 y 2 del transporte subterrá-
neo.
. Elegir la línea A de autobuses y, a continuación,
la línea B.
. Coger primero la línea A de autobuses y poste-
riormente la línea 2 del transoorte subterráneo.
. De una forma más cómoda y directa, en taxi.
En cualquier caso, será necesario disponer del
dinero necesario para cubrir los gastos (suponga-
mos que el gasto es igual en todos los casos).
Obtener la función lógica y el circuito que per-
mita comprobar, mediante una señal luminosa, si
el camino elegido es el correcto.

A partir de las funciones NO, O e Y, obtener el a+b+c

circuito lógico correspondiente a las siguientes v2- a'b.c
funciones:
a'b'c'd
c- d rT-6-+iT-A
v2- a'b v5- (a+b+c)(á+6+ó)
v3- A-T U
Obtener la tabla de verdad de cada una de las
ab+ab funciones.
Representar la tabla de verdad de cada una de Montar el circuito y comprobar los valores obte-
las funciones. nidos en la tabla de verdad.
Montar el circuito y comprobar los valores obte- Medir los tiempos de propagación de las puertas
nidos en la tabla de verdad. lógicas de tecnología TTL y CMOS.
lmplementar las siguientes funciones de tres y Contrastar los resultados obtenidos en ambos
cuatro variables a padir de puertas de una y de casos.
dos entradas de tecnología TTL estándar:

qr;
eSt
 ffig$ffiru# t#xq tr{Jffiga€'A$ tu##gilÁ$

?-"a. Primer caso de diseño y reso- ?-.3. Tercer caso de diseño y resolu-
lución. ción.
2.?-. Segundo caso de diseño y re- 2.4. Cuarto caso de diseño y resolu-
solución. ción.

gH?&#&Uflfl4#Iq

Este capítulo toma como hilo conductor el diseño de
sencillos circuitos lógicos con puertas integradas me-
diante las cuales se materializan las funciones analiza-
das en el capítulo anterior. Describiremos los procesos
de diseño tr partir de casos concretos, comenzando por
los más elementales y acabando con aquellos más
complejos en los que el proceso es más largo y el grado
de dificultad más elevado.
Los pasos más relevantes de los procesos de diseño
que más adelante vamos a abordar son los siguientes:
c Concreción del problem¿I en una tabla de verdad.
. Obtención de la función.
. Simplificación o minimización de la expresión.
. Implementación de la función mediante puertas
lógicas.
Como veremos. no es necesariamente obligatorio en
todos los casos seguir cada uno cle los pasos para
lle-qar a un resultado satisf¿rctorio. En el gráfico de la
Figura 2.1 se muestran los diferentes c¿rminos median-
te los cuales es posible lle-ear al final del probiema. Los
distintos apartados que desarrollaremos a continua-
ción intent¿rn ajustarse a cada uno de ellos.
Los elementos formativos de carácter conceptual o
declarativo se irán incorporando paulatinamente se-
-eirn
vayan siendo necesarios. De esta manera indicare-
mos cómo es la form¿r canónica cle nna lunción lógica
o booleana, enunciaremos los postulados, propiedades
y teoremas más importantes relativos a esta materia y
expondremos alguno de los métodos tabulares que se
utilizan para simplificar funciones.
En este capítulo. 1as actividades en el aula de cada
bloque se centran en lzr comprobación y puesta a pun-
to del circuito que se h¿r definido: por tanto. dichas
actividades no se podrán realizar hasta después de
acabado el proceso de diseño. El seguimiento de los
cliferentes procesos qlle se mLlestran permiten abordar
los problernas planteados en los Ejercicios propuestos
y en las Actividades complementarias perra que se ad-
quieran ias capacidades que se desean desarrollar.

I-l i- -----
I

iEnunciado Elaboración [-Simplilicación Conversión de la.s

, -_-
Resolución
del l^ I^
uv td +^kl
Louto^ 'l de las I funcione-s pa.ra ut¡lizar , ts d;i;ir*',t;
problema de verdad I funciones 'I Puertas NAND o NOR i i-

Figura 2.1. Caminos y etapas del diseño de sistemas digitales con pueftas lógicas

:,.. ..:
r '.,".i
:ri€
 P$agn&flr* tAsü $}fl alEgnNG Y ffailgsg,ejilf&N

Construir el circuito ópt¡mo para la activación de una
lámpara empleando tres interruptores (o conmutadores)
combinados.
La implementación del circuito se llevará a cabo, en
primer lugar, mediante puertas lógicas y, posteriormen-
te, con contactos, aproximándonos al circuito y a los
componentes que se utilizan en una red eléctrica están-
dar de 220 V.

2.I.1. Proceso cle cliseño fl Obtencién de la función a partir

El proceso de diseño comienza con la representación
de una tabla de verdad de tres r'¿rriables como la que se
mlrestra en la Tabla 2.1. En la parte de la izquierda,
coffro es habitual, se ordenan todas las posibles combi-
naciones.
Para completar la tabla. es decir, para encontrar los
valores que la función debe adqr.ririr en cada combina-
ción es necesario, en este caso, realizar un sencillo
razonamiento partiendo del estado de reposo (combi-
nación 000) en el que la lámpara está apagada (valor 0
de la función). Cualquier interruptor que se active en-
cenderá la liimpara (valor I de la función). Por tanto,
todas las combinaciones que tengan un solo 1 lógico se
corresponderán con un valor I de la función. Si con nn
interruptor activado la lámpiira está encendida, la ac-
tu¿rción sobre un segundo interruptor la volverá a ap¿r-
gur. En consecuencia, las combinaciones con dos nnos
darán valor 0 a la función. Por últin-ro, si cuando dos
interruptores están activados la lámpara está apagada,
la actu¿rción sobre el tercero la volverá ¿r encender. Por
csta razón, la úrltima combinación. en la que las tres
i,ariables valen [. se corresponcle con un valor I de la
función.
de la fabla de verdad
Existen dos maneras diferentes de obtener la fur-rción a
partir de la tabla de verdad. En un caso nos fijaremos
en los unos de la columna de la función: en el otro, en
los ceros.
En el prirner c¿lsol la función se deduce suntando
totlos lc¡s protluctos lógícos tpte tlou a la Jiuu:ióu el ta-
/or 1. Por tanto. el núrrnero de términos de la función
será igual ai de unos lógicos que aparezcan en la co-
lnrnn¿r de l¿i salid¿r. En nuestro ejemplo la fr"rnción será:
L : cl[jt + aba + ct\¿ I abc
Cuando, en c¿rda uno de los términos, la variable
vale 1 aparece tal cu¿il, pero cuando vale 0 aparece de
forma negada, ya que para que un snmando valga I, es
neces¿trio que cada uno de los factores quc lo forman
sea tarnbién 1.
En el segundo caso, la función se deduce, análoga-
mente. nultipliccLtttlo lotlas las suntas lóglicets cpLe clcm et
la fimt'ión t:alor 0. Tarnbién en este caso el nútmero de
términos de la [Lrnción será igual al de ceros lógicos de
la columna de la salida. En nuestro eiemplo l¿r función
valdrá:

Tabla 2.1. Tabla de verdad ¿ : \tr + b + t')(c * l' + r.)(d +bI c)(r7 * 6 + cl
de tres variables
de la función L
Ahora, cu¿indo la r,¿rriablc r,¿rle 0, aparece de form¿r
directa, pero. cuando tom¿r cl valor l,lo hace de form¿r
negaclt. porquc par¿r que cada término val-qa 0, es
000 0 necesalir'r ciue cirda uno de los sutnandos (.lr-lc lo for-
00r 1 man valga 0 tantbién.
010 I hldiscutiblcmente. para que cl númcro dc términos
011 0 sc¿r el nrenor posible. la lur-rción sc decJucirír rL partir de
100 1
1os ¡¡rrr¡s o de los c'¿,ros teniendo etr cuet-ita slt ptesencil
l0l U
nui-nérica sobre la columna de salida. En nttestro caso,
t10 0
da 'igtral. ya que el nútmero de ceros y de trrlos es el
111 1
mismo.

éé
 I Resolución del circuito El circuito que se obtiene al m¿rterializar la función
mediante contactos es el quc se muestra en la Figu-
ra 2.3, en el que los contactos normalmente cerrados
Para implementar cualquiera de ias dos funciones ob-
representan a las variables que aparecen negadas en la
tenidas de la tabla de verdad, sería necesario utilizar
exoresión.
un considerable nirmero de puertas. Sin embargo,
como verelnos más adelante, en expresiones semejan-
tes a éstas, el número se puede reducir sensiblemente
simplificando las funciones qlre se deducen de la tabla
de vcrdad. Pero aquí, si observamos atentamente la
tabla de verdad, comprobaremos que cuando el núme-
ro de ¿¿nos de las combinaciones es nar la función vale
0, tnientras que cuaudo es impar vale l. Esto quiere
decir, tal como señalamos en el Apartado 1.6.1, que la
función es Llna O exc:lusiua de tres entradas. Por tanto.
abordando el problema de esta forma, el diagrarna
ló-eico es lnu!' simple, pr-rdiéndose obtener directamente
la sigr-ricnte ex¡rresión. 1., es una de las líneas de la red eléctrica.
N es el neutro de la red.

L:a@b@¿r
Figura 2.3. Circuito de conexión de tres interruptores
El circLrito correspondientc se muestra en la Figu- combinados para iluminar una lámpara.
ra 2.2. Para su construcción. hemos utilizado puertas
de dos entradas que son las que están disponibles Con unas simples modificaciones, el circuito de la
comercialmente.
Figura 2.3 se puede transformar en el de la Fígura 2.4.
De este último es fácil pasar al de la Figura 2.5, donde
se muestra un circuito real construido mediante con-
+Vcc mutadores comerciales.

2/7486

Figura 2.2. Circuito de control de un sistema Figura 2.4. Circuito de conexión de tres interruptores
de iluminación mediante tres interruotores. combinados oara iluminar una lámoara.

Como se puede observar, para que las variables ten-

gan valor 0, es necesario que los interruptores estén
cerr¿rdos, conect¿rndo las entradas cle las pLlertas ¿r
m¿rsa. Por el contrario, cuando alguno de los interrup-
tores est¿r ¿rbierto. la variablc toma valor 1.
Si (lucrentos hlrcel'la coneri(ln d,-'ll llirrrpanl cr) untr
vivienda o en Lll-t l<tcal mcdi¿rnte <ll¿tves,, combin¿1das,
es necesario recurrir a cualquicra de las funciones ob-
tcniclas cle la Tabla 2.1. SLrpongamos quc el punto de
partida sea la fr¡nci(rn erpresada en forrna de suma de
productos:
Figura 2.5. Circuito real de conexión de tres
L:dt)CIAltt +0l1C+ADC conmutadores combinados.

*¡
 Montaje y comprobación del circuito de la Figura 2.2.
Montar el circuito lógico obtenido mediante el proceso de diseño y comprobar su funcionamiento.
2.L.2. Fornra canónica
de tura función lóeica
Las expresiones qlle hemos deducido de la Tabla 2.1,
en las que. en cada uno de los términos, aparecen
todas las variables que intervicneu en el problema,
tiencn lorma c¿rnónica. En consecuencia, recibe el
nombrc de forma canónica de una expresión lógica o
booleana todo protlut:to de s¿uttcts o sunle de productos.
en Ios cuctles anore(en todos las ucu'iables en cculo
2,2, $fl#qlH$ü ,[i/\$# Dn D1$5]H# Y Rflg#tililá{3t{
Para matricularse en un ciclo formativo de Electrónica,
la secretaría de un institulo de enseñanza secundaria
ofrece una confusa información en la que se establece
la necesidad de reunir todos los requisitos señalados en
cualquiera de los siguientes puntos:
1. Haber cursado previamente la modalidad de Tec-
nología del Bachillerato, haber elegido una mate-
ria optativa de Electrónica y tener un buen expe-
diente académico.
2. Haber cursado la modalidad de Tecnología,
haber elegido una materia optativa de Electró-
nica y tener un informe favorable del Departa-
mento.
2.2.1. Postulados, propiedades
y teorernas que pennitell
simplificar funciones lógicas
Conro vcrenlos nrirs adcl¿rnte. la exprcsiirn lógica tirigi-
tral quc se deduce del problema propuesto. puede sufrir
una sensible reducción mediante la aplicación dc los
postulados, propiedades y teoremas mirs significativos
del álgebra de Boole. Este método de reducción de las
expresiones recibe el nombre de sirnpliñcación alqe-
brqicct.
unr¡ tle los tén¡tinos c|ue const.itLq,en Iu e,vpresidn. Estas
variablcs pueden ap¿rrecer de fonna directa o de lorma
negada o complemcntad¿r.
La función expresada como suma de productos reci-
be el nombre de printeru JorntcL crutónicu o, también,
MINTERMS. Cuando 1¿r función está escrita como pro-
ducto de sumas es conocida como .r¿¿rr¡l/¡ do .forrntt ccuuS-
nica o MAXTERMS.
Corno veremos más adelantc. en este nrismo capítn-
lo" cualquier función puecle ser represent¿rda en forrna
canónica realizando las transformaciones neces¿lnas.
3. Haber elegido una materia optativa de Electró-
nica, no haber cursado la modalidad de Tecno-
logía, y no tener un buen expediente acadé-
mico.
4. Tener un buen expediente académico y un infor-
me favorable del Departamento.
5. Haber cursado una materia optativa de Electróni-
ca y no disponer de un informe favorable del
Departamento.
Deducir una expresión simplificada que recoja las
condiciones y definir un circuito con pueftas integradas
mediante el cual los alumnos/as puedan comprobar fá-
cilmente la idoneidad para cursar el ciclo.
I Postulados
Vamos a exponer los postrilados m¿is significativos y,
para su mejor comprcnsión, zrcompañaremos cada uno
de ellos con un circr,rito eléctrico realizado mediante
cont¿rctos. En la Figur-a 2.6 aparece un¿l relacicin-restt-
men de toclos ellos.
e Posltúutlo I .
La suma lógica de uu¿t variable m¿is ttn 1 lógico
equivaleaunllógico:
a*l:l
-';i
 o Postulaclo 2

La suma lógica de una variable más un 0 lógico es

igual al valor de la variable:

al0:a a+1=1

c Postulado 3

El producto lógico de una variable por un 1 1ógico

es igual al valor de la variable:

ct'l :
c Postulado 4

El producto lógico de una variable por un 0 lógico

es igual a 0:
'al
a'0:0 a.1=a#
o Postulado 5

La suma lógica de dos variables iguales equivale al

valor de dicha variable:
a*a:a aQ
o Postulado 6 a.0=0 ------<J''/H O-
El producto lógico de dos variables iguales equi-
vale al valor de dicha variable:

0'A:A

o Postulado 7 a+a--a
La suma lógica de una variable más 1a misma
variable negada equivale a un 1 lógico:

a*a:1
t Postulado B a.a--a
El producto lógico de una variable por la misma
variable negada equivale a un 0 lógico:

a'a:\)
o Postulado 9
a+á=1
Si variable es negada dos veces, ésta no varía.
ur-ra
Este postulado es válido para cualquier número
par de inversiones:

s Postulotlo l0 a. -a-d
a= 0 ------O'', C-- \ñ-
Si se invierten los dos miembros de una igualdad,
ésta no sufre ninguna variación:

S:a+b;S:aIb Figura 2.6. Circuito eléctrico equivalente

S:a'b;S:a4 de los postulados más significativos.

ág g-
.*9
,,:*
*.*-
e€

trg
-

f Propiedades ficación. La comprobación de estos teoremas se

podrá re¿rlizar construyendo la tabla de verdad:
De la misma forma que en la matemática ordinaria, en
el álgebra de Boole se cumplen las propiedades que a-T-E : a' 6
exponemos a continuación: ;4:ct+6
c Propiedad conntlttotiDo
Lo mismo que otros teoremas y propiedades, las
a*b:b+ct leyes de Morgan son generzrlizables, es decir, son
aplicables a expresiones de más de dos valiables.
a'b:b'a
c Teorema 4
" Propiedcttl asocicttiua
0) oD+a(+- bc:ah+c1t
ullt + c:ct+(b+r:):(.a+b)+c
CL b'c:a(b't:):(a'b)c b) (a + b)(a + c)(b + c) : (a + b)(a + c)
. Propi edeul tlistributiuct La forma rnás cómoda de demostrar este teorc-
ma, como en el caso anterior, es mediante la cons-
-t r:) :
a(b ,, b+0'c trucción de ia tabla de verdad.
ctib.r:(ct + b)(a + c)

I Teoremas 2.2.2. Proceso cle diseño

Los teoremas que enunciamos seguidamente podrán Volviendo al enunciado del problema propuesto, po-
ser demostrados apoyándonos en los postulados y pro- demos comprobar que, en supLlestos de este estilo, la
picdades descritos anteriolmente. expresión algebraica puede obtenerse directamente cle
la lectura del enunciado, sin necesidad de representar
¡ Teorema I: Le.r- de absorción la tabla de verdad. En el capítulo primero se propusie-
ron sencillos ejercicios similares al de este apartado.
a) e+0'b:a Por esta razon, el alumnado ya ha adquirido práctica
en el planteamiento de este tipo de problemas. La
Demostración:
novedad que ofrece este supuesto es la posibilidad de
* a- b : c{l + ¿,) : a'
cL 1: ct
simplificación de la expresión, mediante la aplicación
de los postulados, propiedades y teoremas expuestos
b) a(cL * b) : o en el punto anterior.
En primer lugar, es irnprescindible asignar un nom-
Demostración: bre a cada una de las variables del enunciado. De esta
manera, tendremos:
a(cL * b\ : ct' ct I ct' b : a * a' b : a
LI : rnodalidad de Tecnología.
¡ Teorema 2 b : optativa de Electrór-rica.
c : expediente académico.
0) a-ta'h:a-lb d : informe del Deoartamento.

Demostración: La expresión resultante será una suma de productos

formada por tantos sum¿rndos como puntos diferentes
* cl' b : (a *
ct c1)(a + b) : lla + b) : a * l¡ presenta el enunciado del problema. Cada sumando
contendrá las variables que representan cada una de
b) b(u*li¡:a'b las condiciones impuestas en el punto correspondiente
al strmando. Cu¿rndo se rcquierc tulr condición, la vr-
Dcnlclstración:
riable aparecerá representada de forma directa, pero,
b(q * 6¡ - t.,' u i b' n : ¡'¿¿ * 0 : l:' rt cuando se indica qne la condición no es necesaria, la
variable aparecerti de forma negada o complementada.
c Teoretna 3: Leyes de Mr rgart Atendiendo ¿l estas especificaciones, la exprcsión serrt
la siguiente:
Merecen una especial mención las leyes de Mor-
por su gran utilidad en los procesos de simpli-
-s¿rn
F- : abc * abd + abe + t:rl + bd

át
 3/7404

1/7408
3/7408
3ab ^
Yl--\ 8 abc ,-417432
r¿F--\ri
tr
'

abd+abc+cd+bcl
s áb g
É{"" ane o?!a3?
ábc+cd+bd
4 2n408
6

1 1n432

,1-/3 cd + bd

Ftgura 2.7. Diagrama lógico de la función obtenida en este apartado sin simplificar.

Para poder comparar el circuito correspondiente a Aplicamos la propiedad distributiva al úrltimo su-
la función sin sirnplificar con la simplificada, en la mando:
Figura 2.7 se muestra el diagrama lógico que, como se
puede comprobar, está formado por quince puertas de
diferentes tipos.
F:eúc+aba+cd+ab+bd
Sacando ab factor común de los sumandos primero
D Simplificación de Ia función y cuarto:
(método algebraico)
F:ab(c+1)+abe+cd+bd
Con el fin de utilizar el menor número de puertas, es
conveniente simplificar la expresión utilizando, en este Comoc*1:1:
caso, todos los postulados, propiedades o teoremas
que sean necesarios. Este proceso de simplificación o
reducción de la función no es una técnica precisa, pu-
F:ob+oba+cd+btl
diendo elegir, en la mayoría de los casos, varios cami-
nos para llegar a un resultado común. Su empleo re- Ahora es posible sacar factor común lr de los suman-
quiere dominio rnatemático y experiencia sobrada; dos primero y segundo:
pero, a pesar de todo, es necesario una gran dosis de
suerte para llegar a un resultado satisfactorio. F:b\ct*c1e)+cd+bd
En el caso que estamos resolviendo, hemos elegido
un camino marcado por los siguientes pasos:
Si de los sumandos segundo y quinto sacamos factor Aplicando de nnevo la propiedad distributiva al
común b, tenemos: contenido del paréntesrs:

F:abc+abe+cd+b(ad+d) F : bl(a + a)(a + r:)l + cd + btl

Aplicando la propiedad distributiva al contenido del

Volvemos a cmplear la propiedad distributiva. ¡' 1.-
paréntesis:
nicndoencuentaquea * a: l:
F : abc + ab¿ + ul + b[(cr + lilVl + dl]
F:ab+ba+ctl+btl
Como d + ci: l.resulta:
Como en la expresión tenemos los sumandos bc y
F:abc+aba+cd+b(a+d) cd, podemos incorporar el sumando bd, por aplicación

dF
inversa del teorema cuarto. Dc csta fiianera, 1a lunción I Implernenfación del ci¡.cuito
quedará de la siguiente forma:
El circuito lógico, ajustado a la función reducida. es
F:eb+ba+cd+bd+bd tan elemental como el que se muestra en la Fieura'2.g.
Corno se puede deducir de la expresión, el núinero de
Sacando b factor común de los sumandos cuarto y puertas necesario es, exclusivamente, dos: una Duerta
quinto tendremos: Y que multiplica las variables c y d y otra puérta O
que suma el producto obtenido de la anterior función
F:ab+b.+cd+b(tl+ii1 con la variabie b.
Si comparamos este circuito con el de la Figura 2.7,
correspondiente a la fLrnción sin sirnplificar, podemos
El término (d + iü : 1, en consecuencir:
comprobar que el número de dispositivos se reduce de
forma considelable.
F:ab+be+cd+b
Si sacamos factor común b de los sumandos prime-
ro, segundo y cuarto, resulta:

f-bhrt:*11 -ctl
Todo el contenido del paréntesis es igual a la
dad; por tanto, el resultado final será:
Figura 2.8. Diagrama lógico de la función
F:b+ccl simplificada.

Montaje y comprobación de los circuitos de la Figuras 2.7 y 2.8.

Montar el circuito antes y después de simplificar la función y comprobar que el funcionamiento de ambos es el
m¡smo.

-#H
2,3, '{',flHilfi& flAg{9 e$$fltq# y F.flS{3l,Uilg#ru

Diseñar los dos circuitos A y B del diagrama de bloques
de la Figura 2.9, a cuya entrada se han conectado
cuatro interruptores de manera que, cuando están ce-
rrados, las variables a, b, c o dtoman valor 0 y, cuando
están abieftos. adouieren valor 1.
Las salidas F,, Fry F. del bloque A se relacionan con
las entradas de la siguiente manera:
r F, adquiere valor 1 cuando dos interruptores
contiguos están cerrados.
o F, adquiere valor 1 cuando hay dos o más interrup-
tores abieftos.
o F. toma valor 1 cuando alguno de los interruptores
extremos está abierto.
Las salidas X, y X, del bloque B deben indicar, en
forma binaria, el número de pilotos que se encienden
para cada combinación.
no

:i*';
 ''cc

lR,
l-
ln2
t^ trl

l l T.
t I
ó r1

I
h
r !
A B X.
'3

)
I4
t'' )-I2 r1

Figura 2.9. Diagrama de bloques.

2.3.T. Proceso de diseño no aparecen todas las combinaciones que se pueden

construir con tres variables, aunque algunas de ellas
Para definir los dos circuitos del diagrama de bloques están repetidas. Por otra parte, ¿r diferencia de lo que
de la Figura 2.9, es necesario llevar a cabo el siguiente ocurre en los casos que hemos analizado o resuelto
proceso: anteriormente, las combinaciones aquí no están orde-
nadas.
o Representar la tabla de verdad para cuatro r,¿rria-
blcs, en la que se obtengan los valores de las cinco Tabla 2.2. Tabla de verdad
funciones de salida (tres del primer bloque y dos del
segundo) conforme a las condiciones establecidas.
o Deducción de las funciones.
. Simplillcación de las funciones por métodos tabu-
lares.
. Representación del diagrarna lógico del circuito
completo. 0 00 1 I
¡ Montaje del circuito y comprobación de su funcio-
(, 0l I 0

namiento.
n 10 1 1

0 lt 0 0
0 00 1 I
tr Tabla de verdad 0 0t I 1

n r0 1 0
U ll 0 0
Le1'endo detenidamente el eirunciado dcl probleml. cs I 00 I 0
fácil obtener la tabla de verdad oue se rl.luestra en la i 0l tt 0
Tabla 2.2. En la primera coltrmn¿r aptrecen todas las I 10 1 1

combinaciones que se pueden formar con las cllatro 1 ll 0 0

variables correspondientes a las entradas del bloque A. 1 00 0 0

En la zona central se encuentran los valores de las I 01 0 0

salidas del citado bloque que, a su vez, son las varia-

1 l0 0 0

bles de entrada del bloque B. Como se puede observ¿rr,

1 11 0 0

4S
 Las combinaciones binarias qlre no aparecen son las
siguientes: la 000, la 001 y la 010. Como estas combi-
naciones nunca se van a presentar a l¿r entrada, supon-
dremos que el valor de la función, en estos casos, es
tntliJerente. Esto quieLe decir que podernos tomar e1
valor que se nos antoje o que mejor nos convenga: o 0
o 1; pero, hemos de tener 1¿r absoluta garantía de que
esos valores de entrada nunca se aplicarhn porque, de
ser así, la salicla tomará e1 valor que 1e haylrnros asig-
nado de antemano. Los términos indiferentes de una
lunción se representan con una x.
Las salidas de1 bloque B, tal como indica el ennnci¿r-
do, señalan, en forma binaria, el número de luces que
están encendidas para cada una de las posibies combi-
naciones de entrada ai bioque A. Como es sabido, la
correspondencia entre el sistema decimal y el binario,
p¿1ra estos núrmeros elementales, es
0:00, i:01,2-10
fl Otrtención de las funciones
Arinque, como hemos visto anterionnente, la función
se puede obtener de dos formas diferentes, cuando se
resuelve un probiema concreto. lo normal es hacerlo
recurriendo al valor (0 o 1) que menos veces aparece en
la columna correspondiente. Sin embargo, en este caso,
para hacer más explícito el desarrollo vamos a resolver
el problema de las dos maneras posibles,'deducieudo
las funciones correspondientes.
Las funciones Fr, F, y F., expresadas en la primera
forma canónica. serán:
F t: al.cd -r ctbi',I + c16cd -+ iht:d -f tthcl
+ a\¿d I uFcJ
r I r t , , -r r , -t t ,
f :: ODttl I ttFttl -l ot-t|tl + o0((l I ol)Ctl L ODC(l
+ ctbtJ I tiltid + ctbtd -l ubr:tl
+ a6cd
F, -,1fi¿,I I lhi,l - oh¿,| I ,iht,l * ql,,'l + ahctl I
+ al,c,l + tthcd + ah¿li -r abc(l ¡ ohtd ¡ ahtd
Si ahora nos fijamos en ios puntos en los que las
funciones valen 0, obtendremos las expresiones en
segrrrrda fornra canónica:
tr
_¡ (aibfc.*tl)(a-tbt ¿ +
-1- ,l)k¡+bia+úkt+ /i+c+
rt- ¿-,
-T- +.'+cl¡1ct+6+e+ d)(cl
t:
{o+b+r+tl)(a1'b't ¡: + rJ)(¿¡ *D*r'*
I ,11\o -r It -,' * ,/)(rr fhf¿ +
lr
'3 -
(uib*r:*d)(a+b+ . + d)(a +6+c+
-d¡Pt t/J+c +d)
Las salidas del bloque B, expresadas en 1as dos for-
rrr:rs posibles. son las siguierrtes:
X, : FrFrF3 + FtF.Fr + F'FrF. + Ff 2F3
Xt-(Ft *tr,r tr.)
- F,F.Fr t trrF,trr
Xr
X. - tl't i F, * FrltF,l F, - F.,)rtr, + F, + tr.)
I Simplificación de las funciones
(rnétodo de Karnaugh)
Para simpiificar todas las funciones que se han inferido
la siguiente: dc la Tabla 2.2, v¿rmos ¿r ntilizar e1 método (rrtific.o o
método de Kcu'natLgfu, que es una técnic¿r rnás precisa y
y 3:11 sistemátic¿r que ln reducción algebraica, empleacia en el
caso anterior. Es de iácil aplicación y, tal como podre-
mos comprobar, muy eficaz. Comenzarernos por apli-
carlo a las funciones obtenidas en la etapa anterior, en
1as que intervienen tres y cuatro variables. La aplica-
ción dei método ¿ funciones de dos variabies es muy
sencilla, pero, como veremos más adelante, cuando el
número de variables excede cle cuatro, la técnica se
complica y, en consecnencia, su empleo no ofrece de-
masiadas ventajas.
En primer lugar. es necesario constnrir, para cada
función, un cuadrilátero que a su vez se divide en 2"
cuadrados elementales. Ei exponente n se corresponde
con el nirmero de variables de 1a función. En la Figu-
ra 2.10 se muestran los gráficos adecuados para redu-
cir funciones de tres y cuatro variables.
t cil,ctl
a- | - .
1a
d)(¿7 +b+c+
(1)(¿ +
+ lt +.+J)
11)
Figura 2.10. Gráficos de Karnaugh para reducción
de funciones de tres y cuatro variables.
é48
 Las v¿iri¿rbles cle l¿r función se reparteu entre los clos
ejes de coordenadas tomando como rclerencia el r'érti-
ce superior izquierdo. En cada uno dc los ejes. y lia-
ciéndolas coincidir con una de las casillas, deben apa-
recer todas las posibles combinaciones que se pueden
elaborar con las variables correspondientes a cada eje.
El orden de colocación de las combinaciones debe ser
tal que, de una a la siguiente, sólo cambie el valor de
una variable. Se dice entonces quc cntre dos casillas
consecutivas existe otlycLcenc:ict algebroit:tt. En los casos
de dos. tres y cuatro vari¿rbles, se produce un¿r total
coincidenci¿t entre la adyucencia griifica .i,' la algebrai-
ca. La primera casilla, tanto en sentido vertical como
horizontal, es adyacente a 1a última.
Una vez construido el cuadrilátero, se coloca un 1
en cada una de las casillas donde exista la función.
Para saber dónde existe la función. hasta que se ad-
quiera la adecuada soltura, es necesario utiliz¿rr la Ta-
bla 2.3 (en este c¿lso p¿ira cuatro variables) en lzr que se
Itace corresponder c¿rsillas y térrninos de la fLrnción. Es
conveniente señalar que la casilla de l¿-L tabla que hay
Tabla 2,3. Correspondencia entre los términos
de la función v las casillas del oráfico
de Karnaugh
cd\
.1
00 01 11
qLie ocupar es la que se identilica con el térnrino de la
función. ya se trate de la printer¿r, o de la segunda
forma canónica. Por ejemplo, los términos abcd y
(a + b + c + d), procedentes --como es lógico de
dos funciones distintas, ocuparán el mismo espacio en
la tabla. colocándose un 1 en la casilla supelior iz-
quierda cuando aparezca dicho término en la expre-
sión. Existen otr¿rs formas de representar los términos
en los rectángulos; nosotros hemos optado por éste
porque es el mismo, sea cual sea la forma canónica en
qr-re la función esté expreszrda. Con experiencia. es posi-
ble pasar direct¿rmente de la tabla de verdad a los
graficos o mapas de Karnaugh.
A continuación se agrupau todos los unos en blo-
ques de 2. 4, 8, 16, etc., casill¿ts, siendo imprescindibie
que los urlos se encuentren en casillas adyacentes, en-
tendido que la adyacencia debe ser algebraica. No exis-
te una form¿r únic¿r de a-grupamicnto; el objetivo es
construir el menor núrrnero de grupos. con la lllayor
c¿rnticl¿rd de nnos posible, atendicndo zr la exigenci:r
de que cumplzrn la ley señal¿rda, es decir, que seen
potencias de 2. Un 1 puede form¿rr parte de varios
-grrlpos.
En nuestro c¿rso, los gráficos quedan configurados y
cubiertos tal como aparecen en las Tablas 2.4, 2.5,2.6,
2.J, 2.8, 2.9, 2.10. 2.1I, 2.12 y 2.13. Hemos optado
por a-qrupar los unos tal como se muestra en dichas
tabias.
En al,eunos casos (gráficos de X, y de Xr) hemos
0

00 ábcd ebcd abód abcd

marcado con Llna X los términos indiferentes, de mane-
ra que pueden lormar parte de los grupos que hemos
hecho, lo mismo que si fueran unos.
01 ebed ebed abcd abed
Las funciones reducidas se infieren de los gráficos de
Karnaugh de tal manera que de cada grupo de unos se
11 ábcd ábcd abcd abcd obtiene un término. Además, se eliminan las vari¿rbles
que ¿r lo largo o ancho de c¿rd¿r grupo adquieren el
10 ábcd ábcd abcd abcd doble valor (tJ y 1) ¿r1 menos un¿r vez. Cu¿rndo el valor
de la variable es el mismo en c¿rda una de las casillas
que configuran el grupo, aquélla es irreducible.

Tabla 2.4. Karnaugh para F, Tabfa 2.5. Karnaugh para F.,

cd\ 00

n\_
01 11 10 00 01 11 10
t
00 1l Ir 00 tm
''E-=
1 1 1

01 1 01 jr
i
l.{ 11 i1

10 1lI I i1 10

t'l a.

:i:É):t;-*::..,.
:fl*
 Tabfa 2.6. Karnaugh para F, Tabla 2.7. Karnaugh para F,

00

01

11

10

tr- = ah t eri + hd + ed + bc + aC Fr= (b + c + d)(a + c + d)(a + b + c)(a + b + d)

Tabfa 2.8. Karnaugh para F, Tabla 2.9. Karnaugh para F.

co\
00 00

01 01

'11 '1
1

10 l0

Fs= a + d Fs= a + d

Tabla 2.10. Karnaugh para X, Tabla 2.11. Karnaugh para X,

x 0
'oo 01

al ¡
'I
1 10 tr
,3

0
'oo 01 11

X
10

["
Xt=
1

Fz+
,)
Fs
,l I
Xt = Fz+
'\vl
F'¿
|
X

Tabla 2.12. Karnaugh para X, Tabfa 2.13. Karnaugh para X,

tr
,3 'oo 01 It 10

0
a X
I
X
tr
v -Ec,
/\2-t213-r112t3 EEE Y -[:ttr
/¡r I l\¡ . I r )1\¡ 2 ttr\
-tr\|tr i t )l
-

Los términos cle la función redtrcida se obtie- Las liLnciotres sin-rplificadas de uuestro ejemplo se
nen represent¿rndo las variables de lorma directa cuan- lnLlestran junto a cada gráfico. Cclmo se puede com-
do el valor es 1 y de forma negadn cuando el valor probar, las expresiones primitivas han sufrido una sen-
es 0. sible redr-rcción.

4S
ü Resolución del circsito
En las Figuras 2.11 y 2.12 se muestran los diagramas
lógicos correspondientes a los bloques A y B del circui-
to de la Figura 2.9, obtenidos a partir de ias fr-rnciones
sirnplificadas. Para representar los diagramas lógicos
hemos utilizado, exclusivamente, las expresioues que
tienen forma de suma de productos. Como se podrá
observar, todas las puertas Y y O que se han utilizado
son de dos entradas.

6
3t7408
I
4t7408
^317432
1n432

p4n432

3
417432

Figura 2.11. Diagrama lógico correspondiente al bloque A del circuito de la Figura 2.9.

tr E
't

11n4OB
x2

Qloa ss74ol

Figura 2.12. Diagrama lógico correspondiente al bloque B del circuito de la Figura 2.9
 Montaje y comprobación de los circuitos de las Figuras 2.11 y 2.12.
Montar los circuitos de las Figuras 2.11 y 2.12 e integrarlos en el diagrama de bloques de la Figura 2.9.
Comprobar el funcionamiento del circuito completo.

2.3.2. Conversión ¿le una expresión Aplicando la propiedad distributiva en dos fases
l.P, consecutivas obtendremos:
cuarqurera a rornla canonrca

Para poder entrar en los -eráficos de Karnaugh es nece-

F : (bc + b.)(d + A) + bc:d + [jcd
sario que la funciólr esté expresada en forma c¿rnónica. F : hctl t ltcti I bcd + ba¿ t- l,t'tl + bcd
es dccir. deben ¿rpareccr todas las r,¿rriabies en cada
tuno de los ténninos quc la forman. Bien es cierto quc, Collo el términcl l¡cr1 est¿i repetido se elimin¿r una
al dedr-rcir la fr"lnción de la tabla de verd¿rd, la expresión vez, siendo el rcsultado final:
siempre adqLriere alguna de las dos form¿rs canónicas
posibles; pero, puede ser qlre la expresión se infier¿r
directamente del enunciado, como ocurre en el segun- F: br:d -r bcd + bad + bed * 6c:d

do caso de diseño de este mismo capítulo. E,n estos

casos, es imprescindible que la expresión adquiera la Supongamos qLle deseamos ahora transformar la
forma que el método -eráfico de simplificación requiere. misma función en produclo de sumas o segunda forma
No existen reglas fijas para llevar a cabo las neces¿r- canónica.
ri¿rs transform¿rciones, aunque para ello cs necesario En primer lu-ear, será necesario aplicar la propiedad
recurrir, como en otros muchos casos. a los postula- distributiva:
dos, propiedades y teoremas del álgebra binaria.
Para ilustrar este apartado transformarerlos, en pri-
mer lu-ear, la función reducida del Apartado 2.2 de este
F:(b+c.\(b+tt)
tnismo capítulo, e iremos indicando los pasos seguidos
para llegar al resultado final. Más adelante, exprcs¿rre- En el prirner término, falta la variable ri y, en el
mos en forma canónic¿r de primer orden la rnisma segundo, la c; p6¡ tanto, aplicando criterios scrlejantes
función, pelo, ahora. sin simplificar. a los del caso anterior:
Como recordaremos, la lunción simplificada a la q'.re
se llegaba en el segnndo c¿rso de diseño que hemos F : l(b * c) * + ülc.))
tr/,?t][tb
abordado en el apartado anterior es:

F : b +cd Ahora hemos sumado al término primero (r1J) y al

se-qundo (ci), que en ambos casos es 0, de modo que el
Como esta función depende de tres v¿rriables, la ex- v¿rlor inicial de cada uno de ellos no sufre variación.
presión final, ya se tr¿lte de la primera o de la segunda Aplicando la propiedad distributiva se obtiene:
forma canónic¿i, debc estar formada por lln número c1e
términos en los que figuren todas ellas. :
En este ejernplo. lo rnás sencillo es expresar la fun-
p (b +c+ d)(b +( + r7)(¿) + c + ¿1)(b * . + d)
ción en su primera forma canónica. es decir. en sulna
cle productos. Clorno el término (b +c* r/) se repite. el rcsultrtclcr
Clomo se puede observ¿rr. al primer tórmino le faltan fin¿il sera:
las variables c' 1' r1 y al se_uundo la b. Pnra empezar'.
multiplicarcuros el sulnrnrlo ñ por (c + (-) )'. a la vez. : + (' +
por (rl + ¿l). Clada uno de los ténninos encerrados eutre
P th d¡¡\, ¡ t +,1^1, * <' * ri)

parénlesis vale 1: por tanto. la expresiirn no sufre vaLia-

cior-rcs. Al rlrisrno tienipo, rnultiplicat'enros ei segundo Cclnro lle¡nrts ¡todido conrproLrtrr-. culrildtr cn iut tól'-
sumando por el térrnino (h * /i¡. yr que es est¿l l,ariable lnino o en un sulrando laita un¿r variable" sc convterte
la que le falta para completar el núrrero total de ellas: en dos: en uno de ellos ap¿rrcce la vari¿ible de form¿r
directa y en el otro de forma negada. Cuando la ausen-
F: b(c + .)(tl + d) + cd(b + b) cia es de dos variables. el término o sutn¿rndo ori-ginal

4*5
 da lugar a cuatro. La ley, como en muchos otros casos,
es la siguiente: 2", donde n, ahoÍa, es el núrmero de
2.3.3. El rnétodo de l(arnaugh para
variables que faltan. Conocida la regla, es fácil escribir rnás de cuatro variables
directamente la función sin necesidad de recurrir a
planteamiento ni operaciones. De esta manera, pode-
mos expresar en forma canónica la siguiente función, Como ya hemos indicado, Karnaugh, para más de
correspondiente al mismo problema, pero, ahora, sin cuatro variables, resulta demasiado engorroso. En es-
sirnplificar: tos casos, la adyacencia algebraica no coincide con la
adyacencia gráfica y, por ello, el proceso de reducción
F:abc*obd+aba+cd+bd se complica. Para agrupar los unos es necesario, ahora,
observar la simetría respecto de los ejes del gráfico.
Añadiendo las variables que faltan a cada uno de los Estos ejes vienen definidos por los cambios de valor de
sumandos, obtendremos: las variables.
F : qbctl* abc:d -l abcd + abed + abad + abed + Aunque no vamos a resolver ningún caso completo,
si que, al menos, queremos hacer referencia al gráfico
obcd * a6cd + abt'l + a6cd + obcrl + correspondiente a una función de seis variables, tal
+, r
-1
aDCA + ADC(
-
+ OqCO como se muestra en la Tabla 2.14. En ella se señalan
los ejes de simetría de las diferentes variables, algunas
Elirninando los sumandos que se repiten, la función posibles a-erupaciones y la ordenación de las combina-
final quédará de la siguiente lorma: crones.
: -l ctbc,tl * Como en los casos de tres y cllatro variables, la
F ttiit'd I obe¿l + obad ahcd + e6cd +
variación de una de ellas a la sisuiente sólo debe oro-
* abed * ab¿d -t abcd i ctbcd ducirse en un dígito.

Tabla 2.14. Gráfico de Karnaugh para seis variables

000 001 01 r 010 110 111 101 100

Eje de simetría
000
(cambia el valor de l)
001 Eje de simetría
(cambia el valor de e)

011

Eje de simetría
010
(cambia el valor de d)

110

1't1

101

I O'O

'iI t_.
lEje de simetría
I
I
I (cambia el valor de a)

I Eje de simetría
I (cambia el valor de b)
tria rlo cimalrí¡
(cambia el valor de c)

4&
i :fL *ggg*¿
b¡É
 3"4,, {lUA$eT# il¿\S i l3A #l$HH# Y &flS{9lUil{#H

Una prensa, ubicada en una línea de producción, se
Done en marcha mediante la actuación simultánea de
tres pulsadores: P1 , Pry Ps, de un solo contacto cada
uno. Si se pulsan sólo dos cualesquiera, la máquina
funciona, pero se activa una señal luminosa que indica
una manipulación incorrecta. Por otra parte, cuando se
actúe sobre un solo pulsador, también se encenderá el
piloto luminoso, pero no se pondrá en marcha la prensa.
Diseñar el circuito de control corresoondiente utilizan-
do únicamente puertas NAND de dos entradas.

2.4.I. Proeeso cle diseño de reposo, en el cual Ios valores de las tres variables de
entrada valen 0.

A las f¿rses de diseño del caso anterior (Apartado 2.3)

hay que añadir ahora una nlleva mediante la cual l¿r
función, después de simplificada, se transforma para
tr Obtención de las funciones
que todas las puertas sean de un mismo tipo. en este
De la Tabl¿ 2.15 se deducen las cxpresiones de las
caso, puertas NAND. De manera análoga, se pnede
funciones P yL.En el primer caso, se obtendrá a partir
obtener una función para que el diagrama lógico esté
de los unos, por tanto, la expresión tendrá forma'de
constituido exclusivamente con puertas NOR. Estos
suma de productos y estará formada por cuatro su-
dos tipos de dispositivos son los más utilizados; por
mandos. Sin embargo, la expresión de la función ,L se
esta razón, la NAND y la NOR son conocidas como
obtendrá a partir de los ceros, siendo el número de
puertas universales.
términos i_qual a dos.
Las funciones serán:
f Tabla de verdad P : abc * altc -t ubl t ubc
De la lectura del enunciado es fácil elaborar la tabla de
L:(a+b+c)(rt-1 6+,.)
verdad que se rrrllestra en la Tabla 2.I5. En ella se
ubican 1¿rs funciones P (prensa) y t (señal luminosa). I Simplificacién de las funciones
Cada vez que el nirmero de unos de las cornbinaciones
sea igual o superior a dos (dos o tres pulsadores activa-
Para sirnplificar las dos funciones utilizaremos el méto-
dos), la función P valdrá 1, mientras que en los demás
do gráfico de Karnaugh, mediante Lrn cuadrilátero de
casos 1¿r función será igual a 0. Por otra parte, la
tres variables. En las Tablas 2.16 y 2.17 se han rellena-
función L será siempre igual a 1 menos en el caso en
que todos los pulsadores estén activados o en el estado
do las casillas correspondientes ¿r los términos o su-
mandos de las dos expresiones. En la Tabla 2.16 ha
sido necesario hacer tres grupos para recoger los cua-
Tabla 2.15. Tabla de verdad
tro unos. Pero, como se puede comprobar, en la Ta-
bla 2.17 es imposible agrupar los dos unos existentes.
Por esta r'¿zón. la función L no puede ser reducida,
manteniendo lir expresión original obtenida de la tabla
.000 0
de verdad.
001 0 P: Prensa

010 0
L: Lárnpara Tabfa 2.16. Karnaugh para P
011 1

100 0
101 I 00 0.1 11 10
ll0 1

111 1
0 1

a. h y t son lus variables del pro-

blema. SLr cstado dependerá de la
posición de los pulsadores P,, P,
1
I 1
J
Y P.¡.
 Tabla 2.17. Karnaugh para L Si la expresión es una suma de productos? como
ocurre en el primer caso, se elimina una de las
inversiones aplicando el teorema de Morgan:

P:ob'Ñ'o7
Si, como en el segundo caso, la expresión es un
producto, las negaciones quedan tal cual y se con-
tinúa invirtiendo los términos o partes de la fun-
ción doride aparezcan sumas, hasta convertirlos en
productos negados:

La función P reducida, extraída de la Tabla 2.16, L:\i-1-6¡c)(o+b*t.): ADC . ADC

será:

P:ab*bclctc I Resolución del circuito

Como se puede comprobar a trar,és de la lectura de las

dos expresiones, todas las puertas que se reqr-tieren
fl trmplementación de las funciones rnediante para la construcción del circuito son del tipo NAND,
puertas NAh{D perol en algunos casos, es necesario utilizar dispositi-
vos de tres entradas; por ejemplo, para implementar el
Para que las funciones puedan ser materiaiizadas ex- término a6¿ o el 16é Ae la segunda expresión. Evitar el
clusivamente con puertas NAND, es necesario realizat empleo de este tipo de dispositivos supone, tal como
en las expresiones anteriores algunas transformaciones: veremos, un considerable aumento de puertas de dos
. En primer lugar, debe aplicarse a las expresiones entradas, pero, esta circunstancia no tiene por qué
incrementar la cantidad total de circuitos integrados,
una doble inversión:
sino todo 1o contrario.
En la trigura 2.13 se mnestra el circuito completo al
P: AE-T-6¡* * que se han conectado los pulsadores. El hecho de que
apaÍezcan cerrados es debido a 1a exigencia de colocar
L:(a+b+c)(a+b+e) a cero voltios las entradas de una puerta de tecnología
TTL, cuando se desea un nivel lógico cero.

*V""

117 4OO _
3

4n 400 1n 400

3/7400
s

^*1/7400
l\bu - -r3
400 417 400 1fl 4A0

Figura 2.13.

.4G
ir.,: *;i*É;
J, . .;l
¿;€
 Como se puede observar, los productos invertidos
de tres variables se resuelven parcialmente con puertas
de dos entradas.
Para poder multiplicar el resultado parcial por la
tercera variable (directa o negada) es necesario volver
a invertir ese resultado. Esto requiere, como hemos
dicho, incrementar el número de puertas, pero, como
se puede comprobar, con cuatro circuitos del tipo 7400
es posible resolver el problema. Observando lós resul-
tados parciales, obtenidos a la salida de cada función,
es relativamente sencillo comprender la operación que
hemos descrito.

Montaje y comprobación del circuito de la Figura 2.13.

Montar el circuito de la Figura 2.13 con puertas NAND y comprobar su funcionamiento.

2.4.2. Los dispositivos I\AI\D y I\OR
corno puertas universales
Cualqtrier función, a través de las conuenientes f,'o,ls-
fornmciones, puede ímplementarse exclusivarrente me-
diante puertas NAND o puertas NOR. En el apartado
anterior, hemos convertido las funciones simplificadas
dcl problema, para poder utilizar irnicamente plrert¿Is
NAND. El proceso es análogo para materializar el
circuito con puertas NOR.
A título de ejemplo, en la Figura 2.14 se muestran
las funciones NO, Y y O realizadas mediante estos dos
tipos de puertas.

a.--___]lp-
--I\ S
--1 J

árrc \v
f-\ qu c
Lhe
bV
t__--/ L-/

aI-\c
á r--: a+b rr c
aru ,-------l__-./ L_-/

Figura 2.14. lmplementación de las funciones básicas mediante puertas NAND y NOR.

¿*'9
 t. Extraer las funciones, en su primera y segunda
i) abc+ae +b
forma canónica, de las Tablas 2.18 v 2.19.
j) abcd + ab + abd(é + f)
Tabla 2.18 k) ab+abc+abe+áb
/) [(a+b)+c]+@+b)
m) t(á-f O- 4-D-+e)l
0000 0 I
0001 0 1 n) bó(a + c)(a + b)
0010 0 0
n @+b+ó)(a+b+e+d)
0011 I 0
0100 0 0 o) (a + b + c)(a + b + ü@+ b + e)@ + ü
0101 0 n
(o+-ü
0110 0 I
0111 1 I 3. Transformar en primera y segunda forma canóni-
1000 0 U ca las siguientes funciones:
1001 U 1

1010 0 0 a) F., : (a + b)(b + c)(á + c)

1011 0 1

1100 0 1
b) Fz:ab+ac+be
1101 1 1
c) Fs:á+\Dc)
1110 U 0
1111 0 1
4. Simplificar por el método gráfico o de Karnaugh
las siguientes funciones:

Tabla 2.19 a) F,:áb+ab+ab

b) F,: ábó * ábc + abe + abó
c) F": (a+ b + c)(a + b + e)@ + b + ó)
000 I 0
(a+b+c)
001 0 0
010 0 1 d) F4: Abed + ábcd + aOea + abcd +
011 1 I + abeA + abed + abcd + abcd
100 o 0
101 1 0 e) Fu: @ + b + c + d)(a + b + e + d)
110 1 1 (a + 6 + c + d)(a + b + e + d)
111 0 I --
@+b+ó+d)@+b+c+d7
, Simplificar o transformar las siguientes expresio- ;t. Simpllficar por el método de Karnaugh las funcio-
nes mediante la aplicación de los postulados, pro- nes obienidas en el ejercicio primero y las tres
piedades y teoremas del álgebra de Boole: expresiones finales del Apaftado 2.3.2.

a) á+b+e +d 6. Transiormar las siguientes funciones para poder

implementar el circuito exclusivamente con puer-
b) @-+ 4)be tas NAND:
c) la(6dl a) F. : abed + abc
d) (a+ b)(a+e) b) F2:@+b)(á+b+c)
f(ab)al + (áb) J Transformar las siguientes funciones para poder
implementar el circuito exclusivamente con puer-
f) abc+abc+abód tas NOR:
ab + c + bc(e + 1) + abó(a + á) = aC
a) I-t : zDC'
h) ab(c+eb+A+e+ac b) F2:@+b)@+A+c)

erq ¡

'a
.r€
Diseñar y montar un circuito de cuatro variables
cuya salida tome valor lógico 1, cuando el número
de variables de entrada a nivel lógico 1 sea igual
o mayor que el que estén a nivel lógico 0. lmple-
mentar el circuito con puertas NAND.
Definir y ensayar un sistema de alarma al que se
conectan cuatro detectores a, b, c y d. El sistema
se pondrá en marcha cuando se activen tres o
cuatro detectores, o cuando se active exclusiva-
mente el sensor d, que es el de la pueda principal.
Cuando no se active ningún detector o se active
uno sólo (a excepción del d), la alarnra no actua-
rá. Por último, si se activan dos, el funcionamien-
to del sistema es indiferente, salvo que uno de
ellos sea el d, en cuyo caso el sistema se activa-
rá. Se supone que cuando se activa un sensor, la
señal queda memorizada, es decir, permanece a
nivel t hasta que se desactive intencionadamente.
lmplementar el circuito con el mínimo número
de puertas NOR de dos entradas. (No hay que
definir el sistema de memorización de las señales
de los detectores.)
Una máquina recreativa dispone, en la plataforma
por la que discurre la bola, de cuatro ruptores
luminosos a, b, c y d que pueden ser activados
con la bola en juego. Diseñar un circuito con
puertas NAND de dos entradas para que la má-
quina conceda una bola gratis cuando se pulsan
los interruptores correspondientes a las combina-
ciones binarias eouivalentes a los números deci-
males 4, 5,8,9, 1'1, 13 o 15. Se supone que los
ruptores que se activan quedan cerrados hasta
que una nueva bola entra en juego.
En la Figura 215 se muestra el dibujo de un
sistema de apertura de la puerta de un garaje.
Para que la puefta se pueda abrir es necesario
que, tanto a la entrada como a la salida, el coche
se encuentre bien situado sobre la plataforma
para que se activen los pulsadores a, o b, y,
además, que el conductor introduzca una llave en
el registro correspondiente (a. o br). Si un coche
quiere salir y otro quiere entrar al mismo tiempo,
la puefta no se abrirá y una lámpara de color
a2
E NTRADA
I
SALIDA
-----
Figura 2.15.
naranja indicará al conductor del coche que de-
sea entrar que se retire para que pueda salir el
que está dentro. Otra lámpara del mismo color,
que se ilumina al mismo tiempo que la de fuera,
indicará al conductor del coche de dentro que
debe esperar hasta que se retire el de fuera.
Otra lámpara de color rojo, situada al principio del
túnel de salida (visible desde las plazas de aparca-
miento), indicará al conductor que quiere salir del
garaje que modere su velocidad y espere porque
un coche está situado en la olataforma de entrada.
El coche que quiera entrar o que quiera salir
debe permanecer en reposo hasta que la pueda
se haya abierto completamente. El cierre de la
puerta se produce automáticamente transcurrido
un ciedo tiemoo.
Desarrollar un circuito de control para la apeftu-
ra de la puena arrastrada por el motor M y para
las señales luminosas LN y LR. Montar el diagra-
ma lógico con puertas NAND de dos entradas y
comprobar el funcionamiento. (No hay que definir
el sistema automático de cierre ni los disoositivos
do canrrridad \
El tipo de instrucciones (A o B) que se han de
impartir al comienzo de un rallye dependerá de
las características y propiedades de los coches.
Las variables que caracterizan a los vehículos
y las condiciones de participación se pueden re-
sumir de la siguiente manera:
n Los coches extranjeros con un motor superior a
2 litros deberán correr en clase ll, junto con los
coches nacionales. Si su cilindrada es menor
deben correr en clase l.
. Tanto los coches que compitan en la clase I
como en la ll pueden estar equipados con arre-
glo a las normas generales de la competición, o
de acuerdo a unas nornas especiales que les
permite modificar el sistema de inyección.
. Los coches de clase I oueden llevar ruedas de
serie o ruedas con un ancho especial.
Las instrucciones de tipo A se entregarán a los
coches de clase ll que estén equipados de acuer-
do a las normas generales, y a los de clase I que
estén equipados según las nor-
mas generales o lleven ruedas
de serie. Al resto se les entre-
gará las instrucciones del tipo B.
Definir, utilizando el menor
número oosible de circuitos in-
tegrados, el diagrama lógico
-¡ l- ^n+¡¡á¡ l¡¡ ;
^,,^
L.luu, dl ^^li^^.
dpiludr d- rd ul llldud lo- ;
condiciones de cada participan-
te, permita activar una señal lu-
minosa cuando haya que entre-
garle las instrucciones de tiPo
A, y no se ilumine cuando las
instrucciones sean de tipo B.
si
 AiqAg=g$g$ Y #g$Hiq{|3 $Jil ilgffiil{Jág'#5
il{3Hgffigfq¿Xilg iqÁE,flg
flit{'flHt#iltill'#H: PR{}Pífl #A$JHS #fl
fl#&gBqP{Áila#lqag,fl$
En cstc capítLrlo estudiaremos. al principio de cada
bloquc, los cilcuitos combin¿rcionales integrados en
una úrnica pastilla MSI (media escala de integración)
qrle son de aplicación general. Sin ernbargc'r, cualquier
diagranra lógico construido a partir de unrt o varias
fur-rcioncs. corno las expuestas cn capítulos anteriores.
es también un circuito de idénticas car¿rcteristicas. Un
circuito cornbinacional es acluel que está fornrado por
funciones lógicas elementales (Y, O. NAND, NOR.
etcéter:r). que tiene un determin¿rdo número de entr¿r-
das y salidas, cuyos valores dependen erclusivatnente
cle ios :icloptados por las entradas.
Adcmás del aná1isis de los bloques MSl, abord¿ire-
r.nos el diseño dc circuitos más complejos, a partir de
ias pastillas iVISI estándar'.
Sor eienrnlos sir'nificativos de circnitos corlbinacio-
nales de apiicación -ueneral. fabricedos cn un¿r sol¿i
pastiila: lt-ts t:o d ili c u tl or e s. d e o tl ifi t' d o r e s. tuu l t i ¡tl e.r t L-
c: cL
d t r c s. d c nt Lt I t i ¡t e x u d r,tr e s y (' ottl pur ad r¡ r t: s. Sou tam bic1tr
t I
circr-litos conrbinacionales estirndal' los (l( tt\'t',tL¡()r(\ \'
It'Icctorcs dt, pctrilutl 1' los r'orrlr:rtiLlorc.s dt' todi¡1o.
¿'tttnqLIe no sctut dispositir os collerciliir's. De toclo este
tipo de funcioncs. ¿rsi corro de los dis¡tositrlos ciuc las
realizan. nos vamos ¿l ocupar en los prrixrr-nos upar-
tados.
Es necesario ir-rdicar que existe un cleterminado n[r-
mero de circuitos que realizan la misrna función. No-
:...
¡t r.$
i::i:':':::
:!:tr'r:-'::: :i':
Análisis de decodificadoresi
demu ltiplexadores.
Diseño con decodificadores/
demu ltiplexadores.
Análisis de comparadores.
Diseño de sistemas combina-
cionales mediante bloques MSl.
A,#39 {::Affitqjl?#5
sotros vamos a estudiar los más representativos dentro
de cada tipo.
Los codiJicctdores 5t los de c:t¡clific:tttlc¡res son circuitos
que realizan operaciones invers¿rs. En el prirner caso, el
dispositivo transforme 1a inform¿rción que utiliz¿rmos
en nuestro ler-iguaje habitual (r-rúmeros decimales, le-
tras. signos. etc.) en un conjunto de ceros (0) y de unos
(1) para que sean procesados por el resto clel sistema
digital. Los decodific¿rdores se encarg¿ln de proporcio-
n¿tr a su salida una información inteligible a partir cle
una combinación binrria p|esu-nte er'] sus entrad¿rs.
De maner¿r análoga, los ntLltiplexadores y los dentul-
tiplextttlores funcionan de m¿rnera complementaria.
Los primeros se utilizen para enviar a su irnic:L salida
1¿r inlormación presente en alguna de sus numerosas
entradas. Los demnltiplexadores hacen lo contrario, es
decir, permiten enviar l¿r inform¿rción presente en sLl
irnic¿r entr¿rda a curlquier¿r de sus mírltiples s¿rlidas. Eu
ar.nbos casos son necesarias ur-l¿rs eirtr¿id¿rs de controi
Ircdirute las r:Lrales se reliliza la selecciirn. CbmeI'cii'11-
lu.rcnte. Ios derrulti¡rlexaciorcs r ios clecociifictcl,ores son
los mismc'rs drspositivos.
L,os t'outlluratloras acli-i-iitcn cn slls eutr¿tciits dos com-
bin¿rciones binarias del urisn'ro nirmero de cifras e indi-
can elr sr¡s salidas si esas conbin¿rciones sor-] i-enales o
no lo son. En este illtimo caso. suelen indicar cuá1 de
l¿rs dos es la nayor y cuá1 es l:r nenor.
 3H5'g'fr&qÁ BíHrtH{l# Y il##g##S

Todos los circuitos di-eitales funcionan mediante la Los coelicientes.¿,,, cl,,,1t...: o1, os" etc., representan
aplicacrón a sus entr¿rdas de señales di-eitales, Las sali- ordenadamente las cifras del número binario y b es la
das también proporcionan señales eléctricas de la mis- base del sistcma de numer¿rción, es decir. en este caso
ma forma. Este tipo de señales están formadas erclusi- h-)
vamente, como vimos en el capítulo primero, por clos Si los térrninos se expres¿rn en base diez y se suirian
niveles de tensión (nivel alto y nivel bajo) que se co- toclos ellos, se puede obtei-ier el equivalente decimal del
rresponden con los dos posibles estados estables (corte número binario al que representa.
y saturación) de 1os elementos electrónicos básicos que
Ejemplos:
constituyen las puertas y demás bloques integrados.
Cr-ralquier información qrre se desee tratar, procesar o ct) Pasar el nirmero 101101 en base dos a decimal.
¿tlm¿rcenar. nediante sistemas digitales, deberá ser tra-
dircida o codifir:crtla en un tipo de len-ur"raje apropiaclo. l'2s + 0'24 + 1'23 + 1.22 + 0'21 + l'2o :
La forma correcta de hacerlo es conl,ertir cualquier :32+0+8+4+0+1:45
r-rirrlero, letrn, signo, instrucción u operación en un
conjunto de señ¿rles eléctricas digitales que serán dile-
rentes en cada c¿rso. Cada uno de los datos estará
b) Pasar 0,1001 a decimal.
constituido por una serie de unos y ceros que indic¿r- .11
rán niveles altos o bajos de tensión. El número 9 (deci- 1.2-r+0.2 2+0.2 3+ |r .')-+-
L -t-2*
|
: o 56?5
rnal), pol ejemplo, podría representarse por 1001, que
es su equivalente en el sist¿nrct bincn'io. Para paserr un número decimal entero a binario se
De la misma lorma, a la hola de interpretar un reaiizan divisiones sucesivas entre dos, hasta que el
resultado a la salida de un circuito digital, es uecesario, irltimo cociente sea inferior a dos. El número binario
tal conro ya hemos señalado, traducir o decotliJir:ur el será el formado por el último cociente, que serh el bit
resultado transformando los ceros y los unos en datos de mayor peso, y los restos de cad¿r división.
que sean inteligibles. La codificación y la decodifica-
ción serán siempre operaciones imprescindibles en sis- Ejemplo:
temas digitales clue traten información. o en procesos Pasar 43 decimal a binario:
industriales donde haya quc sumir.ristrar datos o pre-
sentar result¿rdos. 47 1)
\ 1 2tl2
I t0 12 (

3. 1. 1. Sister¡ra binario ...

..\.\-\0 5 L¿-
| 2 12
Aunque en capítulos anteriores hemos hecho alguna 0l
referencia :r la equivalencia entre el sistema decimal y
el sistema binario. éste es el momento de efectuar el El número expresado en binario será 101011. P¿rra
estr.rdio de este irltirno sistema de nulner¿rción" descri- convertir ¿r binario un núlmero clecin-ial fraccionatio, se
biendo los .procesos de tr¿rnsformacitin de decin-ral a nr-rltiplica éste por dos. La parte decim¿rl del resultado
Dlnafio y Yrceversa. se l'uelve a multiplicar por dos y así sucesiv¿rnente
El sistema en base dos utiliza únic¿rmente los símbo- hastii que el result¿rdo del ploducto sea Lln vaior ente-
los 0 y 1. A cada cifra o dígito de un número binario se ro. o hasta que se obtenga la precisión deseacla. El
le denomina BIT, abreviatura de Binttry DioiT. La nirmero binario qr-rednrh forrn¿rdo por 1a sucesión de
con-rbinación que representa un n[rmero, una letra, un las partes enteras reslrltantes de ios productos.
si-er.rn o Lrnir orden, formada por un conjr-rnto de bits.
Ejcmpio:
lecibe el nclnbre d,e palcLbra. Como veremos en éste v
eu sucesivos capítr-r1os. 1a palabrer sliele tener un fonla- Prr:lrr' 0.561.i rt binru itr:
to concrcto dc -1, 8, 16. 32. ctc., bits.
Un núrrero bir-ralio. conrc otro lepresentado en r)\Á)\ ) i l)iO
cualquier base o sistenrl dL- nr.llilerlreión. pr-redc plesen- {t la5 '- nri{ !

t¿rrse dc lorma polinórlica: or5 1: oi

O{.r - ln y
e,,b" ¡ tt,,-rb" L + "' I cLrbr + ctnbo +u,b-' +
vtJ

*o,b t-"' El nirrnero binario ecuivalente será 0.l001.

ss
 Como es lógico, con los números bin¿rrios también
se pueden realizar operaciones matemáticas. De la
suma y resta binaria nos ocuparemos en el próxi-
mo capítulo cuando examinemos los circuitos suma-
dores.
Otro sistema de nnmeración muy utilizado también
en circuitos digitales es ei hexadecimal que desarrolla-
remos más adelante cuando tratemos la parte corres-
pondiente a Ias memorias.
siete bits, respectivamente; de todos ellos, en ambos
casos, solamente dos son unos.
Los códigos más usuales que se emplean para corre-
gir un dato numérico mal transmitido son los de la
familia Hamming.
I Código binario natural

Consiste simpiemente en representar, por el sistema de

3. 1.2. Códigos
Como hemos indicado anteriormente, la información
que haya de ser procesada mediante circuitos digitales,
o transmitida de unas unidades a otras. debe ser pre-
viamente codificada. En general, un código es un con-
.junto cle unidcLdes de infonnación relacionadas de Jbrnn
sistemática y biLutíuoca con otro conjunto de siclnos y
sínúolos según wws determinadcts reglas de traducción
Jijodas de antetnano. Los códigos que se utilizan en los
sistemas digitales son binarios, es decir, combinaciones
de unos y de ceros. La información que se puede cocli-
ficar no se limita, exclusivamente, a cantidades numéri-
cas sino que se extiende a signos operativos, letras,
instrucciones, etc. Cuando decíamos anteriormente
que el número decimal 9 se representa en sistema bina-
rio como 1001, debe entenderse que el número 9 se
codifica de esa manera para ser aplicada la informa-
ción a un circuito lógico. Cuando establecemos una
relación análoga entre los números 0, 1,2,3, 4, 5, etc. y
un conjnnto de combinaciones binarias como la indi-
cada, estamos creando uno de los múrltiples códigos
posibles.
Los códigos más comunes, utilizados para convertir
cantid¿rdes numéricas. son:
o Binario natural.
¡ BCD (Decimal Codificado en Binario):
Natural.
-'- Exceso tres.
Aiken.
-
Veremos su estructura y composición seguidAmente,
y comprobaremos sus ventajas e inconvenientes en el
capítulo siguiente, cuando abordemos la suma y la
resta binaria.
En much¿rs ocasiones es necesario utilizar códigos
o(hruunérico.t qne conviertan nirmeros, letras, si,snos e
tnstrucciones. El más utilizado es e1 ASCII.
equivalencia deducido en el Apartado 3.1.1, cualquier
número decimal (base diez) mediante la combinación
binaria correspondiente.
tr Farnilia de códigos BCD
Como ya se ha indicado, esta familia de códigos es la
más utilizada para representar información numérica.
Para codificar un nírmero decimal mediante este sis-
tema, se representa por separado cada una de sus ci-
fras. La cantidad de birs necesaria para representar
cada cilra es cuatro. Con ellos se oueden efectuar
2a : 16 combinaciones distintas. Como en el sistema
decimal el nirmero de caracteres diferentes es igual a
diez (del 0 al 9), siempre quedarán seis combinaciones
inutilizadas.
La diferencia entre los códigos de esta familia, natu-
ral, exceso tres y Aiken, reside en las diez (de las dieci-
séis) combinaciones distintas que emplea cada uno de
ellos.
En BCD ncLtn'cLl se utilizan, en orden creciente, las
die: prirrtcros cornbinaciones.
En BCD exceso tres oo se utilizan ni las tres prime-
ras ni las tres illtimas; en consecLrenci¿r, está formado
por las diez conbinaciones intermedios.
En BCD Aiken se emplean l,as cínco prüneros y las
cinco tiltímcLs.
En la Tabla 3.1 se representan todos eilos y su equi-
valencia con el sistema decimal.
Tabla 3.1. Eouivalencia entre el sistema decimal
y los códigos de la familia BCD
0 0000 001 1 0000
1 000 1 0100 000 L

Por otra parte. cuurrdo la inforrn¿rción deb¿r ser 2 0010 0r0r 0010
tratrsmitida. es conr"eniente utilizar códigos qr-re I'erifi- J 001 L 0t10 001 1

quen la veracidad de 1¿r comunicación tletectctnrlo eI t1

0100 0ll1 0i00
error. elr caso de producirse, o, incluso. corricliérttlolo. 5 0101 1000 i011
Los códigos detectores más utilizados son los de pari- 6 0110 i00 1 100
dad. También son cofirunes otros conocidos como 2 7 01ll l0r 0 101
8 1000 1011 110
entre 5 y 2 entre 7 o bí.c1uirtario. En estos dos últimos
9 1 001 1 100 111
casos, las combinaciones están lormadas por cinco v

sé&

¿os$
¡,iiaÉ
H;É
I Código ASCII I Códigos de paridad

El código ASCII (Anterican Stanclctrd Codefor htl'onna-
tion Interc:ltange ) permite representar cifras decimales,
c¿tracteres alfabéticos, signos especiales y diversas ór-
denes de control para periléricos (impresoras, panta-
llas, etc.). En la Tabla 3.2 se muestra el código ASCII
forr¡ado por ocho bits, de los cuales el de la izquierda
es un bit de pcn'idod. El bit b, es el más significativo o
de mayor peso de la combinación. Eu consecuencia, el
formato queda constituido de la siguiente manera:
P h b6 n-
_) b4 h o2
Los códigos de paridad se forman añadiendo un bit
más ¿r los del código base. Pueden ser de paridad par o
intpcu". En el primer caso, el número de unos, incluido
el de paridacl, debe ser p¿lr y en el segundo impar. En
la Tabla 3.3 se muestra, como ejemplo, el código de
poridatl int¡tur formado a partir del BCD exceso tres.
El bit de paridac'l se genera mediante un circuito
combinacional muy sencillo denomin¿rdo generador de
pariciad, que se construye con puertas O exclusiva. La
cletección se realiza comprobando (mediante un circui-
to detector, formado tan-rbién por puertas O exclusi-
bl

Tabla 3.2. Código ASCII de 7 bits

b1 0 0 U 0 I I

h 0 0 I I U 0 1

h 0 1 0 1 0 0

b. b3 b. b, 0 1 ) 3 4 5 o 7

il2
0 0 0 0 0 NUL DLE SP 0 @ P p
T7 I
0 0 0 I SOH DC1 I
I a a q
l6 1.t ;6 ll¡
0 0 0 2 STX DC2 ) B R b t

l9 t5 t1 '7
l li5
0 0 3 ETX DC3 C S c S

l(l tó l l 100 lló

0 0 0 A
EOT DC4 s 4 D T d
69 I {)l il7
0 0 5 ENQ NAK or'u
t E II e u

l8 70 l0l ll3
U 0 6 ACK SYN & 0 F f
t9 1 101 ll9
0 I 7 BEL ETB 7 G w ¡o
3 t0l D0
0 0 0 8 BS CAN (
-<6
8 U
lt X h x
57 1 105 l2l
0 0 t 9 HT EM ) )
10 5S 11 l0ó l:
0 0 10 LF SUB .t Z l Z

ll a9 ¡ 107
0 1l VT ESC + K I k
l..l l0s I t..t
t, f) 1l FS L
)Ll 1 t09 n¡
0 I l3 CR GS M l lll

l+ 6l ts Ilu i16
lÁ I\T
I U IT SO rRS l'I

l5 19 ,5 lll 7

I t 15 S1 US
,)
o o DEL
 va) que el número de unos en cad¿r cornbinación b \-b 3-b s-b 1
sierrrple pal
o inrpar. segtrn el crso.
b 2-b.-b 6-b 1

b 4-b s-b 6-b 1

Tabla 3.3. Código de paridad impar construido

con el BCD exceso tres E\ bit ó, se puede obtener a partir de la siguiente
expresión:
0 I 0011
l I 0100 bt:bz(|_bs@b1
2 1 0101
3 | 0110
4 | 0111 Es decrr, mediante una función O exclusiua de tres
5 i 1000 variables.
6 | r00l De la misma manera, bry bo se generan con puertas
1 | 1010 del misrno tipo, tomando como referencia l¿rs fun.
8| r0r1 c10nes:
9 | it00
bz:bt gbo@ b1

b+:bs @bo@ b.,

I Código Hamming Por otra parte, el detectctr de errores debe generat

tres funciones que cumplan las condiciones siguientes:

Los códigos correctores proporcionan el lugar que

ocupa el bit erróneo. Mediante el circuito adecuado se Ct:bt@b3@bs@b1
puede corregir automáticamente el fallo detectado en
1a información recibida. Se utilizan, fundamentalmen-
cz:bzgb3@b6e-b1
te, en procesos industriales.
Ei código corrector más utilizado es el Hamming. en
Ct:b+@bt@b6(|^bj
el cual cada cornbinación está formada por siete bits y
para su construcción se parte también de los códigos El número decimal ecuivalente a la combinación
de la iamilia BCD. En la Tabla 3.4 aparece el código binaria C3 C, Ct indicará el lugar del bit cuyo valor se
Hamming formado a partir del BCD natural. ha invertido. El propio sistema receptor debe ser capaz
de carnbiar el valor del bit erróneo o mal transmitidc
por su valor adecuado, mediante un circuifo corret'tor
Cuando no exista error en la transmisión, el valor de
Tabla 3.4. Código Hamming formado las funciones Cr, C, y C. será cero en los tres casos
a paftir del BCD natural porque, en las combinaciones que se obtienen al asig-
nar valores a los diferentes bits que las constituyen, e1
número de nnos será par.
0 0000000 Para comprender la forma de operar, sllpongamos
1 0000111 que al transmitir el número siete decimal, cuyo vllor
2 0011001 codificado mediante Harnming es 0110100, se produce
3 0011110 un error y la combinación recibida es 0110000. El
4 0101010 valor de cada una de las funciones Cr, Cr. y C. será:
5 0101101
6 0110011
7 0110100 !l
-
0@0@ @0 -t
8 1001011
1001100 0@0@ @0 -l

Las column:rs br, bu, b, y b, corresponden al código
tsC-D natural. L¿rs br, bz \ bu se construyen de lorma
que en cada una de las siguientes combinaciones el
número de unos sea par:
0@1@1@0-u
La combinación C. C, C, será en este caso 011 que
eqr-rivale al número tres decinal. Esto quiere decir que
el bit cquivocado es el 1i.,, es decir, el tercero colren-
zando a contar nor 1a derecl-ra.

:L i*;:¡i-:+-;
*.""**
.i:¡:g
5g
 Ensayo y experimentación con un circuito co- . ¿Qué función cumple la entrada H (Enable ln-
dificador 74'148. puf)? Observar qué ocurre cuando aparece el
En la Figura 3.1 se muestra el símbolo y el dia- nivel bajo de tensión en esta entrada.
grama de conexión del codificador prioritario . ¿Qué información suministran las salidas EO
74148 fabricado en tecnología TTL. (Enable Output) y GS (Group Signaf)?
. Conectar las salidas a tres puertas inversoras y
completar Ia Tabla 3.5. Tabla 3.5
. Conectar la entrada El a un nivel bajo de tensión.
. Dibujar el circuito completo (incluyendo el Cl
7404,los dispositivos de entrada y los señaliza-
dores de salida).
. Responder a las siguientes preguntas:
es el nivel activo que hay que aplicar XXXXX
- a¿Cuál
las en{radas? XXXXX
¿Qué quiere decir que el decodificador es prio-
XXXXX
- ritario? Comprobar lo que ocurre cuando se XXXXO
activan simultáneamente las entradas 2, 3 v 4.
XXXO
Observando la Tabla 3.6, indicar: XXOI
- x01l
0111
X : Términos indiferentes

Sa lidas Entradas de datos Salida

de datos
,, -- -
t-----.-_--1
VCC LU (J> 0 Á
ñ0

7 4148 7 4148
0 01210 10 EOGS 3 2 1 0
1 1t211 1)
21212 tz
3 3lzB 14
I 41214 "ilo 3 0 I Et
5 51215 17
6 61216 q
7 7 lz17 ta -- ñ0
2ct
7^
v18
-41 6 Az
+0 ..,-_.
5 6 El A2 A1
EtVo ¡ t-¡
Entradas de datos Salidas
de datos
ANSI.IEEE 91,1973 ANSI-IEEE 91-1984 lnhibición

Figura 3.1. Símbolo lógico y diagrama de conexión de!74148

iIi
gt
 3.2,1. Estuclio del dispositivo 7 4L4U^ codilicaclor 74148 es suficiente con recoger aquellas
combinaciones que se corresponden con los ocho pri-
El codificador 74148 es uno de los pocos circuitos de meros números del sistema decimal. Por otra parte,
este tipo, fabricados en tecnología MSI, que se pueden
veremos que aparecen entradas y salidas complemen-
encontrar en los catálogos de componentes. Es un dis- tarias o de control que completan las prestaciones de
positivo con ocho líneas de entrada y tres salidas. Con los dispositivos.
un solo circuito de estas características es posible codi-
ficar en binario los ocho primeros números del sistema
decimal; sin embargo, tal como se muestra en la Figu-
Tabfa 3.6. Tabla de verdad del codificador 74148
ra 3.2, es posible conectar en cascada varios dispositi-
vos para codificar una cantidad mayor de números. En
cualquier caso, en este tipo de dispositivos o circuitos,
las entradas y las salidas deben estar relacionadas me-
diante la expresión'. N : 2", donde N es el número de H XXXXXXXX HHH HH
entradas y r? es el número de salidas. L HHHHHHHH HHH HL
En la Tabla 3.6 se muestran todas las salidas y todas L XXXXXXXL LLL LH
las entradas del codificador. En este caso, como en XXXXXXLH LLH LH
muchos otros que veremos más adelante, la tabla de L XXXXXLHH L H L LH
verdad se diferencia de las representadas en los capítu-
f
L XXXXLHHH LHH LH
los anteriores ya que, en la parte de la izquierda, no
L XXXLHHHH HLL LH
aparecen todas las combinaciones qlle se pueden cons-
L XXLHHHHH HLH LH
L XLHHHHHH HHL LH
truir con las variables de entrada. En la tabla del L LHHHHHHH HHH LH

Figura 3.2. Diagrama lógico del codificador 74148

':: ;¡

,, -,a

rté
 Como se puede observar en el caso qlle nos ocupa,
el niuel actiuo a la entrada es el 0. Por otra palte, 1as
salidas proporcionan el valor codificado de la entrada
activa en Jbrma negudo. Por las razones expuestas, las
variables de entrada y las funciones de salida aparecel'r
con un signo de inversión en la Tabia 3.6 y con un
circulito o un triángulo en el diagrama de conexión de
la Figura 3.1. Estos signos serán frecuentes en los dia-
gramas y tablas de todos los dispositivos que analice-
mos a oartif de ahora.
El términal EI ( Enctble Input ) es una entrada de
habilitación o inhibición que permite codificar al dis-
positivo cuando se le aplica un nivel bajo (L). En caso
contrario, es decir, cuando está a nivel alto (H). sen
cual sea el estado de las entradas, el circuito se inhibe y
no codifica. apareciendo un nivel alto en todas y cada
una de las salides. incluidrs eO ¡ GS. La salida EO
(Enoble Output) indica, mediante un nivel bajo, que
ninguna entrada está ¿rctivada, estando habilitado el
dispositivo para codificar (81 : L). Por cl contr¿rrio. si.
al menos. una de las líneas está activada. E? responde-
rá con un nivel alto. Por último, GS ¡Group Síqnal)
muestra un nivel bajo cuando alguna de las entradas
está activad¿r, siendo su estado el inverso cuando todas
las entradas están inactivas o el circuito está inhibido.
Como más adelante veremos, cstos tres terminales jue-
gan un papel importante cuando se conectan varios
dispositivos en cascada.
3,:3, l-1lgflH$ :ür{ ilüril$'l{_lAl}sgfl3
Diseñar un codificador prioritario de 16 entradas y 4
salidas que presenten a la salida la información, direc-
3.3.1. Proceso cle diseño
Para poder codificar los núrmeros decimales compren-
didos entre ei 0 y el 15 se precisan 16 entradas diferen-
tes. Por esta razón es preciso utilizar dos dispositir,os
del tipo 14148, clemento que dispone de 8 entradas
cacla uno. Además, es imprescindible emplc¿rr l¿r salida
arrriliar gÓ de uno de ellos para pocler complctar las
cuatro salidas del codificador quc deseamos construil'.
A diferencia dc lo que ocllrre cn los diseños de cir-
cr,ritos ccln puertas lógicas. en este caso. como en mu-
chos otros que se abordarán rnás adelante. no existeu
reglas ni métodos precisos que nos auxilien eu el pro-
ceso de resolución del sistema. Este hecho es extrapo-
lable a otros diseños más comoleios realizados con un
Obsen,ando la parte de las lineas de entrada (0 a 7)
de la Tabla 3.6, podemos comprobar que aparece una
cantidad considerable de términos indiferentes. Esto
indica que, cuando una determinada entrada está acti-
vada (nivel L), el dispositivo codifica el número corres-
pondiente a esa entrada sea cual sea el estado de todas
las líneas que se encuentren a su izquierda, es decir, el
circuito reconoce la entrada de valor más alto. Por
esta razón se dice que el 74148 es un codificador priori-
tario.
_ Es posible obtencr las funciones del codificador (Á,,
At A_0, 9S.V EO).r_partir de las variables de entrada
(EI, 0, l, 2, 3, 4, 5, 6 y 7). Para ello, es necesario
considerar los términos indiferentes de las entradas
como ceros y como unos, de tal manera que cada uno
de ellos dará lugar a dos combin¿rciones diferentes.
Como se puede apreciar. en uu caso corno éste, el
proceso es iargo y complejo.
Como todo circuito combinacional, el decodificador
74148 est'it constituido por un conjunto de puertas
lógicas de varios tipos. En la Figura 3.2 se muestra el
diagrama lógico completo. Las puertas que tienen un
círculo a la entrada son inversores normales. El simbo-
1o indica que el nivel activo es cl cero, pero su funcio-
namiento es idéntico al de la lunción comnlemento
analizada en el Capítulo 1.
tamente en BCD con dos dispositivos 74148 y las puer-
tas lógicas que sean necesarias.
nirmero mayor de bloques MSI. La experiencia y, en
ocasiones, la suerte nos conducirán a una solución
satisfactoria que, como es lógico, no tiene por qué ser
l¿r única.
En la Figur:r 3.3 se muestra, directamente. el resuitado
fin¿rl¿rl que hemos llegaclo, tras un análisis detenido del
Ílncionamiento del 14148 a trar,és de la Tabla 3.6. La
erplicación del circuito permitirá comprender las razo-
nes clile nos han conducido n ese resultndo 1'posrbilita-
rh, por zrnirlogía. delinir circuitos o sistemas similares.
Las cntradas de meuor peso se concctaran al 14148
situado ¿r la dcrecha del dibujo al qne, para simplificar.
ilamaremos primero. En consecneucia, las eutradas de
mayor peso se aplicarán al codificador segundo situa-
do a la izouierd¿r. La salida tO ¿e este último se
+',
 r
I

I
El 7 6 5 4 3 210 El 7 6 5 4 3 210
l

74148 74148
l¡-- EO 42 A1 Ao EO A2 A1 Ao GS

VT
?o
---77

-li l

tl
LSB= bit menos significativo MSB = b¡t más significativo

Figura 3.3. Codificadorde 16 bits (LSB : bit menos significativo, MSB : bit más significativo).

colrecta a la entrada de habilitacion EI del primero, ya
quc mientras no haya nivel activo en las entradas del
segundo, dicha salida perm¿rnecerá a nivel bajo, que es
el qr.re se precisa para que eI74148 opere o codifique.
salida EO del dispositivo segundo tiene un nivel bajo
mientras no aparezca nivel activo en ninguna de sus
entradas, aunque la entrada ü de este conlponente
esté activada y la salida de la puerta inversora esté a
nivel alto.

D Codificación de los números G al7

Al estar habilitado el dispositivo de la izquierda, y sin
nivel activo en ninguna de sus entradas, todas las sali-
das de éste presentan un nivel alto. Por tanto, las
salid¿rs C, B y A del conjunto ofrecerán, en forma nega-
da, el valor que se obtenga en las salidas del dispositi-
vo prirnero. Es decir, las salidas de las tres puertas
NAND proporcionarán la inlormación correspondien-
te a la codificación forma directa- de los ocho
-en
primeros nirmeros decimales (del 0 al 7).
En este caso, la salid¿r D. conectada a la puerta
AND. permanecerá siempre en un nivel bajo, ya que la
f, Codificación de los núrneros del 8 al 15
Cuando alguna de las entradas (del 0 al 7) del codifica-
dor de la izquierda esté a nivel activo, sLr salida EO
pasa a nivel alto, inhibiendo al dispositivo primero que
responde ofreciendo un nivel alto en cada una de sus
salidas codificadoras. En las salidas C, B y A del con-
junto aparecerá, de forma negada, l¿r información su-
ministrada por las salidas del 74148 de la izqr-rierda del
circuito. En la salida D. que es la de mayor peso,
aparecerá un nivel alto, ya que. ahora. éste será el
valor de la stlicla EO.

lt:í|t Montaje y comprobación del circuito codifica- Montar el circuito y comprobar su funcionamiento
SÉ'1É dor de dieciséis entradas y cuatro salidas de comoletando la Tabla 3.7.
la Figura 3.3.

¿: q'

rtF
 XXXXXXXX X X X X XXXO
XXXXXXXX X X Y XXOl
XXXXXXXX X X X X x011
XXXXXXXX Y X X 0111
XXXXXXXX 0 rl11
XXXXXXXX Y 0 1111
XXXXXXXX 0 1111
XXXXXXXX 0 11li
XXXXXXXO 1111
XXXXXXO 1111
XXXXXO 1111
XXXXO 1111
l1tl
1111
1111
ll11

3"&, A&TALá${$ #fl ffiffifl#ffig$ütA#üffiffig

Ensayo y experimentación con un circuito for- 7 segmentos. Este elemento está constituido por
mado por un decodificador BCDIT segmentos siete diodos LED cuyos ánodos están conectados
y un display. a un punto común, V"", de alimentación.
En la Figura 3.4 se muestra el símbolo y el dia-
grama de conexión del decodificadorT44T y en la
Figura 3.5 el circuito de coconexión a un display de
Sa lidas

l/¡¡ f n

7447 7447
B|N/7-SEG (T1)
gynBo

n
_
ñDl
fgabcde
LJ

a20,21
LT d
b 20,21
Bt/
c 20,21 B C LT RBORBI D A
A d 20,21
f
B B e 20,21
c s C f 20,21
D D g 20,21

B C LT BI/ RBI D AGND

ANSt-tEEE 91-1973 ANSI-IEEE 91-1984
Entradas nDv Entradas

Figura 3.4. Símbolo lógico y diagrama de conexión del decodificador 7447.

 " Representar, en la Tabla 3.8, la relación entre
todas las posibles combinaciones binarias apli-
cadas a las entradas y la información suminis-
nfl/orah trada por el display, rellenando los segmentos
a que se iluminan en cada caso.
t a g aD
. Responder a las siguientes preguntas:
-
-ü-
e - (t
- r:
- ¿Qué función realiza la entrada -f ¿amp
Test)? Aplicar un nivel bajo a esta entrada.
e dVccc
- ¿Qué función realiza la entrada RBI (Ripple
- Blanking lnput)? Conectarla a nivel bajo y
aplicar la combinación 0000 a las entradas
ABCD.
Observar la Tabla 3.9 e indicar en oué casos
- E¡neO (Blanking lnputlRipple Btañking Out-
150 l) puf) se comporta como entrada y en qué
otros como salida.
fgabcde

7447
Bl/
B C LT RBORBI D A

Figura 3.5. Conexión del decodificador 7447

a un display de 7 segmentos.

3.4.1" Estudio del circuito
y clel decoclificador 7 447
El decodificador 7441 que forma parte del circuito de
la Figura 3.5 es un dispositivo que dispone de cuatro
entradas de datos y dos de control, siete salidas y otro
terrninal que puede ser utilizado como entrada o como
salida. La Tabla 3.9 muestra el comportamiento de este
cotnponente. Este elemento permite visualizar en un dis-
play los núrmeros comprendidos entre el cero y el nueve.
cuando se aplica a sus entradas la combinación bin¿rria
correspondiente de cu¿ltro bits. En general, al contrario
que en los codrficadore.s, 1os decodific¿rdores dispor-ren
de N salidas y de n entradas de manera que N : 2". F,n
este caso concreto, son necesarias cuatro entradas parzr
poder decodificar diez signos diferentes, pero el núme-
ro de salidas --,como debería corresponderie- no es
de 16, sino que está determinado por el dispositivo
externo al que se conecta, que dispone de siete entra-
das (una para cada segmento); en consecuencia, aquí
no se cumple la citada norma. Esta especificidad otor-
ga al7447 el sobrenombre de conuerticlor de código.
Como se puede comprobar, en este caso el nivel
activo a la entrada es el uno. es decir. las combinacio-
nes binarias aplicadas a las entradas A, B, C y D deben
presentarse de lorma directa. Sin embargo, las salidas
que activan en cada caso los segmentos correspondien-
tes al número decimal equivalente a la entrada binaria,
muestran un nirel lós,ico ccro.
La entrada ff ( t*,,p fcsr) se utiliz¿t para compro-
bar, mediante un nivel activo bajo, el estado de los
diodos c¡ue constituyen los segmentos del display. En
condicioncs normales, ¿7 debe pcrmtnecer' ¿r uivel 1ó-
gico alto v. cuando se aplica un nivel bajo. sea cual sea
el estado de las otras entradas, todas las salidas pasan
a nivel bajo, iluminándose los siete segmentos. Por el
contrario, la función nW ¡Ripple Blanking InpLrt), a
través de la entrada del mismo nombre, apaga todos
los segmentos del display aplicando un nivel alto a las

l
.,j:- :::-.n:!:¿¡:--,

tp ,,$
 Tabfa 3.9. Tabla de verdad del decodificador 7447

0 H H LLLL H LLLLLLH
I H X LLLH H HLLHHHH
2 H Y L L H L H LLHLLHL
3 H X LLHH n LLLLHHL
4 H X LHLL Lf HLLHHLL
5 H Y L H L H H LHLLHLL
6 H X L HH L H HHLLLLL
1 H X LHHH H LLLHHHH
8 n X HLLL H LLLLLLL
9 H HLLH H LLLHHLL
10 H x H L H L fT
n HHHLLHL
11 H HLHH H HHLLHHL
12 H Y HH L L H HLHHHLL
13 H X HHLII H LHHLHLL
t4 H X HHHL H HH.HLLLL
t) H X HHHH H HI{HHHHH
BI X X XXXX T
L HHHHHHH
RBI H L LLLL L HHHHHHI_I
LT L Y XXXX H LLLLLLL

salidas, cuando todas las entradas A, B, C y D se
encuentran en ese mismo estado lógico y la entrada ,LZ
a nivel alto. Por tanto, esta línea se utiliza para suprimir
el cero. ÑlnEO (Blankilry Input-Ripple Blanking Outpt)
es una salida que siempre muestra un nivel alto, salvo
en las condiciones expuestas anteriormente, es decir,
cuando RBI y A, B, C y D están a nivel bajo. Por otra
parte, este mismo terminal puede ser utilizado como
entrada, de tal manera que, cuando se aplica directa-
mente un nivel bajo, todas las salidas muestran un nivel
alto, sea cual sea el estado de todas las demás entradas.
Como en el caso del apartado anterior, es posible
deducir las funciones de salida a partir de las variables
de entrada, pero el proceso también es aquí muy labo-
rioso.
Por último, en la Figura 3.6 de la página siguiente se
rnuestra el diagrama lógico del decodificador 744J,
formado por un conjunto de puertas de diferentes tipos.

Dg$fli1i# fl#ru #flil,{}pgfl$ca# ffiffi$

Diseñar un visualizador numérico de tres dígitos utili- Los ceros no significativos, situados a la izquierda, han
zando displays de siete segmentos con ánodo común y de permanecer apagados durante el funcionamiento del
decodificadores BCD/siete segmentos del tipo 7447. disoositivo.

3,.5, l. P¡'oeeso rle diseisu
Para visualizar cantidades comprendidas entre 0 y 999,
cuando la información suministrada a las entradas
del dispositivo se presenta en BCD, requiere tres dis-
plays de siete segmentos y tres decodificadores del
trpo 7447.
El diseño podría realizarse utilizando otros compo-
nentes similares a los enunciados, como, por ejemplo,
con decodificadores 7448 y displays de cátodo común.
 C
w$
RBO
LAMP.
TEST
(i
RBI,;
tc,
Figura 3.6. Diagrama lógico del decodificadorT44T.
La conexión entre los decodificadores y los visLrali-
z¿tdores debe ser scmejante a lit que se uruestr¿r en 1¿r
Figurii 3.7.
La ma1'or dificultad del diseño se centra en l¿r cone-
xión de las salidas/entradas RBO/BI, RBI y LT. Como
en otras ocasiones, es imprescindible un análisis minu-
cioso y detenido de la tabla de verdad clel dispositivo
principirl, eu este caso del 7447, represeutada eu la
Tabla 3.9. Para comprender con rnayor faciiic'iad el
proceso de discño. en la Figura J.7 se muestra el resul-
tadi¡ obtcnido. razonando v jrrstificando rt continrtr-
ción las conexiones oLle se han realizado.
Coriro se puecle obs.rr.ur, todas las entradas LT se
concctan a un nivel alto (H) anulando, cle est¿r t.naner¿.
la ftrnciór-r clue permite iluminar todos los se-qn-)entos
cuando en LT se apiica un nivel bajo. Esta función
puede ser utilizada en circuitos más complejos, apli-
cando en el arranque un nivel cero a la entrada LT que
il"+
*¡ -',F
(10) .
-,d
15).
desapzrrece autornáticamente ¿ll c¿rbo de un corto pe-
r'íodo de tiernpo.
Las entradas RBI y BI del bloque I se conectan ¿r nivcl
alto, permitiendo, de esta forma. qLle se iluminen los
segmentos del display correspondientes al cero decimal
cuando todas las entradas DCBA están a nivel bajo.
A la entrada R-B-[ del bloque 3 se aplica un nivel
bajo para que no se ilumine el cero, aunque en sus
entradas aparezca la combinación LLLL
Por otr¿r parte, la salida R-BO del bloclue 3 de las
centen¿rs sc conecta a la entracla RBI del segund<1.
inhibrendo el cero dcl correspondiente tlis¡tlct¡, mientras
csté apagado el de l¿rs centenas. Cuando ap¿rrece una
infornlacirin c'rifercnte a la LLLL en las entradas del
bloque cle las centenas. la salida R-BO catnbia de nivel
bajo a nivel alto, pcrmitiendo que se encienda el cero
en el bloqLre 2 cuando en sus entradas aparece la infor-
mación correspondiente (LLLL).
 Unidades (1)

abcdefs abcdefs abcdefs

7447 7447 7447

BY Bt/ BI/
DCBA RBO RBI LT DCBA RBO RBI LT DCBA RBO RBI LT

Figura 3.7. Visualizador numérico de tres dígitos.

3.6" AFIÁg,5gT$ #g HUI,TáP$,NKéE#Rffig

Ensayo y exper¡mentación con un mult¡p¡exa-

dor 74151. Entradas de
Entradas de datos selección
En la Figura 3.8 se muestra el símbolo y el dia-
grama de conexión del multiplexadór 74151 fabri- VccD4DsD6DjABC
cado en tecnología TTL.

74151 74151
s -^, MUX
rrv D4D5D6D| A B
A
A
B B
9
L
Do 5 Do 1_-
3
D1 u1
Dz _6 2

n D3
n D4
us D-
-5
D6 D6 D3 D2 D1 Do YW S G¡ID
D.7 +
Entradas de datos Salidas

ANS|-|EEE 91-1973 ANS|-|EEE 91-1984 bición

Figura 3.8. Símbolo y d¡agrama de conexión del multiplexado( 74151.

6g
 ' Conectar la entrada de inhibición S a nivel bajo
y completar la Tabla 3.10.
' Dibujar el circuito completo (incluyendo los dispo-
sitivos de entrada y los señalizadores de salida).
* Comparar los valores obtenidos en Ycon los de
las entradas de datos oara cada combinación
de CBA.

Tabla 3.10

U 0 OXXXXXXX
0 0 IXXXXXXX
0 I XOXXXXXX
0 1 XlXXXXXX
0 0 XXOXXXXX
0 0 XXlXXXXX
0 1 XXXOXXXX
0 I XXXlXXXX
I 0 XXXXOXXX
1 0 XXXXlXXX
I 1 XXXXXOXX
1 1 XXXXXlXX
1 0 XXXXXXOX
1 0 XXXXXXlX
I I XXXXXXXO
1 1 XXXXXXXl

3"6.1. Est¡rdio clel clisFosi¿ive 74151 Tabla 3.11. Tabla de verdad

del multiolexador 7 41 51
El7ü5f es un multiplexador de ocho líneas de entra-
da (Do a D.,), tres entradas de selección o control (4, B
y C), una entrada S que inhibe o habilita al dispositivo
y dos salides cornplcrnelltarias. Y : W.En un circuito
de este tipo, la relación entre el número de líneas de
entrada de información 1/ y el número de entradas de
selección ¿i debe ajustarse siempre a la siguiente regla:
XXX H LH
LLL L Do Do
La Tabla 3.11es una síntesis de la tabla de verdad L L H L Dt Dt
del dispositivo en la que se mllestra. de manera inoe- LHL L D, D,
niosa, e1 comportamiento del multiplexador. Si se re- LHH L D3 D3
presentase la tabla de verdad cornpleta, sería necesario HLL L D+ D4
ordenar todas las combinaciones que se pueden obte- HLH L D5 D,
ner a partir de 1 1 variables (las tres entradas de selec- HHL L D6 D6
ción, más las ocho líneas de datos). HHH L D,- D,
A través de las tres entradas de control. este com-
ponente permite seleccionar c¿lda un¿r de sus ocho
líneas de datos y presentar la inform¿rción correspon- cu¿rndo la entrada de iirhibición se enclrcntra a nir e
dientc en lus slrlidrrs )'I tf ba¡o:
_ Como se puede comprobar, un nivel alto en la entrada + + ABCD, *
S, deja hjo el valor dc las salidas I y M sea cual sea la Y - ABCD, - ABCDT ABCD2
combin¿icicin bir-raria presente en las entradas de selec- + ÁEcD+ + AE:D5 + ÁBCD, + ABCDI
ción. Un nivei bajo aplicado a dicha entrada habilita al
dispositivo para su funcionamiento como multiplexador. El diagrama lógico, en el que se contemplan todas
La función del multiolexador 14151. obtenida de la ias entradas y todas las saiidas. es el qne se muestra er
Tabla 3.12, puede e^pi.r"rr. de la siguiente manera la Figura 3.9.

u::í]
'..,...^-..-...

*..g-'
 (7

o
I
0)
Y le
l.Il
u)
wló
I
LU

n (14)
u5-.

n (13)
u6-

'6
A
o
Q)
th

ñq)
o
¡(!o
U
uJ

Figura 3.9. Diagrama lógico del multiplexador 74151.

';3,7, ÜlgilP{ü eüFI IVltlL?W1,E,L\DÜ1iil3

1. lmplementar la función F: á6e + abe + ábó+ abc + 2. lmplementar la función F = abed + abcd + ábcd +
* ábc con el multiplexador74151. + ábód + ábcd + abcd + abcd + abcd con el mismo
dispositivo.
-
3.7.f . Proceso tliseño
cle
clel prirner' problema
En este sencillo caso el nirmero de variables de la
función es el mismo que el de entradas de selección del
nrrrltiplexador 1415 1. En consecuencia. las vari¿rbles r¿.
b y c se zipiican a las cntradas A,B y C del dispositivo.
Por una parte, la expresión del multiplexador. como
hemos señalado anterionrcnte, es la siguiente:
v : AECoo - AE?DL + ABaD- ABCD3 -
+ ÁEcDl + AE:D. + ABCD, + ABCD,-
Por otra. los términos ab¿, alic y a\c no existen en la
frrnción. Por esta r¿rzón, las entradas Dr, D. y D, del
rnultiplexador se conectan a nivel bajo para que los
¡rrcrcltrctos ABeD.. ÁECn_,, 1 ,IBCD, seau nulos. Sir-r
ernbargo, l¿rs líneas de infol'm¿rción De, Dr.Dr., D,;y D,,
se tienen clue cor.rccttrr ¿r Lur uivel ¿r1to ¡rara c'¡rLc los
rérnrinos ÁEeor,. AB_qD_t. 4s-cn_.,.+n_CDa \ ABCDl
qrredcn reducidos a AIJC. ABC. ABC. ABC 1t ABC que
coincide con la función que deseamos implementa.r. En
la Figura 3.10 se muestr¿l el circuito resultante, donde
)/ es la salida F de la fr-rnción.
+Vcc
Do
D1
D2
r Como se puecle observar. las combin¿rciones de las
D3 ro
D^
-F-
*+
D5
D6s
D,C B A cit¿rdas combinaciones, la salida del rnultiplexador pre-
cba
Figura 3.10. Circuito para implementar la función F,
con un multiplexador con el mismo número de entradas
de selección oue de variables.
3.7 .2. Froceso tle cliseño
dei segurcio probiema
Tanlbión es posible implemeutiir, con cl lnisrno ntr-rlti-
plexador de tres entradas dc scleccicln" una función de
cllatro variables. En estc c¿lso, como en el anterior, las
variables a, b y c de la función se aplican a l¿rs entrad¿-rs
ile control A, B y C ilcl multiplcxaclor'. Ei núrnrercr
tnáximo dc términos de l¿r función ir iurplementar cst¿i
determinado por la forma de conexión de l¿rs entrad¿rs
del multiplexador.
En primer lugar, se comparan los términos de la
función con la expresión del multiplexador. identifi-
cando ac¡uellos que son coincidentes. pero comproban-
do que no existe otro término en l¿r función en el
que las vaiiables u. b y ( aparezc¿ur de llr nlisnlrr ma-
nera (directallente o de forma negacla) y r/ ten-ea forma
negada. En nuestro caso esto ocurre con los términos
a6ed y cr6ccl, qte coinciden con los términos dc la
expresión del nrultiplexador siguiente: ÁEeoo )
ABCD,. L¿r vari¿rble d sustitr-rye t Do y D, y, en con-
secuencia, se aplica directamente a estas cntladas. Esta
conexión impide que puedan ser implementados los
térnrinos: ab|d y obt'd.
En scqundo ligar. se realiz¿r Llu¿l courpal-ación seme-
jante pe ro ahora idcntificando aqnellos en los clrle apa-
rece ¿7. Esto ocurrc con los términos abcll x r¡l,.'J, co-
rrespondientes a los térnriuos ¿ne O. \' rlBCD6. Ahora
rl se aplica a las entr¿rdas de datos D:.y D,, a trar,ós de
Lrn¿r pllerta inversora. Esto impide que los tórminos
ubed y r1br:d pucdan ser implementados.
En tercer lu-uar, es necesario a,snlpar de dos en dos
los términos de l¿r función cu1'a úrnica c-liferencia sea
que, er1 uno de ellos, la variable cl ttparezctt cn forma
directe y en el otro en forma negada. Eu nucstlo casc'l
esto ocrrrre corr lns siguientes plLrejas:
v
ctli,.J d\td
abctl y abcrl
entradas de tontrol a\t' y abc se corresponden con las
entradas de d¿rtos D+ y D¡.En consecuencie. para que
estos tér'minos puedan ser implement¿rdos por el dispo-
sitivo, es neces¿rrio que D* y D, se conecten directa-
rnente a un nivcl alto. Así, cu¿rndo se apliquen las
sentará un nivel alto, independientemente de qLre la
variable ri aparezca de forma negada o de forrna direc-
ta. En suin¿r, con D* \' D- conectados a nivcl alto. el
dispositivo puede in-iplementiir los términos: alicJ.
a[icd. ctbcd y crbt'cl.
Por irltimo, Llna vez completado el número de térmi-
nos de la función. el resto de las cntr¿rclas de datos se
conectan directamente a nivel bajo. En el caso que nos
ocupa serán D, y Dt. De est¿r m¿urera. AEeD, t
,|BCD3 i'aldrán cero \', por tanto. los térrninos cibetl.
dhad. obad -v uhCd no serán inplen-rcntatlos.
En la Tabla i.l2 se resurne- dL- uraner¿l grafica. el
pl'oceso cle diseño descrito. Par¿r irlentificer k)s térmi-
nos de la función con las combinaciones de la citada
tabla. es aconsejable ordenar la expresión y las varibles
de la siguiente fom¿r:
f : ('l)qdt + ('l)QQ
-' -1 l- 1 --
'
r
+ ('l)(l(1 + ('t)Q(l' + (-ltQQ +
* t'l',tJ I tl'oJ * t'hrrt/

- .ii
 Tabla 3.12 Como resultado dcl proceso dcscrito, en la Figr,r_
ra 3.11 se mllestr¿t el rnultiplexador 74151 con las co_
nexiones ¿rdecuadas para implementar 1¿r función del
problema.

+Vcc

4
Do
3
t- 2
U1

D2

D3 Lo 5
t3
D^$
-f\
14
D5
7
D6s
12
n 404
D,C B A
.1 \ 101 1

cba

Figura 3.11. Circuito con un multiplexador 74151

para implementar una función.

Nota: Cornpiir¿tr l¿r columna d con la

.lÉfi Montaje y comprobación del círcuito de la Fi- Montaje y comprobación del circuito de la Fi-
l+ES gura 3.10. gura 3.11.
Montar el circuito e indicar, marcando con un 1
Montar el circuito e indicar, marcando con un 1
lógico, las casillas de la Tabla 3.14 donde existe
lógico, las casillas de la Tabla 3.13 donde existe
la función, cuando se aplican a las entradas tooas
la función, cuando se aplican a las entradas todas
las posibles combinaciones que se pueden obte-
las posibles combinaciones que se pueden obte-
ner a partir de las variables a. b, c y d.
ner a partir de las variables a, b y c.
Tabla 3.14
Tabla 3.13

).--,-,,
tg1.
-

3,$, AHAA,g$ig Sfl Ffl{ü&flFgil,Ae8ítH$

X EnsaVo del circuito 7442 utilizado como deco- . Completar la Tabla 3.15.
ñPd
#ü d[tcador. . Dibujar el circuito completo (incluyendo los dispo-
En la Figura 3.12 se muestra el símbolo lógico y sitivos de entrada v los señalizadores de salida).
el diagrama de conexión del decodificador/demul-
liplexador 7442.
Sa lidas
datos
Entradas de de datos

VccABCD9Sl
7 442 7 442
BCD/DEC 0 0
1 1

) I
A I ABCD98
B -a

45
D -6 6 l¿J+50
7 7
I 8
9 9

ANSr-IEEE 91-1973 ANSt-IEEE 91-1984

o T , a ¡ 5 oc¡,ro
Salidas de datos

Figura 3.12. Símbolo lógico y diagrama de conexión del circuilo 7442.

Tabla 3.15

Tabla 3.16

000 0
000 1

00i 0
001
U 0 0
0 I
n I 0
I I
0 0
00 1

0l
0l I
Ensayo del circuito 7442 como demultiplexador. 0
Montar el circuito utilizando A, B y C como entra- 0 I
fl
das de selección y la línea D como entrada de 1

datos. Comoletar la Tabla 3.16. I 1

J'CJ

-;i;r=,.--.
;;*r

S"S.1. Estndic¡ tlel disl¡asi¡iv* 7442
El7442 es un dispositivo qr.re tiene cuatro líneas de
entrada y diez de salida. En la Tabla 3.17 se muestra la
relacióir entre entradas y salidas. Como se puede com-
Drobar, el nivel activo de salida es el bajo (L). Del
ánáiisis de dicha tabla deduciremos su funcionamiento
como decodificador y como dernultiplexador.
Tabfa 3.17. Tabla de verdad del7442
quiera de sus mirltiples salidas mediante la conveniente
selección de las entradas destinadas a tal fin.
En el caso de1 7442,la línea D puede ser utilizada
como entrada de datos y las C, B y A como entradas de
selección. El dtspositivo así configurado dispone de
ocho salidas {de la 0 rL lr 7). Para contprender el fun-
cionamiento como demultiplexador, resulta de gran
ayuda detenerse en las diagonales marcadas en la Ta-
bla 3.17. Se podrá observar, en las ocho primeras com-
binaciones de la parte de la derecha, que cada una de
las salidas activas muestra un nivel bajo cuando la
entrada cie d¿rtos D esth a nivel b:¡o, nientras que en
1as ocho irltimas líneas. donde 1¿r entrada de datos D
tiene nivel a1to, la salida activa en cada combinación
mlrestra un nivei alto.

LLLL ¡,-
LHHHHHHHHH
LLLH HLHHHI.IHHHH
LLFII, rrurLirrLiHHHH
LLHH H H H':!'.¡ I-l H H H H
L H L L HHHHIHHHHH
ll

L H L H H H H H H''+'..U H'H H
LLIHL HHHHr-rr-r"...r-l-qnH
LHHH H H H H H H H\LJH H
HLLL HHHHHHHHLH
.H.L .L:.H. H...H...HHHHHHHL
H L H L HHHHHHHHHH
HLHH HHH'.{.{HHHHH
HHLL HHHH".H\JIHHHH
\
HH L H HHHHH".{\+rHHH
HHHL HHHHHHHHHH
HHHH H H H H H H rr..g)Ij H

En la Fi-qura 3.13 se muestra el diagrama lógico del

decodific¿rdor 1442.

J trnncio$aü]ielrfs c&r¡rs
decodificador

Las diez primeras líneas de la Tabla 3.17 muestran el

comportamiento del 1442 como decodificador. Ai pre-
sentar en sus cuatro entradas D. C, B y A las combina-
cioncs binarias comprendidas entre la 0000 (LLLL) y
1a 1001 (HLLH), se activa la salida correspondiente ¿r1
nirmero decirnal eqr-rivalente. Por esta razóri, se conoce
como decodificadol BCD/decirnal.

I F rrrr¡inn.r nripnf n {'r¡Ír'r¡}

J.----.-t.:_t^_-_r.-
flPrtt i iti I niP\ :{r1t }I'
-"------"-r

Recordemos que un dernuitiplcxador funciona de for-

tna inversa a un multiplexador. es decir, la información Figura 3.13.Diagrama lógico del decodificador,'
presente en su irnica entrada puede aparecer en cual- demultiplexador 7442.

JE
 # 5 gfl _T fi '.| ülq #fl il{¡ fl,e l-$'lilA$i {e Ril g H ivááll€'aPL fl ,&\ D # € il g

fmplementar la función f : e\a + eba + cba + cOa mediante el decodificador/demultiplexadorT442.

3.9.1. Proceso de diseño También es posible, mediante el mismo dispositivo,

implementar funciones de cuatro variables (siempre
que el valor de la combinación de cada uno de los
De la misma ffranera que col] un multiplexador. con
términos no sea superior a 1001, es decii, a nueve). Er
un decodificador también cs posible implement¿rr fun-
este caso. será neces¿rrio utiliz¿ir las cri¿rtro entradas: A,
ciones de, al urenos. tantas l'ari¿rbles como entr¿rd¿rs
tenga cl dispositivo.
B.CvD.
En este caso, la entradtr D, de urayor peso qr,re las
demas, se conecta a nivel bajo porqLre no cs necesaria
al tener la fLrnción sólo tres v¿rriables. Las tres v¿rria-
bles de la función se deben conectar a las tres restantes
entradas del decodificador A, B ,r- C, respectivamente. U I
2
Si observamos la función, comprobaremos que sus 1
r
^l lr
términos se corresponden con las combinaciones 001 (1), z L'
011 (3). 100 (4) y 11 1 (7). Esto quiere decir que l¿rs salidas
t5 42 6F
A
activas del decodificador, cuando a las entradas se pre- b 14
IJ
t t+qz ! 5
AJ
4

sente alguna de las combinaciones señaladas, serán las c I

420
^h
7l 117
siguientes: I, 3, 4 y 7. Si estas salidas las conecLalnos a D6 I

una puerta NAND de cuatro entradas, obtendrernos los 7

10
valores deseados de la función a la salida de la puerta.
11
En la Figura 3.14 se muestra el circr"lito resultantc. I
En caso de decodificadores cuyo nivel activo a la
s¿ilida sea el alto, la conexión de las salidas debe hacer-
sea una puerta sumadora, o puerta OR, eu lugar de er

una ouerta NAND.

Figura 3.14. Circuito con un decodificador 7 442 para
imolementar una función F.

Montaje y comprobación del circuito de la Fi- mediante medida, los términos de la función
gura 3.14. plementada.
Montar el circuito de la Figura 3.14. Deduciendo,

-4.
É&

U :-;-
¡lr:'É
h".S
 3,4#. AHAe,Aglg #fl fl #P/gPAgA##g?fl $

_'.;. Ensayo y experimentación con un compara- . ¿Qué ocurre en las salidas, cuando las dos
.:,., dor 7485. palabras son iguales, si las entradas A > B,
A < By A : B se conectan a niveles HLL o
En la Figura 3.15 se muestra el símbolo y el LHL, respectivamente? Comprobar experimen-
diagrama de conexión del comparador 7485. talmente esta situación.
. Conectar las entradas A > By A < Ba nivel
bajo y la entrada A : B a nivel alto. Completar Entradas cie datos
la Tabla 3.18. a R,
A3 u2 A2 A1 'l Ao ao

7485 7485
n-coM A3 82 A2 A1 B1 Ao
)l^
sl 83 Bo

A<B A=B A>B A>B A=B A<B

A>B A< A<B /,ry IN IN OUT OUT OUT
A=B A= A=B
A< B A> A>B
Ba 0-l
B1 1i-
a n Ió
p3
'iJJ B"
-
A<B A=B A>B A>B A=B A<B GND
,/t
- Entradas montaje Sa lid as
tntraoa ,
en cascada de datos
ANSI-IEEE 91-1973 ANSI-IEEE 91-1984 oe oaros

Figura 3.15. Símbolo lógico y diagrama de conexión del comparador 7485.

Tabla 3.18

0 0 0 0 0 0 0 0

I XXX U

0 Y Y lXXX
I tJ U U i 0 0 0

i I IOXX
U X I X X
t I 0 U 0 U

I X (l

I U X
0 I 0

I I 1 1 0

I I I
 Ensayo y experimentación con
un comparador de ocho bits.
At4Aa86A585A484 A3 83 A2 82 A1 81 Ao Bo
. Montar dos comparadores de 15 l1 113 114 112 111 110 15 IJ 14 112 111 110
4 bits en serie, tal como se As 83 A2 82 A1 81 Ao Bo
1

A34A282Al81AoBo
19

muestra en la Figura 3.16.

. Comprobar los valores de las sali-
das A: B, A> By A< B del con- 7485 7485
junto, para varios v-alores de las
palabras A y B. A<B A=B A>BA<B A=B A>B A<B A=B A>BA<B A=B A>B
71615121314 7 6 2t3

LH L
Sa lidas Entradas

Figura 3.16. Comparador de dos palabras de ocho bits con dispositivos

7485 en serie.

3.10.1. Estudio clel clispositir-o ?485
El circLrito inte-erado 7485 es Lln comparador de dos
palabras de cuatro bits cada una. Como se puede com-
probar en la Figura 3.15, el dispositivo dispone de ocho
entradas de datos, tres salidas de información y tres
entradas de expansión. En l¿r Figura 3.17 de la página
siguiente se muestra el diagrtrma lógico.
El dispositivo puede operar individualmente, en serie o
en paralelo con otros del mismo tipo. El fi¡ncionamiento
en cualquiera de las tres modalidades se resume en la
Tabla 3.19. Las tres úrltimas lineas están dedicadas, exclu-
sivamente, al fnncionamiento en paralelo.
Si se observa la línea undécima de la tabla de verdad.
comprobaremos que, en caso de utilizar un solo elemen-
to, l¿is entradas de expansión cleben conectarsc como se
ha señalado en la Actividad 9 de este capítulo. es decir
las líne¿rs A > B y A < B a nivel bqo y A : B a nir,'e
alto, aunque, si rniramos la línea siguiente, vemos qu(
es sulrciente con que la entrada A : B esté a nivel alto
De no ser asi. la salida A : B nunc¿r mostraría un nive
alto.
3.10.2. Esrrrclio cle nn circnito serie
L¿r conexión en sclie de dos 7 485. tal como se nlllestra er
la Fi-cura 3.16, perrnite colnp¿rrar dos palabras de ochc
bits cada nna. En este caso, las tres salidas dcl compo.
nente de los cu¿rtro bits menos sisniflrcativos deben conec.

Tabla 3.19. Tabla de verdad del comoarador 7485

Ar> B, X X XXX HLL

A.<B: X X XXX LHL
AD
^3 - --1 ,Bz X X XXX HLL
As: Bt <R X X XXX LHL
,-,t 3 -p u-l
- -R AL > IJr XXX HLL
ñlI _D ¡r-l R At<Bt x XXX I-HL
A-, : B.¡ :B; i
'1 | -D
-
ul '4,:,
> 1Jo XXX HLL
-D - B, 4,, { /J,,
'4, XXX LHL
, - /i.,
D
Ar- 1Jr A : IILL IJLL
At:Bt 'l¡
11 13¡,
A -R -B; ,'0 -R"0 LHL LHL
.1 -R -p At-Bt ^p - LLH LLH
-1 -l?".1
,.] - At: Bt .1 "0
"o -
r.¿
XXH LLFI
^r¿ At: Bt ,'0 --p "0
^
HHL LLL
,'3 - "] Ar-Bt A :R "ll
''{) LLL HHL

*,.F
 (15)

l,-2
(141

A<B

A=B
A>B

(12\
A1
B1
(11)

Ao(10)
B"-
" (s)

Figura 3.17. Diagrama lógico del comparador 7485

tarse a l¿rs tres entrad¿rs de expansión del disi-rositir,o de

los cuatro bits cle mayor peso. Estzr técnica de conexiona-
do puecle ser cmplead¿r para colrlparar palal'lras c'le mlis
bits, acoplar-rdo otros compor-ientes.
El gran inconveniente de la conexión serie es la acu-
mul¿rción de los tiem¡ros de conl.nLrtación de cad¿r uno cie
los circuitos. La respuesta delinitii,a a las salidas de la
última etapa no se produce hasta que no se colnparan los
bits nrenos signihcativos de todos los dispositivos allte-
riores.
3.1O.3. Estuclio de la conexión
Paralelo
Para remediar el inconr,cniente de retrilso en la compara-
cicin, se utiliz¿r l¿r técnic¿r de conexión pu'tieb. urás cotn-
pleja que l¿r conexión serie. En la Fi-qura 3.18 se tnuestra
un circuito fornado por seis dispositivos, capaz de com-
parar palilbras de hasta 24 bits con un tiempo de res-
puesta similar ¿¡1 del circr.rito serie de la Figura 3.16.

Ed
.

-.::.:-;:,:"
 En l¿i conexión paralelo, las entraclas de expansión
A> B y A < B de gran parte de los dispositivos se
utilizan como entradas de datos, de esta manera, el com-
ponenteseconvierteenuncomparadordecincobits.Las
entradas A : B se deben conectar a nivel bajo. Como en
todos los casos, 1as tres entrad¿rs de expansión del dispo-
sitivocorrespor-rdientealoscuatrobitsmenossigrrificati-
r,os de la palabra deben conectarse como ya se ha señala-
do,esdecir, A: B anivelaltoyA > ByA < B anivel
baio.

Entradas
(MSB) Bt" B"
';J
D?
ñrt
^-- Ac
o-'
u)1 o' A<H
^21
A', A=B
A-- Xo
FO
A>B
i20
u19 A¿B
L A=B
Atg A>B

B1
a-^

"17 ó2
217 A,
úta ó1 A<B
'; ,o A=B
^1
é¡
A' A- A>B
ÁLe
L A=B
Atq A>B

B" B2
^1a
a- ;J
u1t B; D?

^1)
.;¿ A<B
A
i2 A<B
e11 u1
Aj /vc lt
Att
Bno
Ao
A=B
A>B
r-\- 'Dl A=B
A>B
Salidas

?10
u9 A¿B A<b
L A=B A=B
A
ñ9 A>B A>B

B2

^J
E1
A-
^7 Á? A<B
A- Á:, A=B
p-
B^o A>B
A;
A¿B
L A=B
A
A>B

Ba

ur 82
^- A1
^)
n- B; A<B
A
A1 A=B
(LSB) ^1
a 6n A>B
ñ0 An
L A<ó
H A=B
L A>B

Figura 3.18. Comparador de dos palabras de 24 bits con seis circuitos 7485 en conexión paralela.

.;G
"t'€
..:¿f
 q I3 g$ffiH# F3fl $ggY&Bg,qs ilsegffi gHÁca*ruKfi $
Ql9 6 -É- .t- s ffi &gfr *Ltu& 3e ufr$ e€$s

Diseñar el circuito de control de una máouina oue oermita mediante señales luminosas, si el número que se introduce
adivinar un número comprendido entre el 0 y el 99 que es mayor o menor que el programado. Además, permiti-
previamente ha sido programado. El dispositivo anunciará, rá visualizar el número que se introduce en caoa caso.

E,n primer lugar, cuando se tr¿rta de definir un circuito

electrónico, es conveniente elaborar un diagrama de Dispositivo
bioques en el que se representen 1as funciones más Programador de entrada
relev¿rntes del sistema. En la Figura 3.19 se muestra el de datos
diagrama correspondiente al problema lllrc se plantea.
Como el número es de dos dígitos decimales, será 1l
tl
necesario utilizar dos codificadores que permitan, cada
r-ulo, ia entrada de los números comprendidos entre el tl ]L
0 y el 9. El dispositivo debe tener cuatro salidas. Para
la construción de cada bloque será necesario utilizar, Codificador
tal como se hizo en el Apzrrtado 3.3, dos codificadores
de ocho entradas y tres salidas del tipo 14148.
Para visualizar el número introducido será impres-
I ,l
cindible decodilicar previamente 1a información BCD, I I t"- --!!
procedente del codificador, con sendos dispositivos del
fipo 7447 (conversor BCDIT segmentos).
l-t{_t
Por otra parte, el dato de entrada, codificado en
Comparador Decodificador
BCD, se debe aplicar a ia entrada de un comparador
de palabras de 8 bits, formado por dos componentes
del tipo '/485, a\ que, por el otro conjunto de entradas,
se le introduce la palabra de 8 bits correspondiente al
número secreto, procedente de un programador BCD, IL
constituido por ocho interruptorcs.
El sistema dispondrá de tres señalizadores lumino-
Señalizadores Visualizador
sos que indiquen si el número qlre se introduce es el luminosos numérico
programado. si es mayor o si es menor.
El circuito resultante se muestra en la Figura 3.20,
donde se puede obserl'ar que está construido con blo-
ques o subcircuitos que han sido definidos o analiza- Figura 3.19. Diagrama de bloques del circuito de control
dos previamente en este mismo capítulo. de una máouina para adivinar un número.

Simulación del circuito de la Figura 3.20. diante algún programa informático que lo permita.
Analizar el circuito y describir su funcionamiento
Construir y simular el circuito de la Figura 3.20 me-

FÉ
-
Decenas Unidades

Et7 6 5 4 3 210 17654 El 7 6 5 4 3 210 El 76543210

74148

ABCD LT ABCD LT RBI BV

RBO

A>B Bo 7 447 7 447

A=B Ao
gfedcba fedcba
A<B
\¡^
FÁ1
f
d
o
(¡ ó2 o

A>B T
o
A=B B3

A<B A3 l

A>B Bo .)
A=B Ao
-
A<B B1
\¡
s^1
(tl ó2
A>B A2

A=B B3
Se.a I izado res

A<B A3

Figura 3.20. Circuito de control de una máquina para adivinar un número comprend¡do entre 0 y 99.

p#
aü;"'
En-
".L
9#
 t. Pasar de decimal a binario los siquientes números: 4. Construir un código de paridad par a partir del BCD
Aiken.
d) 36,75
h\ 12,525
Formar el código Hamming a partir del BCD exceso
102,125
tres.
ul 50,225

3" Calcular los números decimales equivalentes a los

6. Expresar en código
siguientes números binarios: a)B
a) 1001 b)7
1
b) 10011110
1
c) h
c) 00'1000,0101 d) LF
d) 111'r0000,1110 e)
t\
DEL

3" Codificar en BCD natural, exceso tres y Aiken las s):

siguientes cantidades:
T. Obtener las funciones de la Tabla 3.17.
aJ 4.725
b) 839
c) 10.637
d) 235

Ensayo y experimentación con un generador de Ensayo y experimentación con un detector de

paridad par para palabras de 8 bits.
Montar un circuito como el de la Figura 3.21 y
obtener los valores de salida (BP) para un determi-
nado número de combinaciones de las variables de
entrada.
paridad para palabras de 7 bits (incluido el de
paridad).
Montar un circuito como el de la Figura 3.22 y
obtener los valores de salida en O cuando se pro-
duce un error en la transmisión.

¡VBP (Nuevo Bit de Paridad)

BP (Bit de Paridad) D {Detector)

Figura 3.21. Diagrama de un generador de paridad par Figura3.22. Diagrama de un detector de paridad Para
para una palabra de 8 bits. palabras de 7 bits (incluido el bit de oaridad, BP).
 Diseñar un circuito, formado por puertas lógicas,
que permita convertir el código Aiken a BCD natu-
ral. Montar el circuito y comprobar su funciona-
miento
Diseñar con puertas un codificador prioritario de
@ cuatro entradas y dos salidas.
Definir un decodificador de dos entradas y cuatro
@ salidas cuyo nivel activo de la salida sea bajo.
Definir un multiolexador de tres líneas de selec-
@ ción.
Definir, mediante bloques MSI y puertas O exclu-
siva, un generador de código Hamming y un de-
tector/corrector de fallos en la transmisión. Para
el diseño partir del código que se muestra en la
Tabla 3.4.
Diseño y ensayo de un codificador de 16 líneas.
Definir con puefias NAND el bloque de acoplamien-
to A y ensayar el circuito completo de la Figu-
ra 3.23, capaz de codificar los números decimales
comprendldos entre el cero y el quince y cle presen-
tar el resultado en dos displays de siete segmentos.

0123 4 5 67 El 0123 4 5 67 EI

7 4148 7 4148

EO Aa A1 A2 GS

ABCD
7 447 7 447

gfedcba gfedcba

150 ()

g fVcca

H
edVccc

Figura 3.23. Codificador de 16 líneas.

v:.:.?
Ensayo y experimentación con un multiplexa- Diseñar, mediante un multiplexador del tipo 74151;
dor de 32 canales. los circuitos que permitan imptementár tai,,sii
guientes funciones: r.' ,.
':

Montar un circuito como el de la Figura 3.24 tor- '\=xYZ+xyz+xyz+xyz

mado por cuatro multiplexadores 74151 y un mul-
tiplexador 74153 de cuatro líneas de entrada. Ob-
tener la tabla de verdad del conjunto.
Explicar el funcionamiento y justificar la forma
de conexionado de los multiplexadores.
. Fz = dbed + abed + ábc + abcd + abc + abcd
Definir, a través de un decodificador 7442, los
circuitos que permitan implementar las funciones:
. E de la actividad anterior.
t F, = xyZV + XyZv + Xyzv + ryzV + xyzu + Xyzv +
+ xy2v

a co

c1
o
74153
(E
w2 (*)
c
UJ Do cs
GAB
74151 v

D7

SABC

(*) Ver características y

diagrama de conexión
en el Databook

e Entradas de selección

Figura 3.24. Multiplexador de 32líneas de entrada.

q)l
 Definir un circuito de control para or¡entar, en una
sola d¡mensión, una antena parabólica mediante
un pequeño motor de corriente continua. Las es-
pecificaciones del problema pueden concretarse
de la siguiente manera:
. El sistema
debe permitir seleccionar en BCD
alguno de los 16 posibles sectores en que se
divida un cuadrante (90").
n El motor debe poder girar en los dos sentidos,
invirtiéndose el sentido cuando llegue al final o
al comienzo del cuadrante.
" Un display de dos dígitos permitirá visualizar el
número del sector seleccionado (del 0 al 15).
Para controlar y regular la posición del motor,
se puede utilizar un encoder, como el que se
muestra en la Figura 3.25, de forma que un trans-
ductor óptico envíe al sistema la información
BCD. El diseño requiere, además de un conjunto
de bloques combinacionales MSI y puerlas ló-
gicas, algunos otros elementos que configuran
la etapa de potencia. En la Figura 3.26 se mues-
tra una posible etapa de potencia y maniobra.
Se puede optar por utilizar esta configuración
o por definir otra semejante en cuanto a funcio-
namiento.

Figura 3.25. Encoder.

R1 Giro motor
R2 Paro automát¡co motor
R3 Inversión de giro
ORCUTTO LOGTCO
DE CONTROL
A = 5V (nivel 1) cuando el motor se sitúa en el sector programado
B = 5V (nivel 1)cuando el motor llega al final del recorrido (90")
C = 0V (nivel 0) cuando el motor vuelve al principio del recorrido (0")

D2 R1 R3
é

Figura 3.26. Sistema para el cont:'ol de una antena parabólica.

S+¡
¡r€
 ;:J

,&l+{aa,g$gg 'y fl3g$ffiTq# #ffi ilaffiilqjgg#$

Affigg'twffiggil{3$

.:1 !:l Diseño de sumadores y restado-

res BCD
Suma y resta en BCD exceso tres.
Diseño de sumadores y restado-
res BCD exceso tres.
Análisis de una unidad aritméti-
en BCD natural. co-lóg ica.

fl HY&S#ilfl 'ilI#H : #93fr FiAüg#FIfl g $fAYfl V{ATAffig ti}ru ff ffi qlUg'$ Fj

ffig#agAg,fl5

Existe la posibilidad de realizar operaciones matemáti-
cas mediante circuitos digitales. Estos son también,
como los del capítulo anterior, circuitos combinacio-
nales, pero, debido a su especificidad, hemos optado
por realizar su estudio en un capítnlo aparte.
Par¿r realiz¿rr operaciones natemáticas con circuitos
cligit:iles es neces¿rrio, previarnente, transforrnar los da-
tos o números decimales en expresiones codificadas
posteriormente, efectuar ltr operación mediante los ¿rl-
goritmos propios del álgebra binaria.
Antes de analizar y deiinir los circuitos que operan
matemáticamente, describiremos los procesos de suma
y resta binaria, BCD natural y BCD exceso tres, que
son ios códigos más Lrtilizados para realizal estc tipo
de operaciones. E,l producto y la división se realizan
mediante surnas y restas sucesivas. que tendrenos oca-
sión de comprobar en capítuios posteriores dedicados
a los circr-ritos programabies.
La operación de restar. como \/erernos de inmediato,
se resuelve, según los casos, sumando al minuendo el
cornplentento o LL:'LO, ct clos o e tTueDe del sustraendo.
_v.-.
Los circuitos sumac'loles BCD natural y BCD exceso
trcs se constru)¿en a partir de los circuitos sllmadores
binarios. Estos últimos son los únicos dispositivos de
tecnología MSI disponibles en catálogo. E,n conclu-
sión. la operación de suma y el sumador binario cons-
tituyen los elementos básicos de todo este tipo de cir-
cuitos.

-f1fl'T.{
Stll?lA Y BtrH¡\F,l¡l

4.1"1" Searna F¡inaria Tabla 4.1. Suma binana de dos

números de un solo bit

L¿r suma birraria se resuelve mediante Llu proceso se-

mejante a1 que se re¡rliza en e1 sistema dccirnal para
ef'ectuar este tipo de operación m¿rtcm/rtica. En la Ta-
bla 4. 1 se recogen todos los casos posibles cle s¿¿ri¡¿¡ dc
dos bits. El arrcLstre o (tterreo (en inglés carn') obteni-
do al operar con dos bits es la cantidad que hav que
añadir ¿r la sunla de cifras o dígitos dc orden superior.

3t&
*#
 Si nos lijamos en e1 circuito element¿rl que se u.rues-
tra en la Figura 4. 1, podremos comproba.r que, ffre-
diante las dos puertas lógicas que lo constituyen. es
posible obtener los resultados de las funciones 5 y C
a partir de los valores de las variables c y b de la
T¿rbla 4.1. Este circuito recibe el nombre de sentisunta-
dor y permite slrmar dos nirmeros binarios de un solo
bit cada uno. Sin emberlgo, no puede sulnar los bits de
arrastre crtando éstos se gcner¿rn en oneraciones de
más de una cifra. Ésta es-la razón poi la que se le
denomina semisumador. Más ¿rdelante definiremos un
circtrito conocido cono s¿r/??¿¿tlor totol, cilpaz de resol-
ver la operación de tres bits, es decir, los dos de cada
uno de los sumandos y el de acarreo, si es que se
produce en la srrma anterior.
S=a@b
C=a'b
Figura 4.1. Semisumador.
Para comprender con facilidad el proceso de sum¿r
binaria es suficiente con realizar un par de ejemplos
colno los que se muestran a continuación, teniendo en
cuenta el método de suma en decimal. El aprendizaje
se adquiere por analogía entre ambos sistemas.
a) EJectuar lo suntct bincu'ia de los nthneros der:intct-
Ies4y5:
1
4 los números complernentarios representarán nirmeros
0100
+5 +0101
100 I
El 1 situado en la parte superior de la cuarta
columna por la derecha, correspondiente a los
bits de mayor peso, es el acarreo obtenido ai
.slllnar
los bits de la columna antenor.
b) Suntsr 252 y 182:
252. 11111100
+ 182 + I0l10ll0
434 i 101 10010
Como se puede apreciar. el nílmero result¿rnte
de la suma tiene una cifra más oue los sulnan-
dos. Este bit se obtendrá a la rulidn d. la fun-
ción de acarreo C del circuito sumador. El dis-
3.F
positivo que permite Lesolver ia anterior sunra
operar con todos los números bina-
es c¿lpaz de
rios formados Dor ocl-ro bits.
4.L.2. Resta binaria
Como en el caso de la suma, la resta binaria se resuelve
mediante uu proceso semejante al que se emplea en la
resta decimai. Todos los posibles resultados de la resta
de dos bits se recogen en la Tabla 4.2. Las unidades
¡trestados son las cantidacles clue hay que pedir al bit
siguiente, o de mayor peso del minuentlo. cuando, al
realizar l¿r resta en un¿r deterninada colnmna, el valor
del bit del minuendo es inferior ¿r1 del s¿¿s/raendo (más
Itt uitlad prestada, si se hubiera necesitado en la opera-
ción anterior).
Tabla 4.2. Resta binaria de dos
números de un solo bit
Aunque la resta se puede realizar directamente con
circuitos ciigitales, sería muy complejo tener que utili-
zar un circuito de suma y otro de resta en un mismo
sistema. Por tanto. la solucióri ideal es tener nn dispo-
sitivo único que, a través del adecuado control, re¿rlice
ambas operaciones.
Para poder resolver la resta binari¿r rnediante suma-
dores es necesario sumar al minuendo el complemento
e Lu'to o el complenrcnto ú dos del sustraendo. Por tanto,
decimales negativos. Más adel¿rnte, cuando resolvamos
las operaciones y analicemos los tipos de circuitos,
descubriremos las ventejas e inconvenientes de cada
uno de los casos.
El cornplen-rento a dos de un número binario es el
resultado de restar dicho núrrnero a la potencia 2",
siendo n la cantidad cle cifras o bits que lo constituyen.
De una manera práctica, ei complemento a dos se
obtiene cambiando los ceros por unos y los unos por
ceros )' surlando al resultado una unidad.
Por ejemplo. el complemento a dos del núrrnero
101 10 I 01 1 r'ale:
010010100
+1
010010101
Es fácil comprobar que la resta de dos números
decimales A y B también se puede resolver mediante la
sllma A + (10' B), siendo r¿ el número de cifras del b) Restar rle ntLeuo, tnediante el conuenío de contple_
sustraendo. El I del arrastre o cifra fin¿rl del resultado tncnto o dos, 37 o 22:
no se lielle en cuente.
Por otra parte, el complemento a uno de un número BS
binario es el resultado de restar dicho número a 22 0 010110
2" - l, siendo n, igual que en el caso anterior, la canti- -31 +1011011
dad de bits que 1o constituyen. Se obtiene sencillamente
cambiando los ceros por unos y los unos por ceros.
- ls I ilooor
El complemento a uno del número binario anterior El resultado corresponde al núrmero - 15 de-
101 10101 1 será: cimal, es decir, el 15 complementado a dos.
Para <descomplementar> el resultado, como
010010100 para complementar, se invierten los bits y se
suma una unidad.
P¿rra indicar que un número binario complementa- c) Restar, mediante el conuenio de c:omplentento ct
rio representa un número decimal (base 10) negativo, uno. 22 a 37:
se utiliza el denominado bit de sic¡rto (BS). Este bit se
coloca a la izquierda del número y con é1 se opera BS
como si fuese otra cifra más. Un 1 indica que se trata 37 0 100101
de un número negativo. +1101001
El nirmero binano 1 01011 representa el -20 deci-
-22
15 1 0 001110
mal (utilizando el convenio de complemento a uno).
Sin einbargo, el mismo núrmero con Lln cero delante,
++1
0 01011, equivale, como es sabido, al decimal 11 repre- 0 0011 11
sentado en binario. En esie caso, es necesario slrmar el acarreo del
Resolveremos a continuación una serie de restas tra- bit de signo al resultado primitivo. Aunque es
tando de recoger todos los casos posibles al combinar fácil obtener circuitos que efectíren el comple-
las siguientes variables: tipo de convenio empleado mento a uno, es necesario, como se puede com-
(complemento a uno o a dos) y resultado de la resta probar, sumar el 1 del arrastre del bit de signo.
(positivo o negativo).
a) Restar, ntetliante el conuenio cle cornplemento cr d) Restcu", por últinro, 37 a 22, metliante el cottueuio
tlos.22 a 37: de complentento a LnTo:

BS BS
31 0 100101 22 0 010110
22 + 1 101010 -37 + 1 011010
15 1 0 00111i - 15 r 110000

El resultado es 001111 con un 0 delante, indi-

El número 1i0000. con un 1 como bit de
signo, representa el -15 decimal (convenio de
cando que se trata de un número positivo. El 1
complemento a uno).
del acarreo que se obtiene al sumar los bits de
E,n este caso, para odescomplemeirtar> el re-
signos se desprecia.
sultado se invierten 1os bits del mismo.

lljiir)l ú Dtr fJr{ SuivJ¡\IJ fJ,ii T l;'l ¡\L

Definir un sumador total que permita operar con los dos sumandos a y b y, además, con el acarreo Co procedente
de la suma anterior.
 4.2.L. Froceso cle cliseño 1t7486

El circuito debe admitir tres entradas c, b, Co y dos

h
salidas 5 y Cr.La primera es el resultado de la suma y
la otra suministra el acarreo que se pueda producir. v0
Como en el caso del diseño de los apartados del
Capítulo 2, hemos de comenzar por representar la ta-
bl¿r de verdad con las correspondientes entradas y sali-
das. En la Tabla 4.3 se muestra la relación entre entra-
das y salidas de un sumador total.

Tabla 4-3. Tabla de verdad

de un sumador total

000 00
001 10 Figura 4.2. Sumador total.
010 r0
011 0t
100 l0
i01 01
110 01
111 1. I

Si, en el caso de Cr, obtenemos la función en forma
de minters, simplificamos por el método de Karnau-eh
y transformamos l¿r expresión para que se pueda im-
plementar con puertas NAND, obtendremos el si-
guiente resultado:
ta
C' : Ño' Ñ'' ñ
Si observamos la columna cor{espondiente a la sali-
da S, comprobaremos que resporlde a una función o
exclusiv¿r de tres entradas, culia expresión es:
S:Co@(a@ó)
Por írltirno, el diagrama lógico del snm¿rdor total es
el qtre se muestra en la Figura 4.2. Lzt representación
simbólica se rnuestra en la Figura 4.3.
co
Figura 4.3. Sumador total.
En la trigura 4.4 se rnuestra un dispositivo formado
por cuatro surnadores totales, capaz de operar con dos
nírmeros de cuatro bits cada uno. Los dos sumandos
se introdr¡cen simultíneamente, pero el resultado no
serh correcto hasia clue se generell los acarreos de cada
runa de las cuatro etapas. El método utilizado se llama
de propagación serie. Si se precisa un tiempo menor
pzrra resolver la operación, es necesario recurrir al sis-
tema de propctclaciórt poralelo, en el que hay que utili-
zar un componente específico para la generación y
proptrgación del acarrco. En la FigLrra 4.5 se muestra.
simbólicamente. el circuito sumador de cuatro bits.

b4 á4 4á3 b2 a2

Sumador
tota I

Figura 4.4. Cuádruple sumador total

S$á

'--,i"¡;
*F
 b4 á4 b3 á3 b2 a2 bj a1

Cuádruple

sumador total

s3 J?

Figura 4.5. Representación simbólica

de un cuádruDle sumador total.

Montaje y comprobación de funcionamiento Montar el circuito de la Figura 4.2 y comprobar su

de un circuito sumador total. funcionamiento, deduciendo las funciones S y C'.

,tr,:3, Ar{41,1919 {jflí., $UMAfj8$" ?4133

,.-'t
;;tu::i
Ensayo y experimentación con un sumador r Montai'el circuito y efectuar las siguientes ope-
binario 7483. raciones de suma: a) 4 + 5; b) 3 + 12 + 1,
En la Figura 4.6 se muestra el símbolo y el dia-
c)10+10;d)15+15+1.
n ¿Cuál es el resultado más elevado que se pue-
grama de conexión de un sumador de dos núme-
de obtener con un solo dispositivo?
ros de cuatro bits del tioo 7483.

7483 7483 84 I¿ C4 Co GND 81 A1 Ir

A1 A1 o.l
A2 A2
I

A3 A3 I
L1
i

Io I¿ C4 Co 81 A1
A4 t^ A4 3j
i
t^ Ir
t^ ol rl 84

u? r a
u2 3 t. 44 A2
R^
-.J
I: A: 83 Iz 82
c4 co c4
3l
co co c1

ANSI-IEEE 91-1973 ANSI.IEEE 91.1984 A4 Ig 43 4 Vcc Lz Bz 42

Figura 4.6. Símbolo lógico y diagrama de conexión del sumador 7483.

,ú*
 Ensayo y experimenta-
ción con un sumador de
dos palabras de ocho b8 aB b7 a7 b6 a6 b5 as b4 a4 b3 a3 b2 a2 b1 a1
bits cada una. 3 17 18 111 lt0 16 11 14 13
En la Figura 4.7 se mues- 84A483A382A24A1 84 A4 83 A3 82 A2 81 A1

tra un sumador oara núme-

o
ros palabras de ocho c4 7483 c4 7493 co
bits, formado por dos dis-
positivos del tipo 7483.
. Montar el circuito y efec-
tuar las siguientes opera-
ciones: a) 23 t 48; b) 12
+ 122 + '1; c) 64 +
128: d) 252 + 182.
. ¿Cuál es el número más
elevado que se puede Figura 4.7. Sumador binario de B bits.
obtener a la salida?

4.3.f . Estudio del circuito
Por 1o general, para reaiizar operaciones de suma de
palabrzrs de 4 bits cada una no es necesario constnrir
un circuito con pllertas lógicas, ya qlle existe el suma-
dor integrado 7483 que fncilita la t¿rrea. El diagrama
de conexión de este circuito MSI es el qne se muestra
en la Figura 4.6 que, como se podrá:rprecirtr, tiene 16
líneas, distribuidas de la si,euiente rnanera:
. At 3 Ao son las cuatro entradas correspondientes
al operando A.
. B t & Bo son las cuatro entradas del operando
r Co es la entrada de arrastre.
.Ir a I* son las cuatro saliclas de la sLrma.
o C, es la salida del bit de arrastre.
La operación qlre realiz¿r el circuito queda recogida
en la siguiente erpresión m¿rtemática:
co + 2o(A, * Br) + 2r(A2 * Br) + 22@t + 83) +
+ 23(At -f Bo¡ :2oIl + 2t;z + 22U1 + 23t++ 24C1
El diagrama lógico completo del sumador 7483 es
el que se muestra en la Figura 4.8 de ltr página si-
guiente.
E1 circuito integrado 7483 permite operar con nirme-
ros decim¿rles equivalentes iguales o inferiores a 15.
Por es{.¿ rrzón, cs necesario couecti.rr vlrios circrritos
en cascada cu¿rndo la sr:ma que sc desea realizar esté
formada por operandos más elevados. En la Figura 4.7
se nlllestr¿r r.rn dispositivo formado por dos circuitos
del tipo 7483 qr-re permite sLrm¿rr nirmeros bin¿irios de
ocho bits o, lo que es equivalente, surnar números
decimales (convenientemente codificados) comprendi-
B. dos entre 0 y 255. Cu¿rndo los sumandos se¿ln superio-
res a este nirmero scrá neces¿rrio conect¿rr, de lorma
setltLjante. tres. cuatro () rTli.is stilnadores.
Existe otro dispositivo semejante a éste, catalogado
cor-no 74283, cuy¿r constitución y funcionarniento son
idénticos a los dei 7483. La úrnica diferencia se centra
en la distribución de pines o patillas del CI.

DIg I l\ D Li I Ui:{ N 1fi -|{ltr'j' 0 3 Ut|{Al D?Jí1E :iT¿\D .|;ii

Definir un dispositivo que permita sumar y restar en operación ha de efectuarse con bits de signo; en conse-
binario. En el caso de la suma, ha de admitir números cuencia, la capacidad se limltará a números binarios de
de cuatro bits. Sin embargo, en el caso de la resta, la tres bits.

&r .¡

=;. -.-,.

F..;=*
 B1

(10)
A1

\14t .
-v4

A3

Figura 4.8. Diagrama lógico del Cl7483.

4.4.1. Proceso cle cliseño
El elemento básico para definir un dispositivo que
pennite slunar y resttrr es el sumador 7483. La resta se
electuará sumando ai minuendo el complementario bi-
nario del sustraendo. En consecuencia, cuanclo opere
como sumador, los dos números o 5t h se aplicarán
directamente a l¿is entraclas. Sin ernbargo, en el caso de
ia resta será necesario, previamente, complementar el
número b. Esto se consigue incorporando cuatro puer-
t¿rs del tipo O exclusiva, realizando la coneriones que
se muestran en la Figura 4.9.

',J'1,.'
A4 84 43 83 A2 82 A1 81

c4 7483 co

s\ss
Ltr L2 L' L1

Figura 4.9. Sumador/restadorbinario.

es
 Cuando al punto P se aplica un uivel lógico cero, el
circuito funciona como sumador, ya que 0 @ b : b.
Es decir, en las salidas de las puertas O exclusiva apa-
rece el sumando b tal como se aplica a las entra-
das. Por otra parte, Co siempre valdría cero, tanto
si Co vale cero colno si valc uno. En este caso el dis-
positivo funciona exactamente igual que el de la Figu-
ra 4.4.
Cuando el valor de P es igual a uno, el circuito se
comporta como Lln restitdor, que realiza la operación
mediante el convenio de cont¡tlentento e Lu1o, ya que..
ahora, 1 @ b : 6. Si el resultado es positivo, Co es
igual a uno y, en consecuencia, Co también lo es. De
esta manera, se sllma una unidad a la entrada del
sumador para obtener el valor correcto a la salida.
Cuando el resultado de la resta es negativo, Co es igual
Montaje y comprobación de funcionamiento
de un circuito sumador/restador de cuatro bits.
Montar y conectar adecuadamente los elementos
de entrada y salida en el circuito de la Figura 4.9.
Realizar las siguientes operaciones:
'Sumar las siguientes cantidades: a) 12 + 8;
b) 15 + 10; c) 2 + 11 . Cuál es el valor lógico a las
salidas de las puerlas O exclusiva cuando P = 0.
tj',$, SiUl)f{A Y Aflgg'A ilHI Br"ü!E
En los sistemas lógicos cableados, lo más normal es que
un nirmero desimal se codiltque
c¿rda una de las cifras de
por separado y que cada cifra se slllne y se reste, tam-
bién, de manera individual, aunque teniendo siempre
en cuenta los bits de acarreo dc las operacio nes ante-
riores. Por esta razon.los códigos de la familia BCD
son los ríás empleados parur este tipo de operacioues.
+.5. 1 . Sanra err BCD nattlral
Al sumar dos números en BCD notural, podemos en-
contr¿rnros con alguno c1e los tres cnsos siguientes:
ct) Que el resultado obtenido
una de las diez
se¿i
combinaciones que utiliza este código y, ade-
más, que no genere bit de acarreo. Este es el
caso rnás sencillo.
g*
i;. t¡r
a cero y, a través de la pr-rerta AND, la entrada Co es
cero.
Como eto y bo se utilizan como entradas de los bits
de signo, la salida So será uno, indicando que el núrne-
ro formado por 53, S, y Sr es el resultado de la rcsta
complement¿rdo a uno. P¿rra conocer el número deci-
mal equivalente era necesario invertir, bit a bit, l¿rs
cifras del mismo nírmero binario y colocarle delante uu
signo negativo.
Si se dese¿r qr-re el circuito realice la operación de
resta rnedi¿rnte el convenio de contplentento a tlos. sera
necesario que, el1 el circuito de la Figura 4.9, Cu siem-
pre valga uno. De csta fonna, a la sun-ia de los dos bits
de rnenor peso (a, y b,) sc le añada la unidad, que es lo
mismo que sumárselo al sustraendo complementando
a nno para así obtener el complemento a dos.
. Restar, mediante el convenio de complemento
a uno, los siguientes números: a) 3 - 2; b) 4 - 7.
Cuál será el valor lógico a las salidas de las
puertas O exclusiva cuando P = 1.
. Resolver las operaciones del punto anterior me-
diante el convenio de complemento a dos.
Cuáles son los números máximo y mínimo que
admite el circuito funcionando como restador.
T'itAg'iUfiAI
Ejemplo: sumar3+4:
4 0100
+3 +0011
7 0tll
t)l Que el resultado obtenido sea Llrla combinacióu
no utilizacla por el código y que l¿t suma Ílo gellr't'e
acarreo. En este caso, es nccesario sutnar al resul-
tado prirnitivo e1 uúrnero decimal 6 codiflcado cn
biuario (01l0) para obtcner el resultado correcto.
Ejcrnplo: sum¿rr5+7:
5 0101
+ 7 + 0111
n i100
+ 0110 (Corrección)
1 0010
 Como se puede comprobar, el resultado es el El complemento a nueve de un número decimal de
número decirnal 12 representado en BCD natural. una sola cifra es el resultado de restar dicho número a
nueve. Por ejemplo. el complemento a nueve de dos
c) Que la slrma genere ÍIcal'reo. En este caso, es será siete, ya que 9 - 2 : 7. Para representar núme,
también necesario hacer la misma corrección ros negativos se utiliza, como en el caso de resta bina-
que en el caso anterior, es decir, sumar al primer ria, el bit de signo.
resultado ei número 0110. E¡ernplos:
Ejemplo: sumar9 + B:
a\ Restar 1.829 a 2.362:
1001
+ 1000 ts
I *l 1<.
1 0001
+ 0110 (Corrección)
0 I
0010 0011 0110 00 l0

1 01L1
+1 i l

1000 0001 I 0111 0000

- 10 | 1010 orol i 0110

1101 0010
l+ Ir i11
I

El resultado definitivo es el nirmero l7 codifi- ll

o11o
0110 (Corrección)
cado en BCD natural. 2362 I |
L nrrr'n
0000 oor 1
Pala completar la explicación del proceso realizare-
mos l¿r suma si_9uiente, formada por dos operandos de
1s2eI ---. '.--.'---*l

cuatro cifras cada uno:

0s33 0000 0101 0011 0011

1< l<
El 0 del bit de signo indica que el resultado
0011 0100 | 1000 I

0001
(533) es positivo. El arrastre del bit de signo. si
+ 0010
1 0110 | 1000
0110 i 1011 i loooo
0101
0110
existe, se suma a la cilra de menor peso.
b) Restar 2.362 a 1.829:
348 1 + Itl 0110i 0110 (Corrección)

+ 2685
Lr
ooor oilo BS
6166 0r 10 0001 0l t0 01 l0 l<. 1--
-l
0010
0 0001 1000
I
00r1 |
1001

Como se puede comprobar, los bits de acarreo se +1 0111 0110 0r 11

la suma de la cifra de peso inrnediato sripe-
agreg¿rn a 1
I 1001 1110 0rr0 I I 0000
rior. 1829 + 0110 -l
|L1orlo
0110 (Corrección)

-
L)(t! t 0100

- 0533 100r 0100 0110 0110

+.;,2. Resta en BCD natural
En este caso, el bit de signo vale 1, indicando, de
Para re¿rlizaf una resta en BCD ncttural, se sum¿r al esta n-ranera, que el resultado es negativo y que
nrinuendo el contplentento tr nuete de cada una de las qtreda expresado en la forma de t:ornplentento o
cifras del sustracndo. nueL)e.

y,iiil3'j'Alj,fjiiiis 3 llj

' Definir un sumador BCD nafural oara dos sumandos
de cuatro bits cada uno.
Diseñar un circuito que permita obtener en binario el
"
comolemento a nueve de un número decimal.
" Definir un circuito que efectúe la resta de dos dígitos
decimales, en BCD natural.
n Diseñar un sumador/restador BCD nalural para dos
dígitos decimales.

¡l a
 4.6.L. Proceso de diseño La salida C* se utiliza para indicar el acarreo de la
suma y, además, para realizar la corrección a partir de
de un s¿rrnador BCI) natural 1¿r combin¿rción correspondiente al número cliez de Ia

de dos núrneros Tabla 4.4. La función se implementa mediante las cua-

Todos los circuitos qlle vamos a definir en éste y en los
siguientes apartados tienen como elemento básico el
dispositivo 7483.
En la Tabla 4.4 aparecen ias veinte combinaciones
qlle se pr:eden obtener al sumar dos números en BCD.
Téngase en cuenta que el valor máximo de cada suman-
do será nueve, pero cabe la posibilidad de que exista
acarreo procedente de la operación anterior, con 1o cual
tro puertas lógicas que se muestran en la Figura 4.10.
Mediante l¿r interconexión de los dos sumadores bina-
rios, a través de estas puertas, podemos utilizar un
único dispositivo sumador, sea cual sea el resultado de
la primera suma.
b'a a'a b'3 a'3 b'2 a'2 b'1 a'1

el valor máximo de la suma será: 9 + 9 + 1 : 19. La

84 44 83 A3 82 A2 B1 A1
combinación que completa las veinte qlle aparecen en
la tabla será la correspondiente a 1a suma del valor 0.
En la parte izqr-rierda de dicha tabla aparece el resulta- 14 7483 co

do de la suma expresad¿r en binario, y en la derecha, el 1t7404

valor corregido, o resultado BCD. Corno se sabe, los
irltirnos diez resultados binar-ios necesitan corrección, 1l-/ 400 1 5

bien porque son combinaciones no emplead¿rs en BCD

o bien porque presentan acarreo. ^¿13 2/1400
6

Para diferenciar el acarreo procedente de los suma- 1/7 410

dores binarios del acarreo del sumador BCD natural
hemos representado al primero de la siguiente manera:
C[. Del mismo modo, los resultados de la suma, a la 844483A382A2qA1
salida del primer sumador, ¿rntes de la corrección se
representan como S{, Sj, Sj y Si. v0
Reduciendo mediante el método de Karnaugh, se
obtiene el siguiente valor de Cu: Ir

co:Ci+s;.sá+s;.si:c; e' (' e' c/

Tabla 4.4. Resultados oosibles al sumar

dos números expresados en BCD
Figura 4.10. Sumador BCD natural.

En la Figura 4.11 se representa, de manera simbóii-

0 0 00 00 00 0 ca, el s¡lmador BCD naturai.
0 0 01 00 01 I
0 0 l0 00 10 2
0 0 1l 00 ll 3
0 0 00 00 00 4
0 0 0l 00 01 5 b4 a4 b3 d3 b? á2 b1 E1

0 0 10 00 10 6
0 0 ll 00 11 1
0 00 01 00 8
0 01 01 0 01 9
0 10 10 0 00 i0 Sumador
0 ll 10 0 01 t1
0 00 10 tl l0 l) BCD natural
0 01 10 0 1t t3
0 10 10 00 L4
0 11 10 01 t5
00 00 l0 10 t6 s3 s2
00 01 10 11 I1
00 10 11 00 r8
00 11 ll 01 t9
Figura 4.11. Sumador BCD natural.

+4
,,,*u
,'.*é*:.'-
*t*
#
4.6.2. Proceso de diseño
de un circuito generatlor
cornplernento a nueve

Como se ha señalado en el Apartado 4.5.2, 1a resta

BCD se realiza sumando ai minuendo el sustraendo
complementado a nueve. Por esta razón. es imprescin-
diblc, antes de efectuar la operación, colocar un circui-
to combinacional que complemente e1 sustraendo. El
diseño de este circuito es sencillo, siendo el proceso el
mismo que hemos segLrido en tantas ocasiones. En
primer lu-uar, relacionaremos las entradas con las sali-
Figura 4.13. Representación simbólica
das, tal como se muestra en la Tabla 4.5. Las funciones
de un generador de complemento a nueve.
que se infieren de la tabla son ias siguientes:

B, : 5'.
4.6.3" Proceso cle cliseño
Bz : bz
de un restador BCI) para
Br:b3lt2+63b2:bz@bz nírrneros cle dos clígitos
B*:|o|t\r:br*br+b, cacla ¿rno

Tabla 4.5. Tabla de verdad y ecuaciones

correspondientes a un generador La operación de resta se realizará, en este caso, sin
de complemento a nueve utilizar bits de signo. Como se recordará, cuando el
resultado de la operación es positivo, se genera bit de
acarreo en la suma correspondiente a las cifras (o bits)
más significativos. Cu¿rndo esto ocurre, el bit debe aña-
0 9 0 00 1 01 dirse (sumarse) a las cifras (o bits) de menor peso. Para
I 8 0 01 I 00 eilo es necesario conectar la salida Co del bloclue de las
2 1 U i0 U 11 decenas a la entrada Cn del bloque de las unidades.
3 6 0 11 0 10 Por otra parte, el sustraendo se complementará an-
^ 5 \, 00 0 01
5 4 U 01 0 00 tes de ser aplicado a1 sumador. El resuitado es ei que se
6 3 10 0 11 muestra en Ia Figura 4.I4.
1 2 .I
1l 0 10 Cuando el resr"rltado de l¿r resta es negativo, la solu-
8 1 0 00 U 01 ción queda expresada en lorma de complemento a nue-
9 0 1 01 0 00 ve, sin qlle se produzca acarreo en la últirna cilra.

h
u3 u2 u.l U? u2
El diagrama lógico resultante es el que se muestr¿r en
la Figura 4.12 y slr representaciór-r simbólica es la que
aparece en la Figura 4.13. Generador de Generador de
complemento complemento
1t7 404 a nueve a nueve
a a
u2 a D D
u3 u2
b1 ó1
á4 a3 A2 a1 a, A2 21
l
I l
l I I l
u2
^ u2 l I I I I I

c4
Sumador CoC Sumador C

v2 DLU BCD

1t1l
s4 s3 s2 s1 s4
i I

v3 s2
I I

s
1t7 410
DECENAS UNIDADES

Figura 4.12. Generador de complemento a nueve. Figura 4.14. Restador BCD natural

9S

4.6.4. Froceso de diseño
de un sumadcr/restaclor
BCI) natural
Como en el caso de la suma y la resta binaria, en BCD
se utilizan dispositivos comllnes para efectuar ambas
operaciones. En este apartado nos vamos a relerir al
circuito más complejo de todos los que se han aborda-
do h¿rsta el momento. Se trata de un sumador/restador
BCD natural, para dos dígitos decimaies, con bit de
signo.
En primer lugar, será necesario colocar en cada blo-
que un generador de complemento a nueve para que el
dispositivo pueda rcalizar la operación de la resta. Sin
embargo, cuando sume, los dos sumandos deben apli-
carse de form¿r direct:r ¿r las entr¿rdas del sumador.
Por esta razón, será necesario mLtltiplexar las entra-
das dei operador b de cada bloque (unidades y dece-
nas). Todo esto nos obliga a incorporar las lunciones
que aparecen en el diagrama de bloques de la Figu-
ra 4.I5.
Por otra parte, será necesario incorporar al circuito
una entrada (P) para seleccionar la operación dé suma
o de resta. Como en otras ocasiones, cuan-
do el circuito sume, P : 0, y cuando reste,
P : I. Este punto se conectará a la entrada
de selección S de los multiplexadores, de tal
Generador de
complemento
a nueve
-! R de 2 líneas (*)
Multiplexador
l1 !
oB
=l
Sumador
Figura 4.15. Diagrama de bloques
de un sumador/restador BCD natural. Figura
:'=
Éúe="
E;c
rraner¿l qr-re cuando sunte, e1 operaclor b se aplique
directamente a1 sumador, mientras que cuando reste,
aparezca complementado. Además, P debe aplicarse a
la entrada de un sumador total que opere con los bits
de signo. Una de las entradas de este sumador se
conectará a nivel bajo, ya que el operando rz siempre
será un número positivo. La otra entrada, como se ha
señalado, se conectará al punto P que, en caso de resta,
vale 1. El arrastre del bit de signo, elt caso de resta con
resultado positivo, habrá que sumarlo a los bits de
menor peso de las unidades. Esto se consi.glte conec-
tando la salida correspondiente a la entrada del bloqr-re
de unidades.
A1 sistema se le debe incorporar un dispositivo de
rebosamiento de manera que, cuando el valor de la
suma supere al nútmero 99 decimal, lo indique en una
salid¿t R. Esto debe ocurrir cttando
R:P.C+
es decir, cuando el sistema esté sumando y cuando se
produzca acarreo en el sumador de las decenas.
En la Fisura 4.16 se muestra el circuito resultan-
te. Éste se podría completar incorporando, por arri-
Generador de Generador de
complemento complemento
a nueve a nueve
Cuádruple
multiplexador
s4 s3 s2 s]
UNIDADES
4.16. Sumador/restador BCD natural.
ba, un conjunto de codificadores (uno por bloque) bloques en este caso es el que aparece en la Figu_
y, por abajo, una serie de elementos generadores de ra 4.ll-

complemento a nueve (para descomplementar el resul- Los sistemas que permiten realizar operaciones de
tado, en caso de resultado negativo en la resta), unos suma y resta BCD con número de más cifras son
cuádruples multiplexadores de dos líneas, decodifica- estructuralmente idénticos a éste. La diferencia reside
dores y displays de siete segmentos. El diagrama de en el nirmero de etapas que lo constituyen.

b (decimal) b (decimal)

Generador de Generador de
complemento complemento
a nueve a nueve
a (decimal) a (decimal)

Multiplexador Multiplexador

Circuito Generador de Generador de

combinacional complemento complemento
a nueve a nueve

Multiplexador Multiplexador

Decodificador

Decenas Unidades

Figura 4.17. Diagrama de bloques completo de un sumadorirestador BCD natural de dos dígitos decimales.

95
 Montaje y comprobación de un sumador BCD
Fff
;r*ra.i+ natural.
. Montar un circuito como el de la Figura 4.1A y
realizar las siguientes operaciones: 4 * 3, 5 +
+7,9+8y9+9+1.
o Explicar para qué son necesarias las puefias
lógicas añadidas del circuito.
. Deducir la expresión de Co en función de las
salidas del primer sumador binario.
Montaje y comprobación de un generador de
complemento a nueve.
. zar las siguientes operaciones: 21 + 34,51 + 32,
Montar un circuito como el de la Figura 4.12 y
completar, mediante medidas, la Tabla 4.6.
. Deducir las funciones Br, 8", Bry Bo.
Montaje y comprobación de un restador BCD
natural para dos dígitos decimales.
Montar un circuito como el de la Figura 4.14 y
realizar las siguientes operaciones: 98 - 12,
45-32,18-32y9-76.
Montaje y comprobación de un sumador/res-
F;i€ tador BCD natural para dos dígitos decimales.
Mediante el software adecuado, simular el circuito
de la Figura 4.16, conectando sus salidas a un
visualizador numérico. Una vez construido, reali-
35 + 65,99 + 99,80 - 63, 43 - 40,32 - 46y
15 - 65.

Tabla 4.6

0 o 0 00
I 8 0 0r
2 7 0 10
3 6 0 lt
A
5 0 00
5 ,4
0 01
6 3 0 10
7 2 0 1l
8 I I 00
9 0 1 01

silT,EA Y Hfl$gÁ flru B,,TS NKilflS TBfl$

4.7.L. Sun-. a en BCD exceso tres Ejemplo:

0101
Los casos posibles en la sur-na BCD exceso tres son los
si-euicntcs: + l00l
r luo
al Que la sllur¿l sea lrcllor cl igual A nueve. En este + 6 + 1101 (Corrcccitin)
c¿rso, no se produce acarreo, pero el nirnre-
ro qtieda expresado ell (?.\ceso .seis. Para obte-
8 lloT
ncr el resultado correcto se rcstan tres unidades
(en binario 0011). 1o que es equivalente a su- ltl Que la sullra sea superior a lrlreve. Se ¡'rroducc
rn¿lr su complernento a dos (1101). El acarreo acarreo y el número obtenido queda representa-
que se produce al hacer la corrección se des- do en BCD natural. Como se recordará, cuando
prccia. en la suma BCD natural se producía acarreo, el

>,ü

.-rir¿*
;.G
 resultado qued¿rba expresado en <defecto> seis y Elemplos:
era necesario sumar 6. En este caso, para pasar a) Restar 11 a 24 utiiizando bit de signo.
a BCD exceso tres es necesario sumar tres (0011).
Ahora el bit de acarreo no se desprecia, sino que
se añade a la suma de la cifra siguiente. Ejemplo: BS
1¡
-l 0 0101 0111
1000
+1 1011 0101
+ 1001
t0 r 0000 iloo
to
1 0001
+ 0011 (Corrección) i * oo11 1101 (Corrección)
24 oot t 1001
I
I
il
It 0100 17 L,-- --. '--*1
Con la suma de dos números de dos cifras cada uno 7 0 0011 1010
queda recogida toda la casuística: sumar 35 + 56.
El cero del bit de signo indica que el resultado
1
es positivo. El arrastre del bit de signo se suln¿r a
0110 i000 la cifra de menor peso.
+ 1000 l+ 1001
b) a ll.
35 1111 L 1 0001 Restar 24
+56 + 1101 0011 (Corrección)
BS
91 1 100 0100 I
0 0100 1010
-ft 1010 1000

4.7 ,2. Resta en BCD exceso tres I7 1111 I 0010

--a
1A + 1101 0011 (Corrección)

La resta BCD ¿xceso tres, como en el caso de la resta -7 1 100 0101

BCD natural, se realiza sumando al minuendo el com-
plemento a nueve del sustraendo; pero, en este caso, el Tal como indica el bit se signo, el resultado es
complemento a nueve se obtiene sencillamente cam- negativo y éste queda expresado en complemen-
biando los ceros por unos y los unos por ceros. to ¿r nueve.

&gs&ru# #& Sqlesa&#${e$ v ffiffi$YAffi#ffiffi$ ffiile eKflfl$# gtr-Hs

, Definir un sumador BCD exceso tres para dos suman- o Definir un sumador/restador BCD exceso tres para
dos de cuatro bits cada uno. dos díqitos decimales.
. Diseñar un circuito restador BCD exceso tres para
dos dígitos decimales.

Como ya hemos señalado, cuando 1a suma en BCD

4,.8.1" Froceso ile diseño exceso tres de dos cifras del sistem¿r decimal es inferior
cle un surnadsn" BCI) exces$ o igLral a nueve, no se produce ¿lcarreo (C* : 0) y,
adem¿is, es necesario corregir. lñrdrendo el númelc
tres para dos números binario i101. Cuando el resultado es superior a nueve.
cle cuatro bits cada uno se produce acarreo (C+ : 1) y hay que sr-rmar 0011.
Observando ambas combinaciones binarias (1101 y
Como en.el caso de los sumadores y restadores BCD 0011) comprobamos qlre en ios dos casos el bit menos
natural, aquí también el elemento básico es el disposi- significativo es igual, y que los otros tres son comple-
tivo 7483. mentarios bit a bit.

trr;
 A partir cle esta observación, y teniendo en cueuta el En la Figura 4.20 se rruestra, de manera simbólic¿r,
valor que adquiere caso Co, es posible
-enelcada
delinir un circuito como que se muestra en la Figu-
sumador BCD exceso tres.

ra 4.18. Este circuito, intercalado entre los dos suma-

dores binarios, tal como aparece en la Figura 4.19, b4a44a3b2a
permite utilizar un mismo sumador, sea cual sea la
corrección que lengamos que hacer.

Sumador
=0si lasuma<9
BCD exceso tres
=1si lasuma>9

Para Cn= g 't101

Para Co= 1 0011
Figura 4.20.
Figura 4.18.

3¡ Og -J
b1 á1

It l¿ lr llr lro 4.8.2. Proceso de diseño

84 A4 83 As 82 A2 81
de un restador BCD exceso
c4 7483 Lg tres para dos dígitos
I, decimales
Para restar en este código, de manera análoga a 1o que
ocurre en BCD natural, es necesario sumar al minuen-
do el complemento a nueve del sustraendo. Si recorda-
trros, en este caso, se obtiene sencillamente cambiando
los unos por ceros y viceversa.
84 A4 83 A3 82 A2 81 A1 De la misma maner¿l qlle en el dispositivo de la resta
BCD natural, no se utiliza bit de signo. Es necesario
7483 co unir la salida C* de la úrltirna etapa tr la entrada Co de
la primera, ya qlre, cuando el resultado de la operación
es positir,'o. el bit de acarreo del irltilno di-sito se suura
al bit menos significativo de l¿r cifra de rnenor peso.
En la Figura 4.21 se muestra un dispositivo que
permite restar números decimales de dos cifras, conve-
Figura 4.19. Sumador BCD exceso tres nientemente codificados en BCD exceso tres.

7 404

Sumador BCD Sumador BCD

exceso tres exceso tres

Figura 4.21. Restador BCD exceso tres

;,á-:j

it..i5
l'--
4.8.3" Proceso cle tliseño complementar, en caso de resta, el sustraendo pero
que, en caso de resta, ei operando se aplique de forma
de un sumador'/restador BCD directa. Esto se consigue con puertas O exclusivas a las
exceso tres para tlos dígltos qlre se aplica la entrada P, ya que 0 O ¡ : b,parala
suma, y 1 @ b : b, para las restas.
decinrales Como en el circuito sumador/restador BCD natural
de la Figura 4.16,los bits de signo se deben aplicar a
un sumador total y, además, se ha de incorporar un
Como en el c¿tso de operaciones con BCD natural, es circuito que indique el rebosamiento cu¿rndo el resulta-
necesario incorporar una entrada P al circuito para do de la suma exceda de su capacidad.
discriminar la suma de la resta. Cuando el dispositivo El circLrito result¿rnte se muestra en ln Figura 4.22.
sume, P : 0 y cuando reste, P : 1. Las operaciones coll núrneros de más cifras se pueden
Por otra parte, habrá que colocar antes de las entra- realizar con circuitos similares al que se le ha de agre-
das de los sumandos algunos elementos que permitan gar Llna etapa más por cada cilra añadida.

b2 b1

Sumador BCD Sumador BCD

exceso Ires exceso tres

Figura 4.22. Sumador/restador BCD exceso tres.

Montaje y comprobación de un sumador BCD . Montar un circuito como el de la Figura 4.21 y

exceso tres. realizar las siguientes operaciones: 98 - 12,
. 45 - 32,18 - 32y 9 - 76.
Montar un circuito como el de la Figura 4.19 y . Comprobar los resultados resolviendo las ope-
realizar las siguientes sumas: 4 + 3, 5 + 7, raciones.
9+8y9+9+ 1.
" Medir el valor en las entradas Br, Br, Bry Bodel Montaje y comprobación de un sumador¡res-
segundo sumador primero cuando Cq : O y, tador BCD exceso tres de dos dígitos.
después, cuando Co : 1.
Montar el circuito de la Figura 4.22 y realizar
i"]r,¡lit* Montaje y comprobación de un restador BCD las siguientes operaciones: 21 + 34, 51 + 32,
exceso tres para dos dígitos decimales. 35 + 65, 99 + 99, 80 - 63, 43 - 40,32 -
46v15-65.

i-:;,:
 4.,9, AHAIS$I$ ES UNA TJNIDA& ASEMMflTHE8"E,SGEil,{

4.9.L. Estudio de la unidad do el nivel lógico de la entrada de arrastre Co es bajo,

aritrnético-lógic a 7 ALBL las operaciones son distintas que cuando el nivel es
alto.
Una unidad aritmético-lógica (ALU) es el dispositivo
más complejo de este grupo, capaz de realizar opera- Tabla 4.7. Tabla de cada pin
ciones matemáticas de suma y resta. En general, uná
ALU ejecuta las operaciones en el sistema binario;
nrediantc otros dispositivos denominados corrüersores
tle cód.ic¡os, a los que no hemos hecho refereucia en este Ar, Ar., A,, Ao 19. 2r,23, 2 Entrad¿rs del operando A
capítulo que están disponibles en los catálogos
-pero
de los fabricantes 83, B" Bt, Bo 18.20, 22, I Entradas del operando B
, es posible rcalizar operaciones
aritrnéticas codificando los números en BCD (natural. s3. .sr, sr, so 3. 4,5,6 Entradas de selección
exceso tres, etc.).
Err la Figura 4.23 se muestra el diagrama de cone- co 1 Entrada de arrastre
xión de la ALU 74181, mediante la c-ual se pueden
realizar 16 operaciones lógicas más 16 operaciones M 8 Entrada de control
aritméticas (suma, resta, desplazamiento del opcrando
A una posición, comparación y otras doce operacioues F
'3' F,, .F 1, D
lO 13, ll, 10,9 Salidas (funciones)
matemáticas diferentes) con palabras (o números bina-
rios) de cuatro bits. El montaje en cascada de dos o ^^
:B l4 Salida del comparador
rnás unidades permite llevar a cabo operaciones con
P 15 Salida de propagación del
números de 8, 12, 16, etc., bits. al'rastre (*)
En la Tabla 4.1 se muestra la designación de cada
uno de los pines del circuito y en la Tabla 4.8 todas las C. r6 Salida de arrastre
operaciones aritméticas y lógicas que realiza en función
de la combinación binaria presente en las cuatro entra- G tt Salida de generación del
das de selección Se, 51, Sz y Sr. Un niuel alto en la línea arrastre (*)
de control M prepara al dispositivo para ejecutar ope- (*) Estas dos salidas se conect¿ln ¿I r.ln crrculto cornitu cultndo se
raciones lóqicas mientras que un nitel bc¿jo en dicha acoplan i,arios dispositivos 74181 en cirscada y se emplea el método
línea oermite realizar ooeraciones tnotentaticos. Cuan- de propagación parerlelo.

E ntradas Salidas

vcc 8., Á2 E2 4 q G c4 F t=e r,

^,
23H'22 Ib

r|l
24 zl 20 19 1B 17 15 14 13

Bo
A1 81 A2 82 A3 83 G C4 PA
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MF"F I

1H2H3 6 Á
7 I 10
i_l
11 12

BoÁos3s2slsocoM Fo F1 F2 GND
Entradas Salidas

Figura 4.23. Diagrama de conexión de la ALU 74181.

¡¡i* -
a€
 En suma, las líneas de entrada que hacen diferente el
modo de operación del dispositivo son las siguientes:
,96, 51, 52 Y 53, M Y Co.
El nivel activo de los operandos A y B, tal como se
puede observar en la Figura 4.23, es el bajo; sin embar-
go, el dispositivo también admite niveles altos en estas
entradas. En ambos casos, las operaciones que se pue-
den realizar son las rnismas, pero, cuando el nivel acti-
vo de las entradas A y B es el alto, el orden de las
funciones matemáticas no coincide con el que aparece
en ia Tabia 4.8.

Tabla 4.8. Funciones lógicas y operaciones aritméticas de la ALU 74181

LLLL A A menos I A
L L L H AB AB menos 1 AB
L L H L -_
A+B AB menos 1 AE
LLHH I Menosl(compl.a2) 0 (cero)
L H L L Amás(A+El Amás(A+Bimás1
LHLH AB más (A + B) AB más (A + B) más
LHHL A@B A menos B menos I A menos B
LHHH A+E A+E (a+r) más1
HLLL Áp A más (,A + B) Amás(A+B)más1
HLLH A@B AmásB AmásBmásl
H L H L AB rnás (A + B) AB más (A + B) más
HLHH A+B A+B (A+B) más1
HHLL 0 A n-rás A A másA más I
HH L H AB AB más A AB más A más 1

HHHL AB AB rnás A AB más A más 1

HHHH A A Amás1

1. Efectuar las siguientes sumas en el sistema bina- 4. Realizar las siguientes operaciones codificando
rio, codificando previamente los sumandos, ex- los números en BCD natural. En las restas. utili-
presados en forma decimal. zar bits de signo.
a) 15 + 23 a) 431 + 263
b) 48+15 b) 87+49
c) 216+43+16 c) 387 * 48
d) 102 - 165
L Restar en binario mediante el convenio de com-
plemento a uno, utilizando bit de signo. J. Efectuar las siguientes operaciones en BCD ex-
a) 45-13 ceso tres, utilizando bits de signo en las restas.
b) 23 48 a) 348 + 681
b) 23 +95
c) 83
3. Repetir las operaciones del ejercicio anterior,
operando mediante el convenio de complemento
d) 56 -24
- t¿l
a oos.

ii a.F *
 Diseñar un circuito que permita convertir un nú-
mero BCD natural a BCD exceso tres, a partir de
un sumador 7483.
Diseñar un circuito para convertir un número BCD
exceso tres a BCD natural, utilizando el mismo
dispositivo que en el caso anterior.
Diseñar el circuito completo de una máquina de
sumar y restar, en BCD natural, números de tres
dígitos decimales. La información se aplicará en
forma decimal y el resultado se obtendrá en un
visualizador formado por tres displays de siete
segmentos.

Definir el circuito de un sumador/restador binario

para números de 8 bits.

i¿ {t4;
$ád¡elÉ; ..
¡aÉ¿=*
:re:
¡€F
 arqAtug$sg y s$g$flfq{} #ffi ils$áilajss#$
fl#ru ffigffi$gAffig,ffi$
Análisis
R-S con
Análisis de
tables con
Representación gráfica de
biestables como bloques
cionales.
aruE'ffi{3{eutfl#FJ
Hasta el momento, en todo el análisis y e1 diseño de
circuitos lógicos combinacionales que se han realizado.
cu¿rndo se introducen a la entrada de estos circrLitos
tuuos valorcs lógicos, se obtiene un valor de salida qLrc
depende erclusivamente del valor de las variables de
entrada que se han introducido en ese momento y qlre
no tiene en cuenta las situaciones por las que ha pasa-
do anteriormente ia salida o algún punto del circuito
combinacional.
Es decir, los circuitos combinacionales no son capa-
ces de memorizar situaciones o estados por los que ha
pasado ei circuito, para posteriormentc tornar una de-
cisión cuando cambie alguna de estas situaciones. Los
circuitos cap¿lces de re¿rlizar esta función reciben el
nombrc dc ¿'¡rc¿iiros seL-.uettciale s.
Para que esto sea posible. son necesarios elementos
capaccs de alm¿rcenar inform¿rción o de memorizarla.
Un elcmento de rlenroria cn un sistcnre dieital cs un
clispositivo capaz de almacenar inforrracion binulia.
Por t¿rnto, cualquier elemento o sistema qne puedu
adoptar dos estados cst¿rbles diferentes. nivel alto (1) y
nivel bajo (0), podrá rcalizar dicha lunción. Todos los
dispositivos que se con-iportan de esa manera en elec-
trónic¿t se denominan biestttbles.
Como su nornbre indic¿r, los biestables, que también
reciben el nombre de JIip-JIop, disponen de dos estados
estables y pasan de uno a otro al aplicarles una o
varias entradas de disparo, permaneciendo las saiidas
en un estado estable irasta que se cumpla la condición
de ia señal o señales de disparo que 1o hagan cambiar
de nuevo de estado.
La forma de reaiizar este tipo de circuitos es muy
variada, si bien, en este capítulo, nos centraremos en
aquellos que se pueden hacer con puertas lógicas, para
luego introducirnos en elementos integrados comercia-
les y en el diseño de máquinas de estados realizados
con biestables.
Seguidamente analizarerros la lorma de translormar
un tipo de biestable en otro y cómo diseñar un biesta-
ble cle c¿rracterísticAs no cotnerciales. Terrninlrrcmos
vicnclo el diseño de sisierras secnenciales. también 1la-
mados máquinas de estado o autór-natas programables
que nos permitirán realizar el diseño de cr-ralquier cir-
cuito secuenci¿rl síncrono.
i: :.1:jj
.:::::::"1:::-
 5"3., AHA$,H$gg Dfi ilg€,iliu{'$#g Bgfl$g'Agtfl$ fi-s
e$N Patfl&g,{$ g,##gilA$

Ensayo y experimentación con un circuito estados de la señal de entrada, la salida pasa a

biestable realizado con puertas lógicas NOR.
. Montar un circuito biestable F-S construido con
puertas NOR como el que se indica en la Figu-
ra 5.1.
. po d es decir, las entradas F, S, Q, y Qo y
Introducir por las entradas F y Stodas las posi-
bles combinaciones de valores lógicos. Medir y
anotar los valores lógicos que se obtienen en
las salidas Q, y Q" en la Tabla 5.1.
valer Q,* r¡, es decir, el estado posterior o esta-
do al que evoluciona la salida del biestable des-
pués de variar alguna de las señales de entra-
da, se puede completar la Tabla 5.2, variando
las señales de entrada para el instante de tiem-
obtener el valor de las señales de salida Q,,-.,
V Q,*ri'
Tabla 5.2

rr 0 0

0 U 0

I 0

0 I 0

I 0 0
7 402
0 0

Figura 5.1. Circuito biestable R-S con I I 0

puefias NOR.
I I 0

Tabla 5.1

Ensayo y experimentación con un circuito

biestable realizado con puertas lógicas NAND.

n Montar un biestable R-S construido con puedas

NAND como el de la Fioura 5.2.

Se puede observar que las salidas Q., y Q,

son complementarias para todos los valores ex-
cepto para los valores de R 1yS : 1 que:
hacen,que las salidas Q, 0 Y Qz- -
0; luego,
puedén sustituirse los valores Q, por Q y Q,
por Q.
Si ahora se considera oue. antes de cambiar
el valor de las señales de entrada F y S, la 7 400
señal de salida Q vale Q,', es decir, el estado
anterior o valor del estado de la salida antes de
introducir un nuevo valor de las señales de en- Figura 5.2. Biestable F-S implementado con
trada, y que, cuando cambia cualquiera de los puedas NAND.

i !i;i
.:,., -. *
i 3'-.I
ir .S
l Introducir por las entradas R y S los valores
lógicos de la Tabla 5.3. Medir y anotar los valo-
res que se obtienen en las salidas Q,*,, y
Deducir la tabla de verdad o tabla de estados
simplificada en función del estado anterior e(t)'
del biestable R-S con puertas NAND, comple-
Qr+ rl' tando la Tabla 5.4.

Tabla 5.3 Tabla 5.4. Tabla de verdad o tabla

de estados del biestable F-S
con ouedas NAND

0 0 U

0 0 1 0

0 0

0 I U

I 0 n

1 0 I 0

I 1 0

5.1.1. Estuclio del circuito biestable
R-S con puertas n{OR
El circuito de la Figura 5.1 pertenecc a la l¡rmilia de los
circuitos secuenciales que se caracterizatl pot' su t'a¡'t¿¡f i-
tlad cle alntacenar inJornurción: por tciltto, los ttulores de
lo señal tle salitlu paro ut1 iustcutte de ticut¡to dutlo. tto
tleperrclen exclttsiuctntente de Ios t:cLlores dc los señctles tlt:
etúrada en ese instcutte de ticlt¡tct, sirn qtLe de¡tcnden
tctntltiétt tle Ios ralores que estuttier'ot1 pt'esetltes ett lrt
a t:ott ant e r i o r iclotl.
su I itl
E,n lzr F-igura 5.1 se puede rrprecizir que el circuito
esta compuesto por dos puertt'rs lógicas tipo NOR de
dos entradas, en la primera de ell¿is hay nna entrada
par¿r una señal externa R (Re.ser o puesta ar cero) y una
realimentación de la señal de salida Qr, mientras que lir
seguncia pLrerta depende de la er-rtrada extsrn¿r S (Se/ o
plresta a uno) y la salida Q,. Así pues. se puede t'er
cl¿rramente que se trata dc un circuito secuencial, ya
que la salida en el instante de tiempo (t + 1), es decir,
el valor al que evolucionnrir la señal de salida, depende
de la variaciirn de las señales cle entrada R y S y,
aclerrás, del valor que teu-q¿ur en el instante de tiempo
(r) las salidas Qt I Qz.
Si has realizado la Actividad 1. habrás obtenrdo la
Tabla 5.5 como resultado.

E Tabla 5.5
N
A
T L
ñ
I
A D
D
A 0 0 0 I U I
A
S Q,,
0 0 I 0 U

0 t) I 0
Figura 5.3. Diagrama de bloques de un clrcuito
secuencial. IJ IJ 0

I i, U I l)
0
El ciicirito cn cuestión cs tin biestablc o /lip-flop. cs
(-l
0 0
dccir. ¿¡¡r cirt'ttiÍo tr¡n dr¡s eslu¿()s e,stultlcs dc sulidtt. t¡ttL' I

¡tttctla tontrtr el ralor 0 o I (ttircl huio tt ttiral altoi. Prtr o o

tallto. es c¿rpaz cle ahn¿rcen¿rr l¿r infonlración de I bit.
I I U
Prohibido
que, colxo es s¿rtrido. es l¿t infornación binalia nr¿ts I I 0 0 0
elemental.

:üit
 Podemos resumir el funcionamiento del circuito di-
ciendo que cuando se varían las señales de entrada:
oto=1
. S : 0y R : 0: el biestable no cambia de estado y
Qo*t : Qar
. S : 1 y R : 0: el biestable pone su salida a
nivel alto (Ser : puesta a l), Qo*ri : 1.
.S: 0yR: 1: el biestable pone su salida a
nivel bajo (Reset : puesta a 0), Qa*,, : 0.
rJ 1 yj 1: el biestable pone su salida rl
*(ft --n"
Q,r*t, : Qr*l : 0, esta condición está prohi-
bida. 7 402

La prohibición es debida a dos inconvenientes: el

primero es que, si se ponen las dos entradas a nivel Figura 5.5. Estado f inal del biestable F-S cuando
alto, las dos salidas del biestable se encuentran a nivel se pasa de F : 1 y S : 1 aF : 0yS : 0ylapuertal
bajo, y se deja de cumplir la condición de que una es más rápida que la puerta 2.
salida sea complementaria de la otra (Q¡,¡ : Qr,\.
El segundo iirconveniente que realmente es el que
hace que esta combinación esté prohibida, es la inde-
Or¡r = o
terminación de la salida cuando se aplica seguidamen-
te a las entradas ios valores R : 0 y S : 0, ya que el
vaior que tomen las salidas dependerii de la velocidad
de respuesta de las puertas.
Para comprobarlo, supon-qamos qlle, por ejen"iplo,
en el instante de tiempo r el circuito se encuentra en las
condiciones de la Figura 5.4. cs decir, R 1. .S 1, : :
Qa¡:0YQtr:0.
1 402

Q-1
oto=o Figura 5.6. Estado final del biestable R-S cuando
se pasade R : 1 y S - 1 a R : 0y S : 0y la puerta2
es más rápida que la puerta 1.

Por t¿rnto, no se puetle tlorcuúizcu' IcL sc¿lirltt Ltt(ttttlo se

pcLsatle R: S: IaR: S:0,cladoquedependerei
otrl = 0 de l¿r constitución interna del circuito integrzrdo especí-
fico. Por ello, puesto que en ias series de fabricación
7 402 resulta prácticamente imposible predecir cómo queda-
rán al linal los circuitos de transistores qlle compo-
nen las puertas lógicas. se considera que el estado
Figura 5.4. Estado prohibido del biestable R-S; R : R : S : I dará ur-ra salida indetermin¿rda, así pues, se
:
1

vs 1. considera un estado prohibido en el biestable R-S.

La Tabla 5.5 se puede resumir en la Tabla 5.6, que es
Si suponemos que la puerta 1 es m¿is rápida que la la que llamamos tabla de excitación del biestable R-S.
puerta 2. al pasar las entradas a R : S - 0, aparece
lun nir,el alto a la salida de la puerta 1 antes que a la
Tabla 5.6. Tabla de verdad o tabla
salida c1e la puerta 2. Este nivel alto se introduce en l¿r de estados del biestable B-S
entrada de la puerta 2 v luerza un nivel b:qo eri su donde - indica estado prohibido
salida. quedando. en el inst¿rnte (¡ + 1), el circuito en la
siguiente situación: R : 0. S : 0. Q¡t : 1 y 0,,, : 0.
couro se muestra en la FigLrra 5.5.
Si sc snpone ahora que la puerta más rápida es ia 2.
al poner las entradas R : S : 0, aparece un Lrivel alto
en la salida de lir puerta 2 ¿rntes qlle en la salida de 1¿r
pllerta 1, forz¿indol¿r p¿lra que u la salida de la puerta 1

aparezc¿L un nivel bajo. Así, la situaciór-r estable en el

instante(r + 1)es lasiguiente:R : 0,S : 0, 0r,r : 0 y
Qa¡:1(Fig.5.6).

i A;bt

; __
P=F
 Otra lorma de escribir esta tabla consiste en nartir'
dcl estado presente Q,,, e indicar qué valor deben to-
mar las entradas R y S para obtener el estado futuro
R
deseado Q,,* rr.A esta tabla la denominaremos tabla de
excitac:ión y es la que se representa en la Tabla 5.7.
Para leer esta tabla ve¿llnos por ejemplo ei caso 1, en el
s
que la salida Or,r es igual a 0 y queremos que, después
de introducir nuevos valores de entrada R y S, la salida
a
futura tome el valor Q,,*. : 0. De acuerdo con la
o
Tabla 5.6, con R : I y S : 0 la salida Qtt+tt : 0.
Además, como con R 0 y S : 0 la salida
Qo¡ : Qont, para que se cumpla la primera condición
de la Tabla 5.7, R puede tener indiferentemente el valor
0 o 1, que representamos por X, y ,S debe estar a nivel Figura 5.8. Cronograma de la evolución de las salidas
de un biestable r9-S de acuerdo con la variación
bqo.
de las señales de entrada.

Tabla 5.7. Tabla de excitación del biestable

R-S con pueftas NOR donde X indica
indiferentemente 0 o 1
A la hora de representar este tipo de biestables, no
es necesario que se dibujen las dos pllert¿rs lógicas,
sino que pr-rede representarse ei circuito mediante el
diagrama de bloque de la Fi,uura 5.7.
5.L.2. Descripión del funcionar¡riento
clel biestable R-S cor¡ puertas
NAI\D
El circuito cle la Figura 5.2 es un biestable o Jlip-flop
tipo R-S, pero se diferencia del realizado con puertas
NOR en qlle se activa por niveles bajos o ceros.
La puesta a cero (Reset) se efectúa poniendo la en-
trada S : 1 y R : 0, mientras que la puesta a uno
(Ser) se hace con la combinación S : 0 y R : 1. El
biestable permanece en el estado anterior Q,,, siempre
que las entradas R : 1 y S : 1, y el estado prohibido
se produce cuando ponemos R : 0 y S : 0, ya que la
indeterminación se da cuando posteriormente se intro-
duce R : 1 y S : I cuyo resultado dependerá de la
velocidad de las puertas.
En este caso. al llev¿rr a cabo la Actividad 2. se habrá
obtenido el resultado de la Tabla 5.8.

Tabla 5.8

Prohibido

Figura 5.7. Representación del biestable ,?-S

asíncrono como bloque funcional según la simbología
ANS|/tEEE 91-1984.

Si se liace Llna representación en cl tiempo dc la

variación cie las señalcs de salida en funcitiu de las
variaciones c'le las señales de entr¿rcla del bicstable. se
obtiene uu cronogralra como el de la FigLrra 5.8, en cl
quLl se irprecia la evolución de las salidas Q -t, Q en Por tanto, de esta tabl¿r se puede dedticir ia Ta-
función de l¿rs variables R v S. bla 5.9. que es 1:r sinrplilicada, dando Qtt + t¡ en función
-
de Q,u, y la tabla de cxcitación dcl biestable R-S col-l Tabla 5.10. Tabla de excitación del biestable
puertas NAND (Tabla 5.10). R-S con puedas NAND donde X indica
indiferentemente 0 o 1
Tabla 5.9. Tabla de funcionamiento de
un biestable A-S con Pueftas NAND
-
donde indica estado Prohibido

La forma de representar este biestable como diagra-

ma de bloque es la que se lnlrestra etr la Figttra 5.9, en
la que podemos observar córno se triegatr las entr¿td¿rs
R y 5 para que fnncione colr-ro un bicstable R-S actir''o
por niveles altc.'s, como octtrrí¡r con el circnito imple-
mentado con pLrertas NOR. Los circulos qtte están 5.9. Biestable B-S implementado con puedas
Figura
dibujados a l¿r entrad¿r del biestablc indican inversión NAND representado como bloque funcional según
de la señal. la simbología ANSI/IEEE 91-1984.

#"2, AhTALggá$ &$i 'STB'D,$'{'qP#S 8:[ BgflgT¿\B$,fl$

il#iq F-ilflFnTA3 á,iG#geAS

Ensayo y experimentación con un circuito Tabla 5.11

biestabfe J-K realizado con puertas lógicas.
. Montar un circuito biestable como el de la Figu-
ra 5.10. Introducir por las entradas J y K los
valores lógicos de la Tabla 5.11. Medir y anotar
los valores lógicos que se obtienen en las sali-
das Qy Q.

11 R lo

" Seguidamente, obtener la tabla de verdad o de

estados simplificada del circuito de la Figu-
Figura 5.10. Circuito biestable J-K realizado con ra 5.10, rellenando la Tabla 5.12, en la que la
Puertas NAND. salida Q,*,, se da en función de Q1r¡.
 Tabla 5.12. Tabla de funcionamiento
del biestable J-K
5.2.L. Estuclio clel circuito
Como puedc apreciarse, la Figura 5.10 representa nn
biestable R-S con puertas NAND al que se le han
añadido dos nuev¿is pllertas NAND.
Si las eutradas "/ y K se ponen a nivel bqo, aparecen
seuclos Lrnos en las entr¿tdas R y S del biestable coll
puertas NAND. C-'omo hemos visto, esto hace que las
salidas Qt,, \' Qu¡ perm¿ulezcan es el mismo estado, es
decir.Q,,n¡: Qt,r
Si la entrada J : I y la K : 0 y Qot :
entr¿rda clel biestable R-S tenemos S : 0 y R : 1 lo
que luerza ¿r cllle sLr salida tome el valor Q,,*' : l.
Si la situación hr-rbiera sido ./ : l, K : 0 y Ot,r : l,
entonces las entr¿rd¿rs R : 1 y S : 1, por lo que la
s¿rlida Q¡ + r¡ : Qto : l.
Para los r,¿tlores de J : 0 y K : 1, cc'rr.r 0i¡¡ : 0, se
obtiene. en las entrad¿rs, .t : I y R : 1, por lo que la
salida Qt,*r, : Qu, : 0.
Eti el caso de cltte Qur: 1, cuando J : 0 y K : l,
en la entracla S : 1 ,v- R : 0. lo que fuerza a la báscula
R-,S ar poner Q,,, : 0.
Para" v¿rlores cle : K : l. si Q,,, : 0, se obliga a
-/
que l:r er.)trada R : I y S : 0, por lo que el biestable
R-S pone sr.r salicl¿t Qa*u : 1.
En el caso de -/ : K : Q,,,: 1, se obii,sa a que las
entt'¿td¿rs R : 0 y S : I, por lo que el biestable R-S
canrbia cJe estado poniendo Oi,+. : 0.
Pocleuros resumir el funcionamiento clcl circuito di-
cienclo c1r-re. cuanclo v¿rriamos las señalcs de entrada:
e J - 0 ¡K: (): cl bicstai-ric uo canrbia tlc cstado
Q¡+ tt : Qi,r.
. ./ - 0 y K - l: el bicst¿rble evoluciolta tr Q,,*r, : 0.
. J : I I K : 0: cl biestable evoluciona a Qu*,, : 1.
. J : I y K: l: ei biestabie cambia la salida inde-
pendientemente del valor que tuviera anteriormen-
te Qt, rt¡ : Qt,r
. ¿Qué ocurre en Qo cuando las entradas J y K
se mantienen a nivelalto? Medir la señalde
con el osciloscopio. ¿A qué es debido?
erl
. Realizar un cromograma en el que aparezcan las
entradas J, Ky Q,y puedan analizarse todas las
posibles entradas y salidas del biestable.
E,n este caso, el problerna con el qlle nos encoutra-
mos es que si se mantienen las entr¿rdas J : K : l.le
strlida p,,, estará pasando constantemente de 0 a 1 y de
I a 0, apareciendo una oscilación en Q,,, hasta que las
señales de entr¿rda pasen a otro valor. Para evitar esto,
como vcremos en los apartados siguientes, se utiliza
una scñal de sinclonismo.
E,n el cronogr¿ima de 1¿r Fi-sura 5.11 se puede apre-
ciar la evolución en el tiempo de la señal de salida en
función de la variación de las señaies de entrada y del
estado de l¿i señal 01,¡. Es interes¿rnte fijarse en que
0, en la cuando las entr¿rd¿rs "/ y K cstán a nivel alto, la salida
Qtt + t.¡ entra en oscilación. ya qlle, segitn se ha t,isto en
la tabla de funcionamiento del biestable. cu¿rndo ias
entr¿rdas J : K : l, la salida Qt,*t¡ : 0,,,. Ett.
estado no pennite. por tanto. saber ei valor que ter-rdrá
la salida. )i¿r qtte depende del tie¡rpo qtte estén las
entradas J -v K a nivel alto y de la velocidad de conmu-
t¿Lción de las puertas.
K
O
ó
Figura 5.11. Cronograma de funcionamiento
1' de un biestable J-K asíncrono con puena lógica.
La Tabla 5.13 muestla la tabla de excitación del
biestable ./-K, es decir, los valores que deben introdu-
cirse en las entradas J y K si en la salida Q,,, tenemos
run est¿rdo y queremos que cvolucione a otro 0('+1).
f *':j
 Tabla 5.13. Tabla de excitaciÓn
del biestable J-K donde X
indica indiferentemente 0 o 1
Ensayo y experimentación con un biestable D
realizado con puertas lógicas.
. Montar un circuito biestable como el de la Figu-
ra 5.13. Introducir por la entrada D los valores
lógicos de la Tabla 5.14. Medir y anotar los
valores_lógicos que se obtienen en las salidas
Q,r Y Qo'
7 402
Fígura 5.13. Biestable D realizado con puertas
lóoicas.
5.2"2. Estuclio del eircuito
E,l circurto cle la Figura 5.13 es uu biest¿rble o b¿rscul¿t
tipo D. cluc tuurbióu recil-lc cl uonllrre cie 1¿¡r'lr (cerlt¡tr).
C'ot.nc-r puede apreciarse, se trata de ul.l biestable tiptr
R-S intplement¿rdo cou pllertas NOR al que sc le añade
tttl inr,ersor utilizando otr¿r puerta NOR del nrisrno
circuito integltrdo, de tal m¿luera que ltr entr¿rc'la S se
excita directamente con la entr¿rd¿r D y a la entr¿rd¿r R
se lc inyccta la señal D. Su ftrncionarnicnto ticne nnir
fácil deducción.
t =i;:
¡ ii;
\. ::.::i .'::i .-.
El diagrarna de bloques funcional para representar
al bieslable -/-K es el que se muestra en l¿t Figura 5.12.
Figura 5.12. Representación del biestable
J-K asíncrono según la simbología ANSI¡IEEE 91-1984.
Tabla 5.14
Con los datos obtenidos en la Tabla 5.14, obte-
ner la tabla de estados simplificada del circuito
de la Figura 5.13, rellenando la Tabla 5.15 en la
que la salida Q,*,, se da en función de Q,,.
Tabla 5.15. Tabla de funcionamiento
del biestable D
o Si D : 0. a la entrada del biestable S -
l) r' I)
-
I
¡ror lo cllre Q,,*,1 : 0.
* Si D : l. ¿t la ct-rtrada dcl bicst¡rblc S :11'R:0
n()r- l() 0tre O.. , : l.
-
\¡ L )
Ltts bie'stable'S clLle ltasta c'l ltt()lltetlto he'lllils c-sttrclia-
do. R-S v J-4. neccsitart cluc sus etitt'¿das sc¿tlt atllcadas
con tlos señales de entt'¿rda, siir etlbargo, r'stc cil'ctlito
tienc- la car¿rcteristica de tcner nn¿r [tuica eutracl¡ de
datos, de t¿rl rlodo que ltr salida Q,,, siguc el valor de D
y, por tanto, memoriza a la salid¿r el valor cje la eutra-
da. En el cronograma de la Figura 5.14 se puc'de vef el
luncion¿rmiento de este tino de báscul¿t.
 Tabla 5.16. Tabla de excitación
del biestable D
D

Figura 5.14. Cronograma de funcionamiento

del biestable Dolatch.

La la de ercitación del biest¿rble D.

T¿rb1a 5.16 es
El diagran-ra de bloques funcional para reprcsentat
al biestable D es e1 qlie se muestr¿r en la Figura 5.15. Figura 5.15. Diagrama de bloques funcional
del biestable D según la simbología ANSI.TIEEE 91-1984.

l:,í3, AlYAg,{-íS üfl ili&ilUl.{'#S E{fl$.{]{8{,il$ {iDl\l Pilfl$d'g'l\$ tiüil;lcA$

gtN![ffi #]gay,-aF{3$ P8$a ruryflt

Ensayo y experimentación con un biestable R-S Tabla 5.17

con puedas lógicas sincronizado por nivel.
. Montar un circuito biestable como el de la Figu-
ra 5.16. lntroducir por las entradas R, S y CLK 0 U 0 0 i
todos los oosibles valores de las señales de
entrada. Medir y anotar los valores obtenidos 0 0 0 I 0

en la Tabla 5."17. 0 IJ I 0
0 U 1 0

0 0 0
0 0 t 0

0 t 0

i I 0

u 0 0 0
0 0 1 0

0 U U

0 0

IJ 1 0

CIRCUITO DE BIES,TABLE R S I 0 0 0
SINCRONISN4O ASINCRONO
0
I (-)

I 0 0

I 0 0

I 1 0 I

1 1 1 0

fi:
5.3.f . Estuclio clel circuito
Los biestables estudiados hasta el momento reciben el
nombre de latch o cerrojos y, por su forma de actua-
ción, sot-r de tipo asíncronos, ya que IcLs etilrodtts ctt'tL'tuu
diret'tntnettte ett totlc¡ nrcnTento y, pot' t(ulto, cuolqttier
c:antbio qua se ¡troduzca en ellcts se reflejct aLttr¡nttti<'tt-
ntente etl |as salidos.
A estas alturas de la experilnent¿rción. habrás podi-
do comprob¿rr en los circuitos anteriores qut: es mLly
dificil introducir las señales de errtrada de los biestables
en un misrno inst¿rntc tle lierupo. )ft quc cs pr'ácticl-
mente irnposible que dos señales eléctric¿rs lleguen si-
multáneamente ¿r las entradas de los biestables.
P¿rra solucionar este problcma, se utiliz¿r una seña1
de sincronismo, que hace que la salid¿r cambic un¿l vez
que las señales de entrada son estables, y se hace pre-
sente dich¿r schal de sincronismo o de disnaro.
Éstlr es h nur cdad qire intlocluce e\te circttito frl-utc
al biestable R-.1 asincrouo que hemos estudi¿rdo ante-
riormente.
Como puede comprobarse, el circr.rito está constitui-
do ¡ror Lrn biestable R-S ¿rsíncrono, al qlle se le han
colocado dos puertas AND a la entrad¿r. Su funciona-
miento es el siguiente: mientras la señal de sincronismo
o reloj CLK permanece ¿l nivel bajo. el valor de las
entradas no produce ningirn efecto sobre l¿rs salicl¿rs.
Esta señal, a nivel alto. se convierte eu una llave que
permite el paso de la información.
En la Figura 5.17 se muestra el diagrama de tiempos
o cronogram¿r de variación de las señales de entrada y
de reloj, y la respuesta de las señales de salida que nos
permite una mejor comprensión del funcionamiento
del circuito.
Figura 5.17. Cronogr'airra de funcio¡ramienio
del biestable ,?-S sincronizado por nivel.
Como pr"rede aprcciarse en el cror-rograma. si la en-
trada S : 1 y la R : 0 1,. ademas. la señal de sincro-
nisnro CLK : 1.la salidr del bieslatrle e,,,: l. va cluc
!Í._
a las salidas de cada una de las puertas AND aparecc
el valor correspondiente a la entr¿rda S y R, lo que hace
evolucion¿r al bicstable de acuerdo con la tabla que
hemos estudiado anteriormente, es decir, con S : 1 y
R : 0 hace que la salida Qt¡ : l.
Cuando la entrad¿r .S : 0 y la R : I y, adcrnás,
CLK : 1, ia salida Q,,*r, evoluciona a nivel bajo. Por
el contrario, rnientras la señrl de entlada CLK : 0, la
s¿rlida O1r¡ permanece en el estado anterior. indistinta-
1l1ente del estado de l¿rs señaies de entrada R y S; esto
se produce porqlle a la salida de l¿rs pucrtas AND
habrá un nivel bajo y, cLraudo r-rn blestable R-S tiene
las entr¿rdas R : 0 y S : 0. la salida Q¡+tt: O1¡¡, eS
dccir, perm¿urece etr el estado ¿rnterior.
Así pues, se puede escribir 1a siguiente tabla de ver-
dad (Tabla 5.18) o de estaclos simpfificada donde Qtt+ t¡
se da en función de Q,,,, y que es resLlmcn dc la realiza-
d¿r en la actividad de aula anterior.
Tabla 5.18. Tabla de estados del biestable F-S
sincronizado oor nivel alto. El valor X indica
indiferencia, es decir, que puede tomar
indistintamente el valor 0 o 1
Prohibido
Para re¡lresentar este biest¿rble se utiliz¿r el síulbolcr
de la F-igura -i.18, donde la entrada CLKes la señ¿rl de
reloj o de sincronismo v. por la lorm¿r en clue estti
clibtrjada. inclica qLle es activa pol r-rivel alto.
Figura 5.18. Representación como bloque funcional
del biestable F-S sincronizado por nivel alto según
la simboloqía ANSIiIEEE 91-1984.
 Ensayo y experimentación con un biestable D
con puertas lógicas sincronizado por nivel.
Montar un circuito biestable D activo oor nivel alto
como el de la Figura 5.1 9. lntroducir por las entra-
das D y CLK todos los posibles valores de las
señales de entrada. Medir y anotar los valores Tabla 5.19
obtenidos en la Tabla 5.19.

. Realizar un cronograma en el que aparezcan

las entradas D, Q, y CLK y pueda analizarse
CLK
la evolución del circuito.

Figura 5.19. Circuito biestable D con entrada

de sincronismo a nivel alto.

5.3.2. Estudio del circuito Restrmiendo. la misión del circuito latc:lt es transmi-
tir la infonnación presente en l¿r entr¿rda D, siempre
que lir entrada de CLK. que hace las veces de señal de
El circLrito está realizado cor-r puertas NAND y Lrn lrabilitación o etnble, esté ¿r nivel alto. Cuando CLK
inversor': las puertas 3 l' 4 forman un¿r báscul¿r R-S estíl clesactiv¿rda, cs decir'. a nivel bajo. la información
activa por nivel bajo y las puertas I _v 2 hacen de que tenga 0r,r Se quedará enclavada y, por tanto,
inversor de las entr¿rdas, siempre que l¿r entrada Q¡+e : Q1,¡.
CLK : 1. La entrada D. por t¿ulto. ¿rt¿rc¿r l¿rs entradas En la Figura 5.20 se mnestr¿l L1n crono-qr¿tma de
R-S del biestable. de tal maner¿r que éstas sieutpre son fr¡ncion¿rrniento ciel biestable D con entrada de enoble
coirplementadus por- el inversor. (E) cltre h¿rce las veces dc la señtl CLK del circuito de la
Su luncionarliento es el siquiente: Figura 5.19.

Si l¿r entrada CLK: 0, las salidas de las pLrertas

I y 2 estzrriin a nivel alto. por lo que la b¿rscula
R-.t hará que Q,,, y 01,, pct'nrllnezcan en el estado
D
antericlr. indepenclientenreute del valor tle l¿r en-
tr¿rci¡r I).
Si C-¿K : 1 i la cntr¿rd¿t D - l. I l¿i salicl¿r cie la
E

pucrt¿r I habrá un nivel bajt-r. rlientrlts clrre a la

a
¡alida tle la pLre rta 2 hnbr-¿r un nir e I altci. 1 la
b¿rscula con 5 : 0 ¡ Ii : 1 hucc quc la srlida ó
O,r*,1 : l'
En el caso de que CLK : | -t D : 0. a la salic'la de
lu puerta I habrá un nivel alto, tnientt'as que la
salida de la pr-rerta 2 estará a nivel bajo y la báscLrla Figura 5.20. Cronograma de funcionamiento
con S : 1 I'R : 0l-race clue la salida Q,,-,, : 0. del biestable D con entrada de enable.

E€A
B E&
 f3fl {]nffiil{Jl'j,,1}3 Blflg?',{gl$13 ifl'üiT P:U$]F'9.AS ¡.,'[)ülü¡\lj
AI\{A1,XglFi
$gi{t&{3Ngga{30$ P#f{ flt AHil#s

Ensayo y experimentación con un biestable Tabla 5.20

J- K Ma ste r-S/ave comercial.

En la Figura 5.21 se muestra el diagrama de

biestable M aste n S I ave
co nexió n de I 7 47 6 f abrica- 1 0 0 0
do con tecnología TTL.
I 0 0 I

1 0 I 0

1K 1a 1a GND 2K 20 zó 2J 1 0 I I
1 14 1 12 tt 10 I 1
n
t 0
-----E -- t------E __l

r
K"'"
fta
a- I l,
ol
PR
v
I
1

1
i
I
0

I
t
t U

>CK t." I I I J I
t J" o 0 I X X X
PR I cLR

1
/r-
2H3
.l

^ 5 6 I
0
0

0
X

X X
X

X
0

1CK lPR 1 1J VCC zCK 2PR 2

CLR CLR . Actuando sobre la entrada J y K y la entrada
CLK del biestable completar el cronograma que
se muestra en la Fioura 5.22.
Figura 5.21. Diagrama de conexión del circuito
inlegrado 7476.

. Utilizando uno de los biestables del circuito inte-

grado del lipo 7476, montar un circuito con las
señales PR y CLR puestas a nivel alto. Medir
los valores de salida de O,,, en función de los
valores que se dan a J y K. Anotar los resulta-
dos en la Tabla 5.20.

'Comprobar que se cumple la tabla de verdad

del biestable J-K sólo cuando, estando las en-
tradas J y K presentes, se produce un paso de
nivel alto a nivel bajo de la señal de reloj CLK.
Figura 5.22. Cronograma de funcionamiento
de un biestable J-K.

" Ponerlaseñal PR : 0y CLR : 1 y comprobar

qué ocurre, independientemente del valor que
tengan las señales J. K y CLK. Poner seguida-
mente PR : 1 y CLR : 0 y realizar' la misma
operación.
. Volver a repetir los casos del punto anterior,
pero poniendo PR -- O y CLR
resultados en la Tabla 5.20.
. Explicar razonadamente el resultado obtenido.
Para poder introducir por la entrada CLK un
solo impulso de sincronismo, no se puede utilizar
un interruptor o poner un cable en una placa de
inserción de nivel bajo a nivel alto, ya que, si se
hace así, se producen rebotes y realmente se
: 0. Anotar los producen varios 0 y t hasta que la señal se esta-
biliza, como se muestra en la Figura 5.23.

't'

::
-€
 Si no se mueve el conmutador, no habrá cam-
Falsos contactos aleator¡os bios en las salidas de los biestables y se manten-
drán en este estado indefinidamente.
Cuando se separa el conmutador del contacto A,
+5v sin llegar a tocar el contacto B, lal y como se mues-
5V
tra en la Figura 5.25, no habrá ningún cambio en las
salidas de las puertas. El único cambio que hay res-
OV
pecto al estado anterior es que en la entrada A de la
i puerta 2 habrá un nivel alto, pero esto no hará
I nterru pto r cambiar su estado de salida, ya que a la otra entra-
hacia la da de la puerta 2 le sigue llegando un nivel bajo y
posición 2
la salida de la puerta 1 sigue siendo un nivel alto.

I nterru pto r
en reposo sobre
la posición 2

<-n
Figura 5.23. Señal de rebote producida
por un interruptor al pasar de 1 a 0.

Para evitar los rebotes, se puede ut¡lizar una

señal de salida con antirrebotes que normalmente
los equipos didácticos o de entrenam¡ento suelen
incluir y que se act¡va med¡ante un pulsador o un
conmutador. Si no se dispone del mismo, se pue-
de montar un circuito como el de la Figura 5.24
oue es un circuito antirrebotes.

Figura 5.25. Circuito antirrebotes en el instante en

que el conmutador está entre el punto A y el punto B.

Por último, nos podemos encontrar con la si-

tuación contraria a la primera, es decir, la entrada
B de la puerla 'l puesta a nivel bajo por estar a
masa, y la entrada A de la puerta 2 a nivel alto, tal
y como se muestra en la Figura 5.26.

1 4OO ,/
Figura 5.24. Circuito antirrebotes con báscula B-S.

Seguidamente, haremos una breve descripción

de su funcionamiento. Pafiiendo del estado que se
muestra en la Figura 5.24, el terminal A de la puer-
ta 2 está a nivel bajo, puesto que la entrada está
conectada a masa, por tanto, la salida de la puer-
ta 2 está a nivel alto. Como esta sallda está conec-
tada a la entrada de la puefta 1. ésta tendrá un nivel
alto. La otra entrada de la puerla 1 está a nivel
alto. ya que se encuentra conectada a V"" a través
de la resistencia R, . Por tener las dos entradas a
nivel alto, a la salida de la puerta t habrá un nivel Figura 5.26. Circuito antirrebotes con el punto B
bajo, que se introduce a la entrada de la puerta 2. a nivel bajo y el punto A a nivel alto.
 Este hecho hará que se produzcan un determi-
nado número de cambios a la entrada (rebotes).
I
La entrada de la puerta 1 está ahora a nivel
bajo, lo que fuerza a que su salida está a nivel alto.
Esta misma salida se inyecta a la puerta 2. Como
las dos entradas de la puerta 2 están a nivel alto,
a sus salidas habrá un nivel bajo, que realimenta
la puerta 1. En estas condiciones el circuito se
queda enclavado con un nivel bajo en la salida de
la puerta 2. Si el contacto del conmutador rebota
mecánicamente del contacto B, sin llegar a hacer
contacto con el terminal A, el circuito permanece
enclavado. De esta forma, se eliminan los rebotes
que se podrían originar. En la Figura 5.27 se
representa el cronograma de funcionamiento.
Como hemos colnprobado, en los biestables acliva-
dos por nivel se refiejan a la s¿rlicla los cambios produ-
ciclos en l¿rs cntr¿rdas micntras est¿t activa la scñ¿rl dc
r-eloi ( CLK ). Esta lbnna de luncionamiento puede oca-
sion¿rr problen-ras cu¿rndo la conrnut¿rción en las seña-
les de entr¿rda se realiza con Llna frecuencia elevada.
R.educir el tiempo de ciuración del nivei activo no es
una solnción suficiente. ya que éste, por otra parte,
clebe ser lo suficientementc largo como para permitir la
conmut¿rción de los dispositivos más lentos que for-
m¿rn parte del sistema.
LosJlip-flops o biestables integrados adoptan alguna
de las soluciones qlle se describen a continu¿lción:
o Configuración Mastet'-Slure (Maestro-Esclavo).
o Configurzrción de tlispcn'o por .flanco ( edue-trig¡g1e-
red ). ytt sea de subida o de bajada.
5.4.1. Estuclio del circuito biestable
J-1( sincronizado por flancos
Master-Slaue
El biestable r.rtilizado en la Actividad 7 es nn biestable
-/-K clel fipo Muster'-Sloue ( Maestro-Escl¿rvo), ¿runque
Figura 5.28. Diagrama lógico de un biestable J-K Master-Slave.
: i:
B
s
=
Figura 5.27. Cronogramas de los puntos A, B, S y S
del circuito antirrebotes.
tarnbién se puede tr¿rducir como principal-secundario.
El circuito integrado 7476 consta de dos biestables -/-K
dentro del rnisrno encapsulado. tal y como se muestra
en la Figura 5.21 en la que se puede ver t¿rmbién su
patillaje.
Hay veces qlle en los diagramas funcionales, depen-
diendo de los fabricantes, a la señal de reloj que noso-
tros hemos denominado CLK, le dan el nombre de
Clock o CP ( Clock Pulse ) y, a las señales asíncronas,
que hemos denominado CLR o PR, ies designan por su
nombre completo. C/ear (puest¿t a cero) o Preset (pues-
[a a ullo).
Pero, ¿cómo funciona este tipo de biestablc? P¿rr¿r
contestar ¿l esta pre-sunta tendremos quc ver cómo está
constitLlido el J-K y qué representaremos como un
dia-era.rna de bloques fr.rncional. Comenzaremos por
observar cómo funciona el circuito coll sLls entradas
síncronas o dependientes de la señal de reloj, es decir,
la entrada J, K y CLK y sus s¿rlidas Q,¡ ! 0,,,
El diagrama lógico es el que se muestra en la I'-igu-
ra 5.28, y como puede aprecitrrse consta de dos biesta-
bles R-S, uno qlle denominaretnos Master (rnaestro) y
el otro que será el Slot:e (esclavo), y Lln¿rs pLrertas lógi-
cas que h¿icen de inhibidores. con las dos entradas -/. K
y la señal CLK o de reloj. También hay Lrna realimenta-
ción de la salida del S/¿¡¿'e a la entrad¿r del Moster.
 Este circuito tiene la uentcLja de no clepender tle k¡s
tient¡tos tle propcLgcLción, rti tle subida, ni de baitttla de lct
señol tle reloj, qve es uno de los inconvenienles que.
como ya se verá, tienen los biestables sincronizados
por flancos.
Este tipo de biestable se obtiene conectando en cas-
cada dos biestables, uno sincronizado por nivei iilto y
otro por nivel bajo.
Lir primera báscula R-S (MasterJ almacena la inior-
mación presente en l¿rs entradas R-S durante el tiempo
de subida de 1a señal de reloj ICLK) y mientras ésta se
encuentra a nivel alto. Si la señal CLK : 1, se inhibe el
biestablc R-S Slaue debido al inversor que hay a ia
sallda de la señal de reloj que hace que las salidas cle
las puertas que atacan al biestable R-S Slaue sean cero.
Durante el flanco descendente, ia información que se
encuentra presente en e1 biestal¡le McLster se transmite
al biestable Slaue, por tanto, ósta aparecerá en las sali-
das B,,, y Q¡¡.
An¿tlicemos paso a p¿]so su funcionamit-nto parrt
cad¿r uno de los posibles valores de las señales de
entrada síncronas:
o J : X, K : X! Q¡¡ : X {indiferente) y CLK : 0-
En estas condiciones, a la entrada de 1a báscula
McLster S : 0 y R : 0, io que obliga a que sus
s¿rlidas permanezcan en el estado anterior, es decir,
Qot,.- r, :Qout y. por tanto. se mantienen los valo-
res de entrad¿r S y R de la báscula Slaue y l¿r salida
Qr,,-r, : Qr,,,.
SiJ : I, K : 0 y Qt,¡ : 0, y se Produce un Pulso
' flanco descendente las entradas de la báscula Sla-
en la señ¿il cie reloj CLK, dvrante el flanco de
subida y mientras esta señal esté a nivel alto. a la
entrada de la báscula Master,S : 1 y R : 0, por
lo que sus salidas evoiucionan a Qoaort : 1 y
Q,,u*rr: 0. Durante el tiempo en qlle CLK : l,a
la entrada de la b¿iscula Slarc" S : 0 y R : 0, por
io que Qt¡, : Qr¡,*,.Justo cuando la señal cle
reloj pasa del nivei alto al nivel bajo, es decir. en el
flanco de bajada de la señal de sincronisno, las
entradas S y R de la bhsctúa Master se ponen a
0 por lo qr"re Qr;, po gr,rardan el v¿tlor que tenían,
Onr,*,r: I v Q.oa*t¡: 0, luego en 1¿rs entraclas
de la báscu|a SIaL¡e, cuando se prodttce el flanco
ciescendente, S : 1y R : O,por io que Qrv¡! Qrr,,
pasan a valer Qr¡r*r¡ : I y Qrtr*ri : 0.
o Si J : 1, K : 0 y Qu,: 1' en ei fl¿inco de sLrbida y
rnientras esté a nivel alto la señal de reloj. ,t : 0
y R : 0, por 1o c1r"re Q,,r,, : Qott+t¡ : l. 1'' en
cl llanco de ba.¡acla se transfieren ¿r las cntr¿rd¿rs de
lir b¿rscula Slr¡ue las salidas de la básculLr Llustar,
5:
iuegcr 1 )' 1l - 0. por ltt qLte B'(¡- r) : i
Qtr+t : 0.
o SiJ : 0. K - | y Qt,,: 0. en el flanco ascendeute
y rnientr:rs estó a nivel alto la seña1 de reloj. a
la entrada de l¿i báscu1a McLster,.S : 0 y R : 0,
por lo que esta báscula no cambia de estado,
Qo,,¡ : Oo,, ut, : 0' y en el flanco cie bajada a lir
entrada del biestable SlaueS : 0 y R : 1, por lo
Que Qr(,nt, : 0 Y Qtu*r, : 1.
o Si J : 0, K : | | Q,,,: 1. en el flanco ascendente
y mientras esté a nivel alto la señal de reloi. a la
entrada de la báscula Master S : 0 v R : 1. lo
n,'^ l',o. t ) y.r-
LlLru rlrur¿d ñttl fl
vo(¡+t, : 0 Y Qorr*rl : l.Cuando
lleg:r ei flanco cle bajada de la señal de reloj, en la
báscula S/r¿ue las entradas son S : 0 y R : 1, por
lo que Qrp*rl : 0 y Or1,+1¡ : 1.
¡ Si J - 0, K : 0 y Q,,¡: X, en el fl¿rnco ascendente
y mientras esté a nivel alto la señal de reloj, a la
entrada de la báscula McLster .t : 0 y R : 0, por
lo que Qoa¡ : Qot,*r¡ y cuando se procluce el
flanco descendente en la señal de reloj a la entrada
de la bhscula Sl¿tt¡e. S : 0or,r y R : 0o1r¡, por 1o
que la s¿rlida de1 biestable permanecerá en el esta-
do clue tenía antes de ilcgar el irnpulso de sincro-
nismo, es decir, Qt, : Q¡+t
e Si -/ - 1, K : I ¡r Qt,¡ : 0. al llegar el flanco de
subida y mientras estó a nivel alto la señal de reloj,
¿r 1¿r entrad¿r de la bhscr-rltt M¿tster S : I y R - 0,
por 1o Que Oor,+r, : 1 -v 0u,,*,, : 0.En el flanco
de bajada de ia señai de reloj en la entrad¿r de la
báscula SIcLue, S : 1 y R : 0, 1o que fuerza
que sus salidas pasen al estado Qr¡r+r¡ : 1 y
Qr¡*1¡ : 0'
. Si "¡ :l, K: 1 y Qt¡ : 1. cuando se produce el
flanco de subida de ia señ¿rl de sincrontsmo y
mientras esté a nivel aito, a la entrada de la básctl-
la Master S : 0 y R : 1, por_lo que las salidas
evohrcionan a Qot,+1r : 0 y Oor,*rr : 1. En el
u¿. S : 0 y R : 1, por io que sus salicl¿rs pasan a
vtrler Qr,,*r, : 0 y Qrq,+,r : 1.
Es clecir, cu¿rndo J:1y K:
I,la salicla Q1,*r¡: Q¡,t.
pero> en estc caso. como la señ¿rl de s¿rlida sólo cambia
en el fl¿rnco descendente de la señal de reloj, se evita ei
problema de l¿r oscilación del biestable J-K asíncrono
ctrando se mantienen l¿rs entradas J : K : l.
En la Figura 5.29 se mlrestra un cliagrama de tiem-
pos en e1 clue se inclic¿it-l los cnatro pttntos básicos del
funcionamiento del brestable.
En el instante 1, e1 biestable McLster cluecla ¿risiado
del biest¿rbie Sluue.
o En el inst¿rnte 2, el biest¿ible R-S fuloster reglstra, en
sus salidas Qat,t ! 0r,,,, .1 e stado correspondiente ¿t
las entr¿rdas ,R ,v S.
e En el inst¿rute 3. las entradirs R ,'- S cluedan inhabi-
litadas para evitar un cat.nbio en 1a salic'la clel bies-
v
table' r1'1¿¿slcr'.
o En el instante 4, [a irtlormacititl cle l¿i salida clel
bicstable Mc¡ste r se tr ansliere al biestablc S/,r¿'e.
aprrleuicrtdo cn lls sltliJa: Q t,,, J Q,v,
c I,,, indica la anchura del impulso de reloj, que se
mide entre los valores del impr,rlso en que se en-
cuclttfít ll 50 " o entre cl nirel lrlto 1 bajtr'
¡ 3t
:,'.::.-:=
 Aislamientoentre Transferencia CLK
el Master-Slave Master-Slave

del
Apertura Cierre del
Master Master
K

ot¿

;uft)

Figura 5.30. Cronograma de funcionamiento

Figura 5.29. Diagrama de tiempos de la señal
de sincronismo del biestable Master-Slave.
La representación de 1¿r tabla de verdad del biestable
J-K [lluster-Slc¿:e es 1a que se muestra en la Tabla 5.21.
Tabla 5.21. Tabla de estados de un biestable J-K
Master-Slave
del biestable J-K Master-Slave.
La representación grirfica de este tipo de biestables a
nivel de bloque funcional es la que se lnllestra en la
Figura 5.3 1.
lJna vez clue her.nos analizado el l'uncicrn¿rmicnto de
las entradas siucronas de este biestable. valrros ¿r ver
cómo son y para c1r-Lé sirven las entradas ¿rsíncron¿ts.
Para ello, estucliaremos el circuito de la Figura 5.32.
que es un biestable J-K Mastet'-SlaL,e cou puertas
NAND, para que el luncionamiento del circuito sea
igual al del biestable r-rtilizado en la Actividad 7, en la
qlre se utiliza Lrn biest¿rble del C. f.7416. AqLrí. los
bloques ftrncion¿rles de los biestables R-S Master y SIa-
¿'e se han sLrstitLrido por las puertas lógicas que ios

P¿rra una mejor comprensión del funcion¿rmiento del

J
biestable R-S Master-Slttue^ podemos ver e[ cronogra-
ma de funcionamiento de la Figura 5.30, en la quc se C
a¡rrecia claralneute cómo evoluciona la salida del bies-
tuble -/-K en los fl¿rncos de bajadrr de la señal de reloj K
(,CLKl. -r'cónro la v¿rri¿rción de ésta depende dcl valor
de las entracl¿rs J y K, qlle ¿rtrap¿r la báscula Muster
durante el flanco asccndente 1' mientras esté ¿r nivel Figura 5.31. Diagrama de bloques funcional
alto la señal dc reloi. del biestable J-K

PRESET (Pfr)

Figura 5.32. Biestable J-K Master-Slave con entradas asíncronas de Clear V Preset
implementado con puedas lógicas.

"j l:l
t
integran. Recuerda que en la Figura 5.28 las b¿isculas El diagrama de bloque funcional del circuito es el
estaban realiz¿idas con puertas NOR. que se muestra en la Fieura 5.33.
Las señales CLR y PR son señales asíncron¿rs, lo que
quiere decir que no dependen de la señal de reloj; además,
estas entradas prevalecen lrente a ias entradlrs sincronas.
Como puede apreciarse, cuando la entrada CIR
(Clear) se pone a nivel bajo, estando PR a nivel alto,
independientemente del valor de las entradas -i y K, las
s¿riidas tom¿ln los valores Qa¡ - 0 y, por tanto.Qu, - L
Cuando la entr¿ida qlle se pone a nivel bajo es l:t CLK
entrada Preset, qr.redzrndo CLR a nivel alto, l¿rs saliclas
de las b¿isculas, ir-rdependientemente de la señal de sin- K
cronrsmo, pasjn ¿r tomar el valor Qtr¡: i, lo que
ftterza a que @,,, : 0.
Si se ponen simultáneamente 1as entr¿rd¿rs asíncronas
CLR y PR a nivel bzr¡o. las salidls Qt,, J, Qt,, se ponen Figura 5.33. Diagrama de bloque funcional
las clos a nir,el alto, independientemente del v¿r1or del de un biestable J-K Master-Slave con entradas asíncronas
resto de las entradas. de Clear y Preset activas a nivel bajo.

.=¡,=¡ Ensayo y experimentación con un biestable D . Poner la entrada PF : 0 y CL : 1 y compro-

,*': sincronizado por flanco de subida. bar qué ocurre con la salida O,,, independiente-
En la Figura 5.34 se muestra el diagrama de mente del valor de D y CLK. Anotar los resulta-
conexión del circuito inteqrado D7474. fabricado dos en laTabla 5.22.
con tecnología TTL.
'e Poner ahora la entrada PR : 1 CLR : O, y
realizar la misma operación que en el punto
anterior. Anotar los resultados en la Tabla 5.22.
2 n Volver a repetir los pasos anteriores con PF: 0
VCC CLR 2D 2CK 2PR 2A 2Ó y CLR : 0. Anotar los resultados en la Ta-
14 13 12 11 10 I 8 bla 5.22.
Tabla 5.22
PR
D"'O
,CK
"-"
atQ
-a
a
CLR

()
PR

2 3 4 b 1

1 1D 1CK 1PR 1Q 1Q GND ('F) Esta opción crea un estado de indeten¡i-

CLR nación a la salida si se pone CLR : PR - 1

posle riormente-

Figura 5.34. Diagrama de conexión del circuito
tntegrado 7474.
u Utilizando uno de los biestables D del 7474,
montar un circuito con las entradas PR y CL
puestas a nivel alio. Medir los valores de salida
de Q,, en función de los valores que se le dan a la
entrada D. Anotar los resultados en la f ab/a 5.22.
u Comprobar que se cumple la tabla de verdad
del biestable D sólo cuando, estarrdo presente
la entrada D, se produce un flanco de subida en
la entrada CLK.
Nota. Utilizar como señal de reloj un circuito anti-
rrebotes como el de la Actividad 7.
* Contestar a las siguientes preguntas:
aJ ¿Qué señaies tienen más prici'idad en el
biestable, las síncronas o las asíncronas?
b) ¿Por qué se crea un estado de inde-
terminación si se pone CLR - PR : 1?
¿El sincronismo de este biestable es por
flanco de subida, flanco de bajada o por
nivel alto?

_l

5.4.2. Bstudio del circuito biestable
-D sincronizado ¡ror flanco
cle srrbida
La exprcsirin cdge-tri9¡tlercd siqnifica disparo por flun-
co. En estc c¿rso, l¿rs entradas del biestablc cluedan
abiert¿rs cuando aparece un frente activo c'le la serlal de
Lcloj (CLK). Dicho flcnte activo pucde ser el cle sr,rbid¿r
o el de bajada (rromralr.nente cs el cle subida). La rna-
vor parte del conjr-rnto de los bloques integr:rdos suelen
Lrtiliz¿rr cste form¿rto.
En cste irpartado \¡¿rmos a estudi¿rr sólo el funciona-
miento del circuito de uno de ellos, eu este ctrso elegimos
r"rn biestable tipo 1) sincronizado por flauco de subida.
El biestable utilizado para la realizaciór'r de la Acti-
vidacl 8 es un biest¿ible tipo D sincronizaclo por flanco
clc subida. El circuito intesrado consta de dos biest¿-
bles intcgraclos dentro clel misrlo enca¡rsulaclo. tal ¡,'
como se mllcstra en la Figura ,5.34.
Para explic¿rr el fr-rncionamiento del biestable, uos
hjaremos en un circuito como el de la FigLrra 5.35, en el
que sólo se representan las señales síncronas par¿r ver
cómo se capturzrrr los datos en el flanco ascendente. r'a
qr-re las señales ¿rsíncronas funcionan de form¿r similar ¿r
como lrenos cxplicado en el biestable J-K Nlastar-Slare.
El biestable está constituido oor un circuito de sali-
cla. lirlmaclo por Lul brestabte R-S implementado con
dos ¡ruertas NAND (3,{ y 3B). del que se obtienen las
salidas Q,u! Q,,, Las puertas 1A. 1B y 2A f'28 son dos
flípJlops 1l-S de mando interconect¿rdos.
Su funcionamiento es el siguientc:
¡ Cuauclo la entritcia CLK:0. 1as entradrrs S: R : l.
intlepe'ndientenru'nte del valor que tol.ne D. Luego.
las pucrtas iA v 3B esthn desinhibicles. penlraue-
ciendo el biesteble de salida en el estado antelior.
CLK
Figura 5.35. Biestable D sincronizado por flanco de subida.
? rl,.':.
o Si se parte de D : 0 y CLK : 0, y suponen-los quc
CI-K pusrr u rlrler l. entonccs S I R tonr¿rn los
valores 5' : 1 y R : 0. por lo que Q,¡ : 0 y
Qtu: 1. Si ahora, mientras CLK : l, h;ry cam-
bios en l¿r entrad¿r D. .i y R c¡uedan inalterables y.
por tanto, taurbién Q,,,\' Q,,, Cu¿rnclo CI,K vr-relr,'e
a valer C, S pern-rirnece a I ,l' R pasa a r,aicr 1. por
1o que el biestable de s¿rhda mantienc los datos
anteriores c'le Q,,,. es decir, Qrt+t,t : Qt,¡ : 0.
o Si ahora partinc-rs del est¿rdo inici¿rl D I y
CLK : 0, y. en Lln momento daclo. CLK pasa a
valcr 1, en S habLá un 0 y cn R Lrn l, Q,,, pnsa a
Qtt+tt: 1.St mierrtras CLK : 1, hay cambios et-t
D. entonces S y R permanecen in:rltcrables, por
lo que la salicla p,,, r.ro cambia, Cuando la señal
CLK :0. R se rnantiene r l. rnientlrs qtre S pilsa i.r
valer 1. por lo que el biestable de salida mantiene
inalterables los ci¿rtos de salida Qt,t y 8,,r
En lcsnr.nen. cuunclo CLK ¡rasir de nivel bajo a nil'el
¿rlto. la salicla Q,,, tclr.r.rir el valor c1r-re tuviela la entracia
D cn ese irlst¿rnte. rnicntras que, cuzruclo CLK : 1,ltt
salida 0i,; Quecia in¿rlterable indistintamente del valor
que tome la entrada D.
La Tabla 5.23 rnuestra el funcionamiento del biesta-
ble D. donde la flecha hacia ¿rrriba en la colurnna CLK
indic¿r que se truta cle un biest¿rble sincroniz¿rclo por
fl¿u-rco asceudcnte o dc subida.
Tabla 5.23. Tabla de estados de un biestable
D activo por flanco de subida
La represent¿rciór-r gráfica dc este tipo de biestablcs
corro cliagrama cle bloclue iuncitnal cs la r¡i,re se mucs-
tri.t cn llr F-istrrlr 5.i6.
Paln com¡rrender mejor el funciouar.niento de este
tipo dc circuito ¡-rocieuros ver el crorlosraura dc la Fi-
gLrra -r.37. qLrc corresponcle a 1a variación clel biestal'rle
D sincroirizado nor llanco cle subicia.
,-t,, _--- _t'; c 1
Figura 5.36. Diagrama de bloque funcional
ño un biestable D sincronizado por flanco ascendente
según la simbología ANSI/IEEE 91-1994.
 D

CLK

Figura 5.37. Cronograma de funcionamiento

del biestable D activo por flanco de subida.

Ensayo y experimentación con un biestable o \/nlr¡or a ronoiir

I vvv Inc
L, ¡ rvu pasos anteriores, poniendo
J-K sincronizado por flaneo de bajada. PR:0yCLR-0 Anotar los resultados en la
Tabla 5.24.
En la Figura 5.38 se muestra el diagrama de
conexión de los biestables J-K sincronizados por Tabla 5.24
flanco cie baiada 74L5112.

I 0 I 0

I 0 0 I
I U L t,
I 0 I
I l)
I 0 r
1 0
I v

0 I X X X
t, X X X X
0 0 X X X X

" Actuando sobre la entrada J y Ky la entrada de

Figura 5.38. Diagrama de conexión del reloj del biestable completar el cronograma que
circuito integrado 7 4LS1 12. se muestra en la Figura 5.39.
, Utilizando un biestable de alguno de los circui-
tos integrados del tipo 74LS112, montar un cir-
cuito con las señales PR y CLR puestas a nivel
alto. Medir los valores de salida de O, en fun-
ción de los valores que se dan a J y K. Anotar
los resultados en la f abla 5.24.
* Comprobar que se cumple la tabla de verdad del
biestable J-Ksólo cuando. estando las entradas
./ r¡ K nrosentés sA nrodllce ltn naso de 1 a 0
" J '' v' a
,+l-^^^ r- .l^.^l^l ¡-í :.(
'"]^ Á-i-..1-\
\ild¡ ruu uu udldud/ ¡^
uE rd -^;-l
Júr ¡dr uu ruruj uLi,.
' Seguidarnente, poner la señal PR:0 y CLR:1
y comprobar qué ocurre, independientemente i

del valor que tengan las señales J, Ky CLK. Figura 5.39. Cronograma para completar con ¡

'Poner a continuación PR - 1y CLR - 0 y las entradas Preset y Clear puestas a nivel alto. !

realizar la misma operación que en el apartado

I

I
anterior. ' Explicar razonadamente el resultado obtenido. I

I
l'--
5.4.3. Estudio del circuito biestable
;[-I( sincronizaclo por flaneo f clock
de bajada

Como hemos dicho anteriorrnente, los biestables etlqe-

tri.clgered son biestables sincronizados por flanco. Cada
uno de los circuitos integrados incluye dos biestables
dentro del mismo encapsulado.
ENTRADA
Para ver su funcionamiento podernos analizar el
diagrerma de tiempos o cronograma de la Figura 5.40,
que se puede comparar con el funcionamiento del cro-
no-qrama de la Figura 5.30 del biestable J-K Mctster-
Sloue.
En este tipo de biestable, las señales de entrada J y K lr
' 'po
dcben estar presentes al ffrenos durante un tiempo
rser_,,p antes de producirse la señal de bajada del reloj.

Figura 5.41. Parámetros de tiempos más significativos

en los sistemas síncronos por flanco.
CLK
o t,,.,: Tiempo de retardo de propagación. Es el tiem-
po transcurrido entre el flanco activo del reloj y la
J
trparición de la señal de salida.
Otros parámetros que suelen dar los f¿rbricantes son:
o./,,,r.: Frecuencia máxima. Es la márima lrecuencia
a
que se puede aplicar a la entrada CLK de un bics-
ó table que ¿rsegrlre que éste se disparc siempre.
e r,,, (L): Tiempo mínimo que la señal del relc¡
( CLK ) debe permanecer ¿r nivel bajo antes de que
pase a alto.
Figura 5.40. Diagrama de tiempos del biestable J-K . f,, (H): Tiempo minimo que la señal del reloj (CLK)
sincronizado por flanco de bajada. debe permauecer ¿] nivel alto antes dc qlle p¿rsc ¿r
bajo.
5.4.4" Parárrretros a tener en ctrenta Couo ejen-rplo prírctico de los parametros irrdicados,
en la T¿rbla 5.2,5 se muestr¿ln diversos valores de los
en los biestables activaclos retardos de varios circuitos intesrados.
ta
p0r'Ilatrco
Tabla 5.25. Valores de tiemoos de retardo
En 1os biestables activaclos por flanco, las scñales cle de biestables en ns
reloj (CLK) y las señ:rles de entrada tienen que curnplir
unas deterrninadas condiciones para que su funciona-
uriento sea correcto.
En la Fi-gur¿r 5.41 se representan los retardos clue
apafecen en la propagación como respuesta a un flan- ¡, l0 l0 60
co de bajada crr l¿r entracl¿r de reloj CLK. Como puede Irr 5 o 0
4.1
Itpt'cciarse. Ios retardos se rniden cntre los pLtr.lt()s co- r,,,_,, clc CLK '.r Q -10 l0()
rrespondientes al 50 por 100 de arn¡rlitud de señales cle I,,,.,, cle (:l,K'.r Q t) l6 100
la cntr¿rda v cle la salida. Los tien-ipcts indicaclos son los I,,,.,,. dc (LIl n Q l0 ?1 rt5
ejllc scgrritltu)lcnle tlcfin i nrrrs: t,,, ,, clc PRL u Q Ls l6
¿,, (LI de- licnr¡ro
IlA.lO dc (-l.A
]

Duración míniura del impulso de rcloj. l7 l-i l0t)

'n I.ro.kr
r,, (H) cle tiernpi.r
I

r.",-,,,.: Ticnrpo mínimo quc dcbe estilr presente unir

entracl¿t cle ercitaciór.l antes del flanco activo dc rclo1. ;\LlO de CLA i0 20 l(x)
t fhor¿l Tiernpo mínimo que debe perntanecer ruta
r,, (1..) cle PliE
it CLK i0 60
entrada de excitación despuós dcl fl¿rnco activo del
/",,, en IVIHz l) 5
reloj.

',:'.¡,-i.
 17
!)tr)t í{ fl Pfi I 3E r{TAl lij i'j,i;y.'af
:¡'
"ijfi3
De ¿icuerdo con la representación ANSI/IEEE 9l-
1973, los biestabics se suelen representar en los circui-
tos cligitales, ta1 y como hemos r,isto, por Lln bloque o
cu¿rdro corno e1 de ler Figura 5.42, en e1 que se lnues-
tr¿ln una serie de entradas v s¿rlidas.
ENTRADAS
ENTRADAS ASiNCRONAS
SINCRONAS
SALIDAS
RELOJ
Figura5.42. Diagrama de bloques de un biestable
genérico con entradas síncronas, asíncronas,
entrada de sincronismo v salidas.
Las entradas síncronas norm¿rlmente serán J-K. D o
R-S. dependiendo del biestable que estemos utilizando
y itctuarán dependiendo de la señal de rcloj CLK. Lus
entrúdas ctsín(:ronas son entrcttlcts cpte cLcttictrt intlepen-
rlietttetttente de Iu señul de reloi 1; de .fbrnra prictriltLria.
En este tipo de representación urr pequeño circulo en
una entrada signiiica que dicha entr¿rd¿r es ¿rctiva lt
nir,el baio, es decir. cu¿rnc1o se pone zr 0.
Las entraclas de reloj pueden ser como las clue se
muestran en la Figura 5.43.
El símbolo a) indica que la señal clc reloj actira por
t-lancos. por t¿rnto. una cntrada c1e reloj con el sírnbolo
¿rJest¿irli actir,ad¿i por flanco cle sLrbida r'. si ller'¿i el
sirnbolo b). kr estará por fl¿rnco cle b:r1ada. o es Ltn
fu[aster-Slnre. No obstante, esta norn-]a no es mL]],' ge-
neral v en algunas ocasiones se representan biest¿rbles
¿rctir'¿rdos por flrrncos sin e1 símbolo (triángulo).
BIESTABLE BIESTABLE
Figura 5.43. Señales de sincronismo de los biestables
(a) Flanco de subida. (b) Flanco de bajada o Master-Slave
lla I fl 1,ü 3 B lfl S'j'ABt$l;g
UFl'llJ'.Ei\IA¡,,fl 3
Por ejemplo, del biest¿ible de la Figura 5.44 po-
demos dccir que se trata c1e un biestable J-K siircroni-
zado por flanco de bajada y qlle tiene entraclas de
Preset (puesta a l') y Clear (puesta a 0) activris por nivel
bajo.
Figura 5.44. Biestable J-K sincronizado
por flanco de bajada y que tiene entradas
de Preset y Clear activas a nivel bajo.
Seguidarnente exatlinaremos los nltevos sírnboios
ANSI,/IEEE 9l-1984. En la Figula 5.¿l5a se mriestr¿r el
símbolo lógico de un biestable básico -/-K disparado
pcrr el fluinco, y en b) un circuito re¿rl del ripo 721i2 que
contiene dos biestables del tipo -/-K disparados por
llanco de bajada. Como puede aprecizirse e1 símbolo
del biestable Lrtiliza la letra C para denomin¿rr la entr¿r-
cla de reloj. clLle se inclica dentro del bloclLre qtte repfe-
senta el biestable. Como pr-rede arpreciarse hay dos
trihngulos sobre la entr¿rda de reloj; el iuterno que
indica qne esta entr¿rd¿r es disparada por flanco; el
triaingr-rlo extern(l indica que la entrada es ltctivl.t por
un flanco cle bajada.
L¡s e ntradas PRE 5 CLn son itctivrLs por nivel bajo
simboliz¿rdas por los triiingulos de la derechzr. Hav qtte
resalt¿rr clue el estíndar Al.lSfiIEEE emplea las eticpre-
tas R y S dentro del rectíngulo para señalar, respecti-
vainente. las entr¿rdas asíncronas de Re.ser (puesta a
ccro) r.' Preset (pLresta a uno). Adem¿is. las s¿rlicl¿rs Q y Q
se cncuentfln m¿rrcadas fi,rera de1 bloquc ¡' el triangulo
rectungukr sc',bre 0 inclic¿r clue ésta es 1a salicl¿t ittvet-tid¿r.
La FigLrr:L -5.'+,ib representa el símbc¡lo lógico
ANSI IEFE 91- 1984 c'le un circuito integrado 7.+l-S 1 12
qrre cs irn cioble biestable ./-K actir o pot' flartco c1e
brL¡ada con ci'iil-udas asíncl'olt¡ts dc Pr¿:ser ¡ {-1cnr'. Nó-
tcsc la forma en clLle estirn n'"tmer:rdas las cntraclas -r'las
saliclas. Asimisn'ro. obserl'¿rr que sólo se muestratt den-
tro cle I rectangulo las etique tas col I esponclientes ¿rl
biestable de ia parte superior. Se entiende que las en-
tradas del biestable de abajo tienen la misma distribu-
r'lrrn Llrrc llrr dc llt patle supcrior.
 7 4L5112
1 PRE
1J
1 CLK
1K
1uR 1A
CLK
2 PRE 2Q
2J
2 CLK
2K
2 CLR

Figura 5.45. RepresentaciOñ nruSlilefE 9.1-1984 del símbolo J-Kdisparado por flanco de bajada
y de un circuito real 74LS112 que contiene dos biestables J-Kdisparados por flanco negativo.

.ilP,ANgF#8ffi4il9#lE
$g {JiT ?'AF# DfJ 8{fli'iT¡\B$,fl fljg .#.{'Rú
En este apartado, vamos a describir una estrategia El primer p¿lso ¿r seguir es escribir las tabl¿rs de
general para poder translormar un tipo de biestable en excitación de los biest¿rbles /-K v R-S. como se muestra
otro, o bien crear un llLlevo tipo dc biestable, distinto a en la Tabla 5.26.
los comerciales, a partir de uno de los biestables que
ya hemos estudiado.
P¿r"ra ello, seguidarmente se realiza un ejemplo: cons- Tabla 5.26. Tablas de excitación
truir un biestable "I-K a partir de un biestable R-5'. de los biestables J-K v R-S
El sistema consiste en la construcción de un circuito
combinacional a la entrad¿r clel biestable R-S. de acuer-
do cor-t cl diagrama de bloques de la Figura 5.46.

Circu ito
ombinacional
Figura 5.46. Diagrama de bloques del circuito
de conversión de un biestable R-S en un biestable J-K.
Colilo pr-icde \.crsc. cste cil'cuito contbin¡rcion¿rI ticnc-
c()nlo entradas las propias dcl bicstable quc sc qtriclc.
obtetrer" J-K. :- ¿tden-l¿rs las salidas dcl biestable clcl cluc
partimos 01,¡, es decir, el circuito de entlada clepcnde
de las entr¿rdas del nuevo biestable J-K y el est¿rdo
interno en el que sc encuentr¿r cl biestable R-S antes cie
evolucion¿rr al nuevo estado Q,,*rr.
El circr,rito combinacional debe proporcionarnos las
señales de entrada al biestable R-S para que éste se
comporte como ul.l J-K,en funciór-r de las entradas,/. K
I 0,,,. Por otra parte, la Tabla 5.26 n-ruestra, para cada
tuna de l¿rs transicioncs dc salida deseada, el valor que
deben tener -/ _'* K, o bicn R 1,' S. Por t¿u.)to. consideran-
do esta tabl¿r cr¡mo una t¿rb1a de verd¿rcl de las funcio-
ues R v S. cn funciirn cle l¿rs vari¿rbles dc entrada./.K,1,'
O,,, 1-roclcr.r.ros rlisc'ñar el circuito de cntr¿rcl¿i utilizandtr
cl iuétotiti rlc lcis ul¿[)as de KiiiuaLigli.
I{av c¡uc tcncr cn clrcirta que Q,,, 1) no cs una vlrlia-
ble de entr¿rda virlicla. )'r1 que inclic¿r precisamente el
cstado al cluc sc- quiere evolucionar- en el fuluro inr.ne-
diato al de introducir 1as señales de entrada, siendo,
poI tauto, una variablc futura y no real en el instante
de tiemno r.

i t4.

.:l
,3
 Los mapas de Karnaugh para las funciones de en-
trada, pata la señale s R y S del biestable de partida, son
los que se muestran en la Figura 5.47.

J
CLK

JK K

00101111110
0 1 1

I X X
S = JO(d
Figura 5.48. Circuito biestable J-K implementado a partir
de un biesiable R-S.

Se puede comprobar que el circuito cumple la Ta-

00101111110 bla 5.21.
0 X
Tabla 5.27. Tabla de funcionamiento
1 I del biestable J-K
R = KA¡¡

. Figura 5.47. Mapas de Karnaugh para

la simplificación de las funciones
deentradaaRvS.

Si ahora se sustituye el circuito combinacional de

entrada por las funciones obtenidas en la simplifica- Si ar-ralizamos los biestables oue hemos estudiado
ción por Karnaugh, se obtiene el circuito de la trigu- según el tipo de sincronismo que utilizan, podemos
ra 5.48. resumirlos en la clasificación de la Fisura 5.49.

f,mxmre
ffi :

fPor nivel
;E
si
g

fi.sihd6fF&$ !-
! Master-Slave
t1
:, Disparo por flanco de subida
lPor flahco
*
tu

Figura 5.49. Clasificación de los biestables por su forma de disparo.

Seguidamente, representamos su símbolo lógico, ta-

bla de verdad y tabla de excitación de cada uno de
ellos.

3*€
 Tabla 5.28. Resumen de las tablas de excitación, transición y símbolo de los biestables

Biestable R'S

Qqt+r¡

n
Elr+l)

(x) Estado prohibido.

"j',j:

..".

.re
 tJl$Ht'{ü $fl fltffiil{J{Tüi$ sflilUflHilEttLn$ gm{{R$H#$,
uil{a$ ffifr fl$TAffi't}$

Los circuitos secnenciales síncronos son aquellos cir-

cttitos en los cpre el talor de y salida en tut instanfe
tleterninodo no depende de los estados lógicos tle las
entratlas en clicho instcuÍe, sino tle lo secuencia cou qrte
tlic'ltos estatlos se opliccut a las entrutlus. Ett este ti¡to cle
t'ircuitos, totlo el Juncionanúentr¡ está sirtcronizado por
une nlistna señal de reloi.
Todo sistema secuencial posee:
u) Un conjunto finito 2" estados de entrada, donde
n es el número de variables de entrada.
b) Un conjunto finito de 2'' estados internos, sien-
do nl el número de variables de estado interno.
c') Un conjunto finito dc 21'cstalos de salida. don-
de p es el número cie variables de saiida.
A estos circuitos se les suele denominar ctutótncLtcts o
rttricluüns de estado. Para observar 1a evolución de una
máquina de estados, es necesario acudir a las variables
de salida, ya que las de estado interno, como su nom-
bre indica, no van a ser accesibles desde el exterior. La
forma de obtener dichas vari¿rbles va a dar lugar: a dos
modelos de circuitos secnenciales: mirquinas de estadcr
c1e Moore y máquinas de estado de Mealy.
Conviene hacer notar que los modelos de Mealy y
Moore son dos formas de realizar circuitos secuenci¿r-
les y se puede demostrar que, para todo circuito se-
cuencial síncrono de Mealy, existe otro de Vloore equi-
valente y viceversa.
5.7 .L. Máquina de esrados
cle Moore
En este tipo de sistentas secuenciales, l¿is salidas depen-
den directamente del valor del estado interno en el
instante que se considera. {Jn caso particular será
cuando las variables de salida coincidan con los valo-
res del estado interno. Una representación en diagra-
ma de bloques de este modelo, es el que sc muestra en
la Figura 5.50, en el que sc puede zrpreciar cómo Ia
salida depende del estado interno y de la entrada.
5.7 .2. Máquina ale estados
de Mealy
En estas máquinas de estados, las variaciones de
las salidas est¿in asociadas a las transiciones entrc es-
tados cle entrada además de las de los estados in-
ternos. Como en el diagrama de trloques de la Fi-
gura 5.51. en el que puede apreciarse cómo la salida
depende del est¿tdo interno y del valor de la variable de
entrada.

Circuito C i rcu ito

combinacional combinacional
de entrada de salida

Figura 5.50, Diagrama de bloques del modelo de máquina de estados de Moore.

Circuito i /,*' Elemento Circuito

combinacional de com binacional
de entrada memoria de salida

Figura 5.51. Diagrama de bloques de una máquina de estados de Mealy

-

üR ilrL$# g3g &flf$frfq# Y ffim$&H,sjilA&H

Diseñar e implementar un divisor de frecuencia por tres o Una máouina de estados de Moore o autómata finito
Utilizar oara ello: de Moore.
u Una máquina de estados de Mealy o autómata finito
de Mealv.

5.8.f . Proceso diseño

cle Siguiendo el nlodelo de Moore, se representau a los
estados internos por circulos que contengan en slt inte-
cle circuitos secuenciales rior la denominación de dicha variable (1n. Ir, I) y
síneronos separado por un¿r barra, el valor de la salida (o salidas)
0 o I clue deper-rde del est¿rdo interno. De esta form¿r se
indica que la salicla tcnclrá el valor especilictido tnien-
Scguidnrlente presentaremos un método para el diseño
tr¿rs el est¿rdo interno no c¿rmbie. setr cltal sea el valor
de circuitos sccnenci¿rles que podemos dividir en l¿rs de las entradas.
siguientes lases:
La variable de entrada (variables de entr¿rda si las
tt) P¿rsar las especificaciones verbales al diagrama hubiera) se represent¿r con la denominación X, y con
de estados. nna flecha se indica l¿r transición del estado origen al
b) Reducir estados equivalentes. est¿rdo destino. En lzr Figura 5.52 se representa el dia-
r') Construir la t¿rbla de estados. gr¿ula de flujos para una mácluina de Moore del divi-
d) Asignar códigos a los estados. sor de frecuencia por tres.
e\ Seleccionar los elementos de memoria. Se-siur se aprecia en el diagrama de flujos de la
f) Obtener l¿rs tablas de excitación. Figura 5.52. la salida toma el valor I siempre qr-re el
g\ Simplificación de las funciones de excitación. circuito secnencial se e ncuentre en el estado 1,,, yzr qtte
h) Implementación del circuito. c¿rda vez que esto sucede significa que ha contado tres
impulsos. Se podria poner la objeción de que en ei
P:rra comprender tnejor c¿rda uno de estos apartados, instante inicial, si partimos del estado 1o, la salida esté
aplicaremos el proceso antcrior'al diseño de w tlit:isc¡r de ¿r nivel ¿rlto sin qLle se haya contado nin,eúrn impulso,
fi'et'ttt'rt<:iu por tres. teniendo en cueuta qLle se tr¿rta cle ttn pero esto carece de importancia. ya que cie un clivisor
circuito en el clue ¿i su entracla lle-ca un tren de irnpulsos sólo intelesir que entrcgue Lln¿I frecuencia rl veces l-ne-
de un¿r frecuencia determinada. dando a su salida ttna nor qlle la de entritda.
serial de frecuencia tres veces menor. Es decir. por cada
tres impulsos en sll entrada, producirh ttuo de salida.
Veamos paso a paso cómo se diseña el circuito de
acuerdo con los p¿lsos cuulnerados ¿rnteriormeute.

I Fasar las especificaciones verbales

a diagrama de estados
Un cliagram¿i de est¿icios es una re¡rresentación cle los
eslaclos internos dc un circr-rito sccLrr-ncial y c'le las
trausiciones entrc cllos. es clecir. un¿I repfesr-trtltciórl
gIlrlicu rlc srr ltUlcirrnullticnto.
Analizlnclo las cspecificaciones cluc nc)s dan ¡xint el
c'liscño. r'irpidanrente porlen.ros clc'cltrcir cluc clt e I circLri-
Io sclo habr'¡L una ral'iubic c1c cntl'r.rtlu -\'olri.r clc slLlitla.
Ei nittncro de estedos iirternos parece lógrco clr.rc sealr
tres. va clue sLl ft¡r'rcionar.niento sera Llu proceso cíclico
X-0
qLle se iepetirir cacla trcs impulsos de cntraci¿r. Para
representar esto sc cmplcan unos griificos clLte t'ccibctr
el nombre de diagramas de estados, o también llama- Figura 5.52. Diagrama de flujos del divisor
dos diagramas de flujos. de frecuencias por tres según el modelo de Moore

'-jrr

:¡
 De acuerdo con el diagrama de cstados de la Figu-
ra 5.52, el diagra,ma de tiempos de la salida será el c¡ne
aparece en la Figura 5.53. En este diagrama de tiempo
al igual que en ei dia_qrama de flujos, la salida toma el
valor I siempre que se encuentre cn el est¿rdo 1o. Adc-
n-rás. podemos apreciar clue los impulsos c'le s¿rlida no
tienen la misrn¿i duración que los cle entrada, pero
c¿rda tres ll¿rncos de br¡ada de la señal de entrada se
nroducc uno de salida.
E ntrada
Figura 5.53. Diagrama de tiempos correspondiente
al diagrama de ftujos del divisor de frecuencia por tres,
según el diagrama de Moore.
En el rnodelo de Me:rly los estados internos se repre-
sentan también por Lln círculo con l¿r denorninación cle
l¿r variable en s¡l interior'. rllre en cste c¿rso v¿l sola siu
indic¿rr el estado de la salida.
L¿ts vari¿rbles de entr¿tda se represeutan por nn¿r X.
qLle col-r un¿r flcch¿r indica l¿r transición clel est¿rdo origen
al estado iin¿il. Sobrc csta flecha se representa. además,
el r,¿rlor de la vari¿rbie o vari¿rbles dc salida. seguida de
un¿r barra. inclicando cie esta manela qitc en el modclo
de las mirquinas de Meal¡" l¿r salida depcndc del estado
interno en el que se encontrará el elemento cle memoriu
¡,'del valor cle l¿r variable de entrada en citcl¿r ir-rstante.
Se pr,rede ver el moclelo cle Nleiil¡- para el ciivisor cle
lrecuencia por lfes en la Figr-rra 5.5¿1. en lu que sc
:tprecia clue Lr salida toma el r'¿rlor I cuando encontrirn-
dcrse ett el cstado 1,. se presenta en la entr¿]da X : l.
mientras clLle en ios derlíis casos i,¿rle 0.
Figura 5.54. Diagrama de flujos del divisor
de frecuencias por tres de acuerdo con el modelo de Mealy.
P¿rra cste caso, el diagrama de tiempos correspondien_
te al ciiagrerma de flujos se puede ver en 1a Fieura 5.55.
donde se aprecia clue la duración de los im"pulsos de
salid¿t no depende solamente del estado interno, sino
tarnbión de las variables de entrada en cada momento.
E ntrada
Salida
Figura 5.55. Diagrama de tiempos correspondiente
al diagrama de flujos del divisor de frecuencia
por tres. según el modelo de Mealy.
fl Reducción de estados equivalente
Como es natur¿il. del dizrgram¿r de estadosi qLle no es
otra cosa que Llna representación grirfica del enunci¿rdo
del problema. no tiene por qué resultar siempre la
represent¿rción más fptirna. sino que a veces es ¡rosible
obtcner un clizrgrarna c1e estados reducido. eliminando
est¿rclos ecluivalentes de acuerdo con cl siguiente cliterio:
rlr¡s esttdos I, e I, sort equiualentes v ptterlen retlucir,se u
Ln estutlo ¿inicc¡ si. r'srj/r¡ s¿. amhos estados I, e I,irriciules
et'olut'ionan al misntt¡ aststlo 1,, líncil^ l(nlo pLu'ct ltt t'tttru-
tla X : I cc¡ttto pura Io etftra(lu X : 0. sientlo etcletttás
lus sctlidas tLsociudu,s a Ios estatlos I, e I, /¿rs r¡lis¡n¿¿s.
En el ejernplo clue eiitlrrnos sigLricnt-lo no sc c1a cstc
caso, tal v como puecle apreciarsc en los diagramas de
11t4 o.
f Construcción tie la tabla tle estados
Un¿r tabla de estados es oira lon-na clc explesar cl
diagrama cle estacios cie un¿r mauefir niirs convetrieute
para itlrontar los siguientes pasos cicl cliseno.
Sc rcprcsent¿r cn una columna el estado actu¿lI. cu
otra los r'¿rlores de la r'¿rriable o l'ali¿rbles de entr¿icia,
eu Lln¿l tercer¿r column¿r el estedo fr-rtlrro al que sc cielre
pasaf )'cn la irltirna la salicla. En ntrcstro caso. y como
est¿rm(ls haciendo trn cstudio paralelo de Ios cfus r.t-lc'rdc-
lo (NIclly v N{oorc). pondremos la irltima columna
desglosacia en Ios dos tipos de salicils.
En ll flbllr -i.ltJ purlr lir ultiuur iillr cn el mi¡clcltr dc
l\1c-rlv tle'lrenros lccr': si cstendo cn cl estaclt;1-" st
cur.Ltrilo li,-:ga lu scnai dci :;iircr-ci'iisnrl¡ iu cntnLilu ,,r : l,
el circuilt-. cvolucior.ll ul c..;tlici,-r /,, 1'lr-.u!cndo. en llt s¿tii-
da un I nrieutras lu cntracl¿r X no vlrric. En el castt tlel
n.lt¡delo cle t\,lotrre. cu la ¡rrimera fil¿r clebemos leer:
est¿tudo cn el est¿rdo 1.,. ctrando llcga la scña1 de sitlcro-
nismo v llr entrad¿r X : 0, el circttittt perttrattece en el
estado 1,, r,. por tanto. 1¿r salid¿r vale 1.
'¡,i :'¡{i¡
4'"':!
 De acuerdo con el di¿r-erama de cstados de la Figu-
ra 5.52. el diagranta de tiempos de la salida serh el cpre
ap¿rrcce en la Figura 5.53. En este diagrama de tiempo
al iguitl qLle en el diagrzrma de flqos, la salid¿r toma el
valor I siempre que se enctientre crr el est¿ido /n. Adc-
más, podemos apreciar clue los impulsos cie s¿r1ida no
tienen la misma duración que los de entrada, pero
c¿rd¿r tles flancos de bz¡ada de la señal de entrada se
Droduce uno de salid¿r.
E ntrada
+ -li- --b* - h-
Figura 5.53. Diagrama de tiempos correspondiente
al diagrama de flujos del divisor de frecuencia por tres,
según el diagrama de Moore.
En el modelo de Mealy los estados internos se repre-
seutan tarnbién por uu círculo con l¿r detrorninación cle
la variable en su interior, rlue eu cste c¿rso \'¿r sola siu
indicar el estado de la salida.
Las variables de entrada se represeutan por nna X.
qlle cou un¿r flecha indica la transición clel est¿rdo origen
al est¿rcio fin¿rl. Sobrc cst¿r flecha se represent¿r. ¿iclerlás,
el r,alor de la vari¿rble o variables dc salida. seguida de
una bitrra. indic¿rndo c1e esta manera quc en el modclo
de las mirquinas de Meall' la salida depcndc del estado
interuo en el que se eucontrará el elerlento cle memorit
y riel valor cie l¿r r'¿rriable de entracla en cacl¿t ir-rstante.
Se puede ver el mciclelo cle Nleal¡,para cl clivisor c'le
frecucnci¿r por ttes en la Fi-eura 5.-5¿1, en la que sc
etprccia que l:r salida toma el vlrlor I cuando encontrir.n-
dttse etr el estado 1,. se present¿r en la entr¿lda X : l.
lnientras ctue en ios dcmás c¡rsos vale 0.
Figura 5.54. Diagrama de flujos del divisor
de frecuencias por tres de acuerdo con el modelo de Mealy.
P¿rra cste caso. el dia_qrama de tiempos correspondien_
te aI diagrama de fiujos se puede ver en la trisura 5.55.
donde se aprecia clue lzr duración de los imlulsos de
salida no depende solamente del estado interno, sino
también de l¿rs vari¿ibles de entr¿rda en cada lnomento.
E ntrada
Sa lida
Figura 5.55. Diagrama de tiempos correspondiente
al diagrama de flujos del divisor de frecuencia
por tres. según el modelo de Mealy.
f Reclucción de estados equivalente
Como es n¿rtur¿rl. del diagram¿r de estados, que no es
otra cosa que una representación grhfica del enunciado
del problema. no tiene por qué resultar sienpre la
represent¿rción más óptimrr. sino que a \eces es posible
obtcner un cli¿tgrarn¿r de estados reduciclo. eliminando
estaclos ecluivalentes de acrrcrdo con el siguiente criterio:
rlr¡s estttdt¡s I, e I, sorr ct¡tit:alentes y pueden reducirsc u
un eslaLlo Litticct si. ¡' .srilo s¡, umhos estados I, e I,irticiules
etolut'ionrtu al misnto esttulo I,,.linol.lutrto poro Iu entrct-
tla X: I cottto pura lu etúrackt X - 0. sientlo oclentás
lus sctlidas usociudu,s cL Ios estados I, e I, /¿¿s lris¡r¡¿¿s.
En el ejernplo clue estlrrllos sigLricndcr no sc da estc
casct, tal v como puecle alrreciarse en los cliagrrunas dt:
11t¡ o.
f Construcción de ia tabla de estad<¡s
Un¿r tabla de estados cs otrul lolma cic expresar cl
ciir.rgrama cle estados cle rrn¿r r-naner¿r nitrs conveniente
para itlrorttar los siguientes p¿isos cicl cliserio.
Se rcprcsenta en una columna el estrdo actual. el-l
otra los valores de la r''¿rri¿rble o v¿rriables cle entrac'ln"
ell un¿l tercera columua el est:rdo futuro al clue se delre
ll¿ls¿lf ]'cu la irltima la salida. En nucstro caso. y colno
estallos haciendo un estuclio paralelo dc los ckrs uroclc-
lo (Mcu11 r' NIoolc). poudrenros la irltinra colnmn¿i
desglosacla en los dos tipos de saliclas.
En lu llblrL 5.19 puru ll ultirru fila cn el modelt¡ dc
Nlelrlr tlc'lreuros lccr': si cstlnrjo en cl estatltl J." sl
culLttilo ll,-rglt llt :,cnai tlci :;incr-or-,isnrt¡ ir-l ctitrlLdu,i - 1.
e I circuilr¡ e-r'olLrciol'llr ll cstad,¡ /,, l,.onicnclo en l:r sali-
da un 1 urientras lu entr'¿Lcl¿r X no r"ar-íc. Iln cl caso del
rurttdelo dc \,loore. en la primera ['ila cleb.-tuos Ieet':
estando cu el est¿rdo 1u. cuando llega la sctirl de sillcro-
nisn'io v llr entrada X : 0. el circuito perlllllllL-ce e1l el
estado 1,, r,. por' 1anto. la salid¿r i'ale 1.
 Tabla 5.29. Tabla de estado del divisor L] Selección de los elementos de mernoria
de frecuencia por tres para las máquinas
de estado de Mealv v Moore
En csta lase se decide qué elemento de menroria va ¿
ser usado en el diseño. es decir, qué tipo de biestables
para lo cual nos bas¿rremos en consideraciones de vclo-
cidad, economi¿r, disposición, etc. En el ejcmplo que
Io Io t, I nos ocupÍr iltilizaremos biestables cle tipo -/-K c¡ue. por
Io Il 0 1
otra parte, es el más versátil.
ll Il 0 0

Il [. 0 0
I Tablas cle excitación
t, I" 0 0

I, Io I 0
f Asignación de eódigos de est;rd*
Hasta este l-nomento, her"nos numer¿rdo los est¿tdos in-
tcrnos con urla 1 y el sLrbindice en forr.n¿r decimal. por
ser el más cómodo de Lrtilizar p¿rr¿l nosotros. pero
como.los elementos de rnemoria son elementos bina-
rios, habrá que codificar' óstos de forrna binaria.
El núrmero de bits n a ernplear p¿rra la cociilicación.
es igual al número de elemcntos de rnemorirr uece-
sarios para la realización del circuito. Adernhs. si
ha1'N estados, el nirmero n de bits necesarios para
codilicar los estados, como nínimo, es el que cumpla:
2"t<N<2".
Por tantcl, en el caso clue nos ocllpa. donde existen
tres estados. scr¿rn necesarios ¿rl menos 2 bits para
codificarlos y los podremos asignar, por ejemplo, de la
sisuiente mauel a:
1o-00 1r-01 I:. ' l0
Sustitr-ryenclo estos códi-eos en l¿r Tabla 5.29 c'ie esta-
dos. obtenernos l¿r Tabla 5.30.
Tabla 5.30. Tabla de estados en la que se han sustituido
las variables de los estados internos por el valor
binario asignado
Una vez conocido cuál es el tipo de biestable qLre
v¿ulos a utilizar. debemos determinar l¿ls conexrone¡
que deben realizarse entre los diferentes biestables parl
qllc se conrporten dc ¿rcuerdo con el contenido dc lr,
Tabla 5.30. P¿rra ello. se recurre al empleo de tablas clc
ercit¿rción del biestable "/-K. E,stas tablas nc'rs indicar'
Ios valores que ha1, que aplicar ¿r ias entradas "/ y r\
p¿ira qlle la salicla evolncione de ur.lo a otro estado.
Tabla 5.31. Tabla
de excitación
del biestable J-K
Teniendo en clrent¿l la tabla dc excit¿rciór'r clcl biest¿r-
ble ./-K. la tabla cle cst¿rclos 5.30 se transforma en l¿
tabla dc ercitación dcl circuito clue se representa en ll
Tabl¿r 5.32. dclnde cn la columna del estado actual sr
Ita desi-r¡nado cou r,¿lriables O,,,,, al estac'lo en el qLlc s(
enclrentran l¿rs salid¿rs de cada uno ele los biestables e L
el inst¿rnte ¡, es decir. antes de prodncirse la señal dt
rclq. A sLl \iez. en lu colurlna de est¿rdo linal. se liur
clesi_snado cou r'¿rriables Q,,,,*r, el estado de dich¿r:
salidas clespués de prodr-rcirse ia señal dc reloj. inst¿rntr
r + 1. Se han añ¿rdiclo. adcmás, tantas colurnnas conrr
biestables para que se rcalice la transición cie Q,,,,, l
Q,,,,,r,. Pclr [rltimo. hs column¿rs de sllidas clel autri
nrala qiredrin colno est¿rb¿rn.

T-.-!

A partir de la tabla de ercitación obtenicla en lli ctrrpr

anterir)f se cietcrrninan l¿rs entradus de los bicstables e'r
lnnción de los est¿rclos iniciales y dc lus entr¿rdas a
circuito sccuencial. Para nuestr-o caso se trat¿l de ot'r{e
ner -/0, Ko. /,, K,, en función de Qo, Qt y X.
 Tabla 5.32. Tabla de excitación de las máquinas de estado utilizando biestables J-K

00 00 OX 0 1

00 01 OX U I

01 0l 0x 0 0
0l 10 1X 0 0
1t) 10 XO 0 0
l0 00 XI I l)

Podemos observ¿rr clue la tabla de
posee las siguientes concliciones iniciales
Tabla 5.33.Combinaciones
no existentes
en el ejemplo inicial
excit¿rción ncr Para obtener l¿rs lirriciones de las salidas recnrrir-r-ros
y de entriida. también a las tablas cle excit¿ición: a partir cle elias
podemos obtener Lln lllap¿l cle Karnaugh para l¿ salida
de la máquin¿r de est¿rdos cle N4eai1, (a) y otro para la
n-racprina de NIoorc (b) (Fig. 5.57).

I 0
I I
(a) 51 = XA11¡¡ (b) S, = O*,O1,,

Esto es debido a que e1 circnito secuencial qLle est¿r- Figura 5.57. Mapa de Karnaugh para definir
mos diseñando tiene clos estaclos. de acuerdo con 1¿r las funciones de salida: a) Modelo de Mealy (S,).
codilicación que hemos deliuido, que no eristen l¿rs b) Modelo de Moore (Sr).
combinaciones de Qr,,,, Qo,,, y x, 110 y 111; esto se
refleja en el mnpa de Karnzrugh quedando l'urirrs casi-
f'omo puede comprobarse en 1¿rs ecu¿rcioncs obteni-
c'las de los mapas de Karnaugh. l¿i s¿rlicla de Meal¡' (Sr)
llas r'¿rcías. Dichas c¿rsillas pueden relienarse co1l con- .r.-^^..r^ ll!l
r.-r L¡l(l\¡\,
^..r,.r - irter¡C.r y de la yariable de entr¿tde
diciorte: tle intlil'erencia .i srrponentos (luc lrr¡estr() cir'- \¡Lt,llt\r! ll

cuito nunc¿r r,,¿l e pils¿rr por los estados 110 y 111.
Por tanto. se pueclen escribir los nlapirs de K¿rr-
naugh de la FigLrra 5.56 pirra definir l¿rs funciones de
entr¿rcia a cad¿ nno de 1os btcstables.
X. n-ricntr¿rs clue eu la salida de Nloore (5.) depende
exciusivamente del estaclo interno del ¿utóm¿rta. tal y
como hemos visto en los diagramas de bloqLres dc las
FiSrrrrs 5.51 ¡ -i.50. l'espcctívllne ntc.

I Dibujo 3' reali:¿reaióa¡ ráel eircr¿ite

Ott,l Oltrl Partiendo de l¿rs ecuaciones obtenidas en el ap:rrtado
R 00 | 01 I 11 | 10 ñ 00 | 01 I 11 I 10
anterior. pasamos a ia irnplementación de1 circr-rito, tal
!'' como se muestra en la Figura 5.-58.
0 0 0 X X 0 X X 0

0 1 X X X X 1

XQo,,' 5.8.2" &ás¿:ñ* reqáaacicÉq>

cie l¿as {}aá{$¿aisa&s {ráe.' trs[r],d*s
Eriste la posibiliclrcl. en cieltos tipos cle eilcrLi'.c,:; s.--
cucnciaL-s. cic siurpiif icli- r;l mÉtodo 9:-urri';-i1 ric riiscñrr
anteriormclrtc e\Dues{o. A modcl cie c.jcnr¡iio. ¿rralice-
uos el divisor dc frecuencia cliseñ¿rclo cn el apartaclcr
Xatttl Ko- X
anterior. En clicho cliris,rr' for trr-s se pr.rcde obscn'ar
que existe una entr¿rcla X por clonde llegar-r los ir-upulsos
Figura 5.56. Mapas de Karnaugh para definir ct-tya lrecuencia se quiere dividir. )' otr¿i de relo¡ o
las funciones de entrada de los biestables. sincronismo CLK.
 lida de

Salida de
Moore

Figura 5.58. Máquina de estados del divisor de frecuencias por tres con las salidas de Mealy y Moore.

Debido a que el tipo de biestable empleado es el-/-K cst¿rdos. En consecuencia, podemos sin-rplificar el circuito
Moster-Slcrte o de flanco de bajada (dependiendo del de la rnáqLrina de estados introducierrdo los impulsos cuy¿l
circuito integrado utilizado), el circuito sólo se encor-r- frecuencia se desea dividir, por la entrad¿r de reloj CLK
trará ¿rctivo en los flancos de bajada de la señal de rcloj y posicionando a nivel alto permanente la entrada X.
)', por talrto, dichos flancos han de hacerse ooincidir
cott X : 1, ya que sólo este nivel de X produce carn-
bios de estado en el autómata finito. Entrada
X
En la Figura 5.59 se representa el crono-erarna de
funcionamiento del circuito.
Reloj
CLK

Figura 5.60. Sincronización del circuito modificado

de las señales de entrada.

Aplicando lo dicho anteriormente a las ecuaciones

obtenidas para la máquina de est¿rdos que nos sirve de
ejemplo, es decir, sustituyendo X por l, se obtienen:
Figura 5.59. Sincronización de las señales de entrada. Jt : Qoat Kr:1
Jo : Qto Ko:1
Según lo visto en la Figura 5.59, se puede dedr,rcir
fitcilnrente que ltr frecuencia de la señal de reloj CLK. hzt Sr : 0rr,r S, : Qt¡¡ Qoo¡
de coincidir con l¿r de l¿r entrada X para conseguir la La implernentación del circuito resultante es ltr clue
sincroniz¿rción en el luncionamiento de l¿r máouina de sc rnuestra en el circuito de
1¿r Fisura 5.61.

Entrada
X= CLK Salida de
Mealy

Salida de
Moore

Figura 5.61. Diseño simplificado del divisor de frecuencia por tres.

*4e
E#é

: ,.s
 En geueral, el l¡ótodo rcducido o sirnplificado
diseño de rnáquinas de estados secuenciales dcbe apli-
carse elr <:ir<:uitos en los clue sólo se protluzcan cantbios tle
estado <'ucuttlr¡ Ia seltal tle entrocla tenqo utl t:alor detenni-
natlo y pernnnezca estahle cuanclo atkt¡ttett el contrcu'ío.
5.8.3. Formas cle arranque
de las nráquinas de estado
A1 r'c'alizal el discño ciel clir.'isor de irecuencia por tles
se ha su¡rr.resto qnc cl estaclo l1 cs un estado por el clr.re
1ro pasa el circuito sccuencial cluc hemos diseñ¿rc1o, lo
cual nos pelmite crear Llr-l¿ts condiciones de indifercnci¿r
que simplilican conside'r¿rblemente el circuito.
Al simplilic¿rr dc esta manera, se cre¿ln trnas
natlas tlansiciones entre los est¿rdos clue ya teniarlos 1'
el estaclo iuera dc sccLrenci:L 11.
Por tanto, el cliu_qr¿rnr¿r cle flujos (o cstados) podiu
tr¿rnsfonllalsc. en el peor de los c¿rsos. en el que ¿rpnrecc
en lir Figura .-5.62. Como ¡ruede verse en dicho diagra-
n-l¿r. se han represcntadcl solanente las flechas para los
r'¿rlores cle X : 1, ya c'¡ue para X : 0 no se produce
ninguna tr¿rr-rsición dc cambio. Segirn podenos obserr.'ar
en el diagrama. si se parte de alguuo de los estados
llrr'\'istos inicialmente: 00. 01. 10. el circuito secuencial
\'¿l ¿t l.)rlutenerse dentro del bucle form¿rdo por ciichos
est¿rclos. d¿rndo lugar a un funcion¿rmicr.rto correcto
con fesnecto ¡i1 cliscño re¿rliz¿rdo.
Figura 5.62. Diagrama de estados del divisor
por tres con arranque asíncrono.
Si ptrr cualcluiel clusrr. como 1-lucric sel la concritiu
lu la alinrcutaciirn dcl cilctiii..r. e r.rtranros ¿tl esiutlo nr'l
tlc-scaclo Il. eI clirisur sc c¡ueda bllqueucltt clt este cstll-
tlo. I--u cit¡cla situuciir¡r dc biocluctl al enlrar cn cl
e:tllilo /.r. pLrctic t'isolt'er':ic et'iliittio ltl:; illtttrlitir¡:i sir.;tc-
ilas tlc aff¿lnrlue rl ¿rutoaff¿¡irrltle rlLlc nos ilcvcn rlc
lil-nra arrtr¡urutica aI buclc clc lirncionauriento con'ecto.
Estos sisLcr.lls c1c rrIralrclue son dos:
e Arranque síncrono: consiste en ¡rlautcar al conren-
zar el diseño un diagrarna cle estados quc' consic-lc-
rc rro sólcr 1os estaclos que intervicncn cr.l el circui-
clc to secuencial, sino todos 1os estados posibles, for-
zando la evolución de aquellos estados no desea-
dos qne no pertenecen a la secuencia deseada, a
estados que pertenezcan a ella.
En el caso del divisor por tres empleado como
ejemplo, podemos diseñar el diagrama en estados
cle la Fi-eur¿r 5.63. Como puede verse en dicha
iigura, si por cualquier circunstancia se entrase en
cl est¿rdo 1-,, eu el si*guiente est¿tdo de reloj st: entra-
ría en estado 1, corres¡rorrdiente al bucle de funcio-
n¿rmiento diseñaclo )'. por tanto, dentro de l¿r se-
cnenci¿r clese¿rda.
detemi-
Figura 5.63. Diagrama de estados del divisor por tres
con arranoue sincrono.
El inconveniente de cste niétoclo es la elitnina-
ción de las indittrcncias en el discño ,v. por tanto,
unA mavor complcjidad en las conexiones y ele-
mentos del diseño final.
Arranque asíncrono: teniendo en cuent¿t que la pro-
babilidad de que la r-nercluina cle est¿rdos saltc ¿i
cstados no desc¿rc1os o no permitidos cs nlayor r'n el
momento de conectar la aliment¿rción del circuito.
/o=00 debido a que los biestables se posicionan aleatoria-
ir=01 mcnte al recibir teusión de alimentación, podremos
Iz= 10 diseñar lrr máquinu dc estados siu sistema de arrirn-
ls = 11 clue (empleando, pr.l tanto, todas las indiferenci¿rs) y
ail¿rclir ¿rl discño Lln lrr¿lnque en frío que pondrá a 0
o a I cad¿r biestablc- Lrtilizando las señales asincro-
nas de Presct y- CI<,or de los biestables scgún uos
intcrcse en el nror.uento de dar alimentación a 1¿r
mric¡uiua de est¿rclos. E,n nuestro ejemplo forzamos
¿rl circuito a conrcuzar siempre por el estado 00.
Eu la FigLrr¿r 5.(r-l podeuros vcr est¿t solucióu
plrnr el tlilisor i)of trcs eurpleado conto c¡cnt¡ ltr.
Por supuesto cltlr' Se puede sttstituir cl pulsacltrr
clc inicilciitilr p(rr ull circuito cle nliciaciór.r e n flir-¡.
fol'n.uiclo p(rr ulri! t'¡:sisteucia r, tur ctrndensador-.
etlino ci rlL¡c sc r¡rLicstfri cit cl ciiututo cic ll i-igrr-
ilt 5.(r-:,: cir cstc c¿tsrl. ¿tI aliurcnt¿r'-sc c] circttitt,.
c()ll() cl conclensr.tcltl' esi¿r descargaclo, l¿rs c'ntra-
tlas clc C/¡'rri' sc tloucn ¿r nii'el l-llrjo momentánea-
rnente hasta que cl condensadclr alcanza 1¿r tensiórl
de nivel alto, nivcl que mantcr-rcira mientras el cir-
cuito estó alimcnlacio.
 Salida de
Mealy

Salida de
Moore

ln ícialización

Figura 5.64. Divisor de frecuencia por tres con sistema de arranque asíncrono.

oo
Salida de
Mealy

^0
u
Salida de
Moore

Figura 5.65. Divisor de frecuencia por tres con circuito de iniciación en frío.

SfltuND{.i iAg'{} }H ü13flHü Y Rflg{3t*Xl{l1'tiFl

Diseñar y construir el circuito de un dado electrónico probar el funcionamiento del circuito puede utilizarse
utilizando el modelo de la máouina de estados de Moo- el generador de funciones en la salida fIL a una
re. El dado deberá comenzar en el número 5 al conec- frecuencia de 'l kHz).
tar la tensión de alimentación. Para la realización del Un oulsador.
circuito se dispone de Un decodificador del tipo cátodo común.
Un display cátodo común.
i " Un circuito de reloj de frecuencia elevada (para com- Biestables J-K y la lógica de control necesaria.
¡

5.9.1. Fnoceso ale cliseño clel circuitc¡
I Fas$ de i:¡s esp,riiiíirrrtciies ".e:'baies
al diagrama dc cstados
El diseño de un daclo puede ¿isimilarse al cie un couta-
dor de seis estados, que corresponden con l¿rs seis c¿lras
que tiene un dado, donde la entrada a contar es ur-l
tren de impulst-rs senerado por un multivibr¿rclor asta-
ble (véase Ten-ra 8) de un¿r frecucncia elevada (por
ejemplo. clel orden de I kHz) 1 quc realiza la cuenta o
no. clepcndienclo c1e qile se ptrlse o tro el interritptor clc
tirad¿ que peruritc qLrc llegueir los iurliulsos a l¿t scñal
cle CLK cle los biestables. tal 1' como sc muestfa cn cl
diiigram:r cle bloclues cle la Figura 5.66.
Según lo expuesto hasta el momento. el diagratna cle
estados es el de la Figura 5.67, en el que apareceu las
salidas del 1 al 6 en binario. El hecho de utilizcu' una
ntác1uina de estotlos de Moore ¡terntite sinrylific'ar el t:ir-

=+.i
€ i:il
E
.:

#
 Figura 5.66. Diagrama de bloques del dado electrónico.

t1l o1o t2l011 t5l 110

Figura 5.67. Diagrama de estados de la máquina de Moore

que funciona como un dado electrónico.

cuito cle salidcL si se tiene Ia precatLciótt tle hcLcer coint:i- internos del autómata ¡r, por tanto, con las salidas Q,
tlir el t¡alor de lcts scilíclas clel circ.uito con los conesport- de los biestables. Luego la asignación será 1a siguiente:
tlientes estatlos ínternos de la ntáouina de estcLclos.
1o - 001 1r * 010 Iz '0ll
f Construcc;ón de la tab{a de estados 1: - 100 1+ - 10i 1-; - 101
Dc ¿rcuerdo con el modelo general expuesto anterior-
mente, la Tabla 5.-14 corresponde con la tabla de est¿r- Seguidamente sLrstituimos los códigos iisignados a
do clel diagramtr de flujos de la trigura 5.61. los estados en la T¿rb1a 5.34. obteniendo 1¿r Tabla 5.35.
Tabla 5.34. Tabla de estados corresoondiente
Tabla 5.35. Tabla de estados con los estados
al diagrama de flujos de la Figura 5.64
internos codificados de acuerdo
con la asiqnación

Ia 0 [,, 001
I ,., I l1 001
I1 0 Il 010
Il I t. 010
I. 0 I, 01t
[, 1 [1 011
1-r 0 1r 100
1-r 1 I+ 100
I1 0 [1 101
Il 1 t. 10r
15 0 15 110
1 110
--1 -!ci<rn+rián EI¡ :-Áslir¡,^"c ;'!¡ s-c!r!rgnu

Seguid:rrlente se procecle a la ¿rsi_qn¿rcitin de est¿rdos: cn

el caso que nos ocllp¿r, tal 1' como hemos cornentado.
h¿tren-los coinciciir los estados internos con las salidas.
par-a sirnplificar m¿is e1 circilito. ya que. de esta manera.
al snplificar l¿rs salicl¿rs. éstrs coir-iciden con los estados
E Gbtecició¡a de nas gab$as de excitacióci
Como disponcmos dc bicstables "/-K podernos realizar
]'a la tabla de cxcitacrón de la máquina de estados, que
es la que se ulllestra en la T¡rb1¿r 5.36.

a €*l
:::::¿:-:-.r:t i
 Tabla 5.36. Tabla de excitación correspondiente a la máquina de Moore del dado electrónico

001 0 001 00ll0x 0x x0

001 I 010 00ll0r lx xl
010 0 010 0100> x0 0x
010 I 011 UlOlux x0 lx
0ll 0 0lr 0lll0x x0 >:0
0t1 1 r00 0llllx xl x1
100 U 100 1001x0 0x 0x
100 I t01 t00l^0 0x lx
101 0 101 l0llx0 0x x0
101 I 110 l0llx0 1x xL
110 0 110 ll0l^r) x0 0x
ll0 I 0 .0 r l1Olx1 xl 1x

fl Simplificación de las funciones Las salidas. al haber utilizado una miiqnirra de esta-
de excitación dos. de Moore en ia que se ha tenido la precaución de
hacer coincidir la codificación de los est¿rdos con los de
Teniendo en cuenta que la variación de uu estado la salida, coincidirán con cada una de las salidas Q de
intemo a otro se realiz¿i siempre que la entr¿rda X está los biestables. No obstante, podemos colnprobarlo con
¿r nivcl alto. se pueden obtener las ecu¿rciones de la los resultados obtenidos en ios m¿rpas de Karnau-sh c'le
entr¿lda de los bicst¿rbles teniendo eu cllenta sólo ias la Figura 5.69.
variables Qr, Q, y Qo I haciendo que el tren de impnl-
sos entre simultáneamente por l¿r entrada CLK de to-
c'los los biest¿rbles.
or(,1
Por tanto. los mapas de Karnaugh pzira las ecu¿tcio-
nes de entr¿rda de los biestables son los ctne se mlles- 00101111110
tran en la Fieura 5.68. U X 0 1

,l
0 X 1

Q1
.01
00101111110 /-)
12
\ 00101111110
u1(r)
0 X 0 1 0 0 X X Y
\oor
1 X X X X 1 0 0 X 2zr) 00101111110
Jz = atQo Kz= at 0 X 1 0
1 0 0
a, a1 So=
\oo 00101111110
00101111110
0 1 X Y 0 X X 1 0

1 0 1 X Y 1 X X X
Figura 5.69. Mapas de Karnaugh correspondientes
I _^
a las salidas del circuito.
rl-u0 Kz= Ao+ Az

Q, I

)-.ool
a 01 11 10 I hnplen:entación del circi¡lg¡
0 X
El circLrito del dado elcctlirnico serli e I corlesponciicntc
1 1 X X 1
al del diserio de la rnáquina cle N¡troore. al c¡Lre sc le hu
Ko=1 cotrectado un decodificador de BCD tt 7 segntentos clc
cátodo comirn, como el 7448, y un display del trpo
Figura 5.68. Mapas de Karnaugh para la simplificación cátodo común. El circuito. por tanto. será el clue se
de las funciones entrada de los biestables. mLrestra en la Fieura -5.70.

a4n
É *;{r_1

,J,-....-.
 +Vcc=5Y

abcdefg

7448
Bt/
1248 RBO RBI LT

-J-LTLTL
ImOulsos -r
oe clocK
de 10 kHz

Figura 5.70. Diseño del dado electrónico.

En este diseño. aclernás. se han utilizado l¿rs entradas s¿ldor se ellcuentra clescargaclo. pont: un nivel bajo
¿rsincronas conectadas ¿r ulr circuito cie inicializ¿rción durante el tiernpo de la tensión cle car-qa del condensa-
cn frío. par¿l clue al coucctar la tensión dc alimentación dor, que es (V'rn,,,.,,, tierrpcl suficiente parra que el
lolzar u clue el prirlcr nilmero qlle ¿rp¿lrezca en cl preset de los biest¿rbles I
¡,' 3 ponga a su salida a trivel
clispla¡'sin iictivar el pulsaclor se¿r el -5, va que en cl alto y e1 Lricst¿rble 2 la ponga a nivcl bajo, 1'a que en
instante cle conectar la alimentación. comcl el conden- este caso se activ¿r el t'lear.

't-,t-r-r l. r'ff.rr ta.¡T/

-,t,I'l)
, L|AS r: !n !6XiT ú ií+li,tlt
-ilJJ 'J J-l
It t,t)tJ
I
l.tII
! |

Diseñar y construir con biestables y la logica de control
necesaria, un circuito secuencial que detecte cuándo se
ha producido un error en una transmisión serie sincro-
nizada por una señal de reloj, teniendo en cuenta que
la información recibida es correcta siempre que no se
hayan recibido dos o más unos consecutivos o cuairo o
más ceros consecutivos. La salida de detección de
error permanecerá a nivel alto cada vez que se produz-
ca dicho error, y que permanezca en ese valor mientras
dure el error.

?33
 6. Estando en 1, si X : 0, al llegar ia seña1 de
5.1O.1" Proceso de diseño sincronismo se evoluciona al estado 1., con sa-
del circuito ' lida s : 0, indicando que se han recibido dos
ceros.
1. Estando en el estado 1. siX : 1, con la señal
fl Pasar las especificaciones verbales de sincronislno se evoluciona al estado I, y al
al diagrarrea de estae{os iguai qne en e1 apartado 5, indica que la se-
c¡-renci¿r ha recibido un l, y como es e1 prin-iero
s:0.
Si bien cnirndo se diseña un cont¿rdor como en el caso B. Si estando en el estado I3,X :0, cuando llega
anterior, es aconsejable seguir el urodelo de Moore. en la seña1 de sincronismo se evolucion¿r al estado
los c¿rsos en los qlre se desea diseñar un sistema que 1o con salida S : 0, indic¿rndo clue se han
detecte Llna secuencia, se recornienda utilizar el modelo lecibido tlcs celos consecutivos.
de Mealy. En nuestro problema claramente requiere la 9. E,stando en el estado 1o si X : 1, al llegar la
detección de nn¿r secuencia. por trnto. elegimos este señal de sincronismo se evoluciona al estado 1,
modelo. como en el caso 5, indicando que la secuencia
El diagrama de estados puede ser el que se mllestra ha recibido uu primer 1 ¡r, por tanto, s : 0.
en la Figura 5.11. 10. Estando en e1 estado 1* si X - 0, al llegar la
En el dia-srama de flujos paltirnos del estado 1o que seña1 cle sincronismo, la máquina de estados
corresponde al estado eri el que nuestro circuito espere permanecer¿i en el estado 1o con salicl¿r S : 1,
que llegr-re el primer dato por la entrada X. P¿rrtiendo indicando que han llegado cnatro ceros y per-
de este estado podemos segr-rir los distintos estados por m¿rnecerá en este estado hasta que lle-uue un l,
los que pasa 1a máqr-rir-ra de estados dependiendo de la de igual forma que ocurría en el caso 9.
señal de entrada X.

L EI estado 1n es un estado de arranque y por éi

f| Construcción de tablas de estados
sólo se pasa en el momento de arrancar el siste- Tabla 5.37. Tabla de estados correspondiente
lura. Si estando en este estado la entrada X : 1. al diagrama de flujos de la Figura 5.70
al llegar la señal de sincronismo se pasa al
estado 1, con la s¿rlida S : 0, indicando qr-re ha
llegado el primer dato y que es un 1.
2. Estando en 1o si X : 0 se pasa al estado 1,, lo
n
qLre indica clue ha llegado el primer dato y que Io 0 I2
éste es 0 y la salid¿r permanece a 0. 1o 1 Il 0
3. Estando en el estado 1, si X : 1, cuando lle-tla I1 0 [. 0
la señal de sincronismo. la mácluina de estados
se clueda en el estado 1, con salida 1, indicando I1 1 [, I
que han llegado al menos dos 1, mientr¿rs X : 1 I^ 0 I. 0
se permanecerá en este estado con salida 1. I2 I It 0
4. Estando en 1, si X : 0, la salida toma el valor
13 0 I4 0
cero y la máquina de est¿rdos pasa al estado 1r,
lo que significa que ha llegado un 0. I1 1 Ir 0
) Estando en I, si X: 1, al llegar la señal cle I1 0 I1 t
sincronismo se evoluciol-r¿r al estado 1r, indican- l1 I Ir 0
do qr"re ia secuencia h¿r recibrdo un 1. y s : 0.

x=0/s=0 x=0/s='1

x=1ts=0 | \x=0/s=0 x=0/s=0 X=0iS=0

x=tts=)

Figura 5.71 . Diagrama de estados del autómata de Mealy detector de error

. : +:.:
::.:'
:l:l:;:1
;;8.- .-..

i:;',._.*'
fl Asignación de códigos de estados ü Obtención de las tablas de excitación
Procedemos a la asignación dc estados; ahola pode- Véase Tabla 5.19
mos hacerlo de forma aleatoria, tan sóio teniendo en
cuenta qlle como tenemos cinco estados distintos, ne- I Simplificación de las funciones de excitación
cesitaremos tres bits para poder codific¿rrlos.
Los mapas de Karnai-rgh para simplilicar las funciones,
1o - 000 1r - 001 1z - 010 1: * 011 1o -- 100
por tanto, serán 1os que
se muestran en la Fieura 5.72.
Sustituyendo los datos codificados en la Tabla 5.37,
obtenemos la T¿rbla 5.38.
oor¡

Tabla 5.38. Tabla de estados codificados

correspondiente al diagrama de flujos de la Figura 5.70

L,=Qx &=X+ao

000 0 010 0

000 1 001 0

001 0 010 0

001 1 0r0 I
K6=1
0i0 0 0.1 1 0

010 I 00 i 0

011 0 100 0

011 I 00 i 0

100 0 100 1

100 1 001 0 S = Or OoX+ AIA¡X = Oo(Or i+ )0

Figura 5.72. Mapas de Karnaugh para la simplificación

I Selección de los elernentos de rnernorra de las funciones de entrada v salida de los biestables.

Podemos seleccionar cualquiera de los biestables vis-

tos en este capítulo, pero como e1 biestable /-K es el f trmplementación del circuito
mirs versátil, optamos por elegir este tipo, ya que hay
más probabilidades de que el circuito final sea mhs El resultado del proceso que hemos seguido es el cir-
sencillo. cuito de la Fieura 5.73.

Tabla 5.39. Tabla de excitación correspondiente al circuito detector de error

en la secuencia de transmisión

0 0 010 0 r 010 xll x OX

0 0 011
0
0 u rlt
0 t li) :I
0 I
,"1:l;l:;
0 .{tt)
0 t0 xtl
x

x
1X
X1
X1
0 I 010 0 1 110 .rlx 0 IX
() I U l l)ul IT
0 I ll0 I 0 o ll Il\ I .xl
u I lll 0 xlx I XO
1 0 010 n I V
\/t\\/\,^ r\ rl V
OX
r 0 0ll tv
t^

3*9
,.-.::=:
 + VCC=5V

Figura 5.73. Circuito detector de secuencia errónea 11 o 0000.

Completar el cronograma de la Figura 5.74, Completar el cronograma indicando el valor

cando el valor que toma la salida Q,,. que toman las salidas Q,,y Q,,, si en el biestable
de la Figura 5.75 se introducen las señales R S
Y Qn.

Figura 5.74. Figura 5.75.

¡iñs€
'F !--
t
D
.). Completar el valor que toman las salidas Q,, y
Q,,, si a un circuito J-Kasíncrono se le introducen
las señales del cronograma de la Figura 5.76.
6. Dado un biestable genéricamente X-y, del que se
conoce su cronograma de funcionamiento, repre-
sentado en la Figura 8.78, implementar dicho
biestable a partir de un biestable J-K.

K
X
O
Y
O
o

Figura 5.76.
Figura 5.78.
4. Utilizando el método de transformación de biesta-
a
bles. obtener a oartir de un biestable J-Klos bies- Diseñar un contador síncrono realizado con bies-
tables F-S, Dy T. tables J-K comerciales, que disponga de una se-
ñal de control P// (par-impar) de tal forma que en
¡). Dado el cronograma de la Figura 5.77, que corres- un circuito visualizador aparezca'.
ponde a un biestable, obtener su tabla de funcio- . :
Con Pll 1 contará según la secuencia 0-2-4-6,
namiento e indicar la función del biestable de que activándose al final de la misma una señal de
se trata. Enumerar también alguno de los tipos salida de fin de secuencia.
comerciales que existen en la tecnología TTL. . Con Pll : 0 contará según la secuencia 1-3-5-7,
activándose igualmente al final de la misma una
señal de salida de fin de secuencia.
CLK r El circuito podrá pasar de una secuencia a otra
en cualquier momento, pasando al estado inme-
X diatamente superior de la otra secuencia.
f|
Y o. Representar el diagrama de flujo correspondiente al
modelo de Moore de los biestables J-K R-5, Ty D.
a
o Analizar el circuito de la Figura 5.79 que corres-
ponde a una máquina de estados de Moore y
Figura 5.77. contestar a las siguientes cuestiones:

JffO J[a J&a

CLK CLK CLK
Kda K do Kda

Entrada de impulsos

Figura 5.79.

:i 4.:i q
-

o Obtener el cronograma de funcionamiento del e) Simplificar las funciones de excitación.

circuito. f) lmolementar el circuito.
. Tabla de estados del circuito.
. Diagrama de estados del circuito.
. Ecuaciones de excitación de los biestables.

1O.

I 1.
Obtener el diagrama de estados del circuito del
autómata finito de la Figura 5.80.

Utilizando el circuito de visualización de la Figu-

ra 5.81 , realizar un circuito que realice la fun-
ción de un dado electrónico. Utilizar para su
A2

Ii,4
¡-xt
, a
i\
1200

290 ()
t/vcc

diseño una máquina de estados de Moore, si-

guiendo los siguientes pasos:
Áa-
', 1200-

a) Dibujar el diagrama de estados. .@l i -<qd

b) Construir la tabla de estados. I

120 t
c) Asignar códigos a los estados.
d) Obtener las tablas de excitación utilizando -
biestables J-K. Figura 5.81.

Figura 5.80.

Tabla 5.40
Ensayo y experimentación con un biestable D
implementado con puertas lógicas sincroniza-
do por flanco de bajada.
U 0
¡ Montar un circuito biestable como el de la Figu- 0 (, I
ra 5.82. 0 0
c lntroducir por las entradas D y CLK todos los 0
posibles valores de las señales de entrada. Me- 0 I
dir y anotar los valores obtenidos en la Ta- 0 I

[¡ia 5.40. U
. Comprobar que cuando la entrada CLK pasa I I
de 1 a 0, es decir, cuando se produce el flanco 0 I 0
de bajada de la señal de reloj, el valor de en- U I I
trada D pasa a la salida Q,*,,. t 0
J

c¡ il

&#ir
 Diseño, montaje y experimentación de un
biestable J-K a parlir de un D integrado del
tipo 7474.
. Utilizando el método de transformación de un
tipo de biestable en otro, montar un biestable
tipo J-Kpadiendo de uno de los biestables inte-
grado en un circuilo 7474.
" Verificar que el circuito diseñado cumple la ta-
bla del biestable J-K
u Comprobar que al ser un biestable sincronizado
por flanco de subida, los datos que el biestable
tiene en la entrada D pasan a la salida en el
flanco de subida de la señal de reloj.
' Completar el cronograma de la Figura 5.85.

Figura 5.82. Biestable D sincronizado por flancc

Jra 5.82. CLK
de bajada.

Diseño, montaje y experimentación de un

biestable D a partir de un J-K integrado del K
tipo 7476.
n Utilizando el método de transformación de un a
tipo üe biestable en otro explicado en este
tema. Montar un biestable tipo D paftiendo de
uno de los biestables que se encuentran en el Figura 5.85.
circuito inlegrado 7 476.
" Verificar que el circuito dtseñado cumple la ta-
bla del biestable D.
* Utilizando un biestable iipo J-K de los que se
. Comprobar que al ser un biestable de tipo Mas- encuentran en un circuito integrado 7476, com'
ter-Slave, los datos que el biestable tiene en la pletar el cronograma de la Figura 5.BG y compa-
entrada J y K son detectados en el flanco de rarlo con el obtenido en el apartado anterior.
subida de la señal de reloj y pasan a la salida
en el flanco de bajada.
. Completar el cronograma de la Figura 5.83. CLK

CLK

K
D
O
a

Figura 5.86.
Figura 5.83.
Utilizando ahora un biestable tipo D del tipo Diseño y experimentación de un contador rea-
' 7474, completar el cronograma de la Figu- €jr lizado por el método de máquina de estados
ra 5.84 y compararlo con el obtenido en el apar- de Moore.
tado anterior. Diseñar y construir un circuito de un contador
decimal ccn salida de acarreo, utilizando el mode-
lo de la máquina de estados de Moore.
El contador deberá comenzar en el número 0 al
conectar la tensión de alimentaciÓn.
Según reciba impulsos por Ia entracia de ci;en-
D ta, en sus sa.lidas deben aparecer en BCD el
número decimal correspondiente. Al llegar al 9 en
a la cuenta, en la salida de acarreo aparece un
rrivel alto y el siguiente impulso de cuenta vuelve
a ser el 0, pasando la salida de acarreo de nuevo
Figura 5.84. a tomar un nivel bajo.
 Emplear para la realización del circuito biestables
J-K y la lógica de control necesaria.
r Diseñar el circuito de acuerdo con el méto-
do general que hemos estudiado en este capí-
tulo.
¡ lmplementar el circuito y conectar un circuito de
visualización compuesto por un decodificador
BCD-7 segmenlos y un display.
r Comprobar su funcionamiento completando los
valores obtenidos en Ia Tabla 5.41.
o Dibujar el cronograma de funcionamienio del
contador indicando el valor que toman cada una
de las salidas de los biestables y la salida de
acarreo.
r Sustituir el circuito de visualización por un anali-
zador de estados Iógicos y, utilizando el gene-
radar de funciones, inyectar por la entrada de
cuenta un tren de imoulsos de nivel TTL a una
frecuencia de 1 kHz. Dibujar el cronograma ob-
tenido y compararlo con el obtenido en el apar-
tado anterior

Tabla 5.41

0 J U 0 0 0
n
w
J
m
EN
m
2 J
IJ
l m
w
j
4
B
5 I B
6 I
B
7
m
@
m
8 J
U
9 J
B
t0 l B

f ":^t
t.1_e?

-;* ::::.,.,,,.-,-
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AI'{Ail1gI$ Y Ügí$T4N';G

1,1il fl#H'{'A {3$tH3

'lj$tilTjgq'ü;g
'.':;: .

Análisis de circuitos contadores y Diseño de un divisor de fre-

divisores de frecuencia asíncro- cuencia de valor elevado.
nos con biestables integrados.
Diseño de un reloj digital.
Análisis de circuitos contadores Análisis de circuitos contado-
divisores de frecuencia asíncro- res divisores de frecuencia sín-
nos MSl. cronos MSl.

qruTH'íjbLlul'ti|{JH

En el tcura ¿rnterior analiz¿rrlos el funcion¿ttniento de

los biestables desclc sr-r realiz¿rción con pLlertas lógicits
hasta los biestables síncronos integrados. cu los que ,.-:-
#Saliha ill

herncrs definido bajtr escaia dc integración o SSI (Sntull Iil:l Contador t -lsa'tP4>l,r Satidas

S(ula Ittt(qratir¡u\. clue son circuitos que itttegran entre I |__{saridil>l

1 1' 12 ptrcrtas lcigicas. En este cirpítulo, conleirzareuros
por estucliar los cilcuitos coutadores clue son Lrua dc -I
las u¡rlicacioncs clLle utiliz¿rn circtritos biestables conltr Divisor de
frecu en ci a
elemc-r.lto b¿isico para realizal' ciicha luncirin. Posterior-
nrcnte. an¿rliz¿rremos circuitos contaciores inte-grados
ct.i ssr'¿r1¿r rle inteqrttt'irin tttcdiq o LISI ( fu[cLliun St'ulc J}rulnru J-{-
IrtleL¡rtrliou). que sr'lr.r ci|cuitos que cr'rntit-rtcn e ntre li l' Un flanco cle bajada por
cada n flancos de entrada
1t)0 pue'rtas lógicas.
Lr¡s circtritcrs contadores st'ln r'¡ru'¡r itt¡s se ctteut'iulcs
conrpuestos firntl¿rnrcntahnentc 1rt]r biestltblu-s c1ue. ert
srr c-lilgrama luncional. tiene-n Lrna entrlrda de cuetrta
Figura 6.1. Diagrama de bloques de un contador
y un divisor de frecuencia.
cle in-rlrulsos. tambión llamac-1a e ntr¡rc1a de rclq (ClK) o
de sincronislno. \' un nirr-nero dc salid¿is ¡i qLle rcpfc-
senti.ur. cn cacla nrL)r-nento. eI núrurero de irupLrlsos c¡uc
le llL'Sln ir la eutfircla cle t'clt¡ en Llll cócligo biniuio [-stos clispositivils sL)u urLly Lrtilizados cn llts aplica-
rletcl'¡l in ltiei. cioncs c1r.rc cortllclnn l¿r crrL-nt¿l de cvclrtos tl crt las
Ptrl rrtra ¡raltc'. los circuitos dirisorcs dc irecuencia nrctliciones clc ticml-ros. colll() cs c-l cust'r cic los rclrtjcs
strn cilctritt)s que ll()secn t-ln¡t cttti'atllt ltor l:.r iiuc llL's.lr tlicitl lcs. crrututlores clc i nr ¡ru lsos. ft'cct¡cncíurc-t rr)s tl i gi -
rin t f cn rlc irrrptrlstrs ir Llnrt l't'ccLtcncilt clctci'tttilutdlt r tltlcs. contlt¡littlrllcs cl igitlrlcs. lut()n-]iltlls fiiri t,'':. etc.
,-ii:iiLtti,.:it ',1:. Llltlt :liiitili ¡i¡,1 i¡r r,¡,-iL: 5,; ,,'i-'i1'- 1-1,- tijt,l i'tlit'li lli i'r-ltiizlii,'iiri¡ il,.: lrir:tili',r¡ tirj rl:il() ' . ii-r-rliir:,. j
il'ccu,:ll,-'ilr ric t ¿tltrl i r vL-c(-'s !ttr-'!t()!'. Pr'¡i" t¿tttitt- si se hrttl riiiIizat'it¡r i¿iiio lls elii¡-liti¿i: siircit¡r.i¿ts coir.it; lii:; iiSiir-
tutilizitclr¡ bie'siablc: ,'1lr¿.s¡c¡.-.!1¿¿i(, lt(-)f llilnCri: clc btr.luclu erol)i.rs cle L-rs bicstublcs. I-l cstudio rlc' cstt)i eirettitr's
plr¡ sLl rculizacion. ¡rrlr cadlt ¡t [lrtnctts tle blt-lttillt tle lrL llr)s i.r-\ uclar-lt rt cotn¡rtcttdct' rlrL'irlf la rlccesiclacl tlc lls
señal dc cntrada sc obtieuc lur ll¿itico dc ba.jacia tle cntracl¿s asínctot.t¿ts. in'r¡trcscinclibles palit el buen ILtt.t-
la señal cle s¿rlida. En consecuencia. estos circuitos divi- cictn¿tt-niento y arranquc dc los sistemas qtle collttellen
dcn por ¡¡ 1¿r frccucucia de llt señal de clttt'ada. biesta bles.

';'.ii,i-.
 A$¿\ll;3i3 ü ili {-llíil Ul?'ü;3 | Dlrf'l'A{j0fiil3 Y bl yls{Jj{j[|j
B FBnilUillTeitA ;\sli{ {{ l'i,ú,3 ilrit{ Blfl3'{¡ti3lflS li\{'l'I{;RAID{J3

Ensayo y experimentación de un contador as- Tabla 6.1. Evolución del contador asíncrono
cendente binario asíncrono realizado con de módulo 16
biestables J-K.
. Utilizando dos circuitos integrados TTL del tipo
7476, montar un circuito contador binario asín- 0
crono ascendente de módulo 16, construido con 1
biestables J-K, como el que se muestra en la
Figura 6.2. l
* Activar durante un instante el pulsador S para
1
poner a nivel bajo todas las señales de Clear,
de manera que todos los biestables se inicien )
poniendo su salida Q,,, a nivel bajo. (r

" Utilizar un pulsador con circuito antirrebotes del 1

equipo didáctico sobre el que se está montando 8

el circuito, o bien el circuito antirrebotes que se 9
mostraba en Ia Figura 5.24, para introducir im-
pulsos de forma controlada por la patilla de en- t)
trada de impulsos. I
I
n Emplear los diodos LED del equipo didáctico de
electrónica digital sobre el que se está montan- -)

do el circuito, para medir y visualizar los niveles 4

lógicos que van tomando las salidas de los
)
biestables para cada impulso de entrada.
Anotar los resultados en la Tabla 6.1. 6

Entrada de
rm pu lsos

,-a
J-a-I"1
¡---+--j]= 1

'L 10 ko

Figura 6.2. Contador asíncrono binario de módulo 16.

 Para comorobar la necesidad del circuito anti- n Contestar
' rrebotes, introducir por la entrada de impulsos
a las siguientes preguntas:

una señal que esté directamente conectada a a) ¿Los biestables utilizados en la práctica
un interruptor, o bien ulilizar un cable conectado son sincronizados por nivel, por flanco de
a la entrada de cuenta de impulsos y hacerlo subida o por flanco de baiada?
pasar de + V.. (nivel alto) a masa (nivel bajo). b) ¿La entrada CL de los biéstables deoende
de la señal de reloj?
* Contestar a las siguientes cuestiones: c) Explicar qué ocurre si se deja activado el
a) ¿Cuántos impulsos indica el contador cada
pulsador S y se hacen llegar impulsos a la
vez que se activa el pulsador sin circuito entrada de cuenta del contador.
antirrebotes. al nasar de 1 a 0? d) ¿Qué función tiene la resistencia ft en el
b) Razonar y justificar el resultado obtenido. circuito de la Figura 6.2?
. e) Dibujar un circuito de "reset en frío" para
Utilizar un generador de impulsos con salida de el contador de la Figura 6.2.
nivel TTL, o un generador de impulsos con nive- f) Al estar unidas las entradas de los biesta-
les entre 0 V y 5 V, para inyectar una frecuencia bles J-K éstos se comporlan como biesta-
de 10 kHz por la entrada de impulsos. Con el bles:
analizador de estos lógicos, visualizar en el ca-
nal 0 la señal del generador de impulsos o reloj; 1. R-S
en el canal 1. la salida Q: en el canal 2. la 2.D
salida O,; en el canal 3, la salida Qr, y en el ^7
J. I
canal 4. la salida Q.. Dibujar el cronograma
obtenido desde el instante de tiempo en que s) ; Cuál es la frecuencia máxima de los im-
Qo : Q, : Qz: q : QhastaqueQo : O, : [utsos a contar que soporta este contador?
h) ¿Cuál es el bit de menor peso del conta-
dor?
o Utilizar el analizador de estados lógicos, o
el ¡) Clasifica el tipo de contador de la Figu-
osciloscopio, para comparar la frecuencia de la ra 6.2.
señal de entrada (CLK : 10 kHz) con las fre- t) Si el contador de la Figura 6.2 tiene un
cuencias de las señales que se obtienen en las tiempo de propagación de la señal de reloj
salidas Q, O, , Qz,y Q., e indicar la frecuencia a Q de 12 ns, ¿cuánto tiempo tardará el
que se obtiene en cada una de las salidas res- contador en iniciar un nuevo ciclo desde
oecto de la señal de entrada en la Tabla 6.2. 1111 a 0000?

Tabla 6.2. Comoaración de las señales de entrada v sus divisores de frecuencia

{}. ¡" E. $istrasgiq¡ c.Éqr Las: c:iE'q:csiü,*¡ poncle ¿r le seiral c1e relt¡ clel prit-ner biest¿rblc./-K y de
n: l saliclas: Q,,.Qr. QzJ Q.,:c-l nítntero tttáriutt dt:
{:{ !¡$,ÉE{ü{}s" ¿¿$íHlt{is'{¡ccq¡ *pisx¿la'üa¡
estltclos cic cr-re-ntlt dc Lrn cr)lrlador es /n : r". Ilu cl
Áeru[{.er"¿r} inna glÍrx::r]sE¡:-!{g{},{:{}5¡ crrsir tlcl cotrtlttlttt' rltre ll()s ocLlltil. Itt - 2" : l+ - [(r:
Itrcgo. puc-dr- habcr hltstrt 1(r p¡5i[]lc'5 est¿ldos tic cttcntlt
{: {c íat.É'{} $¡iq,-¡ [ lil ¡l q:.u ^i-"ir ililc rcn t es
Sc clicc rltre el ¡¡tírdr¡lc¡ clel crtntador cs ¡r¡. si tl tttii¡tr't,¡
{ r)nro sc ir¿i irtriicttitr cir llt iitiir',tlLieeiittt. i¡¡i t"¡i¡¡í¡¡tit¡rt¡ ,1¿'¿.r1,¡,1¡;i tlt'l tt¡¡títttl,¡t ,1¿'.r,1¿'r11 r'.\l(/¿/(, illi¿itti itti.slri r¡tir'
\()t/ .\1.\¡cti?¿1.\ .i(,( ¿1¿'t¡r'i(¿1('.\ Lltí(' tli.\l()ltL'it Ll¿' titttt Soltt t'tt- ¿;s¡¿' .r¿, ;'c¡;l1c r's r¡¡.,\sí. un conlldor dc,!t:r'cttitt,s llallc
tlc l¡r¡lr¡¿1,s¿.¡,s r' ¿¿t; ¿¿¿.r .s¡¡/l¡l¿¡s LlIt(' t'(lt'c.\('t1l(ttt- (t1
t¡'rttltt c()mo r.ui)dLrlo lfl ,\'cLlcnte ricsrlc cl (). 1. 1.... ¿tl 9 r
ttttrltyticr itt.;t¡utlt:, ¿l nttntcrt¡ tlc irttpttlstt.s tluc lyttrt llctltt- lLtcgtt t ttelve a eltlpezitr: r.rtt cttl'ti¿clot. clc nltlcllilo -i
tlo por lct entrudu tlc t'ttt'ttttt r¡ señal tlt reloi. Este es el realiza ur.t¿l cLrent¿t cotlo ósta: 0, 1.2.3.4.0' 1...; el
caso del circuito c1c la Figura 6.2; couio pttecie a¡rre- contador cle la Figura 6. I es de nóclttlo 16 )'ctlent¡t
ciulsc. clispotre rle Lru¡ etttradlt clc- cttettilt. tltle c()rrcs- Cc:.1.' eL n h'r-t l el I i
 En el circuito conlador de la Figula 6.1, puede verse
que las entradas asíncronas de todos los biestables,
PR (Preset) y CL (Clear), están conectadas a nivel
alto, por tanto, no actúan. No obstante, si se activ¿r
el pulsador S, se fuerza a que todos los biestables
pongan a nivel bajo sus entradas asíncronas CL, lo
que provoca que todos los biestables sitúen a nivel
bajo ias salidas Q,,.
La función de ia resistencia R, es evit¿rr un cortocir'-
cuito al ¿rctivar el pulsador S. Cuando éste se activa, 1a
tensión en las entradas CL vale 0 V y la corriente que
circul¿i nor la resistencia será:
1
v--
: __:\ 5v :
0.5 nlA
R t0kf¿
Al activar el pulsador S, como se ha dicho, se ponen
todas las salidas de los biestables a cero; a este proce-
climiento, utilizado comúllmente en los sistemas digita-
les, se le denomina reset del sistema o iniciar el sistema.
Los sistemas digitales, corro es ei c¿rso de los siste-
mas que utilizan microprocesadores y/o sistemas se-
cuenciales, nornalmente necesitan gcnerar un reset en
el instante de alimeltar el circuito, que recibe también
el nombre de reset en frío.
Para hacer vn reset en frio, es necesario un circuito
que. cada vez que se le dé tensión de alimentación al
sistema, ponga un nivel bajo o alto, dependiendo de las
necesidades de iniciación, en el terminal de Reser. El
circuito empleado normalmente es un temporizador
formado por una resistencia y un condensador, tal y
como se mllestra en Ia Fisura 6.3.
Vcc
Reseto puesta a cero
I rrF
Figura 6.3. Circuito de reset en frío para
un sistema digital.
Si queremos incluil este circuito en cl contador de l¿
Figura 6.2. bastarh con conect¿lr un condensador de
1 ¡rF entre la patrlla de Cleu' y masa. ya quc R, se
encuentra conectada entre Clea.r y * Vc.c, por tanto, el
circuito tendrá ahora la posibilidad de hacer un reset
en frío a través de la red RC y de iniciar el contador
j.-i
T ¡¡
l!=::;:.- - -
,-.d
.i''if
siempre quc se active el conmutador S. E,l funciona-
mjento de la red RC es mLry sencillo: inicialmente e1
condensador está descargado, por lo quc, cuando sc
aplica tensión de alimentación, comenzara a cargarse a
tlavés de la resistencia R,. Mientras la tensión de car-
ga del condensador no llegue al nivel considerado
como V,,_,,,,,,, €n la entrada Clear habrá un nivel bajo,
1o que provoca e7 reset del sistema. Pasado un tiempo,
que depende de la constante de carga de la red RC
(r : RC), el condensador alcanzará una tensión co-
rrespondiente a un 1 lógico (l4n-,") y, pol tanto, e1
sistema estará en condiciones de iniciar la crienta.
L¿rs entradas síncronas de los biestables _I-K están
unidas y puestas a nivel alto, por tanto, el biestable se
comportará como un biestable tipo Z (toclgle), ctya
entrada está a nivel alto de forma que, cada vez que le
llega una señal de reloj, la salida c¿rmbia de estado, es
decir, Q,,* ,¡ : Qt,¡.Esto provoca que cada biestable
genere un flanco de bqada (paso de nivel alto a nivel
bajo) a su salida Qp¡ cada dos fiancos de ba.jada (im-
pulsos) qr-re le llegan por la señal de entrada CLK.
Como cada biestable tiene conectada su entrad¿r de
reloj a la salida Q¡¡ del biestable anterior, cambrará de
estado con una periodicidad igual a la mitad de la
señal de salida dei biestable anterior. Así, cada biesta-
ble divide por dos ia frepuencia de entrada de su señal
de reloj (CLK).
Si se representa la evolución del contador en función
de los impulsos de cuenta o de reloj, se obtiene el
cronograma de la Figura 6.4. En la parte inferior se
representa el valor de las salidas Qz, Qz, Qt y Qo, eue,
como puede apreciarse, corresponde al códi-eo binario
natural ascendente que comienza con el valor
0000,(010), termina con 1111"(15i0) y, en el siguiente
impulso de entrada, hace que l,uelva al estado
00002(o1o).
Una de las car¿rcterísticas de los contadores es e1
r:órliqo binctrio de cuet'Lta o cótligo clel contctclor, que
puede ser cualquiera de ios muchos existentes, si bien,
los más r-rtilizados son el binario natural y e1 BCD
natural.
Se puede comprobar en el contador de la Activi-
dad 1 que. por cada señal de CLK de entrada, se incre-
menta en Lrna unidad el código binario de la salida de
éste. Es normal cl¿rsificar 1os contadores por el modo o
sentido en qrle realizan l¿r cuent¿r en los siguientes tipos:
a Ccnttctrlores ctscentlentes ( up ): cuando realizan l¿i
cuenta en sentido ascendente: 0. 1, 2, 3. ...
* Cotútulores tlcscettcletttes o descontcLtlores ( dov'n ):
ef'ectiran la- cr"renta en sentido descendente o inver-
so: .... 4. 3. 2. 1, 0.
* Contcrtit¡t'es ¡'¿¿'¿¡',siirL,s (tttr'¡ dotvtt J. la cttenta sc reli-
liza en sentido asccndente o desccndente. El senti-
do de cuenta se ir-rdic¿r a través de rina señai de
control.
Por el modo de recibir la señal de reloj (CLK), los
biestables que forman ei cont¿rdor se pueden clasili-
car elt:
 CLK

/-\
v0

Q1

v^2

a3

0000 0001 0010 0011 0100 010',I 0110 0111 1000 1001 1010 1011 1100 1',I01 1110 1111 0000

Figura 6-4. Cronograma de funcionamiento del contador asíncrono binario de módulo 16

c Contcttlores usít'Lcronc¡s. son aquéilos en ios que 1os
brestables no cambian de estado simuitáneamente.
En ellos, generalmente, ios impulsos ¿I contar no
¿rctiran directamente en la entrada de reloj de to-
dos los biestables de forma simult¿inea, sino só1o
sobre uno de ellos. En los demás biestables la
entrada de reloj está controlada por la salida del
biestable que le precede.
t Cotttaclores síncronr¡s: son aquéllos en los que to-
dos los estados internos de los biestabies cambian
al mismo tiempo, es decir, los impuisos a contar se
encuentran aplicados simultáneamente en las en-
tradas de reloj de todos los biestables qlre forman
el contador, por 1o que todos ellos cambiarán en el
rnisrno instrllte de tiem¡lo.
Por las deiiniciones que se han dado en las distintas
clasiñcaciones, podemos afirmar que el contador de la
Figura 6.2 es Lut cotttatlc¡t' ctshtu'otto rLscentlente, tlue
realizcL lu cuenta en binario notural, y clue su ntótlulo
es 16.
Al realizai el cronograma de la Figura 6.4. se ha
supuesto que 1os biestables no introducen retardos.
pero esto no es cierto, de hecho. el circuito integra-
do 1416 presenta unos tiempos de retardo típicos,
t
n6
: 20 ns. Estos tiempos de retardo limitan la lre-
cuencia máxim¿r de la señal de entrada. La razón es
que, a1 activarse los biestables secuencialmente (cada
uno activa al siguiente), sus tiempos de propagación se
sLlm¿lÍr. Así, la transición más larga se produce desde el
estado lll1., al 0000,. En este caso, el retardo total.
desde que se aplica el último flanco de bajada al pri-
mer biestable hasta que llega al cuarto biestable y se
realiza el cambio de estado. es de:
rtR"t"..ln¡ : 4' 20 ns : 80 ns

CLK

oo

U1

a-\
v2

Q3

I' H
¡-< ].-
tpt tpo tpo tpa

Figura Retardo de propagación del paso del estado 111 1 al 0000

i#,F
 CLK

O.n

n^

ac

aD

Estados no oolo 0000 bilo'0100 0000' 1000 '1010 10oo ' ' 1100
deseados

Figura 6.6. Cronograma de un contador asÍncrono teniendo en cuenta el tiempo de retardo de los biestables

Esta situación queda representada en la Figura 6.5 la aparición de estados de cort¿r duración, pero inade-
de la página anterior en la que se puede apreciar el cu¿rdos.
retardo quc se origina en los biestables al pasar del Así pues, en el caso de un contador asíncrono for-
estado lIlI, al estado 00002. mado por n biestables, el período mínimo de la señal
Por tanto, el sigr-riente impulso de entrada no puede reloj deberá ser:
producirse antes de que pasen 80 ns, y¿r que, en caso
contrario, el primer biestable comenzará con sll salida I,.i,t - tt. toa

Qo : 1 antes de que el último biestable haya tomado

el valor Qr: 0, por 1o que no existiría ningún interva- ), la frecuencia máxirna a la que es capaz de contar:
lo de tiempo en que l¿r salid¿r valiese 0000,. E,n 1¿r
FigLrra 6.6 se muestra el cronogr¿rma de un cont¿rdor 1

.ln,ír
eu el que el tiempo de retardo trae como consecnencia 11' tor,

Ensayo y experimentación con un contador los niveles lógicos que van tomando las salidas
descendente binario asíncrono con biestables de los biestables para cada impulso de entrada.
J-K. Anotar los resultados en la Tabla 6.3.

" Montar un circuito contador descendente bina- * Utilizar un generador de impulsos con salida de
rio asíncrono con biestables J-Kcomo el que se nitel TTL, o un generador de impulsos con nive-
muestra en la Figura 6.7. les entre 0 V y 5 V, para inyectar por la señal de
entrada de impulsos una frecuencia de 10 kHz.
" Activar el pulsador S que pone a nivel tralo Con un anaiizador de estados lógicos visualiza¡'
todas las señales de Presef de manera que
todos los biestables se inicien poniendo un nivel en el canal 0 la señal del generador de impulsos
alto en su salida Q,, . o reloj; en el canal 1, la salida Oo; en ei canal 2,
la ealir{e V1
lq OAIIUA Elr pl
ñ. r an gl ¡rnnt o In
Uql lql ¿. lq o¡liA¡ rt.
JAIIUO Vl. Yll
^n Ul
^l
u Utilizar el circuito antirrebotes y los diodos LED canal 3, la salida Qry, en el canal 4, la salida Qr.
del equipo didáctico de electrónica digital sobre Dibujar el cronograma obtenido desde el instante
el que se está montando el circuito, para medir de tiempo en que Qo :
Q, Q, : - q -
1.

, t- .i:i::r:":-

:rg
 7476
Entrada de
impulsos

Figura 6.7. Circuito contador asíncrono descendente binario de módulo 16.

Tabla 6.3. Evolución del contador descendente

binario asíncrono de módulo 16
' Dibujar el circuito de la Figura 6.7 con un circui-
to que realice el reset en frío.
. Modificar el montaje para poner el circuito de
reset en frío y comprobar su funcionamiento.

" Cóntestar a las siguientes preguntas:

a) ¿Qué función tiene la resistencia R,?
b) ¿Cuál es el módulo de este contador?
c) ¿Es un contador síncrono o asíncrono?
¿Por qué?
d) ¿Es un contador ascendente o descenden-
te? ¿Por qué?
e) ¿Qué ocurre si la frecuencia de los impul-
sos de entrada es muy grande, por ejem-
plo, 100 kHz?
. Modificar el circuito de la Figura 6.7 para obte-
ner un contador descendente de módulo 8 asín-
crono.

';F;i

-:::: t,

6.L.2. Estudio de rur eireuito
contaclor asíncrono)
descendenten codificado en
binario natural de módulo 16.
implernentado con cuatro
biestables J-I(
En el circuito contador de la Figura 6.7, las entradas
asíncrorr¿rs de PR ( Preset ) y CL ( Clecu'7 están conecta-
das ¿r nir,el alto, por lo que no actir¿rn. No obstante, al
¿rctivar el pulsador S, se fuerza a que todos los biesta-
bles pongan a nivel bajo las entr¿rd¿rs asíncronas de
Presel (PR),lo que provoca que toders 1as salidas de
los biest¿rbles J-K pong¿ur su salida 01,¡ a nivcl alto.
Las entradas sincionas J y K, corno cn el caso dcl
circr.rito de la Figura 6.2. están unidas v puestas a nivel
alto, lo clue hace clue el biest¿rble se cori-lporte col-l'lo Lln
Figura 6.8. Cronograma de funcionamiento del contador decreciente asíncrono de módulo 16 corresoondiente al circuitc
de la Figura 6.7.
Ensayo y experimentación con un contador
ascendente-descendente (up-down) binario
asíncrono con biestables J-K.
s Montar un circuito contador ascendente-des-
cendente binario asíncrono cor-no el que se
m¡raefm an la Finrrrr A Q
o Activar el pulsador S para poner a nivel bajo
todas las señales de Clear, de manera que to-
dos los biestables pongan un nivel bajo a su
salida Q,,
I+.
14
biestable Z, de forma qne, cada vez que se genera un
flanco de _bajada en la señal de reloj CLK, la salida
Q¡*y: Qt,¡. Por cotlsi-{tliellte. se -qenera un fl¿rnco de
bajada (paso de 1 a 0) a su salida 01,1 cada dos flancos
de bajada de la señal de reioj. Además, como cada
biestablc tiene conectada ¿r su entrada de reloj la salida
negada del biestable anterior, cambiará de estado con
una periodicidad que es la mitad de la señal de salida
del biestable anterior
Si se representa temporalmente la evolución cJel con-
tador, se obtiene el cronograma de 1a Figtira 6.8.
E,n el crono-qr¿un¿l pLrede verse cómo el código de
salid¿t cle los biest¿rbles comienza en 11112 (l5ro), vir
decreciendo en cada irnpulso de CLK, hasta llegar al
0000, (0ro), y vuelve a colncnzar la cuenta en el si-
guiente impulso de entrada.
Por tanto, de todo 1o dicho haita el momento, se
puede afirm¿u que el circuito de la Fr-sura 6.7 es un
contador descendente asíncrono de móclulo l6 en bi-
nario n¿ttural.
. Poner a nivel alto la entrada de control
UPIDOWN y utilizar un pulsador con circuito
antirrebotes, para introducir de manera contro-
lada impulsos por el terminal de entrada de
impulsos (CLK).
* Utilizar' los diodos LED del equipo didáctico de
electrónica digital sobre el que se está montan-
do el circuito, para medir y visualizar los niveles
lógicos que van tomando las salidas de los
biestables para cada impulso de entrada.
Anotar los resultados en la Tabla 6.4.
 4 JqB 14
7 'o
Entrada de tizc 13

impulsos

UPIDOWN s_ R1

-J-
t" 10 kf)

Figura 6.9. Contador ascendente-desce.ndente (up-down) asíncrono de módulo B.

Tabla 6.4. Evolución del contador up-down . Poner a nivel bajo la entrada de control
binario asíncrono de módulo 8 UPIDOWN y utilizar un pulsador con circuito
antirrebotes para introducir impulsos, de mane-
ra controlada, por el terminal de entrada de
impulsos (CLK).
0

I . Utilizar los diodos LED del equipo didáctico de

2 I
3 I
4 L
5 i
6 I
7 I
electrónica digital sobre el que se está montan-
do el circuito, para medir y visualizar los niveles
lógicos que van tomando las salidas de los
biestables para cada impulso de entrada.
Anotar los resultados en la Tabla 6.5.
Tabla 6.5. Evolución del contador UP-DOWN
binario asíncrono de módulo 8

ó I
()
1
0 0

t)
. Manteniendo la entrada UPIDOWN : 1 , utilizar ) 0
un generador de impulsos con salida de nivel
TTL o un generador de impulsos con niveles _l U
entre 0 V y 5 V, para inyectar, por la señal de
entrada de impulsos, una frecuencia de 10 kHz. I 0
Conectar el analizador de estados lógicos para 0
visualizar en el canal 0 la señal del generador
de impulsos o reloj (CLK); en el canal 1, la 0 0
salida Q,,; en el canal 2, la salida Q,; y, en el
7 L,'
canal 3, ia salida O..
tf (l
. Dibujar el cronograma obtenido desde el instan-
te de tiempo en que Qo Q, : 0.: q : 9 0

É S.S
-
. Manten¡endo la entrada UPIDOWN : 0, con
un generador de impulsos con salida de nivel
TTL o un generador de impulsos con niveles
entre 0 V y 5 V, inyectar una frecuencia de
10 kHz por la señal de entrada de impulsos.
Conectar el analizador de estados lógicos para
visualizar, en el canal 1, la señal del generador
de impulsos o reloj (CLK); en el canal 2, la
salida Qo; en el canal 3, la salida Q, y, en
el canal 4, la salida Qr.
. Dibujar el cronograma obtenido desde el instan-
te de tiempo en que Qo : Q, : Qz : 1.
6.f .3. Estudio cle un circuito contador
asc erld€nte-desc endente
(up - d, ocarr) asínc rono
cora biestables J-f{
Los contatlctrcs up-down sott cotlLu(lores reaersiblcs que
pueclerr (:ontcu' en sentitlo ascendetúe y descendenle, cle-
L,etulientl<¡ tlel L:ulor de wto señal de cot'tn'ol'. El circuito
de la Figur¿r 6.9 es un contador up-dotvt de 8 estados.
Esth formado por tres biestables "/-K que trabajan
como biestable tipo I al estar l¿rs entradas ,/ y K uni-
das, y por un circuito cornbinacional de control c¡ue
indica a los dos últirnos biestables si el sentido de la
cuenta es ascendente o descendente. Estos circuitos de
control no sou rnás que multiplexores de dos eutr¿rdas
de datos y un¿r de selección, ya qlle, cuando la scñ¿rl
UPIDOW'N : l. ¿r la entrada CLK del segundo y tercer
Entrada de
lmpulsos
UPIDOWN
Figura 6.10. Contador,ldescontador asíncrono binario de módulo 8.
;1i-¡;
. Dibujar el circuito de la Figura 6.9 con un circui-
to que realice un reset en frío.
o Modificar el montaje para poner el circuito de
resef en frío. Comorobar su funcionamiento.
. ¿Qué ocurre si estando la entrada de control
UPIDOWN : 1, y en las salidas se tiene el
valor Qo - 1, Q1 : 0, Qz - 0, se pasa la
enirada de control UPIDOWN : 0 sin que se
produzca ninguna señal de CLK?
biestable les llega la señal Q,,, del biestable anterior y.
srUI'iDOWN: 0, la señal que llega a la entrada CLK
es @,,,: por cousigrriente. si la señal IJP,'DOWÑ : I. se
produce trrr.l ctrenta ascendente y. si UPIDO\W : 0. se
produce un¿l cuenta desccndcntc.
L,ste circuito tienc el inconveniente dc no pocler
c¿rmbiar Ia señal de control UplOtnVX de nivcl altc-r ¿r
bajo (o cle nivel bqo a alto) cLrando se está realiz¿uldcr
una clrenta ascendentc (o descendente), ya que sc plle-
de perder la cuent¿r al cambiar el sentido del contador.
Si, por cjemplo, el valor de la entrada de control en un
momento deterrninado es UP,IDTWN : I y l¿i salid¿r
tiene el valor Qo : l, Qt : 0 y Q, : 0 y. en ese
instante. se efectir¿r la transición de 1¿r señai de control
UPIDOIVN : 0, como la señal que llega a l¿r entrada
de reloj dcl segundo biestable pasa a nivel bajo. provo-
ca un flanco de bajada a ia salida del primer biestable
yei estado dc la cuenta p¿rsa a valer Bo : l,Qt: 1 y
Q. : 0. sin que sc produzca niuguua entrada por CI-K.
R1
10 k(')
 DA
ttt
I
^
15
CLK
,^ ^ lclB ." ., lcl D
--)
K^a
CL
Entrada de
impulsos \-t+ta f f,-t+tal

UPIDOWN s F1

I- r0 kf)

Figura 6.9. Contador ascendente-desce.;rdente (up-down) asíncrono de módulo 8.

Tabla 6.4. Evolución del contador up-down . Poner a nivel bajo la entrada de control
binario asíncrono de módulo 8 UPIDOWN y utilizar un pulsador con circuito
antirrebotes para introducir impulsos, de mane-
ra controlada, por el terminal de entrada de
impulsos (CLK).
0

I . Utilizar los diodos LED del equipo didáctico del

electrónica digital sobre el que se está montan-l
) do el circuito, para medir y visualizar los niveleT
3
lógicos que van tomando las salidas de lds
biestables para cada impulso de entrada.
4 Anotar los resultados en la Tabla 6.5.
)
6 Tabfa 6.5. Evolución del contador UP-DOWN
binario asíncrono de módulo 8
1 I

1 0

1'
r Manteniendo la entrada UPIDOWN : 1 , utilizar
2 0
un generador de impulsos con salida de nivel
TTL o un generador de impulsos con niveles -l 0
entre 0 V y 5 V, para inyectar, por la señal de
entrada de imoulsos. una frecuencia de 10 kHz. + 0
Conectar el analizador de estados lógicos para tl
visualizar en el canal 0 la señal del generador
de impulsos o reloj (CLK); en el canal 1, la 6 0
salida O,,; en el canal 2, la salida Q,; y, en el
1 l)
canal 3, la salida Q.
I {-)

. Dibujar el cronograma obtenido desde el instan-

te de tiempo en que Qo Q, : : q :
0.
L)
LI

.: 6: ¿?
:."":!+
 . Manteniendo la entrada UPIDOWN : 0, con
un generador de impulsos con salida de nivel
TTL o un generador de impulsos con niveles
entre 0 V y 5 V, inyectar una frecuencia de
10 kHz por la señal de entrada de impulsos.
Conectar el analizador de estados lógicos para
visualizar, en el canal 1, la señal del generador
de impulsos o reloj (CLK); en el canal 2, la
salida Oo; en el canal 3, la salida Q, y, en
el canal 4, la salida Qr.
. Dibujar el cronograma obtenido desde el instan-
te de tiempo en que Qo : O, : Qz : 1.
6.1.3. Estudi.o de un circuito contador
as c enclente-desc endente
{ttp -d,ooarr) asíncrono
con biestal¡les J-.1(
Lr¡s t'otttadores u¡t-down sott cotll(t(k¡res retersiblas ryte
puetlen cotltcu' ett sentitlo ascendente y descende nle, cle-
peruliantlo tlel t¡ctlor tle una señal de contt'ol'. El circuito
de la Figura 6.9 es un contador Ltp-dov,rt de 8 estados.
Estir formado por tres biestables J-K, que trabajan
conlo biestable tipo Z al estar las entradas J y K uni-
dirs, y por un circuito cornbinacional de control clue
indica ¿r los dos úrltimos biestables si el sentido de la
cuenta es ascendente o descendente. Estos circuitos de
control no son más que rnultiplexores de dos entr¿rd¿rs
de datos y un¿r de selección. ya qlre, cuando la scñ¿rl
UPIDOWIY : 1. ¿r la entrada CLK del segundo y tercer
Entrada de
impulsos
UPIDON/N
Figura 6.10. Contador,ldescontador asíncrono binario de módulo 8.
¡:.il
. Dibujar el circuito de la Figura 6.9 con un circui-
to que realice un reset en frío.
. Modificar el montaje para poner el circuito de
resef en frío. Comorobar su funcionamiento.
. ¿Qué ocurre si estando la entrada de control
UPIDOWN : 1, y en las salidas se tiene el
valor Qo : '1 , Qr : 0, Qz : 0, se pasa la
entrada de control UPIDOWN : 0 sin que se
produzca ninguna señal de CLK?
biestable les lle_sa la señal p.,, del biestable anterior y.
siUI'iDOIVN : 0. la señal clue lle-qa a la entrada CLK
es @,,,: lrol consigrriente. si la:eñal UP DOWI{: I. se
prodrtce uni.r cuentA ascendente y.si uP DOWN: 0. se
prodtrce una cuenta clescendente.
Este circr"rito tiellc el incouveniente dc no poder
crrnrbiar l¿r scñrl dc cr¡ntrol UP,DO\W clc niycl irlto a
bajo (o cle nivel bajo a allo) cr-rando se est¿i re¿rliz¿r.ndo
una cllent¿r ascendentc (o descendente), ya que sc plle-
de perder l¿r cuent¿r al cambiar el scntido .del contador.
Si, por cjcmplo, el valor cle la entrada de control en un
rnomento determinado es UP|DOWN : 1 y la saiid¿r
tiene el r,alor Qu : I, Qt : 0 y Q, : 0 y. en ese
instante. se efectúra la transición de l¿r señal de control
UPIDOWÑ : 0, como la señal que llega a la entr¿ida
de reloj dcl segundo biestable pasa a nivel bajo, provo-
ca un flanco de bajada a 1¿r salida del prirner biestable
v el estado de la cuenta p¿lsa a valer Qo : l,Qt : I y
Qz : 0. siu que se produzca ningur-ttt entrada por CI-K.
Por t:rnto, p¿rra que no se pierda la cuenta, el único
instante en el que se puede cambi¿ir el sentido del
contador de ¿rscenclente ¿r descendcnte es cu¿rndo tod¿rs
las salidas de 1os biestables están a nivel bajo. excepto
la del último biestable que puede estar indistintamente
a nivel alto o baio.
De forma similar ocllrre si la señal de control
UPIDOW-N pasa cle nivel bajo a alto y un biestable, que
no sea el úrltimo, esta a nivel alto, ya que, al cambiar la
señal de control, se genera un flanco de bajada qlle cam-
biará el v¿rlor de salida del biest¿rblc, es decir, el valor de
la cuenta. En este caso, el útnico instante en cl que se
Ensayo y experimentación con un contador
asíncrono ascendente en código BCD a partir
de un contador asíncrono ascendente binario
de módulo 16.
¡ Montar un circuito contador ascendente en có-
digo BCD asíncrono como el que aparece en la
Figura 6.11.
r Activar el pulsador S que pone a nivel bajo las
entradas Presetde todos biestables, de manera
que todas las salidas Q,, se pongan a nivel alto.
JPR a JPR
CLK
.
KcLa
Entrada de
impulsos
Figura 6.11. Circuito contador BCD asíncrono a partir de un contador binario asíncrono de módulo 16.
puede variar el sentido de cuenta de descendente ¿r ascen-
clente es cnaudo todos los biestables están a nivcl alto.
No obstante, si es necesario realizar los cambios del
sentido de cuenta en cualquier instante se puede em-
plear el circuito de la Figura 6.10 de la página anterior.
En este circuito, la señal cle control no altera el
estado de cuenta al pasar de 0 a 1 o viceversa, ya que,
p¿lra
-sener¿lr
un cambio en la entrada CtK de cual-
quier biestable, excepto en el prirnero, se tiene que
producir el cambio no só1o para la salida del biestable
Q¡¡ por 01r¡ prccedente, sino c1ue, ademhs, tiene clr.re
cambiar también la entrada de impulsos ClK.
. Utilizar el pulsador antirrebotes y los diodos
LED del equipo didáctico de electrónica digital
sobre el que se está montando el circuito para
visualizar y medir los niveles lógicos que van
tomando las salidas de los biestables para cada
impulso de entrada. Anotar los resultados obte-
nidos en la Tabla 6.6.
. Si se dispone en el equipo didáctico de un cir-
cuito de visualización de datos codificados en
BCD, para un display de 7 segmentos, introdu-
cir Qo, Qr, Q, y O., respectivamente, a las en-
a
CLK
KcLa
1T4,
S
--1]
I
10 kf)
t: i,j=
 tradas A, B, C y D del decodificador de BCD a 7 Tabla 6.6. Evolución del contador asíncrono
segmentos. Activar durante un instante el pul- ascendente BCD
sador S. Visualizar y anotar en la Tabla 6.6 el
valor que va tomando el display para cada uno
de los impulsos de entrada, sombreando los
segmentos que se iluminan.
ON rfa
. Utilizar un generador de impulsos de nivel TTL
q4
para introducir, por el terminal de entrada de rfn
0 OFF
impulsos del circuito, una señal de 10 kHz. Co- q4
nectar el analizador de estados lógicos para
visualizar, en el canal 0, la señal del generador OFF' ffi
q4
de impulsos, y en los canales 1, 2, 3 y 4, las
salidas Qo, Q,, Qzy Qs, respectivamente. Dibu- OF'F rfn
jar el cronograma obtenido desde el instante en
que todas las salidas están a nivel bajo.
2
w
rfn
o Contestar las siguientes preguntas:
J OF'F
w
4 OFF rft
a) Explicar lo que ocurre en el instante de FN
E
activar el pulsador S.
b) OFF rFh
¿Qué función cumple la puerta NAND,
yas entradas están conectadas a las
5
w
das Q, y Q.? o OF'F
rftt
c) En el contador de la Figura 6.11, ¿cuál es W
el'bit de menor peso? rtrh
ü Dibujar un circuito Resef en f río del sistema 1 OFF ffi
E
de la Figura 6.11 que sustituya a la resis-
tencia F, y el pulsador S. 8 OF'F rFl
e) Indicar cuál es el módulo del contador, el q4
tipo de sincronismo y el código binario que rfa
utiliza.
9 OFF
ffi
E

l0 OFF rFl
q4

6.L.4. Estufio de un circrdto Cucutdc¡ se ttctítttt el pulsndor 5. se ponen a un nivel

contador asíncrono ascendente
en código BCD a partir
de un contador asíncrono
ascentlente en bfurario natural
E,l circLrito de la Figura 6.1 I t¿rn-rlrién recibe 1os nom-
bres de cotttnclor de décutlas, conlatlor decitncLl y ('outo.-
tlor tle tttótlulo 10, cs decir, cuenta desde el 0 al 9. Los
contadores de décadas tienen
-eran aplicación en siste-
mas electrónicos. r'a qr-re la representación de los datos
en un display se corresponde con el cócligo decimal ¿rl
cual est¿rmos ¿tcostumbr¿Ldos.
Para su re¿rlizacicin. se ha particlo de uu contaclor
ascendente asincronr'l cle ntóclLrlo 1(r v una lrLlel'ta
N,\ND dc dos cnlr¿rclas tlLrt- contrtrl.i tl titstaitlc a,',.1r","
las salidas de los biest¿blcs Qt \ Q¡ cst¿rn a nivel alro
(1010, : 101o). Cuanclo se da esta condición, se sr-ncrr
ult¿t puest¿r ¿t ccro del contador. y¿i qLle se poneu a nivel
bajo las entradas Clear de todos los biestables. Esta
forma de conectar las entradas asíncronas de los cor-r-
tadores da lugar a los llar-nados t:ontotlores truncados.
bajo las entr¿rdas Preset y las salidas de los biest¿r-
bles 00, Qr, Q. y O: se ponelt a nivel a1to. Como
Qt : Qt : 1, ¿1 la salida de la pr"rert:r NAND aparece
un nivel bajo que ¿rctiva las entr¿rdas Cleur c1e toclos los
biest¿rbles, poniéndolos ¿l cero.
A partir de este instante. el contador irir tornando
los v¿ilores bin¿rrios correspondientes ¿l los núrneros 1,
2,3. 4, 5, 6, J.8, 9 1,', al llegirr al 10, cr-ryo código binario
es 1010.las s¿rlidas cle los biest¿rbles son Qo:0,Qt:
I.
Qz:0 J Qz [: entonces, se vuclve a forzar que la
-
salida de la puerta NAND se ponga a nivel bajo ¡r
se
¿rctiven las entradas Clectr cle todos los biestables.
La r:epresenteciór-r de la evolucii¡n dc 1os biestables
es la del crollosralr¿r de 1a Figura 6. 12. En óste. ptLede
l'ersc cóno la condición Q, - 0¡ : 1 no sc d¿ en
ttittgtrn ur()mer'tto ¿ruterior- ¿r la salida cle fodos los bies-
tablcs cuando cstiilr a uivel bl¡o. En cl iirsiantc cll cpic
sc llcga a" Q,,, : 0, Q, l, Qz : 0 y 0. : l. las
s¿rlicl¿rs cie los biest¿bles vuelve n ¿l polrerse ¿r nivel ba.jo.
rcpitiéndosc cle nuevo el ciclo. Acienas. sc fcpfesentrl el
tiempo de retardo producido por 1a puefta (rnr,,.) y por
el biestable (lo¡,), durante el cual aparece ei estado 1011.
Por ltt general" con r? l'¡ieslahles se pueden realizor

E6&
i-,:: ,..:-::,-r, :

.:.1:
 CLK

Qo

a1

Q2

a3

Valor binario oooo ioool i ooto i oo11 i oloo 0101;011010111

01112 i 3 i4', 5i617
i

Valor decimal

Figura 6.12. Cronograma del contador de décadas correspondiente al circuito de la Figura 6.10.

cr¡nLadores cle ntócJulo nTenor o iclual ct 2". Para fijar el
n-ródLrlo del contador en un rúmero menor se utiliza
un circuito combinacional que iraga que, cuando
alc¿rnce una condición determinada en la cuenta, active
las entrad¿rs asíncronas Preset o Clecu', para poner a
nivel alto o bajo 1as saiidas de los biestables correspon-
dientes. Ha1, que tener la precaución dc qr-re l¿r condi-
ción no se dé anteriormente en algunn de las combina-
cioncs c1e la cuent¿r.
Así. por ejerrplo, el circuito cie la Figura 6.13 es una
aplicación, como dado electrónico, de un cont¿rdor bi-
nario de nrridr-rlo 8 sobrc cl que se vuelvc a utilizar
nrlevamentc cste rnétodo. En este caso. medi¿urtc un¿r
puerta NAND de tres entrad¿rs, se detecta ei instante
en que 1a salida vale 11ir, haciendo pasar al contacior
se al estado Qo : l, Qt : 0 y Q.: 0. Por tanto. el
circuito se comport¿l collo un contador del 1 al 6, es
decir, de rnódulo 6. Además, cuando deja de activarse
e1 pulsador S, dejan de aparecer los ll¿rncos de bajada
por la entrada del contador y éste lrantiene elr slrs
s¿rliclas el valor de la última cllent¿r.
Si se utiliza una frecnencia de la señal de entr¿rd¿r
elevacia, e1 circuito se conl,ierte en un d¿rclo clectrónico
aleatorio, y¿l qlre, por mucho que se pretenda que la
salida se re pita o se qr-redc en un r,¿tlor predetertninado,
es prácticamente imposible consegr-rirlo.

----------{)
t-
:

Fntrada de 7 416 7 416

irnpuisos 10 kHz

7 400

Figura 6.13. Circuito de un dado electrónico con biestables J-K

t í:i
 Af,lA1,1${3 e{ 1,, tl {' I r\j; U l,jLt'tI D lY l)f jP,,'r,',
Dfl F íiil,|Ufl lTel¿\ AiillT f ,iiüFlüli lyjS,l

%
4*:+trr,-

Ensayo y experimentación con un contador nal de entrada de cuenta, lnput A (pin 14). de
de décadas asíncrono comercial, el 7490. forma controlada.
En la Figura 6.14 se muestra el diagrama de u Medir y anotar los niveles lógicos que van to-
conexión del circuito contador 7490 fabricado con
mando las salidas del circuito para cada impul-
tecnología TTL.
so de entrada generado por el pulsador con
circuito antirrebotes. Anotar los resultados en la
Tabla 6.7.
INPUT
A NC AA AD GND AB
Tabla 6.7. Evolución del contador asíncrono
ascendente BCD

B R9\21
Ro(1) R0(2) Re(1)

TNPUT R0\1) n0(2) ¡JC Vcc R9\1) R9(2)

B

Figura 6.14. Diagrama de conexión del C.l.

7490.

n Realizar una conexión entre la entrada Input B

(pin 1) y la salida Qo (pin 12).

" Conectar R0,,, y Ro,r, a un pulsador S y a una

resistencia de 10 kfl, de manera que, cuando
se active dicho pulsador, ponga un nivel alto en
dichas entradas y, cuando esté desactivado,
estas entradas estén a nivel bajo.
. Dibujar el circuito descrito anteriormente y mon-
tarlo.
u Utilizar los indicadores con diodos LED del
equipo didáctico sobre el que se está montando
el circuito para visualizar las salidas del circuito.

" Activar el pulsador S e indicar el valor que to-

man las salidas Qo, Qr, Q" y Q, en la Ta- I

I Lh r
ota b. /.

" Utilizar el pulsador con circuito antirrebotes del

equipo didáctico sobre el que se está montando
el circuito, para introducir impulsos por el termi-
 n Si se dispone, en el equipo didáctico sobre el
que se está realizando la actividad, de un circui-
to de visualización de datos codificados en
BCD, para un display de 7 segmentos, introdu-
cir Qo, Q", Q" y Qr, respectivamente, a las
entradas A, B, C y D del decodificador de BCD
a 7 segmentos. Activar el pulsador S y visuali-
zar y anotar en la Tabla 6.7 los valores que va
tomando el display para cada uno de los impul-
sos de entrada.
" Utilizar un generador de impulsos de nivel TTL
para introducir por el terminal de entrada de
impulsos del circuito (pin 4) una señal de 10 kHz.
Conectar el analizador de estos lógicos para
visualizar, en el canal 0, la señal del generador
de impulsos, y, en los canales 1 , 2, 3 y 4, las
salidas Q,¡, Qs, Qcy Qo, respectivamente. Di-
bujar el cronograma obtenido desde el instante
en oue las salidas de todos los biestables están
a nivel bajo.
" Repetir el apaftado anterior pero, ahora, inyec-
tar una frecuencia de 50 MHz.
' Responder a las siguientes preguntas:
a) ¿Qué función cumplen las entradas Fo.r v
Ro,r,,?
b) ¿Qué función tienen las entradas ñn.r v
t t9t2\;
c) ¿Por qué a este contador se le denomina
contador de décadas?
ü ¿Cuál es el bit de menor peso delcontador?
e) ¿Cuál es el módulo del contador?
f) ¿Por cuánto divide la frecuencia de la señal
de entrada la salida Qr?
g) ¿Qué ocurre si la frecuencia de los impul-
sos a contar es elevada (50 MHz)?
h) Modificar el circuito para que se produzca
un resef en frÍo.
Ensayo y experimentación con contadores de
décadas 7490 conectados en cascada.
e lnterconectar dos circuitos integrados TTL del
tipo 7490, para que se comporten como un con-
tador BCD de módulo 99.
fi.2.tr. frs¿racli<¡ clc,'l ois'crqito c+¡ rf¿{{{{}i'
'isn&esn'¿¡.r[{} 7.&,9{.P
(-t'rnro los circLritos eo¡rtlrclorcs sorr cilcrritr'rs clc Lrtilizlt-
ciirn mtrr coIr-icnlc. sc encuclltl'lttt itup[ctrcnlrdos cll
circLritos ir.rtr'graclos ci.' lrr c'scaia clc intesracitin ntcciiu
( Sl). Estlrn cor.rstiluicltrs p()r [u.tii serie de bicst¿tblcs r
Nl
lógica cle conlrtrl intcgt'uclos cti cl tnisttttr cit'cLrit,.'.
Descle el pr-ruto cic vista luncional. interesli saber lrt
frec:uenci¿r m¿irima a la quc puedcn trabajar. la iunción
dc'cuent¿r para la quc csthu diseñac1os y las patillrs dc
" Poner las entradas Pn1,¡ v Rnlr¡ de los dos conta-
dores a masa para qüó no áétuen.
o Conectar las entradas Ro.r y Bot, de los dos
contadores a un circuito formado por resistencla
y pulsador S, para inicializar la cuenta a cero.
. Conectar las salidas Qo, Qn, ecy eo de cada
uno de los contadores a un circuito visualizaoor
(formado por un decodificador de BCD a 7 seg-
mentos y un display) de forma que muestren las
y
unidades decenas del contador. Tener en
cuenta que QA es el bit de menor peso y que Qo
es el bit de mayor peso.
. Dibujar el circuito descrito.
, Introducir por la entrada de cuenta de las unida-
des, lnput A (pin 1a) del contador de las unida-
des, impulsos de forma controlada a través de
un pulsador con circuito antirrebotes, para com-
probar el funcionamiento del contador.
. Sustituir, en la entrada del contador, el genera-
dor de impulsos manual por un generador de
impulsos de niveles TTL que proporcione una
señal de 1 Hz. Si no se dispone de este tipo de
generador, utilizar una frecuencia lo más baja
posible y consultar en este mismo capitulo có-
mo conseguir un circuito que genere señales de
1 Hz con un divisor de frecuencia.
.
Modificar el circuito para conseguir un contador
de reloj de segundos. Para ello, suprimir el cir-
cuito de puesta a cero (resistencia y pulsador) y
conectar las salidas Q, y Qc del contador de
decenas, respectivamente, a las entradas R0,,,
y Bolz¡ de los dos contadores.
" Responder a las siguientes preguntas:
at ¿Qué función cumplen en el circuito las pa-
tillas F0,,, y Roe¡ de los contadores junto
con Q" y Q" del contador de decenas?
.100
b) Si se dispone de un generador de Hz,
indicar cómo se puede conseguir a partir de
él un generador de frecuencia I Hz.
entracla. salicla ¡'control a las que se tictrc acceso dcsde
el erterior.
El circuito intcqruclo 7490 es tru circuito itttcgrrtdc'r
cliscñadcr con-]o c()lllrrtlor clc c1écacias. no obstuttte. lrtre-
c1e rcaiizar uclenlts lits f'uncionc-s cle clir istlr tle- ll'e'ctrell-
ciu lrtx' tlo: r rlc rlit i:rlr cic ll-ce ite ¡tcili ltot eitte,.t :itl
necesidad clc Lrtiliz¿tr llts r-tttntrllls r.isiltcl',tlllts.
En la F igure (r.li sc nrucstm el sitrtbolo tie !'ste
intcgfaclo sr--gún ANSI IEEE 91-197-r ¡ ANSI'lHEIl
9l- 198.1: cstc ttltinto sinrbolo citntienc 1;¿¡i¡)S aspr'ctos
de1 estándar ANSI/IEEE que explicarctnos pi'lre llleJor
comprensitin clcl funcion¿rnriento del circtrito.
 7490

D
, ¡0(1
)
Control
CP^ >A ^ Ro(z)
.D
v'B >B .vB ^
D¡sll
¡
ac )

,aAn
,0(i Rt\z)
)

o
, ¡0(2)

D
¡ ¡g{1)
A a^
,o¡9(2)

7490 vB
B o^
aD

ANS!/tEEE 91-1973 ANSt/tEEE 91-1984

Figura 6.15. Símbolo IEEE/ANSI del C.l. 7490

El símbolo contiene tres bloques distintos. El bloque y C, respectivamente, son del tipo J-K, y ei cLlarto, que
de la parte superior es el bioque comúln de control. La liamaremos D, es del tipo R-S. Ademhs, dispone de
notación <CTR> define el circuito integrado como Lln entrad¿rs asíncronas de puesta a cero del contador
contador. E1 bloque de control común se emplea cad¿r" (Ro.r y Rotrl) y de puesta a nueve (Rn'i y Re(2)). El
vez qlre un circuito integrado tiene una o más entradas primero de los biestables es independiente de los otros
corrunes para más de dos circuitos contenidos sobre el tres, conectados entre sí como se aprecia en la Figu-
circuito integrado. Para el 7490, 1as entrad¿rs Ro(1), ra 6.16, de manera que realizan nna cuenta de 0 a 4, es
Ru(,. Rntrl y Rqrzl son comunes para todos los biesta- decir, módnlo 5, en binario natural, de t¿rl forma qlle, si
bles dei contador. por la patilla I (lnptú B/, se introduce un tren de
Las entradas R0(r), Ro{r,, Rn,,l y Rqtzl se rnuestran imprrlsos, las salidas de los biestables Q¡r, Qc y Q,
acti\'¿is a nivel alto combinad¿rs internamente r-ltilizan- adoptarán la secuencia de valores que se rnuestra en la
do un opcrador AND, lo que está indic¿rdo por lir Tabla 6.8. A esta forma de trabajo la ll¿rmaremos
notación <&>. Esto indic¿t qlle R.a) y Rorzr o Rsrrr y rnor{o 3.
Rn,r, deben encontrarsc al misrlo tien-rpo en estado Es clccir, las s¿rlidas toman los valores binarios dcl 0
activo para reinici¿rlizar e I contador. La notación ¿rl4. Los biestables son del tipo Mnster-Sluue y, por
<<CT : 0> indica que la acción de las entradas Ro es tanto, sus s¿rlidas cambian en los flancos de bajada de
hacer que la cuenta cle s¿rlida sea cero. la señal de reloi.
El bloque de en medio está marcado con la etiquetir
<DIV2> para señalar que éste es un contador de mó-
dLtlo 2. e1 cu¿rl, estará form¿rdo lógicamente por un solo
biest¿rbie: <DIV2" significa qi,re el contador dividir¿i la Tabla 6.8. Resouesta de los biestables cuando
frecuencia de reloj entre 2. El bloque la de pirrte inferior la entrada de cuenta es por CPo
está marcado colt una etiqueta
"DlV5" para señ:ilar
que éste es un contador de módulo 5. Las entradas de
reloj para cada módulo contador indica qlre slt disparo
es por llanco de bqacla de la señal cie rcloi. Lu notaciitn 0 0 0 0
< * > sobre cad¿i entr¿rcJa cle reloj indica que el f-llLnccr
1 0 0 I
de bajacla de la señal dc relo¡ h:rce clue el l,alor cle
contco se lucremente en uno. En otras palabras. el con- 2 0 I 0
trtcLrr cuenta dc fornta ascencienlc cacla vcz qllo sc prc-
seuta un flanco clc ba acia en la entr¿rcilr. Llr notucit'lt.r l 0 I l
<<
- )) se cmplea para cl caso de contadoles dcscendentes. l I t, n
Su estructul-¿r interna y patillaje son los qLre se rtLles-
tran en 1ii Figr"rra 6.16. ) 0 t\ U

Como pr-rede apreciarse. el 1490 contieue cnatt'o

6 0 I
biestables; ios tres primeros. que denominaremos A. 1J

ES*
":! -.1..-.

.":i;
:.;
 Rs(1)
Rs(2)
INPUT
A
Figura 6.16. Diagrama interno de un circuito integrado del tipo 7490 y su patillaje
En la Figura 6.16, cuando alguna de las entradas
síncronas (J, K. R. S) dc 1os biestables no está conecta-
da a nir-rgirn punto, se debe interprctar clue está conec-
t¿rda a r-rivel ¿i1to.
Cu¿indo se u-ianejan distintos catálogos colnet'ci¿rles
de ci rcui tos in tcg rados. irlgr-rnos f¿rbric¿iutes den omi nan
a l¿r entrada Input A (entrad¿i Al. CKA (eutracla de C/ocrlr
A\. CP 1(Clt¡ck Pulst' A) o Á¡,, (entr¿1cla A); )' a 1a entr¿rda
[rtpttt BD (entlada BD): CKB. (lP,, tt 8,,,.
El biestablc A. cLtyas entratlas ¡, salidas sott tttclcpeu-
dicntcs cle l¿rs cntradas y salidtrs de 1os otros tres.
pLrede conect¿rrse ¿rl resto de dos forutes c'listint¿rs. obte-
niéndose dos moclos de cuent¿r:
o El ntodo I, que es el que corresponde al de la
Actividacl 6. sc rerliz¿r conectando el terminal
(lnpttt B) con el 12 \Q y la entrada de impulsos a
contar con el terminal ^) 14 (lupttt AD). Con estas
conexiones. el biestable A es el de tlenor peso eLt el
código bir-r¿rrio clne realizan los biestablcs y se ob-
tiene un contador en BCD clecimal.
El ct'onograma de fnnciouar.niento del circtlito
7490 en este modo de luncionamict.tto es c1 qtre se
rntrestru er-r la F-igura 6.11.
e E7 modo:' cortsiste elr c()lrectat' la entr¡cl¿t de lit
schal clc rclo¡ (liipul A) ctcl biestatrlc,'{ (pin 1'1¡ cou
la s¿rlida Q, (pin 11) del irltimo bicst¿rble. con"'ir'-
tiéndose Q, e rt el bit cle ma,vor peso dei cont¿idor.
Los irnpulsos a cont¿u sc introducell pol' el pin 1
(Input BD).
De esta fortla. ei biestable A cambia de estado
1 cuancio ,se prodtrcc ttna transición de nivel alto a
É¿3*
 CLK

aA

QB

QC

QD

0000 0001 0010 0011 0100 0101 0'110 0111 1000 1001 0000

Figura 6.17. Cronograma de funcionamientodel circuito integrado 7490 como contador de décadas.

nivel bajo del biestable D; por tanto, el terminal l2
(Br) estará a nivel alto durante cinco irnpulsos de
la señal de entrada y a nivel bajo durante otros
cinco, obteniéndose por Qo un divisor de frecuen-
cia simétrico por 10.
Los trcs modos de conexión del 1490 se resumell en
la Tabla 6.9, en la que se aprecian los estados por los
que pas¿rn las salidas de los biestables parer cada uno
de los modos de conexión del circuito.
Como se ha dicho,ell490 dispone de unas entradas
asíncronas para iniciación y puesta a cero. Los termi-
nales 2 y 3 (Rot' ), Rorzl) corresponden a las entradas
dc una puerta NAND cuya salida activa las cuatro
entradas Cle cu' de los biestables. Por tanto, para poner
el contador a cero, hay que situ¿rr simultáneamente a
nivel ¿rlto los terminales 2 y 3 del circuito inte-erzrdo, ya
que sólo en ese caso la salida de la puerta NAND de la
puesta a cero está a nivel bajo.
Los terminales 6 y 7 son también las entradas de
una puerta'NAND, ctiya salida activa las entradas
Preset de los biestables A y D; por tanto, si se ponen a
nivel alto los terminales 6 y 7 del 1490, el contador
pone sus salidas a 9ro (1001). En caso de poner a nivel
alto todas las entradas asíncronas, Rolr¡, Rolr¡, Rsrrl y
Re,,,, las segundas son prioritarias a las primeras y el
contador queda en puesta a 9ro (1001).
La frecuencia máxima que soporta este circuito es de
32 MHz para el biestable A y de 16 MHz para los
biestablesB,CyD.
La implementación de un contador en código BCD
de módulo superior ¿r 10 es muy sencilla utilizando
circuitos integrados contadores dct tipo 7490.
En el circuito de la Fisura 6. 18. se muestr¿r el monta-

Tabla 6.9. Modos de funcionamiento del circuito inteorado 7490

L L L L f
0 L L L L L

I L L L H L H L L L H
2 L L H L L H L L L H L

-1 L L H H L H H L L H H
r+ L LI L L H L L L H L L

) L H L t-i L, L L FI

(r L H H L I L H rI
1 L H H L{ L H L H

8 H L L I
H H H
o H L L H H L L H

? É,'.:
je de un contador BCD c1e módulo 1.000, es decir,
capaz de contar desde el nirmero 000 al 999. Además,
se han conectado los circuitos visualizadores que per-
miten la representación de los dígitos decimales, a tra-
vés de los decodificadores BCD-7 segmentos y de los
correspondientes displays.
Para realizar la cuenta, se han conectado tres circui-
tos contadores 7490, conligurados como contadores de
décadas. A1 primero de ellos, que se encarga de contar
las unidades. le liegan directamente los impr-r1sos a
contar por Input A (pin 14). El segundo circuilo conte-
dor 7490 cs el encargado cle contar las decenas. A éste,
como señal de entrada de reloj para Inptú A le llega la
salida Qo c1el primero de los contadores, ya que, cuan-
do la cuenta llega al 9,n,las salidas de loj biestables es
1001, y en el siguiente impulso de reloj se ponen a 010,
es decir, a 0000r. Esto provoca un flanco de baiada én
el biestable Qo dell primer 7490, que se convierie en el
irnpulso de cuenta de 1¿rs decenas en el segundo con-
tador.
El tercer 7490 tiene conectada su entrada de reloj a
la salida Qo del segundo contador y el efecto produci-
do es simil¿rr al anterior, pero para la cnenta de las
centen¿IS.

abcdefg abcdefg abcdefg

B BI/BBO RBI LT 4 8 BI/RBO RBI LT 8 BI/RBO RBI LT

aa Qa Qc Ao aA aB ac aD oa aa ac ao

i
VCC AA
F0(1) R0{2} Re(1) Re( 4 P no¡l ,co(2) ffe(1) Fe{2) { P notrt Ro(2),?e(1)

c1
1uF

Figura 6.18. Contador en BCD de módulo 1.000, el circuito cuenta del valor 000 al 999.

:1li
 Ensayo y experimentación con un contador/ Tabla 6.10. Evolución del contador asíncrono 7493
divisor de frecuencia, el 7493.

En la Figura 6.19 se muestra el diagrama de

conexión del circuito contador/divisor de frecuen-
cia7493 fabricado con tecnología TTL. ON

Realizar una conexión entre lnput B (pin 1) y la 0 OFF

' salida Q, (pin 12). La entrada de impulsos se I OFF
realizará por Input A (pin 14).
2 OFF
¡ Coneciar Ro,r, v Rn,r, d un pulsador S y una
.l
resistencia de 0 kO, de manera que, cuando se 3 OFF
active dicho pulsador, ponga un nivel alto en 4 OFF
dichas entradas y, cuando esté desactivado, estas
5 OFF
entradas se sitúen a nivel bajo.
. Dibujar el circuito descrito anteriormente y mon- 6 OFF
tarlo. 1 OFF'

" Utilizar los indicadores con diodos LED del E OFF

equipo didáctico sobre el que se está montando el
OF'F
circuito oara visualizar las salidas del circuito.
. Activar el pulsador S e indicar en la Tabla 6.10 el
10 OFF
valor que toman las salidas Qo, Q", Qcy Qo. u OFF
. Utilizar un pulsador con circuito antirrebotes del l2 OFF'
equipo didáctico sobre el que se está montando el
OFF
circuito, para introducir impulsos por el terminal
de entrada de cuenta Input A (pin 14) de forma 11 OFF
controlada.
t5 OFF
. Medir y anotar los niveles lógicos que van toman-
L6 OFF
do las salidas del circuito para cada impulso de
entrada generado por el pulsador con circuito an- L1 OFI-_
tirrebotes. Anotar los resultados en la Tabla 6.10"

INPUT INPUT INPUT

ANC aD GND n
vB ac A aA aD GND Ac AB B

aA aD aB aA aD ac aB
A
A
ac B
B Ro(1)
R0(1) R0(2) R0{2)

INPUT RAI ) RO(2) ¡lC Vcc ¡JC NC R0(1 ) R0(2) NC ¡VC Vcc ¡r/C ¡'/C
B
SN5493A (J,W) sN7493A (J, N) sN54L93 (J,T) sN74L93 {.j. N)
SN54LS93 (J,W) SN74LS93 (J, N)

Figura 6.19. Diagrama de conexión del circuito integrado 7493.

T*4

*. ri,
 " Utilizar un generador de impulsos de nivel TTL,
para introducir por el terminal de entrada de
impulsos del circuito (pin 14) una señal de
10 kHz. Conectar el analizador de estados lógi-
cos para visualizar, en el canal 0, la señal del
generador de impulsos, y, en los canales 1,2,3
y 4, las salidas Qo, Q", Q" y Qo, respectiva-
mente. Dibujar el cronograma obtenido desde el
instante en oue las salidas de los biestables
están a nivel bajo.
n lndicar en la Tabla 6.11 la relación entre la fre-
cuencia de entrada y la que se obtiene por las
salidas Qo, Q", Q.y Qo.
o Inyectar una frecuencia de 50 MHz por la en-
trada de impulsos y utilizando el analizador
de estados lógicos, obtener el cronograma del
circuito. Compararlo con el obtenido anterior-
mente.
* Responder a las siguientes preguntas:
a) ¿Qué función cumplen las entradas Rn,,, y
R 0,.,?
b) ¿Pói qué a este contador se le denomina
contador binario o divisor de frecuencia
oor 16?
c) ¿Cuál es el bit de menor peso del contador?
d) ¿Cuál es el módulo de este montaje con el
contador 7493?
e) ¿Qué ocurre si la frecuencia de los impul-
sos a contar es elevada (50 MHz)?
Ensayo y experimentación con circuitos 7493
como divisores de frecuencia en cascada.
. Interconectar dos circuitos integrados TTL del
tipo 7493, para que se comporten como un divi-
sor de frecuencia por 91. Es decir, por cada 91
Tabla 6.11. Comparación de las señales de entrada v sus divisores de frecuencia
{;.2.2. f,s¿r¡Cie¡ ctel s¡ir"cq¿ito
irt6¿¡s-a'¿lcá{} 74q3
El sínrbolo clcl cilcuito integracio es el clue se u-]Lrcstra
cn llr I'igLrr¿r 6.10. l la infolrnacitin clue nos cla el
sinrbolo ANSI,thllE 91-198.1 es quc se trata dc un
cont¿rclor inclic¡rclo con la notación <CTR". clispone de
dos entradas de control Ror )'Roz colrlLlnes a toclos los
lriestables. sc muestr¿ln activas a nivel alto v ct'rnbirta-
flancos de bajada de la señal de entrada, ha de
producirse un flanco de baiada de la señal de
salida. Para conseguirlo, hay que configurar el
primer divisor de frecuencia, el que recibe la
señal de entrada, como divisor de frecuencia
por 13. La señal de salida e, que se obtiene de
este divisor debe emplearse como señat de en-
trada del segundo 7493, configurado como divi,
sor de frecuencia por 7.
n Utilizar un generador de impulsos de niveles TTL
que proporcione una frecuencia de 12,8 kHz.
. Emplear un frecuencímetro digital o contador
universal de impulsos para medir la frecuencia
a la entrada del divisor, a la salida del primer
circuito integrado 7493 y a la salida del divisor
de frecuencia. Anotar los resultados en la Ta-
bla 6.1 2.
¿ Responder a las siguientes cuestiones:
a) ¿Cuál es el módulo del primer 7493?
b) ¿Qué problema presenta la utilización de
divisores de frecuencia en cascada?
c) Dibujar y explicar un circuito que resuelva
los problemas de la pregunta anterior.
. Diseñar un divisor de frecuencia del mismo mó-
dulo utilizando un C.l. del tioo 7493 v otro del
tipo 7490.
Tabla 6.12. Evolución del contador asíncrono
cl¿rs inlernanrente por un operaclol AND. inclicado pot'
el símbolo .ctr: udenl¿is. cstus entnLclas hacct.t clue se
leinicic la cLlcntrr cttn cl vlLlor c-cro. intlic¡citt por cl
sinibr.tlo..CT - ()',. irotlcrl,.rs rii'ilt.tutt Llrru usIii r¡,)Il'i-
¡rucsto ¡-r,-rl rios nrti,-1'-lios rlii'isores. ei plitlert-, cje ntó-
cltrlo I l cl scgr,rnclo c1c t.uticltrlo E. ¿Lmbos crucnl¿Ill
e tl tlttldo ¿scellclelllc (+ ) )' st)ll activos ¡ror tlanco cle
bqada ( *).
Si analizamos el circuito ittteruo de1 7493, que es el
quc se mttestra cn la Figtrra 6.21. podenlos comprobar
? ¿¡',¡
jl
.
7 493
Control
aA
aB
ac
vD

v0

7 493

a2
Qs

ANSI/IEEE 91-1973 ANSt/tEEE 91-1984

Figura 6.20. Símbolos del C.l. 7493.

que 1o dicho anteriormente es cierto. El7493 está for- señal de reloj Input A (ek), mientras que la entrada
mado por cLlatro biestables J-K del activo por flanco Inpttt B (CPt) es la entrada de reloj de los otros tres
de bajada y pertenece a la gama de circuitos integrados biestables conectados en cascada. Esta configuración
M.S.L El primero de los biestables tiene acceso a su ' permite realizar funciones de divisor-cont¿rdor binario
ascendente de módulo 16 u 8, si no se utilizan las
entradas asíncronas de puesta a cero o Reset de los
biestables (R0,1¡ y Rolz).
En la Actividad 7, el7493 aprovecha los biestables
B, C y D, que forman un contador binario natural por
8, al cual se le añade el biestable A para convertirle en
un contador asíncrono en código binario natural as-
cendente de módulo 16. Además, por la salida Q¿. se
obtiene un divisor de frecuencia por 2; por la salida Qo
(e) tsl
aB se obtiene un divisor de frecuencia por 4; por la salida
Qc, ün divisor de frecuencia por 8; y por \a salida Qo,
INPUT
D un divisor de frecuencia por 16.
Este circuito admite una frecuencia máxima de 32
MHz, para la entrada Input A y, de 16 MHz, para la
entrada Input B.
Si se utilizan las señales asíncronas y puertas adicio-
nales, es fácil obtener divisores de frecuencias por 6, 9,
10, 12,13 y 15.
Como ejemplo, podemos ver en la Figura 6.22 un
divisor de frecuencia por 13, en el que se utiliza una
plrerta AND adicional para poner a cero los biestables
en el instante que las salidas Qc : l, Qo : I y
Q,q : 1, como puede verse en el crono-erama de la
misma figura.
P¿rra conseguir divisorcs de frecuencias superiores,
sc pueden conect¿lr varios divisores de lrecuencia en
c¿rscad¿r.
El sisten"ra cie diseño de un clivisor de
frecue ncia
supcrit-rr a cualquiera de los divisorcs que sc hatt visto,
t2l 7490 y 7493, es muy sencillo. Se deberán segtrir los
siguientes pasos:

a) Se descompone ei valor de la frecuencia de en-

Figura 6.21. Diagrama interno y patillaje del circuito trada que queremos dividir, en factores, procu-
integrado 74LS93 y 74L93. rando que estos sean menores de 16. hasta al-

T66
,,t=:.
 7 408
CLK

Q.n

aB

ac

aD

-----t i<-
"'p

Figura 6.22. Divisor de frecuencia por 13 implementado con un 7493 y su cronograma de funcionamiento

canzar el valor de la frecuencia que se quiere
obtener a la salida.
h) Se re¿ilizan divisores de frecucrrcia indepenclien-
tes de los valores ir-rdicados por clichos factores
qr-re. al ser mL'norcs de 16, se pueden re¿rlizar con
tun único circuito integrado.
c') Sc conect¿rn e u cascild¿r los divisores de frecuen-
cia. clc n-I¿]uera c1r-re. al primero de e1los le llega ia
frecuencia de entrada; zrl segundo, la frecuencr¿r
de entracla dividida por el factor dei primer divi-
sor; al tercero. el valor de la frecuencia quc le
llegarti será el de 1a frecuenci¿r de entrad¿i dividi-
do por el producto de los f¿rctorcs de los dos
primcros clivisores, y así, sucesiv¿Lmente. a los de-
m/rs divisores de frecuenci¿r. L¿r FigLrra 6.23 repre-
senla. un diacrama cle bloques de este rnétodo.

E*i
 #gg3qH# #fl qlH ffiavag{}${ $efl $'$ageufliqilga ileH

Diseñar e implementar un divisor de frecuencia por 91. Utilizar para ello circuitos contadores del tipo 7493.

6.3.1. Frimer caso de cliseño Así, por cjemplo, en la Actividad 8 se ha rnoniado

y resolución tin divisor de frecuencia por 91. Si se descomponc
factoriaimente este número se obtiene:
D Proceso de diseño de divisores
91
1a
TJ
de frecuencia 1 1
Para conseguir divisores de frecuencias supe riores a los 1

que uu circlrito integrado puedc darnos, se pueden

conectar varios circuitos trirbajando como divisores de
frecucnci¿r en c¿tscada.
El sistema cle diseño de un divisor de frecuencia
superior a cualquiera de los divisores que se h¿rn visto
7490 1' 7493. es muy sencillo. Se deberán seguir los
si-suientes pasos:
a) Se descompone el nirmero de la frecuencia de
entrada qlle queremos dividir. en factores, pro-
curando qlle se¿u'r menores de 16 (peira el caso
clel 7493 y menor de i0 para el caso del 7490),
hasta ¿lc¿rnzar el valor de la lrecuencia que se
quiere obtener a l¿r salida.
b\ Se re¿rlizan divisores de frecuencias independien-
tes de los r.'¿rlores indicados por dichos f¿rctores,
al ser rnenores cle 16 se puedcn realiz¿ir con Lln
[rnico circuito integrado.
c) Se conectan en casc¿rda los divisores de frecuen-
cia, de manera qr"re al primero de ellos le llega la
frecuencia de entrada. al segundo la frecuencia
de entrada dividida por el factor del primer con-
tador. al sigr-riente el v¿rior cle la frecuencia clue le
lle-s¿rr¿i será el de la frecuencia de entr¿rda dir,'idi-
do por el producto de los factores de los dos
primelos divisores. y asi sucesivamente a los de-
mhs clil'isores cle fl'ecucncia. L¿r Figura 6.23 re-
preseuta un diargrarl;r de bloques de este mótodo.
Divisor de Divisor de Divisor de
frecuencia frecuencia frecuencia
por K por L por N
^
t'¡ I
Frecuencia Frecuencia Frecuencia Frecuencia
de entrada de entrada de entrada de entrada
K K.L
Figura 6.23. Diagrama de bloques de un divisor
de frecuerrcia de varias etapas.
Es decir:
9l: t3'7
Por tanto, serán precisos 2 divisores, Llno por 13 y
otro por 7. El circuito se corresponcle con el de l¿t
Figura 6.24.
En la realización de divisores de frecueucia de un
rnódulo grande, es necesario tener en cllenta los si-
guientes inconvenientes:
1. L¿r velocidad de propagación suele ser ienta, ya
que la máxim¿r frecuencia de entrada de reloj
depende de la suma de los retardos de los biesta-
bles, que como y¿r se ha visto. se acttmttlan,
debido a la propagación en cascada.
2. Los cstados estables clel contador lto se alcauzan
sietnpre en el mismo inst¿rnte. Así. para pasar del
est¿rdo 0000 al 0001. sólo se tarda 1rn,, (tiempo
dc retardo de nn biestable), mientr¿rs que. del
estado 1111 al 0000, se emple:ln 41o,,- -serie)
3. Si se conectan en c¿rscada (o en varios
divisores dc frecuencia, este tiempo de propaga-
ción ¿rumenta. Así. por ejemplo. eu el divisor de
lrecuenci¿r por 128. el primer circuito integrado
7493 presenta un tiempo de retardo de 4ru,,, al
pasar del estaclo ll11 al 0000, mientras que el
segundo 7493 plesenta un tiernpo de rct¿rrdo de
3t,,,¡. al pasar del v¿rlor 1 11 al 000. Por tauto. el
ticrnpo rnáxiuro de rctardo sera 7f,,,r y la frecr"teu-
cia máxim¿i cle entrada que soport¿I el divisor
sc rÍ:
I
./.r.\
7Í
rd
K.L.N Por consigttieutc. cu¿rnto ln¿iyor sea el nt(rclttlo clcl
clivisor de frecuencia, mayor será ei tierr-rpo de ret¿rrdo
y. por tanto. menor es ia frecuencia mirxima de entrad¿t
r¡ Lrc ilcll'nitc cl c'lir isol dc frccucnciu.

?6A

_-1i
 E ntrada
nffL
Salida
J------t

Frecuencia de entrada
13.1

Figura 6.24. Divisor de frecuencia por 91 implementado con circuitos del tipo 7493 conectados en cascada.

Par¿r eliminar los nroblemas de los coutadores asín-
cronos, se puede llegzrr a una solución de comprotniso.
valida sólo cuando los factores en los que se descompone
el número cie la frecuencia de entrada a dividir son pri-
rros entre sí. Consiste en utilizar divisores de frecuencia
¿rsíncronos, de manera que la señal de entrada a dividir se
inyecte simultáneamente en las entradas de todos los
divisores de frecuencia. Mediante un¿I puerta AND en ia
salida de cada uno de los divisores, se detecta que se ha
llegado a la condición de división de frecuencia dc cada
tuno de ellos y el divisor buscado será e1 valor lógico
AND de la salida de todas las puertas que detectan las
concliciones narciales de cada uno de los contadores.
Hacienclo estas modificaciones al divisor de frecuen-
cia por 91 clue aparece en 1a Figura 6.24, se obtiene el
circuito de la Figura 6.25.
En este caso, el mhximo tiempo de retardo serh el
correspondiente al de un solo 7493 más e1 tiernpo de
retardo de las puertas AND.
En la Figura 6.25.1a pnerta AND 2 delat¿r cuándo el
segundo divisor llega a la condición 1101, (13,0); la
puerta AND I detecta cuándo se ha llegirclo a la condi-
ción 11t2 (710), y 1a puerta AND 3 tndica cuándo ios
dos divisores h¿rn llesado simultáneamente ai valor
prefiiado de 9t.

IC3B

7 411

E ntrada aA
aB
ac
QD

Divisor por 7 Divisor por 13

Figura 6.25. Divisor de frecuencia por 91 con un menor tiempo de retardo que Ia conexión en cascada

ÉsF
 $,¿tr, l¡AgilH# #{i gji'{ ${fl:L'üj #I*tl?'Aq,
Diseñar un reloj digital que muestre en un display las
horas y los minutos. Para su realización se parte de una
señal de 50 Hz, obtenida a partir de la señal de red
6.4.L. Seguntlo caso tle cliseño
y resohrcií¡n
I Proceso de diseño
Cuando se dese¿r rcalizar r,rn diseño de est¿ts caracteris-
ticas, lo más lógico es intentar realizar r-rn diagrama de
bloques del circuito qlle queremos implementar y, a
partir de éste. intentar diseñar cada uno de estos blo-
ques individualmente.
En el caso del reloj digital, parece lógico pensar qne
debe conr,ertirse la señal patrón de 50 Hz facilitada por
el circnito de la Figura 8.63 en una señal de 1 Hz, es
decir, un impulso por segundo (realmente en nuestro
caso nos interesan los flancos de bajada) para lue_uo ir
contando estos impulsos, de manera que cada 60 de
estos impulsos tendremos 1 minuto. seguidamente ne-
cesitaremos un contador de 60 minutos que además
debenlos de visualizar eu Lln disptay y, por último, un
contador de 21 qLre también qrreremos visualizar er-r
Señal de
entrada
50 Hz Divisor de Divisor de
frecuencia frecuencia
por 50 por 60
1 impulso por segundo
Figura 6.26. Diagrama de bloques del reloj digital.
i: :::.l
mediante un circuito como el oue se muestra en la
Figura 8.63.
un display, que se incremente cada vez que el contaclor
de 60 minutos se desborda.
El diagrirma de bloclLres del circuito será por t¿Lnto el
quc se lnllestra en la Figura 6.26.
Segr.riclamentc diseñaremos cada uno cle los bloc¡ues
que colnponen el circuito del relo¡.
1. Divisor de fiecuencia por 50. Par¿t realizar un
divisor de frecuencia por 50, no disponemos de
nin-qúrn integrado de los estudiados qLle se¿I ca-
paz de re¿rlizar esta función, por lo que pafece
ló-eico pensar en realizar el divisor con dos divi-
sores que se pueden conectar en cascada sin
preocuparnos de los tiempos de retardo, y¿r que
la señ¿rl de entrada tiene un¿r frecueucia de 50 Hz,
qLre es rnuy baja. Uno de los circuitos dividirír la
frecuenci¿r por 10 y el otro por 5. Para re¿rlizar
este circuito r-rtiliz¿ircmos, por ejemplo, circuitos
integrados del tipo 7490.
El circuito. por tanto, puede ser el que se
muestr¿r en la Figura 6.27, en el clue puede verse
Circuito visualizador Circuito visualizador
de los minutos de las horas
frfr frfr
1 impulso por minuto '1 impulso por hora
 Señal
de1
ño(r )
Ro(r )

Ro{z) Ro(z)

Fgtr) Rg(r )

Rg{z) Rs\zl

Figura 6.27. Divisor de frecuencia por 50 realizado con un C.l. del tipo 7490.

cómo el primero de los divisores de frecuencia
está configurado como divisor de frecuencia por
10, realizando la entrada de la señal por CP
(pin 14) y la salida Q^está conectada a la entra-^
da CP u, obteniéndose a la salida de Q, una
frecnencia l0 veces menor; por cada flanco de
bajada en la entrada, se obtiene un flanco de
bajada a la salida. El segundo 7490 está configu-
rado como divisor de frecuencia por 5, en este
caso, la entrada de impulsos se hace a través de
CP" I en Qo se obtiene una frecuencia cinco
veces menor. Observar que en los dos contado-
res las entrad¿rs asíncronas están puestas a nivel
bajo para que no ¿r"ctúen.
2. Divisor de frecuencia por 60. Siguiendo la idea
del apartado anterior podemos utilizar otros
dos circuitos del tipo 7490 para diseñar este divi-
sor de frecuencia. El circuito puede ser el de la
Figura 6.28, en el que el primer 7490 está confi-
gurado como divisor de frecuencia por 10, el
segundo 7490 también esta configurado como un
divisor por l0 truncado; en este caso, las salidas
Qn y Qc se conectan a las entradas asíncronas
Rotrl y Ro,r,, lo que forzará al contador a ponerse
a cero cuando las salidas toman el valor 0l 10,
(6ro), momento en el qr"re se produce un flanco de
bajada por Qr. y esto ocurre cada seis flancos
de baiada que le llegan por la entrada CPr.

Señal de
1 impulso
por minuto
aA
aB
Qc
vD Ro(l )

Roe) Rotzj

Rg(r)
a
i,9{2) Bnrr)

Señal de 1 impulso
cada 1 0 segundos

Figura 6.28. Divisor de frecuencia por 60

aÉE
t-
3. Contador de módulo 60 con visualizador. El cir-
cuito contador utilizando circr.rito del tipo 7490,
es exactamente igual al que se ha visto en el
apartado anterior, pero en este caso añadimos
a cada circuito un decodilicador BCD a 7 seg-
mentos y el correspondiente display. Por tanto,
el circuito será el que se muestra en la Figu-
ra 6.29.
4, Contador de módulo 24 con visualizador. En este
caso también utilizamos dos circuitos del tioo
7490, los cuales se configuran como contadores
de décadas, el primero en cascada con el segun-
do. en este caso se detecta el número 24 úilizan-
do la salida Q, deI contador de las unidades y
Qu del contador de las decenas de horas, ya que
en el momento de ponerse a nivel alto estas dos
salidas del contador, éste habrá tomado el valor
0010 01008C o : 24to y en este instante se reini-
cializará el contador en 00 h 00 min. El circuito
es ei que se muestra en la Figura 6.30.

Display unidades Display decenas

de minutos de minutos

abcdefg abcdefg

8 BI/BBO RBI LT 8 BI/BBO RBI LT

ae aa ac Qo Qa Qa Ac Ao

F0(1) R0(2) R9(1) n9(2) R0(1) R0(2) 89{1} R9(2)

1impulso
por minuto

Figura 6.29. Circuito contador de unidades y decenas de minutos.

RíA
,,: -:-,...,
 Display unidades Display decenas
oe nora de hora

abcdefg abcdefg

8 BURBO RBI LT B BI/RBO RBI LT

aA a8 ac aD an Qs Qc Qo

F0(1) R0{2) F9{1) fig(2) fio{1) R0{2) 89{1) fie(2)

l impulso
por nora

Figura 6.30. Módulo contador de unidades y decenas de hora con circuito visualizador

.{rq€ggfl$ &il {t&ililI'fl#$ {jüHTAsüF,ns/u

üfl gr&fliluflHillA $gt\IfljItür{ü$ FdSg

tr5Jaf,¡
&.1 & Ensayo y experimentación con e¡ contador revers¡ble síncrono BCD 74190.
F:is$
. . Montar un circuito contador síncrono ascenden-
En la Figura 6.31 se muestra el diagrama de teidescendente en código BCD, como el de la
conex¡ón de los circuitos contadores 74190 v Figura 6.32, en el que se utiliza un contador
74191 fabricados con tecnología TTL. comercial del tipo 74190.
 INPUTS OUTPUTS INPUTS

DATA RIPPLE MAX] DATA DATA

Vcc A CLOCK cLoCK MIN LOAD C D

BIPPLE MAX/ LOAD C

CLOCK MIN

DOWN
tg lUP

o[o ou aA ENABLE o?[! o, aD GND

?L---l-Jr--¡--T_r
INPUT OUTPUTS INPUTS OUTPUTS

Figura 6.31. Diagrama de conexión de los circuitos

integrados 74190 y 74191.

cLK ac

GaD
RCO
D/U

LOAD
MAX/MIN

Figura 6.32. Circuito experimental para el circuito integrado 74190.

174
. Utilizar los diodos LED del equipo entrenador
de electrónica digital sobre el que se está mon-
tando el circuito para visualizar y medir cada
una de las salidas Qo, Q", Q", Qo, RCO (Ripple
Clock Output) y MAXI MlN.
. Conectar los pulsadores S.,, Sr, Sr, So y Su a
nivel bajo. Poner el interruptor S, a nivel bajo
durante un instante, y anotar el valor que toman
las salidas de los indicadores luminosos en ese
instante en la Tabla 6.13. Volver a poner S? : 1.
. Activar el pulsador antirrebotes para introducir
un tren de impulsos por el terminal CLK de
manera controlada.
Tabla 6.13. Funcionamiento del contador 74190 como contador ascendente
. Medjr los niveles lógicos que van tomando tas
salidas del contador para cada impulso de en_
trada y anotar los resultados en laTabla 6.13.
. Si se dispone en el equipo didáctico de un cir-
cuito de visualización de datos codificados en
BCD, para un display de 7 segmentos, conectar
Qo, Q", Qcy Qr, respectivamente, a las entra-
das A, B, C y D del decodifipador de BCD
7 segmentos. Visualizar y anotar en la Ta-
bla 6.1 3 el valor que va tomando el display para
cada uno de los impulsos de entrada.
¡ lndicar qué ocurre si se pone Su : 1y se
siguen introduciendo impulsos de entrada.
: .: a.r
 . Poner los conmutadores Sl : 0, S, : 1,
53 : 0 y 54 : 1. Seguidamente, poner el con-
mutador S? : 0. Indicar el valor que toman las
salidas del contador en la Tabla 6.14. Volver a
poner 57 : 1.
Tabla 6.14
impulsos del circuito, una señal de 10 kHz. Co-
nectar el analizador de estados lógicos para
visualizar, en el canal 0, la señal del generador
de impulsos o señal de reloj y, en los canales 1,
2,3, 4,5 y 6, las salidas Qo, Qu, Qc, QD, RCO
y MAXIMIN, respectivamente. Dibujar el crono-
grama obtenido desde el instante en que las
salidas Qo, Qu, Q", y Qo están a nivel bajo.

. Conectar los pulsadores 51, Sr, S. y So a nivel

¡ Utilizar un generador de impulsos de nivel TTL
para introducir, por el terminal de entrada de
bajo y Su a nivel alto. Poner el interruptor S, a
nivel bajo durante un instante, anotar el valor
que toman las salidas de los indicadores lumi-
nosos, en ese instante, en la Tabla 6.15 y vol-
ver a poner S? : 1.

Tabla 6.15. Funcionamiento del contador 74190 como contador descendente

ñ rfrj
I I
q]
0 I
rnl
.ffi

W
0 i I
rnl
.".ñ
W
I I
Fj
.#
W
l rFn
I I
q]
'1---f

-) I I ffi
q]
1 I
rfh
T
w
I

5 L 1
rfrj
.]T
W
6 I
rFrl
ñ
q4
7 I ñtf,j
W
¡ rFn
...:T

W
9 I
ñj
'1---t
q4
f=n
t0
q]
']---f

ll rFh
..]T
q]

?5s.
éd#
. Utilizar el pulsador antirrebotes para introducir
i¡L;I Ensayo y experimentación con un contador
¿:f':+;
un tren de impulsos por el terminal CLK de El:-l ri predeterminado reversible, síncrono, binario,
manera controlada. def tipo 74191.
. En la Figura 6.31 se muestra el diaorama oe
. Visualizar y medir los niveles lógicos que van conexión del circuito contador predeérminado
tomando las salidas del contador para cada im- reversible que cuenta en binario natural, 74191 ,
pulso de entrada y anotar en la Tabla 6.15 los realizado en tecnología TTL.
resultados obtenidos.
. Montar el circuito de la Figura 6.38 sobre el
. Conectar las salidas Qo, Q", Qc y Oo al circuito equipo didáctico de electrónica digitat.
de visualización de datos codificados en BCD,
para un display de 7 segmentos. Visualizar y
anotar en la Tabla 6.15 el valor que va tomando
el display para cada uno de los impulsos de
entrada.

¡ Poner los conmutadores S, : 0, E 1,

S. :0 y S. : 1. Seguidamente, poner el con-
mutador S? : 0. lndicar el valor que toman las
salidas del contador en la Tabla 6.16. Volver a
poner S, : 1.

Tabla 6.16
abcdefg tc2
7 448

r Utilizar un generador de impulsos de nivel TTL 8 BI/RBOREI LT

e introducir, por el terminal de entrada de impul-

sos del circuito, una señal de 0 kHz. Conectar
"1

el analizador de estados lógicos para visualizar

en el canal 0 la señal del generador de impul-
sos o señal de reloj y, en los canales 1,2,3,4, 7 4'tO
5 y 6, las salidas Qo, Qu, Q", Qo, RCO y
MAXIMIN, respectivamente. Dibujar el crono- aA aB ac oD FCa MAXLltl, tc1
7 4191
grama obtenido desde el instante en que las
salidas Qo, Qr, Qcy Qo están a nivel bajo.
A B c oc{ a otútoto
. Contestar las siguientes cuestiones:

a) ¿Para qué sirven las entradas A, B, Cy D?

b) ¿Cuándo actúan los terminales A, B,
yD?
c) ¿Qué hay que hacer en el contador 74190
oara realizar una cuenta descendente?
d) ¿Qué función tiene el terminal MAXIMIN
(pin 12)? ¿y el Ripple Clock (pin 13)?
¿Qué ocurre si el terminal Enable G (pin 4)
se conecta a nivel bajo?
f) ¿Qué efecto produce en el contador 74190
cuando. al estar a nivel bajo las entradas
Enabte G (pin 4) y DOWN UP (pin 5) y ia
entrada Load (pin 4) a nivel alto, aparece
en la entrada Clock (pin la) un flanco de
bajada?
s) ¿Qué ocurre si se sustituye un circuito inte-
grado del tipo 74190 por uno del tipo
74191?
C
Entrada de
5 impulsos
_L 10 kHz
O--
Figura 6.33. Dado electrónico con un circuito 74191
utilizando la carga de datos predeterminados.
. Conectar a la entrada del pulsador S un genera-
dor de niveles TTL, y aplicar una frecuencia de
10 kHz. Activar el pulsador S durante un instan-
te y comprobar el valor que toma el display.
Realizar esta operación varias veces y anotar
los resultados obtenidos.

!
Ééc
=f =
 . Sustituir el generador de impulsos TTL por el
pulsador con circuito antirrebotes, para introdu-
cir una señal controlada por la entrada de reloj.
Anotar sobre la Tabla 6.17 el valor que van
tomando el display y las salidas Qo, Qu, Qcy Qo
para cada impulso de entrada.
. Contestar a las siguientes preguntas:
a) En el circuito de la Figura 6.33, ¿qué fun-
ción tiene la puerta NAND de tres entra-
das?
b) Si no se dispone de un integrado del tipo
7410 y en su lugar disponemos de integra-
dos deltipo 7400, ¿cómo se implementaría
el circuito?
c) El circuito que se comporta como un dato
electrónico, ¿es aleatorio? ¿Por qué?
d) ¿Qué se entiende por un contador prede-
terminado?
e) ¿Qué significa que un contador es reversi-
ble?
f) Buscar en un catálogo algunos contadores
reversibles e indicar su módulo en una
tabla.
6.5.f. Bstudio y análisis
de los circrritos contaclores
predeterminados reversillles
71190 y 7419L
El circuito 14190 es un contador de décacias reversible
síncrono en código BCD. nlientras qLle el circuito
'/4191 es un contador reversible síncrouo de código
binario natural; por lo demas. arnbos circuitos son
idónticos. incluso pin a pin.
La frecuencia máxiura de l¿r señal de reloj de estos
cout¿rdores es 25 MHz, que, cor-no pr-rede comproburse,
es superior a ltr que sopoftan los cont¿rdores asíncro-
nos que se han estudiado.
Los dos circuitos son contadores síncror.los rev'elsi-
bles 1' programables o predeterr.nin¿rdos de 4 bits.
Se entiende por contadores reuersibles utytellos tpte
sotl (crpuce:t dc t'r¡tttur t(tnto en scnt¡(lo ctst'enrLente c<ttttc¡
descattrlente. Por ¡troc¡rctntable o ¡tredeÍarntínatlo attÍett-
detttos cyre ptredeu sar iticiali:utlos eu cttolquier L'ulor
detúrc¡ tle srt t'u¡tttcidtttl. es decir. cn el castt del 74 190.
del código 0000tsc.D tl 100 lni.r¡,\, clr cl c¿rsc-r clel conta-
dc¡r 74191, ciel 0000, al 1111,.
El simbolo lirgico clc cstos c'ircuitos integrerclos es el
que se mLlestra en la Fi-uura ó.34. Seguidarirente an¿rli-
zamos la inform¿rción que nos da eI símbolo
ANSI/IEEE 91-1984. nos réferirernos a la del circuito
14191 v por similitud se puede analizur la dcl 74190.
i,'a(
á J- ú-:"
Tabla 6.17. Evolución del circuito de Ia Fiqura 6.26
H
Fl
I
q]
)
_--._
u4
W
3 frrFtl
W
rnj
4 'fr
q]
rFn
L#
w
5
o
rfii
ñ
W
7
rnl
T
W
En primer iugar, podemos afirmar que es un contador
de un ciclo de 16 cstados, indicado mediante la nota-
ción <CTRDIVI6", ademirs. es Lln contador síncrono
por flanco de subid¿r, difercnciándose de un contador
¿rsíncrono porque l¿r entrada de impulsos CLK se en-
cuentra en la parte superior del símbolo que representa
las entradas comLlnes del circuito. Se trata de nn colr-
t¿rdor ascendente/descenclente indicado por los símbo-
los t y -, respcctir,¿rmente. Para que se produzca lir
cuenta ¿rscendente deben darse las condiciones de que
l¿rs entr¿rdas comllnes 1y 3 (G1 y M3) estén activas, cs
decir. CZEN esté ¿r nivel bajo y D,tU a nivel bajo: si lo
que se desea es clue el contador cr¡ente en modo des-
cendente. deben estar activ¿rs las entradas I y 2 (Gl y
tu(2),es decir,1a entrada CTEN debe estar a nivel bajo ¡,
lir entr¿rda D/U ¿t nit'el alto. El contador permite reirli-
z¿ir una prec¿rrga dc un r'¿rior determinado en sus bies-
tables, ¿i tr¿rvés de las entrad¿rs A. B, C y D que se
realiza cuando l¿t entr¿rda 5 (C5) cstir activ¿r. es decir.
cnando l¿r entrada LOAD está a nivcl bajo. El peso cic
l¿rs s¿rliclas del contador se indica entre corchctcs. por
lo que Q., tiene peso I (2o). Qu tiene pcso 212tl,. Qc.
tiene peso 4 (2tl y Q,, tiene peso 8 (lt). La salid¿i 26
señalizacla con &I¡lX M11y' torl¿rra r'.r1or I en clos c¿sos
distintos; cl primcr ciiso se cla si cstiL actir'¿r l¿L entrarl¿L
? lNtl). cs dccir. la patilla Dlil cst¿r ¿r nivel alto v
adem¿is cl contaclor tiene valor 0000, lo que se inclic¿r
con l¿r notación ,<C'f : 0". El se-eundo caso en el clue
la salida MAXIMIN toma el valor I es cuando l¿r entra-
da 3 (M3) está activa. es decir, la patilla DIU está a
nivel hr.jo v aclenlus el contador tierre el \¡alor 1111. lo
 (4)
CTEN Gl cTR Dtv 10
112)
(5) 2(CT= 0l z6 MAX/MIN
A uA D/U M2 IDOWN] 3(CT=sl Z6
R IN M3IUP)
Up (14)
a" I

D
n^ ) t,z-tt,z+ 6, 1
'4
U+
aD 't1

RCO
LOAD LC

5D +-
r (3)
t1l
U
(1) \2)
D/Ú Í21

LOAD MAX/MIN (10) (6)

t41

74190 (e) \71

t8t

(4) cTR DIV 16

CTEN G1 112l
(s) z(CT=01 26 MAX/MIN
A a" Dru M2 {DOWNI 3(CT=15]l26
B L-L M3 [UP]
aB
L {14) 1

ac N
) t,z-¡,s+ 6, 1 , 4

aD 11

CLK
NLIJ
(15)
c5

2U
r- t?l
t1I
U
(1) \2)
D/Ú t2l
LOAD MA {10) (6)
l4l
(9) t7l
t8l

Figura 6.34. Símbolos lógicos de los circuitos 74190 y 74191.

qlre se indica con la notación CT : 15. Por su parte, la
salida RCo toma valor 0 cuando est¿in activas l¿rs
condiciones 6 \26), 1 (G1) y 4 (G4), es decir. cuando
l¿r salida MAXIMIN estir a nivel alto, la entrada CTEII
esta ¿r nivel bajo y ia señal de reloj (CLK\, esth a nivel
b.Uo.
La estructur¿r interna y patillaje del contador 74190
es la quc se n-rlrcstr¿l en la lrisur¿L 6.3-5; la dcl 74 191 no
sc rellresent¿r por ser muy similar.
Los biestables erlplendos cn estos cont¿lclcres sorl
dcl tipo .l-K Muster-Sl¿rr'¿,: l-'or tanto. sus srllicl¿rs urnr-
bi¿n cn los llancos cle [-la1acla. No otrstanLc. Ia cntr'¿Lrl¿t
clc inrpirlsos (CLK¡ ra se-qr¡icla dc un inr,ersor. por lo
clue cl contador sc accionará. visto clesde cl extelior'.
por los flancos cle subida de la señal cle reloj (CLKI.
Estos contadorcs han sido diseñados especialmcnte
para miuimizar la lógica adicion¿rl erltre et¿rpas, cuan-
cJo cstiin trabailtnclo c-n ctscltdr.
La entr¿rda DOW\{lúP (DlU )corrtrola el sentido de
la cuenta, cuanclo ester patilla se enclteutra a nivel bajo
la cuenta es ascendente. y cuando est¿i ¿r nivel alto se
produce en sentido descendente.
La entracla G ( Enable ) permite inhibir el funcion¿i-
miento del contador quedando la cuenta detenid¿r en el
valor que tenga en ese ulolnento. El contador fur-rcion¿r
couro tal cu¿rrdo diclia entr¿rc1u est¿i a nir,el bajo 1'
c¡uedir inhibido con lu entrada Enoble a nivel alto: por
t¿tuto, los impr-rlsr-rs irplicaclos a la cntr¿tcla de reloi
quetlan sin efecto.
E,stos cont¿rclorcs ¡rucclcn scr cargados ctlr.r un lalor
predetermiu¿rclo de inicio cle cuelttu. ir tL¿rr,ós clc st¡s
ettttadas dc clatos en p:rralekr dc lonlla ¿rsíncrona etr
cualquicr instante. P¿ra elltl. sc polle a nivel bajo la
etrtlada Load (cttrga). v los valoLes presentes eu las
entradas A, B. C y D sc carcqau en l¿is salidas de los
['riestahles respecti\¡os. Esta t-r¡reración de carga es inde-

.EF*
 (14)
cLK
RCO
-fÁI
D/U T:1

(121 MAX/MIN
OUTPUT

DATA i'15
INPUT A

(3) OUTPUT
a^

DATA {1)
INPUT B
(2\ OUTPUT
vB

DATA \10)
INPUT C

OUTPUT
ac

N ATA /qI
INPUT D

LOAD

Figura 6.35. Diagrama interno, patillaje y diagrama lógico del contador 74190.

1Se3
;SU
*.. ..,i-=,=--.',-
pendiente de la señal de reloj del contador y se hace a
través de las entradas asíncronas R (Reset o pllesta ¿r
cero) y S (Ser o puesta a uno) de los biestables.
En cuanto a las salidas el contador, éste posee las
correspondientes de los biestables que indican el esta-
do de cuenta y, además, otras dos, que explicamos a
continuación.
r La salida MAXIMIN (pin 12) adopta un nivel alto
cuando ei contador alcanza su vaior máximo
(9 para el 14190 y 15 para el 14191) si está en
modo de cuenta ascendente. o bien. cuando el con-
tador llega a su valor mínimo (0 para ambos, 74190
y 74191) si se encuentra en cttenta descendente.
. La salida Ripple Clock (pin 13) toma el valor bajo
cuando el contador no está inhibido (CTEI'I : 0),
la salida MAXIMIN está a nivel alto y, además, la
entrada de impulsos está a nivel bajo.
Las Figuras 6.36 y 6.37 ¿rclaran el funcionamiento de
ambos circr"ritos para el caso de cuenta ascendente y
cuenta descendente.
Las sahdas Ripple Clock y MAXIMIN son muy útiles
para encadenar en c¿rscada varios contadores, cuando se
desea realizar un contador de varias etaoas o de un
valor superior al módulo máximo de ellos. La conexión
en cascada puede efectuarse de tres maneras distintas:
. Asíncrona.
o Pseudoasíncrona.
r Síncrona.
Seguidamente, se muestran las distintas formas de
conexión y se analiza cada una de sus características.
fl Conexión asíncrona
La Figr-rra 6.38 muestra el rnontaje de la conexión
asíncrona o de propagación en cascada, en la que se
puede apreciar que los pulsos de entrada a contar se
introducen por la entrada CLK del primer contador. y
la salida ReÓ de cad¿r urro de los contadores se conec-
ta a la entrada de cnenta CLK del sieuiente.

LOAD

DATA
INPUTS

CLOCK

D/U

CTEN

aA*_

a"

or--
MAX/MIN _ -
RCO
'tQqn17 141 098 7

LOAD COUNT UP {NHIBIT COUNT DOWN

Figura 6.36. Crcnograma de funcionamiento del contador reversible 74190

E6S
Egi
 LOAD

r4^:

CLOCK

olu

creN

n-

aD

15 0 1

COUNT UP COUNT DOWN

Figura 6.37. Cronograma de funcionamiento del contador reversible 74191 .

CENTENAS

AA AB QC AD FCO QA QB QC OD RCO MAXJMIN QA AB Ac AD 8C0 MAX/MIN

a ac ockK c oútoao n a c oLL,{ c o,útono

CLK

aowu,ltp

Figura 6.38. Contador de 0 a 999 con contadores síncronos reversibles 74190. conectados en forma asíncrona

T&g
.-. .r;r.--a,.-
.-*,
,¿¡
 En cste rnodo de conerión. c¿rda entrada es total-
mente síncrona, pero están conectad¿rs entre sí en
modo de propagación serie; por tanto, el contador serir
relativamente lento, ya que hay un tiempo de retardo
acumulable a cada una de las etapas.
Para que este tipo de conexión en cascada funcione
correctarlente es preciso que sc cumplan las siguientes
coirdiciones:
ctl La señal de control dc cuenta ascendente o des-
cendente (DOWNTTP) no dcbr- carrbiar de nivel
cuando la entr¿rda de cuenta se halle a nivel
bajo, ya qr,re la salid¿r de propagacion RCO está
goberrrada por lrr entrrdn DOWN'W.
b) La entr¿rda de control DOWNIÚP no debe cam-
biar de nivel antes de que el irnpulso de cttenta
se haya propagado hasla la [rltima etapa conta-
dora.
c) La longitud mínima del impulso de reloj está
limltada por irr rrcción de RCO. El impLrlso de
clrent¿r CIK debe ser lo suficientemente largo
p¿rfa que aparezca a 1a salida MAXIMIN, tenien-
do en cuenta las diferencias de propagación en-
tre el reloj y la salida de cada uno de los 4 bies-
tables del contador.
I Conexión pseudoasíncrona
Este trpo de montaje se c¿rr¿rcteriza porque las señ¿rles
de rcloj atacan simultáneamente a todas las ctapas, no
obstante, se produce una propagación entre ellos.
La Figura 6.39 muestra el conexionado pseudoasín-
crono de tres cont¿rdores reversibles del tioo i4190.En
el circuito se puede aprecial cómo la se¡al de cuenta
CLK ataca simultáneamente a todas las etapas, aunquc
se produce una propagación entre ellos a través de la
sa110e/(( (./.
- caso, 1a entrada G ( eTEñ Enable ) de Ia
En este
primera pastilla está a nrvel bajo, permitiendo conti-
nuarrente la cuent¿r, mientras que ia salida RCO de
cirdir pastill¿r controla ia entrada G ( Enctble ) de la
sigiriente. Esta propagación de la señal de üwble es la
que limita, en este caso, la frecuencia máxima de cuen-
ta para cacla etapa adicional. Por otra parte, la entrada
de control DOWNIW no debc cambiar de nivel cuan-
do 1a entrada CLK está a nivel bajo.
En el diagrama de tiempos de la Figura 6.40, se han
tenido en cllenta todos los retrasos que se van produ-
ciendo por la generación cle las sucesivas señales RCO.
Se han representado l¿rs seña1es pertenecientes a las dos
primeras et¿rp¿rs. L¿r señal MAXIMIIt'|1 estará a nivel
alto entre los impulsos 99 y 100, mientras que 1a señal
MAXIMIN2 qrle corresponde ¿rl dígito de las decenas,
lo será desde el90 al i0U. La señ1l AeOt depende de G
(Enable), que está fijado a nivel bajo, MAXIMINI y
CLK, y está retrasadzr respecto de esta última. Para el
segundo 74190.la señai G es precisamente RC?1. por
1o qne el flanco descendente de RCO2 está retrasado
respecto de ella, 1,'su flanco ascendente 1o está, respec-
to del impulso de cuenta. Por ello, ai aumentar el
número cle etapas, disminuye la anchura de los respec-
tivos impulsos RCO, lirnitirndose de esta forma la fre-
cucncia de rcloi nuirirnu.

UNIDADES DECENAS CENTENAS

aa as ac aD RC) aa ae ac aD Rc) aa ae ac QD RCa

A B C DCff G DÚLIAD A B c D'liK G otútoto A B C DC{ G DÚLIAD

CLK

DOWNlUP

Figura 6.39. Montaje de un circuito de módulo 1.000 con contadores síncronos del tipo 74190 conectados
en modo pseudoasíncrono.

t..,
.
 I Conexión síncrona
CLK
La Figura 6.41 nos muestra la forma de conectar estas
MAX/MIN 1
pastillas de forma síncrona, tarnbién llamada cascada
de propa-qación anticipada. En este caso, la señal de
reloj ataca sirnultáneamente a todas las etapas por
nco t medio de puertas NAND externas. Como el contador
está sincronizado en su totalidad, esta técnica permite
MAX/MIN 2 agregar etapas suplementarias sin reducir la frecuencia
máxima de cuenta.
RCO- 2
La única limitación a dicho nirmero será el fhn out
de las salidas MAXIMIN, que tienen que atacar las
puertas exteriores.
La crrtrada de control DOWNIÚP no debe carnbiar
de estado cuando la entrada de contaje esté a nivel
baio.
Figura 6.40. Retardo de tiempo producido
oor las sucesivas señales BCO.

UNIDADES DECENAS CENTENAS

ffi
tc1 tc2 lc4
7 4190 7 4190 74190 74190

aA aB ac aD RC) aA oB Qc aD aA aB ac aD RCO aA aB ac aD Rco

ABc DUK c orunao A B c ocl( c DTL1AD ABCoc#aorutoao ABCocffaorutono

Figura 6.41. Conexión de los contadores 74190 en modo síncrono o cascada de propagación anticipada

rü4

¡áÉ
Ensayo y experimentación con el contador
síncrono BCD 74192. INPUTS OUTPUTS INPUTS
. En la Figura 6.42 se muestra el diagrama de DATA DATA DATA
conexión del circuito contador 74192, fabricado Vcc A CLEARBORROW CARRY LOAD C D
en tecnología TTL.
. Montar un circuito coniador ascendente/des-
cendente en código BCD, utilizando un conta-
dor comercial del tipo 74192, como el que se A CLEAR BORROW CARRY LOAD

muestra en la Figura 6.43.

. Conectar los indicadores de nivel lógico con B
diodos LED del equipo didáctico de elecirónica
digital sobre el que se está montando elcircuito
a cada una de las siguientes salidas: Qo, Q",
Q", Qo, CO (Carry)y BO (Borrow).
. Conectar los pulsadores S,, E, S., So v Su a
nivel bajo. Poner el interruptor Su a nivel bajo
durante un instante, y anotar el valor que toman DATA Aa
" O^'D1wN
C)UNr C)UNT Ae An GND
las salidas de los indicadores luminosos, en ese B uP

instante, en la Tabla 6.'l B. Volver a poner Su a INPUT OUTPUTS INPUTS OUTPUTS

nivel alto.
. Poner a nivel alto el interruptor S., entrada
DOWN, y activar S, para que le lleguen a la Figura 6.42. Diagrama de conexión del circuito
paltlla UP (pin 5) los impulsos de reloj. integrado 74192.

JI
)
v'
52

53

t-,

L
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DN
tmputsos
l|SOS Oe t'1 12
desconta
ontaje LOAD CO CARBY
+ t4 BO
13
BORROW
-¡
-J^ CLR
S5

74192

56

Figura 6.43. Circuito experimental con el circuito integrado 74192

t .s:;ú
 . Activar el pulsador con circuito antirrebotes
para introducir, por el terminal UP (pin 5), un
tren de impulsos de manera controlada.
r Utilizar los diodos LED del equipo didáctico de
electrónica digital sobre el que se está montan-
do el circuito, para medir los niveles lógicos que
van tomando las salidas del contador para cada
impulso de entrada. Anotar los resultados en la
Tabla 6.18.
. Si se dispone en el equipo didáctico de un cir-
cuito de visualización de datos codificados en
BCD, para un display de 7 segmentos, introdu-
cir Qo, Qu, Q" y Or, respectivamente, a las
entradas A, B, C y D del decodificador de BCD
a 7 segmentos. Visualizar y anotar, en la Ta-
bla 6.18, el valor que va tomando el display
para cada uno de los impulsos de entrada.
. Poner los conmutadores S, : 0, S, : 1,
Sr:1 y S+ : 0. Seguidamente, poneia nivel
bajo el conmutador Su. Indicar, en la Tabla 6.18,
el valor que toman en este instante las salidas
del circuito.
. Utiliza¡' un generador de impulsos de niveles
TTL e introducir una señal de 10 kHz oor el
terminal de entrada de impulsos UP (pin 5).
Conectar el analizador de estados lógicos de tal
modo que, por el canal 0, se visualice la señal
de reloj, y, en los canales 1,2,3,4,5 y 6, las
salidas Qo, Qu, Q", Qo, CO y BO, respectiva-
mente. Dibujar el cronograma desde el instante
en que todas las salidas están a nivel bajo.

Tabla 6.18. Funcionamiento del contador 74192 como contador ascendente

rftl
fr
W
0 .ñ
rfrj
q4
0 1
rnj
ffi

W
I rFn
T
w
rftl
ñ
2
q]
3
rfrl
ñ
W
4
rrh
ffi

w
5
tFn
ffi
q4
ó
f1t
ñ
w
7
rftl
ñ
W
rf7
-ry
w
E

fFh
'-t---f-
q4
l0 rfrj
w
ffi

1t t
rf7
ñ
W
E 5X.:
É q,{}

- ,.... igi=:;-,,..
:t1:
 . Poner a nivel alto el interruptor S? para que éste
llegue a la entrada UP, aclivar S, para que los
impulsos de reloj lleguen a la patilla DOWN (pin
4) y utilizar el pulsador de señal antirrebotes
para introducir una señal de reloj controlada.
r Medir los niveles lógicos que van tomando las
salidas del contador para cada impulso de entrada
y anotar los valores obtenidos en la Tabla 6.19.
. Visualizar y anotar en la Tabla 6.19 el valor que
va tomando el display para cada uno de los
impulsos de entrada.
. desde el instante en que las salidas Qo, Qu, e"y
Poner los conmutadores S., : 0, Sz : 1, S. : 0
: 1. Seguidamente, poner el conmutador
y S"
Tabla 6.19. Funcionamiento del contador 74192 como contador descendente
I
t
¡
Su a nivel bajo. Indicar el valor que toman ras
salidas del contador en la Tabla ó.19. Volver a
poner Su a nivel alto.
.
Poner a nivel alto la entrada Up (pin 5) v. utili_
zando un generador de impulsos áe n¡íél frl,
introducir una señal de 10 kHz por el terminal
de entrada de impulsos DOWN (pin ). Conec-
tar el analizador de estados lógicos para visuali_
zar, en el canal 0, la señal del generador de
impulsos o señal de reloj y en los canales 1, 2,
3,4, 5 y 6, las salidas Qo, Qr, Q", Qo, COy BO,
respectivamente. Dibujar el cronograma obtenido
Qo están a nivel bajo.
e 4r:í
 6.5.2. Estuclio y análisis
cle los circuitos corltatlor:es
reversibles 7 4192
El 14192 es un contador de décadas y, colro ios conta-
dores 74i90 y 74191, es síncrono, reversible y progra-
mabie de 4 bits. En este caso, la frecuencia máxima de 1a
señal de cuenta (CLK) es también 25 MHz. Este conta-
dor es parecido a los anteriores en el modo de funciona-
miento, salvo en las fi¡nciones que realizan algunas de
sus patillas. En la Figura 6.42 puede verse su diagrama
de conexión y en la Figura 6.44 se muestran sus sirn-
bolos de acnerdo con el estándar ANSIiIEEE 91.
En el estándar ANSI/IEEE 91-1984 los nombres de
las etiquetas que se encuentran fuera de los contornos
no son estándar, de hecho varían de un fabricante a
otro. Como ya hemos comentado, la parte superior del
sírnbolo representa las patillas de control y los cuatro
rectángulos de la parte inferior representan los cuatro
biestables que 1o componen. El número entre parénte-
sis (algur-ras veces se representa entre corchetes) repre-
sentan el peso relativo de cada bit en el contador. L¿r
etiqueta <CTRDIVl0>> indica que el dispositivo es ur-.
contador (CTR\ con 10 estados. La entrada CIR de1
control tiene ia notación <<CT : 0> par:r
bloqr-re de
indicar el contador se reinicializa a cero cuando
qr"re
CIR está a nivel alto. La letr¿r .<C, en la etiqueta de
entrada indica que ésta controia la carga de datos en el
elemento de almacenamiento. Por lo -eeneral, la letra
<C>> Se emplea en entradas de reloj clue sincronizan la
cntrada de datos al biestable con la transición activa.
En la Fi,er-rra 6.44,la <C', se emplea para la entrada de
c¿1rga en paralclo (.Load), porque ésta controla la cargu
de datos haci¿r 1os cuatro biest¿rbles del contador. Es-
pecíficamente la eticlueta <C3o indica que esta entrada
cotitrolará cualquier otra que tenga como prefijo el
dígito <3>. -En este caso, las entradas A, B, C y D
141
CLR
A UP 5)
B ul
C DOWN \4¡
D úz
tóÁD 11lr
UP
A {i 5)
DN
11)
LOAD B l2l
CLR {10)
C 141
74192 (s)
D lBl
ANSI/tEEE 91-1912
Figura 6.44. Símbolo del C.l. 74192.
Ees
j{
porque tienen la etiqueta <3D>, ésta sólo aparece en el
biestable del bloque supelior. pero se supoue que es la
misma para los demás biestables. La etiqueta <D> indi-
ca (dato>.
Por tanto, cuando la entradl LOAD está a nivel
bajo, los datos que se encuentran en las entradas A, B,
C y D pasan a ias salidas de los biestables Qr, Qs, Qc y
Qo, respectivamente.
Las entradas L/P es ,r2+rr; el signo <+> indica que
se realiza una cuenta ascendente, cle igual forrna el
signo o
" de la entrada DOWN indica que realiza una
cuenta descendente.
La entrad¿r <G> denot¿r dependencia AND. Esto sig-
nifica que una entrada designada con una <G> seguida
por un dígito está conectada internamente mediante
una puerta A1y'D con otra entrada o salida que tenga ei
mismo dígito como prefijo en su etiqr-rcta. En 1a l'-igu-
ra 6.44 podemos observar que la etiqueta inferior para
l¿i entrada UP es Gl. Esto significa que dicha entrada
está conectada mediante rina puerta AND con cual-
quier otra entrada o salida que tenga el dígito <1> en
su etiqueta. La etiqueta superior para DOWN es ,, I -
",
por 1o que tarnbién existe una dependencia Al/D entre
UP y DOWI{. Esta depenclencia Al/D indica que UP
debe estar a nivel alto para qrl.e DOWN lleve a cabo su
función de conteo descendente. De igual forma, la en-
ftada DOWN dcbc est¿ir a nivel alto para qLre UP lleve
a cabo la función de conteo ascendente.
_La etiqueta BO de la salida se corresponde con
<2CT : 0>; el 2 indica una dependencia con la entra-
da DOWI¡|. Por tanto, la salida BO tomará el valor cero
cuando la entrada DOWN esté a nivel bajo y el conta-
dor tenga vaior cero (Cf :0). De manera similar. ia
etiqueta para CO indica que esta salida se pondrh a
nivel bajo cuando la cntrada UP esté a nivel ba.lo y e1
contador tenga valor 9 (CT : 9).
La estructura intern¿r de este contador se mlrestra en
la Figura 6.45.
7 4192
CTR DIV 10
^
7 cr=g \12) co
)2+
\. i cr-- o
(13)
;
u0
LJ
I
ti
3D t1l
(3)
aA
(2)
aB
(6)
ac
t7)
o^
ANSt/|EEE 91-1984
 12)
co
13)
BO
DATA
INPUT A

(4)
DOWN

UP

DATA (1)
INPUT

DATA (1
INPUT

(71
AD

LOAD

Figura 6.45. Diagrama interno y patillaje del contador 74192

An¿rlizand<i el diagrarna de la Figura 6.45 podcmos
cornprobar que los impulsos dc reloj se puedeu intro-
dttcir pcrl dos entrad¿rs, por lt DOIYN cuando quere-
rnos realizar un¿r cuenta descendente, y por UP cuando
se desea que la cuenta sea ascendente; en ambos casos,
las entradas se activan por flancos de subida.
La entrada dc cuenta que no se estó utilizando debe-
ra ponerse ¿r nivel alto. L¿r entrada LOAD sirve para
cargar los datos en paralelo que se itltrodttzcan por las
entradas A, B, C y D, y se activa por nivel bajo.
Estos contadores tienen una entrada Clear (CLR) activa
a nivel alto, que permite poner a cero todos los biestables.

96e
É €!3'
 Adem¿is de las salidas propias de los biestables, estos
circuitos integrados poseen otras dos denominadas
Carry (eO) y Borow (BT). Cuendo el contador llega al
valor máximo de la cuenta ascendente (9), 1a salida
Carry (CO) proporciona un impulso negativo de igual
duración que la señal de reloj, pero ésta es a nivel alto.
La salida Borrow (BO). por su parte. realiza la mis-
ma función cuando el contador alcanza su valor míni-
mo (0000) en el módulo de cuenta descendente.
La Figura 6.46 muestra un cronograma en el que se
puede apreciar e1 funcionamiento de las entradas y
salidas del contador 14192. Es interesante comprobiir
el estado de cambio de modo ascendente a descendente
y Ia comparacion de las señales Carry (CO ) y Borrow
(Bo)
La forma de interconexionar en cascada estas pasti-
1las consiste en el empleo de las salidas Borrow (AOl V
Carry (CO), como se ve en la trigura 6.47.
Los contadores trabajan con la propagación reteni-
da entre etapas. Un impulso de cuenta ascendente pue-
de ir precedido de un impulso de cuenta descendente o
vice',,ersa.

CLR

LOAD

DATA
INPUTS

UP

DOWN

ourrrrrF^''

I
CO

0, 1. 90
<-> €
.I trAD PQtrQtrT COUNT UP COUNT DOWN

Figura 6.46. Cronograma de funcionamiento del contador reversible 74192

ll }r''{J
 Unidades Decenas Centena s
ffi
ABCD ABCD ABCD
Contaje
luP)
UP CO L]P CO LJP IO
a rrastre
7 4192 7 4192 7 4192
Descont
lDownl
DOWN Ñ DOWN BO DOWN BO Salida
acreadora
IONO CLEAR IONO CLEAR IOAO CLEAR

Carga

Puesta a cero

Figura 6.47. Conexión de contadores 74192 en cascada.

l. Calcular la frecuencia máxima de un contador bi- ¿Qué nombre recibe la acción de poner a cero un
nar¡o asíncrono ascendente de módulo 32, que contador?
utiliza, para su implementación, los circuitos inte-
grados del tipo SN7476N, si cada uno de ellos
tiene un tiempo de propagación f", : 20 ns.
6. Indicar si la siguiente afirmación es verdadera o
{^t^^.
¡dtJd-

2. En un contador binario que utiliza biestables J-K, "Si se utilizan los mismos tipos de biestables,
el estado del contador cambiará cuando la entra- un contador asíncrono es más rápido que uno
da CLK pase de: síncrono.'

a) Alto a bajo. ,7
El circuito de la Figura 6.48 es un divisor de fre-
b) Bajo a alto. cuencia síncrono.
c) Depende del tipo de biestable.
a) Obtener el cronograma de funcionamiento del
3. Un contador binario de 4 bits tiene el número mrsmo.
0101r. Cuando le llegan nueve impulsos de en- b) Indicar la frecuencia máxima que el biestable
trada, el nuevo estado del contador es: soporta como señal de entrada si el tiempo
de retardo del biestable es fpo : 25 ns y el
a) 00102
tiempo de retardo de las puedas lógicas es
b) 10012
de 10 ns.
c) 101 1,
c) Si se le aplica una señal de 5 MHz, ¿cuál es
d) 11012
la frecuencia que se obtiene a la salida?
4,. Un contador binario, construido con cinco biesta-
bles J-K dividirá, como máximo, una f:-ecuencia 8. Parliendo de un contador asíncrono de módulo
de entrada oor: 16, obtener un divisor de frecuencia por 12. Si el
tiempo de retardo de los biestables es t16 : 20 ns
a)s y el tiempo de retardo de las puertas lógicas uti-
b)8 lizadas es de .l 5 ns, ¿cuál es la frecuencia má-
c) 16 xima que sopoda el divisor como señal de en-
d) 32 trada?

iiii¡
& !-'I
 CLK

Salida

7 411

Figura 6.48. Divisor de frecuencia síncrono.

9 , Determinar la f recuencia de salida.del circuito que I 1. Dibujar el circuito equivalente del contador inte-
se muestra en el diagrama de bloques de la Figu- grado 74gO y, sobre é1, las conexiones indica-
ra 6.49. das en la Fioura 6.51. Analizar el circuito v obte-
ner el cronograma de la señal de entrada y las
salidas QA, QB, Qcy Qo.

Entrada aA
Figura 6.49. Diagrama de bloques del divisor o^
de frecuencia. >aIoas
ac
lO. Dibujar el circuito equivalente del contador inte- ) aD
grado 7490 (Fig. 6.16) y, sobre é1, las conexio-
nes indicadas en la Figura 6.50. Analizar el cir-
cuito y obtener el cronograma de la señal de
entrada y de las salidas Qo, Q"y Q".

Figura 6.51. Divisor por 9 en BCD con el7490.

Entrada aA
QB Salidas
ac
12. Dibujar el circuito equivalente del contador inte-
grado 7493 (Fig. 6.21) y, sobre é1, las conexio-
nes indicadas en la Figura 6.52. Analizar el cir-
cuito y obtener el cronograma de la señal de
entrada y las salidas Q^, Qr, Qcy Qu

13. Diseñar un reloj digital utilizando circuitos inte-

grados del tipo 74190.

14. Modificar el diseño del reloj para que actúe tam-

Figura 6.50. Divisor por 5 en BCD con el74g0 bién como desoertador.

3€f
,ji:':
 f 5. Diseñar un dado electrónico para jugar a las
quinielas. Para su realización ée disbo*ne de un
Entrada contador del tipo 74199, puertas lógicas, un ge_
nerador de impulsos de 10 kHz, u-n pulsado-r y
un display como el que se muestra en la Fiqu_
ra 6.53a. El display debe representar en ca-da
Sa lida jugada (activación y desactivación del pulsa_
dor), un 1, X o un 2, representados como se
indica en la Fioura 6.53b.
7 493
ICzA \a) A

I
i LED3
c __¡+::--l
LED 4 LED 5

lb\ 1 P-=
7 408 lol
to al lolx
lo oi
Figura 6.52. Divisor de frecuencia por 15 con el 7493. Figura 6.53.

C1¡uilos contadores en otros códigos. . Utilizar el pulsador con circuito antirrebotes y

4@ .
Montar un circuito contador asíncrono como el
que se muestra en la Figura 6.53, utilizando
para ello biestables J-K, del lipo 7476, y una
puerta NAND de 3 entradas.
los diodos LED del equipo didáctico de electró-
nica digital sobre el que se está montando el
circuito, para medir los niveles lógicos que van
tomando las salidas de los biestables para cada
imoulso de entrada. Anotar los resultados en la
Tabla 6.20.

CLK

7 410

Figura 6.54. Circuito en un código binario.

'¡ Ér?
 Tabla 6.20. Evolución del contador asíncrono ¡ Contestar a las siguientes preguntas:
del circuito de la Fioura 6.54
a) ¿Cuál es el código que utiliza el contador
de la Figura 6.54?
b) ¿Cuál es el módulo de este mismo conta-
0 dor?
c) Si el tiempo de retardo de un biestable es
I tpo: 2A ns y el tiempo de respuesta de
2
una puerta NAND es 17 ns, ¿Cuál es la
frecuencia máxima que sopoña el conta-
3 dor?
d) ¿Qué función realiza la puerta NAND del
^ circuito de la Figura 6.54?
5 e) Clasifica el tipo de contador según la forma
de disparo, sentido de la cuenta, módulo y
o código que utiliza.
1
f ) Este contador, ¿se activa por flancos de
subida o de bajada?
8

9
. Montar un circuito contador asíncrono como el
que se muestra en la Figura 6.55, utilizando
l0 para ello biestables D del tipo 7474.
l1
. Realizar la misma secuencia de trabajo que se
ha utilizado oara el circuito anterior.
. Utilizar un generador de impulsos de niveles
TTL, para ínyectar una frecuencia de 10 kHz o Contestar a las siguientes preguntas:
por la señal de entrada de impulsos. Utilizar el
analizador de estados lógicos para visualizar,
a) ¿Cuál es el código que utiliza el contador
de la Figura 6.55?
en el canal 0, la señal del generador de impul-
sos o entrada delcontador CLK, y, en los cana-
b) ¿Cuál es el módulo del contador de la Figu-
ra 6.55?
fes 1, 2, 3 y 4, las salidas Qo, Q,, Qry Qr,
respectivamente. Dibujar el cronograma obteni-
c) Si el tiempo de retardo de un biestable es
to6 : 20 ns, ¿cuál es la frecuencia máxima
do desde el instante en que las salidas toman el
q : : que soporla el contador?
valor Qo: 1, 1, Qz: 0y O, 0.

Figura 6.55. Contador síncrono con biestables D.

:; x'.i
-
d) Indicar alguna ventaja de este contador
frente al de la Figura 6.54.
e) Este contador, ¿se activa por flancos de
subida o de bajada?
Divisor de frecuencias con circuitos integra'
dos 7490.
. Montar un divisor de frecuencias como el que
se muestra en la Figura 6.56, utilizando para
ello circuitos integrados del tipo 7490.
. Utilizar el pulsador con circuito antirrebotes
para introducir impulsos, de manera controlada,
por la patilla CLK de entrada de impulsos del
divisor de frecuencia.
. Emplear los diodos LED del equipo didáctico de
electrónica digital sobre el que se está montan-
do el circuito, para visualizar y medir los niveles
lógicos que van tomando la entrada, los esta-
dos internos de los biestables QA1 , Qs, Qd,
Qa2, Qp, Qoy la salida del divisor de frecuen-
cia Q-. Indicar cada cuántos flancos de entra-
da se genera un flanco de salida en el circuito.
. Utilizar un generador de impulsos TTL para in-
yectar una f recuencia de 10 kHz por la señal de
entrada de impulsos. Utilizar el analizador de
estados lógicos para visualizar en el canal 0, la
señal del generador de impulsos o entrada del
contador CLKy, en los canales 1, 2, 3, 4, 5, 6 y
7, Ias salidas Q¡,, Q"r, Qo, Qo", Qo, QoY
Q-, respectivamente. Dibujar el cronograma
obtenido desde el instante en que todas las
salidas se encuentran a nivel bajo.
aA1 as ac1
aa ae ac ao
fr(]{1) R0{2) R9{1),q9{2)
Figura 6.56. Divisor de frecuencia con C.l. del tipo 7490.
o Contestar a las siguientes preguntas:
a) ¿Por cuánto divide la frecuencia de entrada
el primer circuito integrado Z4gO?
b) ¿Por cuánto divide la frecuencia de entrada
el segundo circuito integrado 74gO?
c) ¿Cómo se denomina este tipo de conexión
de contadores?
Divisor de frecuencias con circuito integrado
7493.
o Montar un divisor de frecuencias, como el que
se muestra en la Figura 6.57, utilizando para
ello un circuito integrado del tipo 7493 y dos
puertas AND.
, Utilizar el pulsador con circuito antirrebotes
para introducir impulsos, de manera controlada,
por la patilla CLK de entrada de impulsos del
divisor de frecuencia.
.
Utilizar los diodos LED del equipo didáctico de
electrónica digital sobre el que se está montan-
do el circuito, para medir los niveles lógicos que
van tomando la entrada y la salida del divisor de
frecuencia. Indicar cada cuántos flancos de en-
trada se genera un flanco de salida en el circuito.
. Utilizar un generador de impulsos de niveles
TTL, para inyectar una frecuencia de 10 kHz
por la señal de entrada de impulsos. Utilizar el
analizador de estados lógicos para visualizar,
en el canal 0, la señal de generador de impul-
sos o entrada del contador CLKy, en los cana-
les 1, 2, 3 y 4, las salidas Qo, Qt, O" Y Q, del
Qez Qaz Acz Aoz
aa aa ac Qo
AB ,q0(1) B0(2) R9(1) B9(2)
 Salida
de impulsos

7 493 lc2A
7 408

Figura 6.57. Divisor de frecuencia con el C.1.7493.

divisor de frecuencia, respectivamente. Dibujar r Utilizar un frecuencímetro digital o un contador

el cronograma obtenido desde el instante en universal de impulsos para medir la frecuen-
que todas las salidas se encuentran a nivel cia en los puntos que seguidamente se indi-
bajo. can, anotando los resultados obtenidos en la
Tabla 6.21:
. Contestar a las siguientes preguntas:
En la entrada del divisor.
a) ¿Por cuánto divide la frecuencia de entrada
- En la salida Qo del primer 7493 (pin 11).
el7493 de la Figura 6.57? - En la salida Q, del segundo 7493 (pin 11).
b) ¿Qué función tienen las puertas AND del - En la salida Qo del tercer 7493 (pin 11).
circuito? -
Divisor de frecuencias con circuitos integra- Tabla 6.21
dos 7493.
. Montar un divisor de frecuencias como el que
se muestra en la Figura 6.58, utilizando para
ello circuitos integrados del tipo 7493y pueftas
AND.
. Inyectar por la patilla de entrada una señal de
niveles TTL de frecuencia 10 010 Hz.

7493 7493
IC4A IC4B

7 411 7411 7 411

Figura 6.58. Divisor de frecuencia con circuitos integrados del tipo 7493.

ESb

l.éj
r Contestar a las siguientes preguntas:
a) ¿Cuál es el módulo de cada uno de
divisores 7493 del circuito?
b) ¿Podría hacerse la conexión de los conta-
dores de otra forma para que permitiera
una frecuencia de entrada superior?
c) Dibujar un diagrama de bloques que indi-
que el funcionamiento del circuito.
circuitos integrados contadores del tipo 241g2 y
una puerta NAND. En el circuito de la Figu-
los
ra 6.59, se representan también los visualizado-
res, de tipo display, que no hará faltá incorporar
si el equipo didáctico dispone de ellos.
.
Conectar a la entrada del circuito un generador
de niveles TTL, a una frecuencia de 10 kHz.

Circuito de aplicación de contadores del tipo

. Activar el pulsador durante unos instantes y
74'190,74192. Dado para juego de la loto. anotar el número que se obtiene en los displays
al desactivar el pulsador. Repetir la operación
. Montar sobre el equipo didáctico de electrónica varias veces y anotar, en la Tabla 6.22, los
digital un dado electrónico, como el que se resultados obtenidos para comprobar que se
muestra en la Figura 6.59, utilizando para ello compona como un sistema aleatorio.

U n idades Decenas

abcdefg abcdefg

8 BI/RBO RBI LT 8 BI/RBO RBI LT

ao ae ac ao c0 B0 Qa Aa Ac Ao C0 B0

ABCDUPDNLOADCLR ABCDUPDNLOADCLR

S"
--+--- O
IU KñZ

Figura 6.59. Dado para el juego de la loto.

3*,?
 ¡ Utilizando un analizador de estados lógicos, ob'
tener el cronograma de la señal de entrada y de
cada una de las salidas de los contadores (Qo,
Qu, Q"y'QJ : .' ' ",,,: ,

. Indicar cuál es la función de la ouerta NAND.

. Explicar detenidamente el funcionamiento del

circuito.

. Explicar por qué la entrada nH ¿et decodifica-

dor BCD a 7 segmentos, que indica las dece-
nas, está puestá a nivel bajo.

. Modificar el circuito de la Figura 6.59 para reali-

zar el circuito con contadores del tipo 74190, en
lugar del 74192.

. Explicar el funcionamiento de este nuevo cir-

cuito.

r Réalizar físicamente el circuito y comprobar su

funcionamiento.

fu-
&r
 r{'li
|IB ü U'l{,Jüi)ufl i\| il'l¡\lfl3:
'2
AI\AL]SIS Y DISEI\TÜ ,flüiT P'fiGgs-tr ffi$
Análisis de registros de
namiento.
Análisis de registros de despla-
zamiento.
ll\ru'iic!'u,1, I l'[J l\
Al igLral que los cont¿rclorcs. los registros cstán irnple-
mentados con biestables. En este capítulo, cornenzare-
mos por analiza,r los re-r¡istros re¿rlizados con biestables
comerciaies como elemento birsico para l:r realizacióir
de esta función, y seguidarnente se analizarán algunos
de los registros comerci¿rles intc-urados en la escala
media de inte-eración (MSI) dentro de la lamilia de
tecnología TTL. para posteriormente realizar algunos
diseños en los que se utilizan registros.
Los registros sou blocytes fitnc:ionales tlcstinodos a ql-
tnocenar o reqistrcu' infónnuci.ótt binurio tlurttnte ut c'ier-
to tientpo. generalmente. dentro de urr proceso global
de trat¿rmiento de diclia inform¿rción. Por tanto, así
coll.]o un biest¿rblc puedc almacen¿rr r-rn bit. urr conjun-
to cle ri biestables constitr"rlen un lcgistlo clc rr bits. Un
registro es. por tanto, un circuito de memoria {enl[)o-
ral, quc cs capaz de ¿rlm¿rcenar nn [rnico dato de ¡¿ bits.
siendo n el nírrnero de biest¿iblcs que utiliza el registro
)' por su capacidad márima.
Se puede hacer una clasificacicin de lr¡s registros en
función de la capacidad o no de realiz¿ir iutcrn¿unente el
dcs¡rlazan-ricnto de la informaciirn en é1 alur¿rcenad¿r en:
. Registros de elrnlrccnrrnicnto.
n Re'gistros de desplazamicnto (slüft reqisters).
Cuadro 7.1. Tipos de regist.ros por la forma de recibir y transmitir
Registros clc
l Inrlrccntulticll tt¡
-l
riros tlc
rc-gistros
Registros clc
clcs¡rl¡7¿111 i¡¡
3 E,fl
iÜ
almace- Circuitos de aplicación con re-
oistros.
Los registros de almacenamiento est¿in formados por
run conjunto de biestables (normalmente tipo D) aisla-
dos entre sí. con una señal de reloj común a todos ellos,
de forma qrie eir todos se cargau los d¿rtos presentes en
sus entradas simultirneamente. siendo acccsibles en
cada rnomel-rto slls entrad¿rs ), salidas.
Si los registros de almacenamiento se activan por
nivel. también reciben ei nombre de latch (cerrojo).
L¿rs formas en que se hace lle-ear la información ¿rl
registro, y de cómc-l se ertr¿le posteriormente del rnis-
ruro, da lugar a distintos tipos de registros.
Los d¿rtos transleribles al registro pueden serlo en for-
ma serie o paralelo y la rnisma situación puede darse
cuando qLleramos tr¿rnslcrir la información de un registro
al erterior. En el formato serie. se dispondrá de una sol¿r
línea y los bits irhn apareciendo uno tras otro, en
sincronisrno con u11¿r señal cle reloj. En el segundo
c¿rso. h¿rbrir tantos conductores como bits tienc l¿r seña1
binaria a registrar (bus de conductores). Cuando ade-
tn¿ts de la función c1e rlemorir.r se lec-iuiere dentro de un
registro el ¡roder rlespluzar bits de un biestable a otro,
se ,qenerau los registros de desplazanliento.
Urt registro de despluzqnietúo ('onsto esettt'ioltttente
da tttttt tculctta tle hiestables t'onectutltts en cascadct" cle
la tnrormaclon
Por lllLnco
Ptrr l¿¿i /r
Eutracl¡ scric sllida scrrc
E¡rtrlttl:r Plrt'ltlel,' .lrli,lrr :rlic
1i'¡ [:ntrada paralclo,'srrlitlr ¡xralelo
Entrada selie ./salida parulelcr
::..
Jbrnn que la scLlidcL tJe tttto es lct entracla del si.cluiente.
Para convertir el circuito en sincrono, se conecta una
0 0 0
señal de reloj a todos los biestables para que todos los 1 1 1 1 1

biestables transfieran al mismo tiempo su contenido. 1 o ñ A 2 1 0

Se puede utilizar para la implementación de estos re-
gistros cuaiquiera de los biest¿rbles que se han estudia-
do en el Capítulo 5, pero normalmente, se utilizarán Figura 7.1. Representación del contenido
biestables del tipo /-K, R-S y D, que, zidemás, pueden de un reoistro de 8 bits.
disponer de entradas asíncronas de Preset vf o Clecu'.
Por tanto, podemos encontrar registros que por la
Así, por ejemplo, si se trata de un registro dc entrada
forma de recibir y de transmitir la información pueden
pertenecer a uno de los tipos mostrados en el Cua- serie/salida serie, l:r representación es la que se muestra
dro 7.1 dc la página rnterior. en la Figura 7.2, en la que podemos interpretar fácil-
t.llente el sentido en el que flr-ryen los datos de infonna-
Una forma de representar la inforrnación que con-
tienen los registros es la que se muestra en la Figu- ción del registro (de izquierda a derecha), ya que entran
ra J.l, en la que se representa la información de cada por la izquierda y se desplazan y salen hacia la derecha.
biestable que compone e1 registro por un cuadro, de
forma que todos los cu¿rdros unidos lorman una tabl¿r
de n bits con la información que contiene el registro.
Entrada 0 0 0 Salida
En la Figura 7. 1 se representa un registro de B bits 1 I I

donde cada biestable se ha numerado de 0 a 7, para 7 5 4 1 0

indicar su peso de menor a mayor valor. Para indicar
la forma en que fiuyen los datos, cómo entran y salen,
se utilizan fiechas que indican ei sentido de movimien- Figura7.2. Representación de un registro
to de datos. entrada serie/salida serie.

?"¿, aruffig$a$ e$i &H#g$gR#$ #ffi Ag,eaafleHÁ&€gKlqy#

ff;T,j Registros de almacenamiento. Latch. e Activar el pulsador de Clear durante un instan-

€aÉ . Utilizando dos circuitos integrados TTL del tipo te. Medir y anotar el valor que toman las salidas
' 7474, montar un registro de almacenamiento de . de los biestables en la Tabla 7.1.
4 bits como el que se muestra en la Figura 7.3.
. Conectar las salidas de los biestables Qo, Q", Tabla 7.1
Qcy Qo a los diodos LED del equipo didáctico
para visualizar y medir los valores que toman
en cada momento las salidas del circuito.
Alirnentación
¡ Alimentar el circuito y medir el valor que toman
en ese instante las salidas, anotando los resul- cLK 1 1 0 0
tados en la Tabla 7.1.
. Utilizando los conmutadores lógicos del equipo
cLK I 0 0

didáctico de electrónica digital sobre el que se

está montando el circuito, introducir por las en-
C!aar t¡ 0 t)

tradas A, B, C y Dlos datos 1,0, 1,0, respecti- f-T L: ¡

0
vamente.
. Mediante el empleo del pulsador con circuito cLK ! f) 0
antirrebotes, generar un flanco de subida por la
entrada de reloj y posteriormente uno de baja- Clcur tr 0
da. Medir los valores que toman las salidas y
anotar los resultados en la Tabla 7.1.

ffi"
t-
Salidas de datos
Entradas de datos

PR
DO DPR a DPR a DPR a
LL/\ CLK CLK CLK
i7
CLA CLA CLA CL

._ct

_f"
Figura 7.3. Registro de almacenamiento con biestables D.

.lntroducir, ahora, los datos 1, 1, 0, 0 por la ¡ Completarel cronogramade la Figura7.4.

entrada de los biestables A, B, C y D. Generar ¡^ contestar
un flanco de subida por ta señal de retoj y;;:
^^- a las siguientes preguntas:
teriormente uno de bajada. Medir el valor que a) ¿Cuál es el modo de sincronismo del regis-
toman las salidas de circuito y anotar el resulta- tro de la Figura 7.3?
do en la Tabla 7.1 . b) ¿Cuál es la capacidad de almacenamiento
del registro?
. Activar nuevamente la entrada de Clearduranle c) ¿Qué tipo de registro es?
un instante. Medir y anotar el valor que toman d) ¿En qué momento se transfiere la informa-
las salidas en la Tabla 7.1. ción al registro?

Clea ¡

CLK

O"r

n^

oo A-

Figura7.4. Cronograma de funcionamiento del circuito de la Figura 7.1.

:g&t
:;::. :i..
 Registros de af macenam iento. Latch integr ado. o Utilizar el pulsador con circuito antirrebotes,
ffitr En la Figura 7.5 se muestra el diagrama de cone-
para generar un flanco de subida por las entra-
das de reloj 1 C, 2C (pin '13) y, posteriormente,
xión del latch de 4 bils 7475 fabricado en tecnolo-
uno de bajada. Medir los valores que toman las
gía TTL.
salidas y anotar los resultados en la f abla 7.2.
Generar, seguidamente, un flanco de subida
por las entradas de reloj 3C, 4C (pin ) y, poste-
ENABLE riormente, uno de bajada. Medir los valores que
1Q 2A 2A 1.2 GND 30 3Q 4A toman las salidas y anotar los resultados en la
1 15 14 13 tz 11 10 I taDta /.2.

t_ __,1 .l '-l
. Poner a nivel alto las entradas 1C, 2C (pin 13) y
3C, 4C (pin 3). Cambiar ahora los datos de las
AD AD DA entradas 1D,2D,3Dy 4D por'1, 1,'1,1, respec-
G Z:L U tivamente. Medir los valores que toman las sali-
das y anotar los resultados en la Tabla 7.2.
; I ó ó Poner a nivel bajo las entradas de reloj y volver
a cambiar los datos de entrada por 0, 0, '1 , 1.

1 2
l=-
+ 5 6 7 8
.l
Medir los valores que loman las salidas y anotar
los resultados en la Tabla7.2.

ro 1D 2D ENABLE VCC 3D 4D 4a . Unir las patillas 4 y 13, correspondientes a las

3-4
entradas de reloj (Enable)que ahora serán una
SN5475 {J, W) SN7475 (J, N) sola. Introducir ahora por la entrada de los bies-
SN54L75 (J) SN74L75 (J, N)
tables 1 D, 2D, 3D y 4D los datos 1, 1, 0, 0.
Generar un flanco de subida por la señal de
SN54LS75 (J, W) SN74LS75 (J, N)
reloj y, posteriormente, uno de bajada. Medir el
valor que toman las salidas de circuito y anotar
el resultado en b f abla 7.2.
Figura 7.5. Diagrama de conexión del C.|.7475.
. Poner a nivel alto las entradas Enable y cam-
. Conectar las salidas de los biestables 1Q,2Q, biar ahora los datos de entrada 1D,2D,3Dy 4D
3Qy Q a los diodos LED delequipo didáctico, por 0, 1, 0, 1, respectivamente. Medir los valo-
para visualizar y medir los valores que toman res que toman las salidas y anotar los resulta-
en cada momento las salidas del circuito. dos en la Tabla 7.2. Poner a nivel bajo las
entradas de reloj y volver a cambiar los datos
. Emplear los conmutadores del equipo didáctico de entrada por 1, 0, 1, 0. Medir los valores que
para introducir, por las entradas 1D, 2D, 3D y toman las salidas y anotar los resultados en la
4D, los valores 1, 0, 1, 0, respectivamente. fada7.2.

Tabla 7.2

tc-2c I U 1 0
ffi
lC-rC I 0 0

3C-4C I 0 0

lc-4c 1 0 0

lC. 2C 1, 3C. 4C a nivel alto I

lC. lC I 3C. -lC a niicl alto U L

1C.2C -v 3C. -iC 'f

I 0

|C.2C 1' 3C. ,iC J I l) 0

IC, 2C ,v 3C, 4C a nivel alto 0 I 0 I

lC. 2C y 3C. 4C a nivel rlto I n 0

.*.9¿
=--
.. ..:*;:.:-,.,:. ,

i:¡:
 . Completar el cronograma de la Figura 7.6 supo-
niendo que están unidas las entradas 1C,2C y
3C, 4C a la señal del reloj.
1DL
Figura 7.6. Cronograma de funcionamiento del /afch
7475 donde CLK es C1, C2 y A, C4.
Figura7.7. Circuito para organizar el turno de una fila.
Circuito de aplicación con contadores y /afctr
í'Í;!;a;
|.,.:;:é: integrados.
r Montar el circuito que se muestra en la Fiou_
ra 7 .7, que permite indicar el turno de esoera-en
un establecimiento de 00 a gg.
. Comprobar que inicialmente el circuito se pone
a cero cuando se conecta la alimentación.
. Verificar que, cada vez que se activa el pulsa_
dor 51 , se incrementa en uno el visualizádor.
. Comprobar que, al cerrarse el interruptor 52, se
pueden producir incrementos del turno sin que
se visualicen, hasta que el interruptor 52 está
de nuevo en circuito abierto.
. Explicar razonadamente las siguientes cuestio-
nes:
a) ¿Por qué se ponen a cero los displays
cuando se alimenta el circuito?
b) ¿Por qué, cada vez que se pulsa 51, se
incrementa en uno el visualizador?
c) ¿Por qué, cada vez que se activa 52, se
pueden producir incrementos del turno, pul-
S.1 , sin que se visualicen los cam-
sando
bios hasta que se desactiva 52?
. Modificar el circuito para incluir un interruptor o
pulsador que, al activarse, ponga a cero los
contadores.

7. L.l. Estudia de los registros
de ahnacenanriento
Los registros de almacenamiento están form¿rdos por
un conjunto de biestablcs aislados entre sí, con una
señal de reloj cou-rún a todos cllos, de forma que en
todos se cargan los datos presentes en sus entradas
simultáneamente, siendo accesibles en c¿rda momento
sus entradas y salidas.
El circuito de la Figura 7.3 es un circuito de almace-
namiento de datos de 4 bits, en el clue la señal de
entrada se activa por flanco de sr-rbida. Su funciona-
miento es muy scncillo, cada uno de los biestabies D
está separado respecto de los datos de información del
siguiente, de manera que cuzrndo se pone un dato en la
entrada D de cualquiera de 1os biestables, éste aparece
en la salida Q correspondiente en el instante en que se
produce un flanco de subida en la señal de reloj (CLf);
como todos los biestables tienen conectada la señal de
sincronismo a la misma señal de reloj, cuando en ésta
se produce un flanco de subida. los cuatro datos pre-
sentes en las entradas A, B, C y D aparecen en las
correspondientes salidas Q.t, Qn, Qc y Qo.
aD n^ QB QA
+ t + I
++++
DCBA
Figura 7.8. Representación del flujo
de información del circuito de la Fioura 7.3.
Respecto a las entr¿rdas asíncronas, las entradas Pre-
se, estiu-l pllestas a nivel aito, por lo que no actÚr¿rn,
mientr¿rs que las entr¿rd¿rs CIeu' estin conectad¿s a un
circuito R-C de inicialización qlle pone ¿l cero las sali-
das del re-eistro en el momento de alimentar el circuito.
Ademhs, el pulsador S es capaz de poner a cero el
registro cnando es activado poniendo un nivel bqo en
las entr¿rdas Clecu', indepenciientementr: de la señal de
sincronismo.
Cuando los registros de ah-naccnar.niento se uctirlLr.l
por nivcl, también reciben el nontbrc de 1¿¡¡r'li. Es cl
caso clel circLrito integrado TTL 1475. que tir-r.rc LLnrr
capacidad de almacenltmiento de .l bits. conectaclos
dos ¡. dos a une señll cic sinclonisurc¡" dc tel nriurL-ri1
que el primero ¡' el scgundo lut<'h est¿tn sir.lclonizaclos
por la sehal lC. 2C (pin i3) y, e l lcrccr.o v el cr_uLrto. ¡ror
la señal 3C.4C (pin 4t. Adcn'r¿is. el circuiro dis¡rone c1e
una s¿rlida negada por dato ¿rlm¿rcenado.
Su estructura interna para ult lotth, es decir, par:i
almacenar un solo bit. es la oue se muestra en la
Figura 7 9. en la quc se ¡uc<1e lprecirf LIrle estri forntn-
E*.?
;,l.a:ri.r...
por dos puertas AND, una NOR y dos inversores,
c1o
de los cuales uno de ellos es un amplilicador de co-
rriente. Sr.r funcionamiento es el siguiente: cuando l¿t
entrada de Enable o C está a nivel bajo, a la salida de
la puerta AND3 habrá un nivel bajo, independiente-
mente de 1a entrada de datos, mientras qr,re a 1a salida
de la puerta AND3 apareccrá el valor clue tuvieriL en
ese instante i¿r salida B, (es decir, en el instante anteriot'
al cambio del valor de la entrada C). A la s¿rhda de la
puerta NOR aparecerá el valor neg4o de Q,, que se
erprovecha para obteirer la salida O¿, glie vuelve a
negarse a la salid¿r del buffer inversor 5 y, por tanto, l¿t
salida Q, no varia.
Cuando la entrada de Enable C está a nivel alto, a la
entrada de la puerta NOR le llega el valor del dato de
entrada y un nivel bajo; luego, a su salida se tendrá el
dato de entrada negado que .,'uelve a negarse para
obtener la salida Q,. Mientras que la entrad¿r de EncLble
esté a nivel alto, cualquier vari¿rción de la entrada de
d¿rtos se refleja en la salid:r, quedando almacenado
(encerrojado) el dato sólo cuando la entrada de EncLble
se pone a nivel bajo.
Data D
A otro
latch
Enable C
Figura 7.9. Diagrama interno de uno de los /afch
del C.l. 7475.
Por tanto, su tabla de funcionamiento es la qtte se
mLlestr¿l en Ia Tabl¿r 7.3.
Tabla 7.3
El simbolo ANSI.iIEEE 91-1984 clel circrLito integt-r-t-
clo es el que se rruestr¿l en la Figura 7. l0; en cl pocie-
mos apreciar que las entr¿Ldas lD y 2D coutrol¿rn l¿rs
entradas lC,2C (CI y C2) y de igual modo las entr¿rd¿is
clc datos :1D -:, 4D se controlan por las entradas 2C 4C
(C3 y C\ y que ambas lo hacen por nivel alto. A l¿r utiliza un circuito antirrebotes con puertas NAND,
del circuito se puede obtener el dato que entró o
s¿rlid¿r que tambión se ha estudiado en el cápítulo anterior.
su comolcmentario. Las salidas cle los contadores s. con..ion a las entra-
das de dos circuitos del tipo 74j5, que tienen unidas
tod¿rs las entradas Enable, de manerá que, cuando es-
1D
(21
1D
(16)
1A tán puestas a nivel ¿rlto. los latch son transDarentes a
los datos quc les llegan de los contadores y éitos llegan
LI
(1)
1A directamente al circuito de visualización. Cuando se
tw, ¿v
(13) quiere que sirlte el tumo sin que se visualice en el
a {15)
¿v display, se pone la entrada de Enoble a nivel baiot en
este inst¿rnte, l¿r información que tenían a la entráda se
(1 4)
2D
{3)
2D ^^ transfiere ¿r la salida, quedando ésta bloqueada (ence-
(10)
rrojacia), por tanto, el circuito de visualización marca-
(6)
3D 3D 30 rá el número que tuvicra en ese momento la salida del
(1'1)
Iatclt. Si se activa varias veces el pr.rlsador de cuenta de
L5 30 impulsos, la r,'isualización permanecerá en el número
(4)
5(-,4C
(9) que tuviera anteriol'mente y sólo cnando la señal de
C4 4Q
Eruhle esté a nivel alto, cambiará el nuevo núrnero a
\tl (8) visuaiizar que coincidirli con el número clecimal qr-re
4D 4D 4a
tengan los contadores.
El circuito de visualización está compuesto por dos
decodific¿rdores de BCD a 7 segmentos del tipo cátodo
Figura 7.10. Símbolos ANSI/IEEE 91-1984 del C.l.7475. comúrn y que están conligurados para que 11o se ilumi-
ne el cero de las decenas si el dato a visualizar es
En la Figura7.7 se muestra un circuito en el que se menor de 10r.o. Además, el circuito dispone de un
utilizan registros de datos. El circuito está constituido sistema de inicialización automática implernentado
por dos contadores en BCD del tipo 7490 conectados por una resistencia (R,) y un condeusador (C,), que
en cascad¿r y cuyo funcionamiento ya estudiamos en el hace que los contadores se pongAn a cero al conectar
Capítulo 6. Para generar los impulsos de incremento se la alimentación al circuito.

?"9, *tHAtggi5 #fl P*flGggTF'üS Dg DflgPtMAjy{IflFITü

Registro de desplazamiento realizado con Tabla 7.4

biestables J-K.
. Utilizando dos circuitos integrados TTL del tipo
7476 y una puefta inversora del tipo 7404, montar
un registro de desplazamiento (entrada serie/sa- (, X
lida paralelo y entrada serie/salida serie) de t
4 bits como el que se muestra en la Figura 7.11.
o 0

" Conectar cada una de las salidas de los biesta-

Q,-s I
bles (Oo a Qo) a un LED indicador de nivel
lógico, del equipo didáctico sobre el que se está Q,. t 0
montando el circuito, y la entrada de sincronis-
mo CLK al pulsador de impulsos con un circuito
0,. 1

antirrebotes. Q,,U l

u Alimentar el circuito y medir en ese instante el Q,,

valor que toman cada una de las salidas de los
o, _,
biestables. Anotar en la Tabla 7.4 el resultado
obtenido y explicar a qué es debido. Sl:0

;) !.,i
"'::i
 VCC

T
| {Datos)
lsz
{ JA PR JPR O
10 ko

CLK CLK

Kn KCLó
CL

(Ltea fl.7 404

5l tCt
I

CLK
I_"'
(Sincronismo)

Figura 7.11. Registro de desplazamiento de entrada serie¡salida serie con biestables J-K

. Si el estado de todas las salidas de los biesta-
bles no es un nivel bajo, activar el pulsador 51.
. Utilizar el conmutador ,S2 para introducir un ni-
vel alto por la entrada de datos serie. Seguida-
mente, generar un flanco de bajada por la en-
trada CLK. Poner a nivel bajo el conmutador 52
y generar un flanco de bajada por la entrada de
sincronismo. Volver a poner 52 a nivel alto y
generar, posteriormente, otro impulso de sin-
cronismo. Poner nuevamente el conmutador 52
a nivel bajo y generar un nuevo impulso de
sincronismo. Cada vez que se genera un impul-
so de sincronismo, medir el estado de la salida
de cada uno de los biestables y anotar el resul-
tado en áfabl,a7.4.
. Generar cuatro impulsos de sincronismo segui-
dos. Medir y anotar en la Tabla 7.4 el valor de
las salidas de los biestables para cada uno de
los impulsos.
. Completar el cronograma de la Figura 7.12 que
indica elfuncionamiento del registro de la Figu-
ra 7.11 .

52

CLK

a^

aB

vC

vD

S1

Figura7.12. Cronograma de funcionamiento del registro de desplazamientc de la Figura 7.10.

':i:1i,,:

i:j;-,
 . Contestar a las siguientes preguntas:
a) ¿Qué ocurre si, cuando el estado de los _
AHQHA
lnpul I nput
B
biestables es Oo : 0, QB : ',|, Q" : 0 Y GND CLOCK NC
Qo : 1, se activa el pulsador S1?
b) ¿Qué tipo de sincronismo emplea este re-
gistro?
c) ¿Cuántos impulsos de la señal de sincro-
nismo tienen que producirse para que el
primer dato que se introduce por la entrada
de datos serie, aparezca en la salida de
datos serie (Qr)?
d) ¿Cuál es el número de datos que es capaz de
almacenar este registro simultáneamente?

Ensayo y experimentación con un registro co-

mercial de desplazamiento entrada serie/sali-
da serie 7491. /VC ¡\/C NC ¡úC VCC ¡\/C ¡úc

En la Figura 7.13 se muestra el diagrama de cone- SN5491A (J) SN7491A (J, N)

xión del registro de desplazamiento entrada se- SN54L91 (J) SN74L91 (J, N)
SN54LS91 (J) SN74LS91 (J, N)
rie/salida serie 7491, fabricado en tecnología TTL.
n Conectar la entrada de reloj Clock (pin 9) a la
salida del pulsador con circuito antirrebotes del Figura 7.13. Diagrama de conexión del circuito
equipo didáctico, para controlar de forma manual integrado 7491.
el número de impulsos que llegan al registro.
Conectar las salidas Q" (pin 13) y Q, (pin 14) a
los diodos indicadores de nivel lógico. Asimismo,
conectar las entradas A (pin 12) y B (pin 11) a o Introducir los datos que se muestran en el cro-
dos conmutadores que denominaremos 51 y 52, nograma de la Flgura 7.14 y completar las sali-
respectivamente, y qúe pueden dar a su salida das que se obtienen para cada una de las seña-
un nivel alto o bajo. les de reloj.

CLK

aH

/1

Figura 7.14. Cronograma de funcionamiento del registro de desplazamiento entrada serie/salida serie 7491

7,'¿,"1" *rsÉmrÉle¡ eüer ü<¡s regas6c'{}s sigiricntc. Aclculis. l¿r ciilraclrt clc siticrotrislrlo cs la tllis-
n.ra pafa todos 1' cada Ltttc'r clc lcls l-'iestables.
de rXesr¡l¿¿z¿rrliieiat$ Los clatos cu csic tipo clc rcgistros ptrcden ttatlsfcrir-
se cn cntritc.la seric o par:alelcl. la s¿rlida tambió¡t pLrede
Los rcgistros cle desplazan-ricnto están lorrnados por transmitirsc en serie o paralclo. dando lus¿rr a distintos
una cadena de ¡r biestables conectados cn casc¿rda. de tipos de registros según la forma de introducir o ex-
ttl rlrrncrt rluc lu salidr dt'uno es la cntradl dcl tnrer lu irrft''rnrrción.

7.2.2. Estudio de los registros
de desplazarniento
entracla serie/salicla serie
En este trpo de rcgistros la inlonnación llcga en serie a
trar,és de un tcrminal y se clbtiene la salid¿r de los datos
también en serie a través de otro tenninal.
En la FigLrra 7.11 se lnuestra un circuito que sc
correspondientes señales de sincronismo y sc obtiene cl
cliagrama de tiernpos de ltr Figur'¿ 7.15, eu la clue se
represcnt¿ln también los impulsos cle sincronismo nece-
sarios par¿I quc, pot Qo, se obtenga la secnenci¿i conr-
pleta de datos.
El proceso también puede verse reflejado en 1a Figu-
ra 7.16.
Estado icia I

comport¿l couro ulr re-sistro de entrada serie.ls¿ilid¿r se- aA vB QC QD

rie. si se considcra que la entrad¿r llega a travós del
co¡rmut¿idor 52 y la s¿rlida se obticne a través de la Entrada 1 * 0 0 0 0 * 0 Salida
s¿rlid¿t Qr. Al ser ios bicstables del tipo Moster-Slcrue ,la
entr¿rd¿t de datos se transfiere cn los flancos de balada Estado del és del primer anco de bajada
de la señal de reloj. El número de biestabies de1 regis-
Q." QB uC vD
tro es cllatr-o ]- como puecle aprecinrse. están conect¿r-
clos de rll¿urera clue la entr¿Lda -/ dc cada biestable estár Entrada 0 0 0 0 Salida
conectada a la salida Q del biestable antelior excepto - 1 U
-
en el prin-rer biest¿rble, cuya eutrada "I coincicie con la
Estado del stro esoues del sequndo anco de bajada
de d¿rtos selie. Por otra p¿lrte. la entr¿rda K de cada r

biest¿rble est¿i conectrrdr ¿L la salic'l¿r Q del biestable vA uB ac QD

auterior, menos en cl prin-rero de los biestables, que
está conect¿rda a la entrada de datos negada. Las en- Entrada 1 * n 1 0 * 0 Salida
trad¿rs Preset estun puestas a nivel alto por lo que no
actir¿rn, mientras que las de Claar se utilizan para ini- Estado del despué del tercer llanco de bajada
tro desoues
cializ¿rr el registro poniéndolo ¿l cero, cuando se activa
U4 QB vc QD
el pulsa.dor .tl. Al alimentar cl circuito. se produce una
puesta a cero de los biestables. ya que inicialmente el Entrada 0 * * 0 Salida
1 0 1 0
condens¿rdor C, se encuentra descargado y, por tanto,
dur¿rnte un instante de tiernpo. hasta que alcanza el
v¿rlor de tensión correspondiente ¿r un nivel irlto. las Estado del tro desoues
despué del
oel cuarto flanco de bajada

etttradas Clt:or de todos los biestables están a nivel QA QB vc vD

bajo. produciendo un le,r¿r del circuito.
Supongamos qlle se quiere introducir la sccuencia Entrada 1 * 0 1 0 1 * 0 Salida
0101. Pala ello. se ponc 52 - I y se produce un flanco
cle bqacla por CLK. eu cste instante Qt: l. nrientr¿rs En este instante, en la salida está el pr¡mer dato que
entró, con tres flancos de baiada más; en la salida se
clttc Q,, : Qc : Qo : 0. Scggidamente. se pone obtienen los tres datos restantes.
52 : 0 y se gener¿r un nuevo flanco de bajada en CLK.
lo qtte provoca c¡ue B, : I i' Qt : Qc : O¡ : 0. se Figura 7.16. Movimiento de la información en el circuito
v¿ru introducienclo el resto cie los clatos cie cntrada v las de la Fiqura 7.9.

CLK

DATOS

U¡

Qs

Figura 7.15. Cronograma de funcionamiento del registro de la Figura 7.1'1

g*E
 (141;

Figura7.17. Diagrama interno del registro entrada serie,'salida serie 7491.

Un registro el)trada serie/salida serie integrado en

tecnología TTL MSI es el7491, cuyo di:rgrama interno
se muestra eir la Figura 1.17.
Como pr-rede apreciarse. este registlo cstá realiz¿rdo
con 8 biestables R-S de tipo Master-Slctac, pero, debido
al inversor existente entre la entrada R y S, éstas ten-
drán sieurpre valores complementarios. Las entrad¿rs A
v B son las entr¿rdas de una puerta NAND. clue intro-
duce la información en el primero de los biestables y
pueden LlsArse, indistintamente, una couto entrada de
datos y otr¿r como entrada de validación. Su tabl¿r de
funcionaniento es la que se rnuestra en la Tabla 7.5, en
lzt clue se indica el valor de la salida Q' después de 8
inrptrlsos de sincronisno por la entrada Clock.

Tabla 7.5

UH
aH

SRGS
CLK Lt -->
tiempo de trit cle rcierencra.
reloj t nivel bajo.
tienpo de bit después de 8 B aH
transiciones de nivel bajo a
nivel alto de Leloj. A
^
Couro la scñal de reloi est¿i conect¡idit a nn ln\¡ersor.
hani clue cl re-uistro se ¿rcti!'e por fianco de subicla. Figura 7.18. Símbolos estándar ANSI,IEEE 91-1984
En l¿r Fiqura 7.18 se lnucstran los sirlbolos de este del reqistro 7491.
circuito integnrrlo de ¿rcuerdo con la nonrenclatur'¿r
\\sl IFEF qt-lqv+ lt llt cict'echa. Aclenlrs. l-lorlcnros lrfir-nrlr clue la ctltrac'la
Hl sinrbolo cstuudar ANSI lHt[ 91- 198+. ptLra intli- dc Lil¡.tos scric lblmu trna iirnciirl ,iNl) de cios ict'tttinlt-
crtr (lLrc sc truit¿i de rrn rcgistro tlc cicsplazamicntr) clc lcs de cntraCa.,l 1'8. Por r)tm ixrta. sc ciispcrrte clc- c'itrs
8 bits. lo hacc r.nccli¿ulte l¿r nt¡nlenclatura SRG l. El saliill. Lrno corlirle nrclrtari() clel otro.
tc¡'ltiin¿tles clc
hecho de rcresentar una sola cntrada clc rclol cn ln Hl sínlbolo dc llt F-igurl 7.l8¿r sc ptrccle sirnplificar'
z\)na (le contr'()1. ilrdiclr qilc es un t'cgislro sinc|ono. crr obteniéndose cl c1e la lrigura 7.1lJb. clicha sirriplificación
cstc c¿rso activo por flanco de subida, la nomenclatura es ¡rosible porque la nomenclatLlra SRG 8 indica que se
,, -. cn ll cntlucle dc irrpuls<,s. indica cle spllzumicrrlcr trlta dc rrn registro dc clesplazltnrienttl de 8 bits'

3Es
 entrada de validación. Además, dispone de una entra-
7.2.3. Estudio de los registros da de CIe u' (Cfn ¡ activa a nivel bajo. Las salidas del
de desplazarniento circuito son de Qt a Qu.Su tabla de firncionamiento es
entracla serie/salida paralelo la que se mllestra en la Tabla 7.6.

En este tipo de registros la infonnación llcga a través Tabla 7.6. Tabla de funcionamiento del registro
de un terminal serie y la salida se obtiene después de n entrada serie/salida oaralelo 7 4164
impulsos de la señal de reloj (donde n es el número de
biestables del registro) por las salidas paralelo. En la
Figura 7.19 se muestra Lrna representación del flujo de
datos parir nn re-eistro de 4 bits, en la que puede
apreciarse cón-io el irltimo bit, o mejor dicho el último
terminal de la salida paralelo sirve también como sali-
da serie de los datos.
Q^,, Qo,, Qr,
HO,O.
L O, O-
E ntrada Salida
ser¡e L en,, eo,,

Salida de datos en oaralelo

Figura 7.19. Movimiento de datos en un registro
de 4 bits entrada serie/salida paralelo.
Un circuito comercial de este tipo es el74164, cuyo
diagrama lógico es el que se muestra en la Figura 7.20.
Este circuito. como puede apreciarse, es muy similar
al7491, dispone también de dos entradas serie A y B a
través de una puerta NAND que introduce la informa-
ción en el primer biestable, pudiéndose utilizar in-
distintamente, una como entrada de datos y otra como
En la Figura 7.21 se.muestran los símbolos de este
circuito de acuerdo con la nomenclatura ANSI/IEEE,
en el que podemos observar que se trata de un registro
de desplazamiento de 8 bits por la nomenclatura
SRGS; como se representa una entrada de reloj en la
zona de control, indica que es un registro síncrono, en
este caso ¿rctivo por flanco de subida, la nomenclatura
<--> indica que el desplazamiento de los datos es hacia
la derecha. La entrada de los datos serie se hace a
través de los terminales A y B a través de una puerta
AND. El registro es de salida de datos paralelo, ya que
tiene ocho terminales de salida Qt a Qa.

'.o-
q)

o -A
ql
ol
E Ls
c
u

Figura 7.20. Diagrama lógico del registro de desplazamiento entrada serieisalida paralelo 74164.

Étt¡1
4[;
- !á¿.,..,.
 A
B

(3)
^ ctn

vB CLK

ac
aD
n_
ae aa ac ao ae ar Qc Qu

ANSI/IEEE 91-1e73
aG

aH

ANSt/tEEE 91-1984

Figura7.21. Simbolo lógico del registro de desplazamiento entrada serie/salida paralelo 74164.

En la Figura 7.22 se muestra un cronograma de da A se desplazan hacia los biestables del registro,
funcionamiento de este registro en el que podemos cuando la entrada B que actúa como control está a
observar que los datos de entrada serie por la entra- nivel alto.

CLR

csIA
osl
-sL a
CLK

fao
I

la'
la"
I

.lflun
ÁluE
-I
lo,
In
l"o
lo,

Figura 7.22. Cronograma de funcionamiento del C.1.74164

i9f'F
Áit E
7.2.4. Análisis de los registros
de desplazamiento
entracla paralelo/salida serie

::,..rra Ensayo y experimentación con un registro co- Tabla 7.7

',t::.:i,,i mercial de desplazam¡ento entrada paralelo/
salida serie. El 7494.
En la Figura 7.23 se mueslra el diagrama de I 1

conexión del registro de desplazamiento entrada

paralelo/salida serie 7494, fabricado en tecnolo- 0 1
1
gia TTL.
0 1 U

P2A PE2 P2B P2C GND P2DCLEAROUTPUT 0 I I

0 1 0
,t
U 1

PE2 P2B PzC P2DCLEAR

PzA OUTPUT 0 1 1

0
1A CK 1 1

P.B P,C P,D PE. SER.

U 1 I

0 1 I

PtA PtB PjC P1D Vcc PE, SER. CLOCK

. Generar, durante un instante, un nivel alto en la
SN5494 (J,W)
entrada de Clear. Con las entradas PE1
SN7494 (J,N) :' PE2 : 0, poner a nivel alto la entrad a Serial
/npuf, seguidamente, accionar los conmutado-
res, de forma que, en las entradas P1 A, P1 B,
P1C y P1D, se obtengan los datos 0, 0, 1, 1 ; y,
Figura7.23. Diagrama de conexión del circuito
en P.A, nfl nC y nD, los datos 1, 1, 0 y 0,
integrado TfL 7494.
respectivamente. Poner, durante un instante de
. Realizar el montaje que se muestra en la Figu- tiempo, la entrada PE1 a nivel alto, volviendo a
ra 7.24. situarla a nivel bajo. Generar, seguidamente,
cuatro flancos de subida oor la entrada CLK.
. Conectar la entrada Clock (pin B) a la salida del Medir y anotar los resultados que se van obte-
pulsador con circuito antirrebotes del equipo di- niendo en la Tabla 7.8.
dáctico. Conectar Out (pin 9) a uno de los indi- .
cadores de nivel lógico. Generar un impulso a nivel alto en la entrada
C/ear. Seguidamente, poner la entrada PE2 a
. Poner los conmutadores Load 1 y Load 2 a nivel alto durante un instante de tiempo. Gene-
nivel bajo. Activar a nivel alto el conmutador de rar cuatro impulsos de reloj y anotar los resulta-
Clear duranle un instante v oonerlo nuevamen- dos que se van obteniendo en la Tabla 7.8.
te a nivel bajo. e Contestar a las siguientes preguntas:

" Utilizar el conmutador de Serial /nput, introducir al ¿Cuál es la capacidad de almacenamiento

secuencialmente los datos 1, 0, 1 y 0, generan- del registro?
do, cada vez que se introduce un dato, un flan- b) ¿Cuál es el tipo de sincronismo de la señal
co de subida por la entrada CLK (pin 8). de reloj del registro?
¿Qué función tienen las entradas PE1 y
. Poner a nivel alto la entrada Seilal Inputy gene- PE2?
rar cuatro nuevos impulsos de reloj. Medir y d) ¿Qué ocurre cuando la señal de Clear se
anotar los resultados obtenidos en la Tabla 7.7. pone a nivel alto?

-i
- ':'
 PtA
P.B
P'C
PtD
P¡A
ña
,v
D-n
'
'2v
tL2
CLR
IN OUT
CLK

SERIAL INPUT

Figura7.24. Circuito para comprobar el funcionamiento del registro de entrada paralelo/salida serie 7494.

Tabla 7.8. Tabla de funcionamiento del C.1.7494

0 0 0 I 0 0

0 0 0 0 I I U

0 I 0 0 I (.) tJ

0 I I 0 U I 0 0
0 t I 0 0 I I 0 0
n
0 t 0 0 1 I 0

I 0 0 0 0 (l

t.l U I U 0 U 0
0 0 I tt 0

0 I 0 0 ()
1

0 i t 0 0 o

U T I 0 (J 0

0 1 I 0 0 0

e3e
é¡* :

.::::'i:;:-! i
[J Estudio de los registros de desplazamiento
entrada paralelo¡salida serie
En este tipo de registros de desplazamiento, la inlor-
mación lle-qa en paralelo a la entrada. que es cargada
mediante nna señal de controi, y la salida se obtiene en
paraiclo sincronizada por una sehal de reloj.
Para introducir los datos en paralelo. pueden utili-
zarse las entradas asíncronas o las entr¿rdas síncron¿rs.
Así, por ejcmplo, el circr-rito integraclo 7494, cuya es-
tnrctura interna es la que se muestra en la Figr-rra 7.25.
utiliza las señ¿rles asíncronas de Preset para introducir
ios datos en paralelo.
El registro está forrnado por cu¿rtro biestables R-S
del tipo Master-Slatt¿, a cuyas entradas R y S les llegan
siemprc señales complemcnt¿rrias. Por tanto, la capaci-
dad rráxirna del registro es de 4 bits. Adernirs, como la
entrada de la señal de reloj tiene un inversor, el rcgis-
tro sc hace activo ¿r los flancos ascendentes de 1¿r señal
de sincronismo de entrada.
Los biestables se ponen a cero cuando la entrada
Clcar es puesta a nivel allo, este poso es sit'ru¡'tt'e ¡trcrio
a let t'orqct cle dotos en parolelo. Además, tiene ia posibi-
lidad de introducir dos entradas paralelo distintas,
control¿rdas por lzrs señaies PEI y PD2. Las señales PIA
a PlD se cargan en los biestables cu¿rndo la entrada
P61 recibe un impulso positivo, teniendo que estar la
DA
t1^
(1)
(1 5)
PRESET tL2
ENABLE (6)
INPUTS
SERIAL
INPUT
CLOCK
CLEAR
Figura 7.25. Diagrama interno del registro de desplazamiento entrada paralelo"salida serie 7494
entrada PE2 drlrante este tientpo a nivel bajo. Por otra
parte, lits entiacl¿s PL .t P2D se crarg¿lu en los biesta-
bles cuando ¿r l¿r entrada PE2 le llega un irnpulscr
positivcr y 1a entrada PEI está a nivel bajo.
El circuito integrado 1494 tiene la posibilidad de
introducir datos en rlodo serie y obtener la salida en
serie. Pala. que funcione en este modo, se deben mante-
ner a nivei bajo las entradas PEI y PE2 y realizar un
borrado del registro poniendo durante un instante a
nivel alto l¿i entrada C/car. Scgr-ridamente, se introdu-
cen los datos serie por la entr¿rda Serictl Inprt (pin 7) y
se genera un flanco positivo por la entrada CLK por
cltda clato a cargar en scrie.
Las tablas cle funcionamiento de este registro son las
que se mllestrau en l¿r Tabla 7.9.
El sínrbolo dcl circuito integrzrdo 1494, de acuerdo
con el cstandar ANSIIIEEE 91-1984 es el que se rnrrcs-
tr¿r cn la Figura 7.26; éste nos da mucha dc 1a informa-
ción quc herlos coment¿rdo anteriormcnte. L¿rs entra-
d¿rs coniunes de contlol se indican cn la partc supcrior'
clel símbolo. l¿r entrada de borrado CLK se indic¿r me-
cliante la letra R ( Reset ) en el ir-rterior del bloque.
Puesto qLre no existe prefrjo cle dependencia para lir
entrada R con la entrada de reloj C3, podemos asegll-
far que la funcii'rn de borrado es ¿rsíncrona. La flecha ¿r
la derccha de la entracla de reloj, C3l--, indic¿r que el
flujo de cl¿rtos es hacia pr. La entrad¿r de datos serie
PRESETS
Ptc D'
r2v P^D
{ 14, (3) (13) (4)
!91 ourpur
 Tabla 7.9. Tabla de funcionamiento del circuito integrado 7494

L X L X H (Inactiva) HHHH HXX LLL

t, X X L H (Inactiva) LLLL LXX HHH
X L L X H (hiactiva¡ HHHH HLX Q^r, Qoo Qco
L L H (Inactiva) HI,HL LLX I{ Q^o H
H H X X L (Activa) HHI-IH LIH H Q.t, Qo^
X X H X L (Activa) HHHH LlL L Qo" Q",
Q.nu, Qt,,, Qro. Quo : estado de Q^, Qo, Qc I Qn, respectivamente, despuós dc producirse rin fianco ascendente f
Q;". Qn,.0c, : nivel de Q;. Q,t "v- Q.. respectit¿lmente. antes de producirse un flanco ascenclente J

SER (3D), depende de la señal de reloj (C3) indicado
por el prefijo <3',. Por su parte, para rearlizar 1a carga
en paralelo por PIA, PIB, PIC y PID ( 15) debe acti-
v¿rrse la entrada G 1 poniéndola a nivel alto; igualmen-
te, para realízar la carga en paralelo por las entradas
P2A, P2B, P2C y P2D (25), debe h¿ibilitarse la entrada
PE2 (G2).
Otra forma de realizar la carga en paralelo en los
re-eistros consiste en utilizar l¿rs entradas sincronas
como es el caso del circuito integrado 74166, cttyo
diagrama lógico se muestra en la Figura 7.27, en la que
puede apreciarse que el terminal CLR ( eFctr t cs asín-
ciono y que provoca la púesta a cero de todos los
biestables cuando se pone a nivel bajo.
Las entr¿rdas A, B, C, D, E, F, G y H se almacen¿In en
los biestables cuando se Drovoca nn nivel baio en la
crrtr¿rda StL f Shi.fttLiid;. ioclo ello sincronizadt por h
señal C/ock. que puede ser inhibida por la entrada

PE1

PE2

CLR

CLK

SFR
P1A
nA
P1 B

P2B

P1 C

72C

P1 D

P2D

7494

Figura 7.26. Símbolo ANSI'IEEE 91-1984 del circuito integrado 7494

¡ll i: :;
._. .l
 Figura 7.27. Diagrama lógico del registro de desplazamiento entrada paralelo¡salida serie 74166

Clocl; Inlib¡t. Una vez que se ha realizado la entrada
en paralelo de los datos, debe ponerse a nivel alto la
entrada SIL para pennitir el desplazamiento de la in-
form¿rción ¿rlmacenada en cada uno de los biestables.
El circuito 14166 tarnbiéu puede utiiizarse como re-
-uistro de entrada serie/salida serie, utilizando como
entrada el terminai SI ( Seriul In¡tLLt ). Su funcionamien-
to se rcfleja en la T¿rbla 7.10.
Para ur.l¿r rnejor comprensión de este registro de
desplazaniento, en la Figura 7.28 se rnuestr¿r un cro-
nogrlula de ftrncion¿rmiento.
Esta infonn¿rción tarnbién nos la da su símbolo
ANSI-IEEE 91-1984 representado en la Figura 7.29,
en cl que puecle apreciarsc ccimo la entr¿rda de borraclo
CLR ¡Clecu'l se indica con la letra R (Reset) en el
interior del bloque de control; además, como esta letra
no tiene prelijo de dependencia con la señal de reloj,
podemos asegurar que el borrado es asíncrono. La
función OR de entr¿rd¿i a la señal de reloj, nos indica
qlre par¿r producir un flanco de subida, habrá quc
poner a nivel bajo la señal CLK INH e introducir flan-
cos de subida por la entrad¿r CLK, o viccversa, ya que
una de ellas se emplea corno señal de control.
Para introdr.rcir los datos serie hacia la derecha, hay
qtre activar la entrad¿r M1 poniendo en SHTLH uu nivel
bajo y ademirs generar un flanco de sLrbida en C3. para
lo crral se pone la entrada CLK INH ¿r nivel bajo y se
gelrer¿r trn fl¿rnco dc subida por CLK.

Tabfa 7.10. Funcionamiento del reoistro 74166

L \IX X X]X LL
t-l XIL L XlX Q.tn Qrn

H LIL I X 1 a...lt ult

II II I L I I{IX fl Q,,
I.I il¡r- I LI,\ 1, er,
I

H \lFl 1 \l\ Q r,t Q,t,,

u.-. lt - nircl clc las entl-adas I ... l/.

Q1u. Quu ... Qtl¡ : cstado de B-r. Qo .. Q,r, r'cs¡rcctivilmente, clcs¡xrés dc un llaucr'r clc subida de Ia señal de reloj
Q1,, Qn, Qu,, : nivcl de Q,t, Qu ..- Q,r. r'cs¡rcctivaurente, antes de un flancr-r de sLrbicla do la señal de relo.j

¿{&

Y;¡
 PARALLEL
INPUTS

)UTPLJTAH ----'l ; rr lH-----T.l L ril L rfl L Gr

I F- F-
SERIAL SHIFT INHIBIT SERIAL SHIFT
CLEAR LOAD

Figura7.28. Cronograma de funcionamiento del registro de desplazamiento 74166.

cn R
SH/LD M1 [Sh¡frl
M2 lLoadl
CLK INH
CLK

SER

Figui'a 7.29. Simbolo ANSI IEEE 9.1-1984 del C.l. 74166.

*i?
 7.2.5. Aruálisis cle los registros
de desplazamiento entrada
paralelo/salicla paralelo

Ensayo y experimentación con el registro uni-

versal 7495. CLOCK
OUTPUTS CLOCK L-SHIFT
En la Figura 7.30 se muestra el diagrama de n
R-SHIFT ILOADJ
a^ vB vC QD
conexión del registro de desplazamiento universal
7495 fabricado en tecnología TTL. 14 12 11 1 9 8

. Conectar las entradas A (pin 2), B (pin 3), C (pin

4), D (pin 5), Mode Control(pin 6) y Seriallnput
(pin 1) a conmutadores del equipo didáctico so- vB
oA ^^^v vC vD
bre el que se está montando el circuito, capaces cK1
de dar a la salida un nivel alto o bajo. SE qAL INPUT
. Conectar las salidas Qo, Q",Q.y Qoa los indica-
dores de nivel lógico del equipo didáctico. \BCDMODE
r Interconectar entre sí las entradas de C/ock 1 (pin
8) y Clock 2 (pin 9) y conectarlas a su vez ala
444
salida del pulsador con circuito antirrebotes. | | t¿ 3 6 o 7

¡ SERIAL A B C D MODEGND
Poner a nivel alto la entrada Mode Control(pin 6) //VPUT L
y la entrada Serial lnput (pin 1) a nivel bajo. tNp¡TSJCONTROL
. Poner, en las entradas A, B, C y D, los valores SN5495A (J,W) SN7495A (J, N)
SN54LS95B (J,W) SN74LS95B (J, N)
lógicos 1, 0, 0, 1, respectivamente, y generar un
flanco de bajada por las entradas de reloj. Medir Figura 7.30. Diagrama de conexión del circuito
v anotar el resultado en la Tabla 7.'l 1. integrado TfL 7495.

Tabla 7.11

I U 0 0
w
I 0 0 0 0
I 0 0 I 0

I 0 0 0 I 0

I 0 0 0 I 0

I 0 0 0 I 0

I 0 0 0 1 0

I 0 0 0 I 0
0 I 0

0 0 1

J 0 I 0 I 0

I 0 I U I 0
(l I () 1 t)

I 0 t, U I (J

J ll t.l 0 I 0

t, (_)
U I L'

1. 0 0 0 1 0

¿:üL:

,a¿
l .
r
Repetir la operación anterior, pero poniendo
.l
ahora los datos , 0, 1 y 0 en las entradas.
Poner la entrada Mode Control a nivel bajo y
generar cuatro flancos de bajada por la entrada
de CLK. Medir y anoiar en la Tabla 7.11 los
resultados de las salidas para cada uno de los
impulsos de sincronismo.
¡ Con la entrada de Mode Control a nivel bajo,
poner a nivel alto la entrada Serial lnputy gene-
rar cuatro flancos de bajada por la entrada de
CLK. Poner, ahora, la entrada Serial lnput a
nivel bajo y generar cuatro flancos de bajada
por la entrada de CLK. Medir y anotar los resul-
'l
tados de las salidas obtenidos en la Tabla 7.1
. de reloj del registro?
Realizar las siguientes modificaciones en el cir-
cuito: introducir los datos serie por la entrada D,
conectar la salida Qo a la entrada C; la salida
Q", ala entrada B; la salida Q", a la entrada A,
y considerar la salida Oo como la salida serie
del registro.
Tabla 7.12
I Qn Qc
L I Qu o.
I I Qn o,-
I I Qn Qc
I 1 Qu Q,
I I Qs Qc
I I Qn Qt
I Qn Q,:
J I Qu o-
tr Estudio de los registros de desplazamiento
entrada paralelo¿salida paralelo
En estos registros. los cl¿rtos pueden ser introclucidos
en paralelo y extr;rídcls en par:Llelo. Su estructllra es
sinilar a la que se h¿r mostr¿tclo en las Figr-rras 7.2,5 1'
7.2J con l¿r salvedad dc clue se hncen acccsilries las
salidas cle todos los bicstables. En la Figura 7.31 sc
nruestra el cliitgran-r¿t interuo dcl registrt¡ uniuersttl
7495. se lc denomina universal pofclLle ¡rcrrtrite hirccr
toclo tipo cle transle renci¿ts con krs clatos: crrtrada se-
ric'sllirll serie corr clcspltzaruie n1o l la derccha v l l¿r
izcinielcla de los ciatos. cntrad¿t peralclo'salidu paraleltr
-l enlrircltr palale:lo¡salida seric.
Se pLrcde aprcciar clLre la carga cle tlutos es sirnilur ¡
la dcl circuito integrado 1416(¡. En estc c¿rsc- cl re-sislrrr
const¿1 cle 4 biestables R-S D/r¿slcr'-S1r¡¿'e, i,l ctty¿ls et"ttr¿I-
das les llegar-r siempre datos cotnplementarios. Adc-
tlits. rlisptrnc dL' '.urt e'trtt'ltclrt clc cotttrc,l CL' ltrLrdo qtlc'
.
. Poner la entrada Mode Control a nivel alto y la
entrada D a nivel alto, generar, seguidamente,
cuatro flancos de bajada por la eñtrada CLK.
Medir y anotar los resultados obtenidos en la
Tabla 7.12.
Poner a nivel bajo la entrada D y generar cuatro
flancos de bajada por la entrada CLK. Medir v
anotar en la Tabla 7.12 los resultados obtenidos.
¡ Contestar a las siguientes
a\ ¿Cuál es la capacidad de almacenamiento
del registro?
. b) ¿Cuál es el tipo de sincronismo de la señal
c) ¿Qué tipo de registro es el 7495, según la
forma de transferir los datos?
d) Cuando funciona como entrada serie,'salida
serie, ¿en qué sentido pueden desplazarse
los datos?
Q,, 0 0 0 0
Qo
Q,
Qo
Q,
Q, t.)
Qn 0
Q,, {'}
Qn 0
perrnitc la carga de clatos en pnralclo o el modo cle
trab:rjo entlad¿r serie,''salida serie.
Para el modo de traba¡o entrada paralekr,isalida pa-
ralelo. debe ponerse la entrada X4ode Cottrol (coutrol
de modo) a nivel alto, cuando esto ocurre las puertas
señ¿rlacl¿rs cou un 2 se ¿ibren, dejando pasar los datos
que estan en l¿rs entradas paralelo A. B. C I'D: si ahora
se proclLrce Lul flanccr de bajada por cualquiera de las
e ntlaci¿rs de rcloj, se prodLrce la carga en llaralelo.
Parii qr-re el registro trablrjc como clesplaz¿rtnictttrr a
la clclc-cha- _\'a sca cle los datos calgaclr¡s cli peraleltt tt
cle los datos qLre sc intlocluzcan por l¿t cntntda.tc¡'¿¿¿I
lrprri. dcbcrur ¡ronelsc a nircl bajo lu cntntd¿ dc corl-
trol clc l.uoclo. En cstc cst¿rdtt. las pucrtas clrte se ttbrel-t
son las nLuncraclas c()n ull I v se cicrran las nttulcracl¿rs
c()n tllt r. col't lo qtre se procltrcc trtt clesplazirmielltt) a
la derech¿r de los d¿rtos de los bicstables c¿rda vez qlie
se genera utt flanco de bajada por cualqtriera de las
r-ntrrdus de rcloi.
r), i 1::
 DATA INPUTS

MODE 16l
CONTROL
(1)
SERIAL
INPUT

cLocK 1$l
RIGHT-SHIFT

CLOCK2$I
LEFT.SHIFT

,Q¡ AB Ac AD

Figura 7.31. Diagrama interno del registro universal 7495.

La razon de la existencia de dos señales de entra-
da dc reloj es proporcionar al circuito mayor flexibi-
lidad.
Para que el circuito se comporte como un registro
de desplazamiento a la izquierda, hay que realizar las
conexiones que se lnuestran en la Figura 1.32.
Se pone la entrada Mode Conttol a nivel alto y se
conecta la salida de cada biestable a la entrada parale-
lo del precedente, convirtiéndose la entrada D (pin 5)
en la entrada de datos serie, y Q¿ en la salida serie.
En este tipo de registro hay que tener cierta precau-
ción con los cambios de modo. En efecto, si, por ejem-

Entrada
D serte

SERIAL INPUT

CLOCK 1
RIGHT-SHIFT

CLK

CLOCK2
LET I->ñIT I

Salida
serie

Figura 7.32. Modo de funcionamiento del registro 7495 como desplazamiento serie a la izquierda

Éi ÉE Ft
ééai
f- plo, la entr¿rd¿r Clock I cstá a nivel bajo y la entrada
Clock 2 está a nivel alto y se p¿lsa el control de modo
de nivel alto a bajo. se produce un flanco dc bajada en
las entradas de reloj de los biestables, produciendo un
cambio en éstos.
Esto se puede aprovechar en la carga en paralelo,
uniendo las entradas de Control Mode y Clot:k 2, de
lrranera que, cuerndo esta unión está a nivel alto, se
selecciona el modo de carga en paralelo y, al pasar a
nivel bajo y producirse el flancó de bajáda, ie hace
efectiva dicha carga.
Se puede resumir el modo de trabajo de este registro
en la Tabla 7.13.
En Ia Figura 7.33 se representan los símbolos de este
circuito integrado, de acuerdo con los estándares
ANSI/IEEE.

Tabla 7.13. Tabla de funcionamiento del registro de desplazamiento 7495

n FI X X XXXX Q Quu Qro Qor',

ubcd ^o
H I X abt:tl
H t X Qo' Qr' Qr' (l Qou Qc" Qr" d
¡
L L H XXXX Q..n,., Qso Qro Qno
t Y J H XXXX H Qon Qu, Qtn
I
L X I L XXXX L Q;" Qr, Qc,
I L L X XXXX Q,to Qno Qro Qoo
I L L X XXXX Q.^o Quo Qco Qoo
J L H X XXXX Q.oo Qao Qcu Qoo
1 H L X XXXX Q.no Qs, Qru Qno
1 H H X XXXX Q,to Quo Qr', Qnu

Figura 7.33. SÍmbolos ANSI/IEEE del circuito integrado 7495

*ra1
EúA 4,
 Un circuito más completo que el anterior coll rlna L SER yla transferencia también se hace por un flanco
entrada de Cle¿tr de todo el circuito, transferencia de de subida por ia entrada CLK. La Tabla 7.14 muestra
datos entrada paralelo/salida paralelo y de doble di- sus modos de funcionamiento.
rección de transferencia, datos, de derecha a izquierda En la Figura 7.35 se muestran los sírnbolos lógicos
y de izquierda a derecha, sin utilizar cableado externo, utilizados para representar este circuito integrado se-
es el circuito integrado 74194. Esto es posible a su gún los estándares ANSI/IEEE.
estructnra lógica que es la que se muestra en la Figu- El símbolo ANSI/IEEE 9l-1984 nos está indicando
ra'7 .34 y que recuerda a la de un multiplexor de cuatro que la entrada R, como ya hernos indicado anterior-
entrada de datos y dos de direccionamiento. mente, es la de Reset y se activa cuando se aplica un
En este circuito la carga de los datos paralelo que se nivel bajo en la entrada CLR v adernás es independien-
encuentran en l¿rs entradas A, B, C y D, se produce
te de la señal de reloj. Las entradas Sn, S,
/0\
cuando está a nivel alto las entradas de control So,r' S, y se lM 1/son
produce un flanco de sr,rbida en la entrada de reloj CLK. las entradas de selección de modo, corno ya hemos
Para que el registro trabaje en modo de desplaza- visto en su tabla de funcionamiento y qlle también nos
miento serie a la derecha, deben ponerse las entradas da el propio símbolo:
de control So a nivel alto y la S, a nivel bajo, y para
introducir los datos en modo serie. se vtlliza la entrada
o
R SE'R, la transferencia se produce de modo síncrono al
"u j: 0, es clecir, S, : 0 y So : 0, se realiz¿r la
gener¿lrse un flanco de subida por la señai de reloj
CLK. Para que funcione en modo de desplazanliento inhibición del desplazamiento de datos.
de datos a la izquierda bastará coll poner las entradas .Mo 1, es decir, S, : 0y Sc, : I, se realiza el
cle control So a nivel bajo y S, a nivel alto. en este cASo, ;:
la entrada de datos serie se hace a través de la entr¿rda desplazamiento de datos a la derecha.

Entradas paralelo

S¿ SFR

EStO
represe nta
dos canales
idénticos a los
representados

CLK

iLR

loo -l

Salidas paralelo

Figura 7.34. Diagrama lógico del registro universal 74194

i::'
G::J.
t: :,
+F
2tl
¿i:'
 Tabla7.14. Tabla de funcionamiento del registro de desplazamiento 74194

X X X X XXXX LLLL
X X X X XXXX Q.¿,o Qun Qco Qno
H H X abctl abr:tl
T
H
^
H XXXX H Q,t, Q.Bu Qrtu
H L XXXX L Q^u Q", Qr,
H L H X XXXX Q", Qc, Qo, H
H L L X XXXX Qu, Qc, Qo, L
L L X X XXXX Q.no Qno Qco Qoo

SRG4
CLR R

s0 0l
JI
I rwY3
11
CLK

LLN
SR SER
s0
s1
A
R SER

B
t SER
CLK

aA a8 Qc aD

ANSt/tEEE 91-1973

ANSt/rEEE 91-1984

Figura 7.35. Símbolos estándar del registro 74194.

0
. M ; :
-1
2. es decir.S, : I ySo : 0, se produce el no hir¡r nirrgirn prefilo <0r, clue lo incliclue. Si ,ff ! :
_.)
f,

des¡rlazan-riento de datos a la izquierda. los iurpulsos de desplazamiento realizan una transfe-

0 rencia scric a la derccha. lo qr-re se irtdic¿t g¡¡11 1<l+>> t
. 14;: j. es clecir.5, : 1 v Sn : 1" se realiz¿r la la entrada de datos seric'sera R.SER cltle tiene prefijo
-l
t,
car-qa en paralelo,
"1". Si M::2, los inrpLrlsos de silrcrollismo rcalizan
La entrada de reloi C4,/1 - i2 <- sc actir''a por -l
un dcsplaznniento cle la inform¿Lción hacin la izqr"rier-
flanco de subida y su acciórl depcnde del estado de las
da, lo qLrc se indic¿t pol <?e¡ 1'la cntrlda dc datos se
entrad¿rs de selección de mo<jo ¡z I5J Si u ! : O, to,
produce por L SER que tiene prefijo <2". Si M
t,
: 3.
1
irrrpulsos aplicados no rcalizan ninqtlna acción. va qtle

zi*Í;
 se produce la entrada de datos en paralelo a través de relol C4, io quc se indica por el <4', que tienen delante
los pines marcados con A, B, C y D que ttenen el cada una de las entradas de datos 4D.
prefijo 3. Todas las transferencias entre el registro son En la Figura 7.36 se muestra Lln cronograna de
de forma síncrona y, por tanto, depende de la señai de funcionarniento del registro.

CLK
^- o
ü9: fcn
:-F-
t""
u -tj Is1
ctn

Ic;
[:
!.Y;
:v \u;
.:! Y
C¡rG tl
L;
fa^
a
¡ñ 1""
=
ct)

|:: :__l r--lDesplaramiento

n [--l l---l l--]
Desplazamiento , .- Inhibición .
A
oo o a la derecha a la izquierda
-: (J

Figura 7.36. Cronograma de funcionamiento del registro universal 74194.

#rgiluar#$ sfl aPffiflAraoH c*rq RH#s$Tffi#$

Seguidamente se expollen algunos circuitos de aplica-
ción típica con registros; para una rnejor comprensión
del iuncionamiento de los mismos, se recomienda la
realización de l¿rs activid¿rdes comDlementarias de este
capitulo.
7.3.1. Contador en anillo
Cu¿rndo se utilizan contaclores basados en rccistros dc
desplazanricnto. básicamente lo que sc hace es utilizar
ttn registro cle desplazamiento con la salida realirrcn-
tada a 1¿r enirada. de modo que se generali secuenci¡rs
especiales. Estos dispositivos reciben el nombrc de
contadores porque generan un¿i secuencia espccíiica.
El caso nr¿rs scncillo dc rcalinentación se obtiene
ctt¿tndo cn Lu-l registlo de desplazauriento llevanros la
s¿riida dcl últirno biestable a la entrada del plimcLo. t.Ll
y conro se n-iuestra en la Figr-rra 7.31 . 00100
Para conseguir que el contador comience a cor-rtar a
partir del estado i000 utilizamos las entradas asíncro-
nas de puesta a cero (clear ) y puesta a ul-to (preset ).
El número de estados por ios que p¿rsa este cc'rntador
es igual ai numero de biestables que lo form¿rn. Esto, a
primera vista, parece poco económico, ya qlle, como
hemos visto, con n biestables pueden h¿rcerse contado-
res de 2" est¿rdos. No obstantc, con este tipo de conta-
dores se tiene la ventaja de poder obtener directamente
los cstados de cuenta sin necesid¿Ld de decodificación y
ésta es l¿i razón quc hace que se utilice este tipo de
contadores.
Tabla 7.15. Secuencia del contador
en anillo del circuito de la Fiqura 7.37
10000
01000
00010
00001

€sÉE
'-
á,.2'+
¡==.,-',,,...,
at'.!
 lnicia lización

Figura 7.37. Contador en anillo de 5 bits

.3.2" ilqlraÉacl¡rr Tabla 7.16.Secuencia de un contador

7 Jolansou Johnson de 5 bits
El contador Johnson está formado por un registro de
desplazamiento de n bits, en el que la salida comple-
mentada del úrltimo biest¿rble se conect¿r a la entrada
del primer biestable. Esta conexión perrnite, para el 0 0 0 000
c¿rso de 5 biestables. obtener una secuencia de estados I I U 000
corno la que se l-nLrestra en 1a Tabla 7. 16. Corno puede 2 0 1 000
apreciarse el rnócl-rlo de este contador es 10, y por 1o 3 0 0 100
general en Lrn contador Johnson sLl módulo es de 2 ' n, 1 ti U 01t)
siendo n el nirrnero de biestabies que lo fonn¿rn. Por -t 0 IJ 001
otla parte, el nírrnero de est¿rdos que no se utilizan será ó 000
2 - 2"u. por tanto, sc aprovecha la capaciclad clcl 7 000
contador más que en el cont¿rdor en anillo.
8 I0{)
9 111
El circuito. por tur.rto. cs el c1e 1a FigLira 7.38.

.?**
 + Vcc=5V

Figura 7.38. Contador Johnson de 5 bits.

Para ilustrar el método vamos a realizar un ejemplo

7.3.3. Otros contaclores que consiste en diseñar utilizando un registro universal
corl reE:istfos del tipo 14194, rin contador que genere en binario la
secuencia 0,8,4, 10, 13,6,3, 1. Podemos ilustrar la
Se pueden realiz¿rr otros contadores utilizando registros sccuenci¿r grálicamente mediante un ditrgrama de flujos
de desplazamiento acompañados cle Lln circr.rito combi- como el de la Figura7.40, donde 1os sr-rbíndices de los
nacional clue tenga como entr¿ldas las salidas paraielo estados indican el número binario que se quiere gc-
dei regislro y cuya saiida se conect¿l a l¿r entr¿rda de llerÍl f .
datos de desplazar-niento (hacia la derecha o hacia la Seguidarnente transportamos los estados del diirgrn-
izqr,rierda según el caso) del registro, tztl y como se ma de flujos a una tabla de estados como la qLIe se
muestra en el diagrama de bloques de la Figura 1.39. muestra en la T¿rbla 1 .ll , en la que se represe nta el
estado actual. ei estado futuro y el valor que hay qtre
introducir por la entrada de desplazamiento ¿r la ciere-
CIRCU¡TO
cha para conse-9uir clicho estado.
COMBINACIONAL Podemos ¿ihora diseñar mediante un mapa de Kar-
naugh el cir:cuito combinacional cuyas entradas coinci-
den con el estado presente de la Tabla 7.11 y la salida
o: corresponde con el valor que hay que introducir pot' lir
.^E entr¿rda serie de desplazarniento li la clcrccha.
Sirnpiilicando el mapa de Karnaugh dc la FigLr-
c6(J rt J.4l obtenemos función de entrada de cles-
qr-rc 1a
U)
plazamiento a la derech¿r del registro SR SER será:

.sR : Q, Q, + Q.O,^0;: Q.rQt.+ q, + O,. + o,.

Entrada de
despl azam iento Como el estado inicial del contador es el 0000,.
podemos inrcializar este est¿ido de dos manel¿ls distin-
Figura 7.39. Diagrama de bloques de un contador tas, cuando utilizamos ei registro univers¿rl de despla-
realizado con registro de desplazamiento. zaniento 74194.

+&,-

:.¡:6
 Figura 7.40. Diagrama de flujos del contador realizado con registro.

Tabla7.17. Tabla de estados del contador

0 00 00 8 1000 I
8 10 00 4 0100 0

4 01 00 10 101i) I

l0 t0 l0 13 1101 I
13 1I 01 6 0110 l)

6 01 10 3 001t 0
3 00 l1 1 0001 0

1 00 01 0 0000 n

o Utilizando la entrada de control eLR. Esta en-

act,¡aot,t trada, ¿r1 activarse con un nivcl bajo. limpia el
registro poniéndolo a ce fo. En este caso el circr,ii-
ant¿ Qarrt to implementacio es el qLte se r-ItLlcstra en l¿r Fi-
gLrra 7.42. donde l¿rs entradas de selccción del
00
bloquc dc control 0 1' 1 cleben estat. rcspectir rt-
01
n-rcntc. a niyel alto v bajtr. cortligurantlo de esta
rrliurcr¿t el registro cu urodo clespltrzatrticuto tr la
11 derecha.
Etr ei circnito se ha cotiectado lltta red R-C a la
10 etrtracla dc la patilla de Clectr. qLlc geller¿1 ¡.tn R¿'seI
en {iío y un pulsador clue permite reiniciar el con-
tador al activarlo, \'a que geltera un nivel bajo en
Figura 7.41. 1u ct'rtradr C1c¿r¡'.

e4-;
&&6
 vcc= +5 v

Salidas del
contador
R1
1kQ

vrr- *5v

c
'ó
f a

t"=l
,

I N
=o
?
I

7 4194

Figura7.42. Circuito contador con registro de desplazamiento.

o Realizar la carga en paralelo del dato 0000, en el
prinrer pulso de reloj. Para realizar la carga'en
paralelo hay que poner las entradas de selección
del bloque de control 0 y 1 a nivel alto; posterior-
mente, p¿rra que se genere l¿r secuencia, hay que
configurar el registro para que trabaje en modo de
desplazamiento de datos a la derecha, para lo que
deben ponerse las entradas 0 y 1, respectivamente,
a nivel alto y bajo. El circuito, en este caso, es el de
la Figura 7.43, en el que se ha coloc¿rdo ur.l pulsa-

vcc= +5 v
Salidas del
In icia lización
contador

vcc= *5 v

R1
1ke)

Figura 7.43. Contador con registro de desplazamiento

f ' '_.;
*,.". j3

..,r :*
f'-
dor de inicialización, quc cargara el dato 0000 será el que se utllizará cuando el primer dato de la
cuando estando activado el pulsador se produce secuencia sea distinto del cero, ya que en estos
un impulso en la entrada de CLK. Este método casos no puede utilizarse la señal de Clear.

l. Un registro de desplazamiento de 8 bits contie-

ne el dato 100001 10. Si se le aplica a la entrada
serie el dato 1 101 101 1 , indicar el número alma-
cenado en el registro después de cinco impul-
sos de desplazamiento. Suponer que el registro
se desplaza de izquierda a derecha.
, ¿Cuántos impulsos de desplazamiento se requie-
ren para cargar en forma serie una palabra de
16 bits en un registro de desplazamiento de 16
biestables?
:1. Conectar dos registros del tipo 7491 para que
se comporten como un único registro de despla- abcdefg tc1
zamiento entrada serie/salida serie de 16 bits. 7 448

t.
^ Conectar dos registros del tipo 7495 para que
se compoden como un solo registro de despla-
zamiento entrada paralelo/salida serie de B bits.
J. Dibujar y explicar el funcionamiento de un regis- E BINBO RBI LT
tro de desplazamiento entrada serie/salida serie
implementado con biestables tipo D, mediante
circuitos integrados del tipo 7474.
6. Conectar dos registros del tipo 7495 para que
se comporten como un solo registro de despla-
zamiento de entrada serie/salida serie con des-
plazamiento hacia la izquierda.
a a1 a1 02 a2 a3 a3 a4 04
Analizar el funcionamiento del circuito de la Fi-
gura 7.44. Indicar cuál es la función de cada
una de las patillas de los circuitos integrados.
D3 D4 c\rcÍ..
8. Si se dispone de un reloj digital, con acceso a
las entradas BCD que van a cada uno de los
cuatro decodificadores BCD a 7 segmentos,
realizar un circuito que, utilizando registros, Salida de impulsos
conmutadores, circuitos comparadores y los s¡gu¡ente etapa
componentes necesarios, realice la función de
desoeftador.
9. Buscar, en un catálogo de circuitos TTL, varios aA aB Qc aD
registros de desplazamiento que puedan traba-
jar como entrada serie¡salida paralelo. Carga de datos

1$" ¿Cuántos estados distintos tiene un contador R0(1) B0{2) 89(1)

Johnson de 5 biestables? lndicar cuáles son.
:ill
i 1" Utilizando un coniador en anillo de 4 biestables,
i --" - i
éste puede utilizarse como divisor de f recuencia
pot:
1 ov",
Entrada Resel

a)4
b)6 Figura7.44. Circuito de aplicación con circuitos
c)8 inteorados.
 12. Utilizando dos registros de desplazamiento uni- L4.
versal del lipo 74194, diseñar un coniador en
anillo que genere la secuencia 10000000,
01 000000, 001 00000, 0001 0000, 00001 000,
000001 00, 0000001 0, 00000001 .
15.
13. Utilizando un registro de desplazamiento univer-
sal del Iipo 74194 y puertas Iógicas, diseñar un
contador de códioo Johnson 4 bits.
Diseñar un contador que genere en binario la
siguiente secuencia: 8, 4, 10, 13, 6, 1 1 , 5, 2 y 1 .
Utilizar para su realización un registro universal
del tipo 74194.
Utilizando un registro de desplazamiento univer-
sal del lipo 74194, diseñar un contador que veri-
fique el diagrama de flujos de la Figura 7.45, en
el oue los subíndices indican el número binario
de la secuencia del contador.

Figura 7.45. Diagrama de estados del contador.

Ensayo y experimentación con un contador

Johnson. Tabla 7.18. Tabla de funcionamiento
. del contador Johnson
Utilizando biestables J-K del tipo 7476, imple-
mentar un circuito contador Johnson como el
que se muestra en la Figura 7.46.
. Conectar la entrada de reloj al pulsador con ON
circuito antirrebotes del equipo didáctico.
OFF I
. Conectar las salidas de los biestables a los indi-
cadores de estado lógico. OFF L

. Inicializar el circuito, activando durante un ins- OFF

tante el pulsador 51 . Anotar el resultado en la
Tabla 7.18. oFr-- I
* Generar ocho flancos de bajada por la entrada OFF' t
de reloj. Medir y anotar los resultados parciales
y final que se obtienen en la Tabla 7.18. OFF J

' Partiendo del estado oue se muestra en el cro- OFF I

nograma de la Figura 7.47, completar el crono-
grama de funcionamiento correspondiente al OFF I
circuito de la Figura 7.46.

ñ44
4é
"i
. ....tE;.,...
 Figura 7.46. Contador Johnson con biestables J-K conectados como un registro.

CLK

v8

ac

aD

c1

Figura 7.47. Cronograma de funcionamiento del contador Johnson del circuito de la Figura 7.39.

. Contestar a las siguientes preguntas: Ensayo y experimentación con un contador

en anillo.
a) ¿Cuántos bits necesita un contador binario
oara contar 8 estados distintos? . Utilizando 4 biestables J-K del tipo 7476, mon-
b\ ¿Cuántos bits necesita un contador John- tar un contador en anillo como el oue se mues-
son para contar 8 estados distintos? tra en la Fioura 7.48
c) ¿Tienen alguna ventaja este tipo de conta-
* Conectar la entrada de reloj al pulsador con
dores?
. circuito antirrebotes del equipo didáctico.
Realizar un contador Johnson con alguno de los
registros comerciales que se han visto en este . Conectar las salidas de los biestables a los indi-
caoÍtulo. cadores de estado lóoico.

358
 ttl
10 ko

lc1
-t-''r
lr
t-
lr
--la v]
-11 PF
I

-L
Figura 7.48. Contador en anillo.

. Inicializar el circuito, activando durante un ins- Tabla 7.19

tante el pulsador 51 . Anotar el resultado en la
Tabla 7.19. Generar, seguidamente, cinco flan-
cos de bajada por la entrada de CLK. Medir y
anotar en la Tabla 7.18 los resultados que se ON
van obteniendo.
. OFF I
Paftiendo del estado que se muestra en el cro-
nograma de la Figura 7.49, completar el crono-
grama de funcionamiento correspondiente al OFF J

circuito de la Figura 7.48.

OFF J
. Realizar un contador en anillo utilizando para
ello el circuito integrado 7495. OFF J

. Repetir el apafiado anterior utilizando en este

OFF' J
caso un circuito integrado del tipo 74194.

CLK

An

oB

ac

\JD

S1

t
:
I
Figura7.49. Cronograma de funcionamiento del contador en anillo. ,
I
I
I
I

á-3*f:
4ێ
 il lf.iril :{J1'1 ü3 Dt#{T'AJ_,il
\ -t'r
\r.r'f |l/\i'
\ -, '.r:r
/\|.\H
il U/t_lr_Lii_rl 3

Análisis de circuitos monoesta- Circuitos retardadores de señal.

bles.

generadores de impulsos.

llT'l ii D! fJli

Cuando se trabaja con circuitos digitales, frecuente- Z, a la entrada. se prodnce una señal de salida de
mente es necesario utilizar circuitos Llue sean c¿rpaces duración I, cle valor constante.
de generzir impulsos o de conformarlos (adaptarios),
m¿rntenerios durante un tiempo determinado. retardar-
los, adaptar las señales qlre se obtienen de las puertas
T1
lógicas para excitar otros circuitos, etc. En el presente +l '¡-
capítulo sc estudi¿rrán de una forma teórico-práctica
algurros cle los circuitos más utiliz¿rdos prrfa realizar l¿rs Señal de Multivibrador
f'unciones indicadas. tales como: disparo monoestable

n lv{ultivibradorcs monocstables.
" N4ultivibradores astables.
r Teurpor izadores.
y salicla de pucr-
" Circuitos ad:Lptadores de entrada
tas lógicers.
Los multivibradores nronoestables son circtritos cluc lr
sr-r salicla tienen un cstadr¡ cstuble (0 o 1) \'Ltn ¿'.s¡¿7¿Lr
itte.¡tchle (1 o 0). Esttrs circLritos perrtttincccr.l cn su
estado cstable clur¿rntc Lrn ticnrpo indcl'inido -v". ctntnclo
sc los crcit¿r por rledio de urr¿t señal dc dispuro. pcnla-
nccen elr el estado incst¿rtlle o utefuestuhl¿. clur¿rnte un
tie'm¡rc'r lclativanreutc largo. en courparitción con cl
ticn'r1-ro nrínimo c¡ue necesitrt lu scñal dc dis¡-ttt'o pnra
ltaslf a cslc t-stlclo. Pol esla razótr. estos ciLcuittrs se
c()r.rLlcer.I conro circuittrs de lcnrlrorizacitit.t o teurporiza-
cloles. \'u cluc gencrau un¿ tfllnsiciirn cle ttll rtir el lógicr)
ir otro clc rrna ri unrcrirl'r tlctt:r't.lriuacllr clespLrés rlc lu
Iicgacla clcl inrpuistr clc ciisparo o ucciou¿tn.ticnio. Dcbi-
clrr a tl ttC el ntirltir ibi'¿ictrOt ittrrttt'rCStaLrl,-- pl'¡rl-r¡rlCir.)i.lit
rur solo ¡rLrlsc'r cic sltlida pot'cada clis¡-litt'tt clc ctttr¿trlu"
tirrrbién sc 1e clenolnint tnultiriht'ttde¡r lt' tttt x¡lt¡ tli.;pttrrt.
En la I''igura 8.1 se mLlestfa el diagrrtmit clc blclclues
cle un multivibrador uronoest¿rblc. eu el quc se trruede
lrprcciltt'rlLlc. nrr-(liilnla tlt.t irttptrlsr't dit i:t.ttli dttrltcirirr
Figura 8.1. Diagrama de bloques de un multivibrador
monoestable.
En ceneral. dependicnclo de la circuitería empleada
v clc las neccsiclades clcl cliseño" las señ¿rlcs de excita-
ci(rn pueden ser Lrr.l nil'el alto o bi¡o y las scñales de
salicla puecleu scr activas a nilel alto o b:rio. Ademlts,
en algunos casos. este ti¡ro de rnLrltivibr¿rdores lnonoes-
titlrles prrcclcu scr ralis¡turubles. cs clccir. que tienen la
posibilidad cie recibir ilu nuc\¡o clisparo autes dc finali-
zar cl impLrlso de salicl¿r. pudiéndose ltmltlirrr de uttevo
l¿t duracitin ilcl im¡rulso de saliila.
Illrtre las u¡rlicacioncs ¡las ttsttalcs de nrultiviLrr¿rdo-
rcs nrouocstablcs se ltttccleu deslltcltr llt:' sigtrierltcs:
. iiertct.¿tl iitr¡,trlsrts tic riireilttt:.1 etrrlirolltblc'
: ('triliirt'¡illtI iiiti',itisrt', t'!l sistelllils tiir:itrlt'¡.
u I{cgencllLl' ¡ clal llt lirrilii plimitiva lr itllFtllstrs dt'-
elt I l'll tlstll iiir)ll.
l1r¡ 111¡¡¡l¡ri
o Ret¿trclll inpulsos digitales.
. Estab[-ccl' un intervalo dc tiernpo fijo entre el
princii.i,, r cl fin dc la trallsición de datos.

a.:.':: ri
 Los multivibradores astables scln circuitos que en su El instante en cl quc sc producc la excitación dc
salida tienen tkts eslttclc¡s iuestttl'tlas que pas¿rn de ttno ¿r entrada cs I,, uricntras qLte I, es el instante de tiempo
otro sin uccesiclad de uinguna señal externa. La coufl- en el clue ap¿trece 1a señal de salida; por tanto, el
guración astable h¿rce transicioncs de un estado inest¿r- retardo generado cs I : Tr. - Tr.
ble al otro.
En la Figr"rra 8.2 se present¿r el clia-qr¿rma de bloques
de un multivibrador astablc en ef que se puede aprcciar
qLle, a la salida del mismo, se produce un tren de irnpul-
lEntáii- Retardador
sos de pcríodo T: Tt + Ir. donde 7., es cl tiempo de
la señal a nivel alto .v- f, es el ticmpo durante el cual l¿r
señal está a nivel bajo, pudienc.lo ser Tt : Tz o T, # Tr.
vrl
I r--T1

Figura 8.3. Diagrama de bloques de un retardador

de impulsos.

Figura 8.2. Diagrama de bloques de un multivibrador Entre otras iLplicaciones, las rnas interesantes de es-
astable. tos circnitos son:
Cr"rando se trabaja con señales cuadradas, la relación o Retardo dc la activación de circuitos.
entre la duración del impulso y el tiempo de repetición, c Retardo dc la desactivación de circuitos.
quc recibe el nombre de ciclo de trabajo es:
En los circuitos retardadores se pueden encontrar
Tt
ciclo cle trabaio
- - Tt+72 señaies como las que se muestran en la Figura 8.4.

Las aplicacioncs más nsuales de estos circuitos son,

entre otras:
I Generación de ondas cLl¿ldradas, es decir, gener¿r-
t
ciores de impulsos o relojes.
¡ Base de tiempo.
¡ Actuación como circuitos de disoaro de otros cir- en la conexión
t
cuitos.
Los retardadores de impulsos, como su nornbre indi- en la desconexión
ca, son circuitos qlle presentan a sll salida un¿r resplles- t
ta al estírnulo de entrada un tiempo 7 dcspués de
h¿iber sido excitados, produciendo, por t¿rnto. nn retar- L, Retardo en la conexión
12 Retardo en la desconexión
do de la scñal de entrad¿r.
En la Fi_sLrra 8.3 se muestr¿t el diagrarna de bloclucs
de uno de estos circuitos: en c1l se puede apreciar citmcr
la salicla del n-rismo es igr-tal a la entrada, pero retarcla- Figura 8.4. Posibles señales generadas por circuitos
da en el tiemoo. retardadores.

)
t),!,|
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l:J UL ['lr,¿['liYl' Ir'i rVf Iltif lfl''i'l',\ pl fl'i
l-r lril_r ltJ_ltJ..) tlltJllUl\,))¡_\l_.¡l-ll:J

Ensayo y experimentación con circuitos mo- n Realizar el montaje de un circuito monoestable

noestables realizados con puertas lógicas con pueftas lógicas como el que se muestra en
CMOS. la Figura 8.5, utilizando para su implementación

e=,11i i
 . ¿Por qué se dice que este circuito es un multivi-
brador monoestable con salida activa v nivel alto?
. Explicar brevemente el funcionamiehto del cir-
cuito.
¡ Montar un circuito monoestable con pueftas
NAND como el que se muestra en Figura g.6,
empleando para ello un circuito integrado del
tipo MC 14011 o CD 4011, alimentando el cir-
cuito entre las patillas 14 (VDD) y la 7 (V"").

Vcc=5V Vrr=s

Figura 8.5. Multivibrador monoestable con salida

activa a nivel alto.

un circuito integrado del tipo MC 140018 o

cD 4001.
. Alimentar el circuito entre las patillas 14 (Voo) y
7 (Vsd, ajustando la fuente de alimentación a
5 V. Generar un impulso positivo en la entrada
{, poniendo durante un instante la entrada I{ a
nivel alto y cronometrar el tiempo en que el
diodo LED está iluminado. Repetir el proceso
hasta tener seguridad de la medida de tiempo
obtenida v anotar el resultado en la Tabla 8.1.
Tabla 8.1
vi
-Lr
Figura 8.6. Circuito monoestable con salida activa
a nivel alto.
¡ Alimentar el circuito ajustando la fuente de ali-
mentación a 5 V. Generar un nivel bajo a la
entrada V,, poniendo dura.nte un instante la en-
lrada V,a masa y cronometrar el tiempo en que
el diodo LED está encendido. Repetir el proceso
hasta tener seguridad de la medida de tiempo
obtenida y anotar los resultados en la Tabla 8.3.

. Repetir el procedimiento anterior para cada uno Tabla 8.3

de los valores de resistencias y condensadores
que se indican en la Tabla 8.2.
Tabla 8.2

. Repetir el procedimiento anterior para cada uno

t0 ko 100 ¡rF de los valores de resistencias y condensadores
100 ko 100 ¡rF que se indican en la Tabla 8.4.
560 kf) t00 ¡tF
I IUQ 100 ¡rF Tabla 8.4
560 ke¿ 22 pF
I lvlQ 22 pF

. Repetir las medidas anteriores sustituyendo el

circuito integrado por otro igual y comprobar l0 k(] li)t) lrF
que los tiempos cronometrados en el apartado l(x) kQ l[]0 lrtr
560 IiQ l()() ¡rF'
anterior oueden variar.
. Si el valor de temporización es f : K' R ' C, I N,IQ I00 ¡r I;
f es el tiempo en que la salida 560 ko
donde está
activa, expresado en segundos; Kes una cons-
I I{Q 1f ,,F

tante; B ' C -'c es la constante de temporiza-

ción, donde fl se expresa en ohmios y C en . Explicar brevemente el funcionamiento del cir-
{aradios, ¿cuál es el valor de K? cuito.

'É -'i.:.1
 B. r. l. Estudio de los circuitos - 33
tt : Ln-: *!
- -c-"
rnonoestal¡les con puertas T

lóeicas Como el logaritmo neperiano de 1/3 es

- 1,09 ¡
- I. l. se puede escribir:
El circuito de la trigura 8.5 es un multivibrador mo- -t:r( 1, 1)
' -t:RC( l, r)
noestable implementado con dos puertas NOR, de las
cuales, una trabaja como inversor. El circuito no admi- Luego el iiempo que la salida del circr.rito permanece
te nuevos disparos hasta que finaliza el pulso de salida; a nivel ¿rlto cuando se excita el circuito con un impulso
por tanto. es tn ntultiuibruclor mc¡noestable no redispct- de disparo es:
rable.
Su fr"rncionamiento es el sigr-riente: cuando el circuito ¡:1.1 RC
se encuentra en el estado estable, la resistencia R, que
está conectada a * Vrr, fija un nivel alto en la entrada
Así, por ejemplo, si C : 10 ¿rF y R : 4,3 kf) se
del inversor, por lo que a su salida habrá un nivel bajo
obtiene un impulso de duración:
y lo mismo ocurrirá con el terminal de la pr-rerta NOR
que realimenta ia misma. En este estado, la otra entra- / : 1,1'4,3. 103 Q. 10. 10 6 F : 47,3 ms
da de la pllerta NOR se encuentra a nivel bajo forzado
por la resistencia R, que estir conectada a masa. Cuan- No obstante, el valor de la constante K que multipli-
do en la entrada se aplica un impulso positivo, la ca a la constante de tiempo RC, en la práctica, es
salicla de la puerta NOR pasa ¿r nivel bajo, estado que menor debido a que lzrs tensiones de conmutación no
el condensador C transmite a la entrada del inversor son exactamente 2f3 Vrr.
por encontrarse descargado; por talto, el inversor Para que el circuito descrito funcione correctamente,
pone a nivel alto su salida, realizándose una realimen- es necesario que el impulso de excitación sea lógica-
tación de enclavamiento de la puerta NOR. incluso mente más breve que el impulso de temporización.
cuando cese el impulso de excitación. En este estado, el Con el fin de evitar este problema, suele intercalarse en
condensador se va cargando poco a poco a través de R los diseños de los multivibradorcs monoestables un
hast¿r ¿ilcanzar la tensión de disparo del inversor (.Vrr), circuito diferenci¿rdor, que tr¿rnsforma el flanco de su-
instante en el cual la salida vuelve a ser baja, descar- bida de la entrada en un breve impulso positivo coinci-
gándose rápidarnente el condensador a través de la dente con el flanco positivo; así se independiza el tiem-
puerta NOR. po de excitación de la duración del impulso de
Como puede comprobarse, la salida del circuito en entrada. Un circuito de este tipo es el que se muestra
su estado estable es un nivei bajo, apareciendo un nivel en ia Figura 8.7, con lo clue al circuito de la trigura 8.5
alto cuando se aplica un impr-rlso positivo, que comien- sólo habría que colocarle el condensador C,.
za cu¿rndo se excita con un impulso positivo de corta
duración en la entrada, manteniéndose en este nivel
hasta que el condensador se descarga.
vo
10 kpF +V
I Cálculo del tiempo
111
10 ko
l\f
Partiendo del teorema del valor final para la car-ea --"T
descarga del condensador:

\/rn,u[",rr,,,1u, (t) : V¡,ro * (V,r¿nt V.. ,\ c tt'

-
Figura 8.7. Circuito diferenciador de entrada para
donde V¡,,itint : 0 V, V,,,,,,, : Vcc yr : RC conformar señales de excitación para el circuito
de la Figura 8.5.
Si consideramos qLre l¿r ter"rsión de conmntación
-)if \/
nivel alto de las pLrcrtas CN,fOS es t,, - -.-'(( El rrultivibrador nror-rocstable dc la FigiLr-a 8.6 sc
- dispara por nivcl bi¡o 1'su s¿rlicla es activa a nivcl bi¡o.
) En este caso, el circuito se ha irnplementado con dos
_ V,.,. : V.. I \U vr'r,) n " puertas NAND. donde una de e1las trabirlu conrtr in-
--) versora. El cálculo del ticrnpo de dura.ción clel impr-rlso
de sallda es el mismo que el del circuito anterior.
(3 - ')".. : -Vr,, n-'t'
El circuito conformador de la señal de disparo es un
integrador como el que ¿lparece en la Irisura 8.8.

g;iri
,.t:-::.::-::a",=.
.:,.

V¡
-l_r 10 kpF
k+]
T condensador cargado; durante dicho período de
Figura 8.8. Circuito conformador de señales para
la excitación del circuito de la Fioura 8.6.
f Consideraciones de diseño
Todos los circuitos a los que se hace referenci¿r en este
apartado estiin implementados con puert¿rs de tecnolo-
Ensayo y experimentación con circuitos mo-
noestables integrados.
En la Figura 8.9 se muestra el símbolo lógico y
diagrama de conexión del circuito integrado
74121, realizado en tecnología TTL.
. Conectar los pines g (R"J, 3 (4,) y 5 (B) a
+ V"" y tomar como entrada de disparo la en-
lrada A" (pin 4) y, como salida, O (pin 6).
. Ajustar el valor de la tensión de alimentación
V^^a5V.
. Obiener del generador de señales una señal
TTL a una frecuencia de 1 MHz e inyectar
la señal de disparo por la entrada Ar.
7 4121
RI
74121
R¡r, Ce"t
Figura 8.9. Símbolo lógico y diagrama de conexión del circuito integrado 74121.
gia CMOS, ya qne los circuitos TTL tienen algunos
inconvenientes para la realización de este tipo d-e cir_
cuitos, tales como:
c Si se emplcan exchtsivamente puertas en el monta-
je de un monoestable o circuito temporizador con
elementos RC, lars temporizaciones óbtenidas son
muy cortas.
¡ Una vez transcurrido un período de temporiza-
ción, se necesita un tiempo para la descaiga del
tiempo, casi t¿rn lerrgo como el empleaclo en su
c¿lrg¿r. no deben producirse nuevos disparos. Esto
significa qr.re el tiempo de recuperación de estos
circuitos es aproximadamente igual al de tempori-
zaciln.
¡ Al variar l¿r tensión cie alimentación, el período de
tempolizrición varía de manera poco despreciable.
Por ejemplo. una variación de 1 V en estos circui-
tos sLipone trna variación en la ternptlriztrción de
hasta el 309á.
. Conectar el canal '1 del osciloscopio a la entra-
da de disparo del circuito (pin ) y el canal 2 a la
salida del 74121 (pin 6). Medir y anotar el resul-
er tado en la Tabla 8.5. Dibuiar las formas de onda
Tabla 8.5
CX RXICX
Refii
a
"ext oNcAlA2BaGND
-¡
=rj:
 que se obtienen a la salida del multivibrador
respecto a la señal de entrada, utilizando para
ello un diagrama como el que se muestra en la
Figura 8.10, preparada para la representación
de señales medidas con el osciloscopio. Para
distinguir las señales de los dos canales, utilizar
dos colores distintos, indicando qué color co-
rresponde a la señal del canal 1 y qué color a la
del canal 2.
Amplificador verlical 1 _ V/div. V^- V
Amplificador vertical 2 _ V/div. V^,. V
Base de tiempos _ s/div. Período_sFrecuencia_ LZ
Offset _ V. Magnificador Sonda
Figura 8.10. Representación de la pantalla de un
osciloscopio y estado de sus mandos de control.
" ¿Qué ocurre si la frecuencia de disparo se varía
a 10 MHz?
. Modificar el circuito anterior para realizar el que
se muestra en la Figura 8.11.
Cext Vcc
Rla
B ¡n, O|\ V.
I
;i1
GND
I 4121
Figura 8.11. Multivibrador de impulso variable.
Introducir una señal de 1 MHz de nivel TTL por
la entrada de disparo A, del circuito. Conectar
el canal 1 del osciloscopio en la entrada de
disparo y el canal 2 en la salida O. Visualizar
las señales, medir y anotar los resultados en la
Tabla 8.6. Dibujar las formas de onda obtenidas
a la salida resoecto a la señal de entrada en un
diagrama como el de la Figura 8.10.
Tabla 8.6
Mover el cursor del potenciómetro a su valor
máximo y realizar las medidas del aparlado an-
terior, anotando los resultados en la Tabla 8.7.
Dibujar las señales obtenidas sobre un diagra-
ma como el de la Figura 8.10.
Tabla 8.7
c ¿El 74121 es un multivibrador monoestable re-
disparable o no redisparable?
. Mirar las caracterÍsticas del fabricante y contes-
tar a las siguientes preguntas: ¿cuál es la tem-
porización mayor que puede alcanzar el 74121?
¿Cuáles son los valores de la resistencia y el
condensador externos que podemos colocar al
circuito 74121 para alcanzar su máxima tempo-
rización?
, En la Figura B.'l 2 se muestra el diagrama de
conexión del circuito inteorado 74123. realizado
en tecnología TTL.
e Montar un multivibrador monoestable con un
circuito integrado del tipo 74123, igual al que se
muestra en la Figura 8.'1 3.
* Ajustar el generador de senal para conseguir
una señal de nivel TTL de frecuencia 10 kHz e
troducirla por la entrada A del circuito.
" Conectar el canal 1 del oscrloscopio en Ia entra-
da A y el canal 2 en la salida Q.
" Medir y dibujar las formas de onda obtenidas.
 74123
_2
cur, l & 1Q 2A CLR 28 2A
1A
I^
13
1B 2
1A
R",1Cu,,
4
1Ó
1 CLR
A 14
1 C"*,
B 15
1Re*tlCext RX/CX
CLR

74123
2A 9 & JL
5
2B 10 2A

2 CLR
'l 1
12
^^
¿U

I L.rt CX
2 RextlCext 7
RX/CX
1A 18 11 2A 2
?
2R",,tGND
f-"'
CLR vext uext

Figura 8.12. símbolos y diagrama de conexión del circuito intbgrado 7412s.

a) La señal de entrada es de período 50 /¿s.

b) La señal c{o entrada es de oeríodo 10 Í¿ü.

14
cro
15

t Iex! vexl

B
CLR

Figura 8.13. Multivibrador monoestable realizado con E ntrada

el circuito integrado 74123.
¡ Disminuir lentamente la frecuencia del genera-
dor de señal hasta que varíe la señal del canal
2 del osciloscopio. Dibujar las formas de onda
del osciloscopio cuando el generador suministra
una señal de 500 kHz.
. Explicar los resultados obtenidos.
. Modificar el circuito anterior para obtener el que
se muestra en la Figura 8.14. Medir con el osci-
loscopio y dibujar las señales que se obtienen
en la entrada B de disparo y en la salida Q en
los siguientes casos:
Figura 8.14. Circuito con el 74123.
:
¿El74123 es un multivibrador monoestable re-
disparable o no redisparable?
. Mirar las características del fabricante y contes-
tar a las siguientes preguntas: ¿cuál es la tem-
porización mayor que puede alcanzar el74123?
¿Cuáles son los valores de la resistencia y el
condensador externos que podemos colocar al
circuito 74123 para alcanzar su máxima tempo-
rización?

Í|" I .2" Estu*li{} {l{-" ¡:irc¿ritos

rlronoestahles co¡t circuit0s
intergrad<¡s 'ilTL
En este apartado presentamos la utilización de rno-
noestables intesrados cornpatibles con la iarnilia TTL-
con Lur¿r precisión rnedia y capaz de generar inrpLrlsos
monoestables de anchura pequeña. Seguidamettte, ex-
plicaremos el funcionamiento de las distintas posibili-
dacles que ofi'ecen.

ésY
n EI 7 4l2l 1. Temporización de salida de 30 ns. Segúrn puede
iipreciarse en la Figura 8. 15, se conecta la patilla R,,,,:r
V..., y los tenrin¿rles R",,lCn,, y C"", se dejan en circuito
El nrr,rltivibrador monocstable 74121 es un circuito
integrado cuyo patillaje y símbolo lógico es el de la abierto. Las cntradas de disparo sor-r A, , Az y B, cuyo
Figura 8.9 y su tabla de funcionamiento es la que se funcionamiento va se ha descrito en la Tabla 8.8.
muestra en la Tabla 8.8.
En el símbolo ANSI/IEEE 91-1984 se puede apre-
ciar que su modo de disparo clepcnde del valor de las
entradas Aty A, de la puerta OR y de la entradaB qr-re
es del tipo Schmitt y que con la salida de la puerta OR
gobierna un¿r puerta NAND, además, el I que llcva
Cext
delante del sírnbolo dcl pulso, indica que es un multivi-
brador monoestable, es decir, de un solo irnpulso. R u*/C"r,
Este multivibrador puede dispararse por flancos de
subida o de bajada. Las salidas pueden ser también R¡rt
activas a nivcl ¿rlto o balo y tienen un fcut-tntt de l0 A1 A1
A
puertas ló_sic¿rs. ^2 A2
ó B
4121
Tabla 8.8. Tabla de funcionamiento 7

del circuito integrado 74121

Figura 8.15. Monoestable con el circuilo 74121
sin red RC.

LXH LH 2. Temporizaciones fijas entre 40 ns y 28 s. Se co-

XLH LH necta un condensador de temporizacton C".,, eutre lzts
XXL LH patillas Rn*,1C".,! C"r,.La ptrtilla R,,,, se conecta a V..
HHX LH a través de la resistencia R, tal y como se muestra en la
HJH JL IT Figura 8.16. El modo de disparo depende de las entra-
JHH JL I-f das A,, Az y B, de ¿rcuerdo con la Tabla 8.8.
JIH JL I-f La anchur¿r del impulso viene dada por la expresión:
LXT JL IT
XLT JL IJ
f : 0,69 RC".,,

Las posibilid¿rdes de disparo son las siguientes:
o Si la entrada B est¿i ¿r nivel alto, el monoestable se
dispar-a cuando se realiz¿r la transición de nivel
alto ¿r ba.io (flanco de bajada) de una o de las dos
entr¿rdasA(,4, oA,).
o Si una o las dos entr¿rd¿rs A estár-r a nivel bajo. cl
nlonoest¿rble se dispara cn¿rndo se realiz¿t la transi-
ción clel nivel bajo a alto (flauco de subida) de la
entrada B.
Las salid¿rs deI circuito son independientes de Ia
cutrad¿r Llna vez efectuado e1 clisparo. Los irnpr-rlsos dc
entracia pucclen ser dc cualcluiu-r dur'¿rción fespecto a
los clc salicla. r l¿L clur¿rcitin clcl cstado inestable ¡rucc1c
r''¿il'ial e ntrc -li) ns r, l8 s. eligienclo aclecueclau.tct'tte los
colttltoncutcs rle temporización cle la recl 1?C crte rnu ¿rl
circLtir,,¡ inlcs,l.atitr. h0 obsttinic. sc ¡.lLrcdc- e r)nsu.sLrif Lll'l
int¡rulso,le ialicl¿r de -10 e ¡5 ns siir Lrtilizar la re,,l ric
tetnl-ror-izlLciiin crterna {dc.janclo las paltllus R..,'f',.,, I'
C,,,,, abierttrs ), R¡,,, cttrrcctada a tr,..) ¡,' ptrede usal'sc
cotrro señal cle R¿:s¿r o cle disparo tlt:-triqqcretl.
Las tres formas básic¿rs de trabaio dcl ntonoestable
solt:
El circuito es est¿rblc para todo el margcn cle tempe-
raturas de trabajo del circuito intcgrado y cle su teu-
sión de alilnentación Vcc, para un rnargen clevado de
capzrcidades de temporización (10 pF a 10 ¡rF) y para
más de una década de resistenci¿rs de temporización
(2 kO a 40 kf)).
Los Íhbricantes dcl 74121 sr-rministr¿rn unos gráficos
o iibircos como los cle la Figura 8.17 quc permiten el
cálculo de R y Cn,,, pirril vari¿rciones en l¿r anchura ciel
lnlpu rso.
3. Temporización de salida variable. Para obtencr
tuna attchnra vari¿rble. la rcsistencia lija cluc sc conccta
cntre l¿r paiill¿l Ri,, ]' * ll-.- sc sustitul'e por unl resis-
tcncia r ariablc. Para urc.jorlrr la ¡rrc'cisirin cn la anchu-
nr clel iurlrulso \¡ una fcpclitivi(lad prccisl cn dichrr
ltttt-lt. sL- e ()ltcctll tir.tr.r re sirtcrie ilr ctIcln¿t cnit-c llrs
lrne
patillas R...., C,,.,,] - l'... cr'ln cl tcrnrinal R,,,, en circLriltr
lbicrtr'r. tal v con-ro sc ntuestra err la Figunr li.lE.
Se-utriclamentc. estuclilrelllos algLrnos cilcLritos cic
aplicación 1'utiliclades con cl circuitc'r integludo 14121.
o) Circuito detector de impulsos de excitación de
duración superior a la del monoestahle. El cilcuito de lu

¡) 4 6::
-

Si ,4., =Ar=g
C.o

R"rlC"*, "
_J-l__
'tnt
A1 A1
A2 A
^2
-1______J-
B D u
t+l¿l

Figura 8.16.Circuito monoestable con el C.1.74121 para valores

de activación de salida entre 40 ns v 28 s.

Anchura de impulso de salida en función Anchura de impulso de salida en función

de la resistenc¡a externa del condensador externo

10 ms 10 ms

o a
1ms E 1ms
=o --o,y-, G
a
o o
!
100 ps 100 ps
o a
= =-
o
E 10 ps E 10 ¡rs
o o
o g
f 1
E= 1us E Lrs
o O
c
c
tl tl

i 100 ns 100 ns
Vcc=5v
T -tRac
10 ns 10 ns
1 2 34 7 10 20 40 70100 10-11 10-10 10 s 10-B 10-7 10-6 1 0-5

B¡= Resistencia de temporización en kri Cr"¿ = Condensador de temporización en F

Figura 8.17. Cálculo de la anchura del impulso dependiendo de los valores de Ry C"^,-

Fi,qura 8.19 permite detectar si el impulso de ctrtr¿rda

ticne mnyor dur¿rción que la temporizaciótl cicl tno-
Cext nocstable. Para ello. el mr-rltivit'rt-ador se ha cottfignta-
do como activo por nii'el alto cn l¿r entracllt 13: ¡rarlr
,cC ello sc ponen u nivel bqo las ctrttLclas A, 1' ;1 .. Aclc--
nr¿rs. cLranclo se aplica e1 iulrLtlso de dispartl sitlltrlt¿i-
R¡nt a
neanlclltc a la etrtt'Lttl¡L clc tlispltlo B del i¡tttttt'csiiibl,- ¡
A1 A1
A2a a una entrada cle la puerta AND. el iu¡rtriso cle salid¿r
A2
B D rrhtcttitlo ¡rt't'llt sltlidlt trcg.ltdrt Q sc itttl,''tlLlcc dtl llt r'lt;t
entt'acla de l:r puerta cltdrt l'ez
AND. de ttlatlcr¿r c1tte,
7 4121
que el impulso de eutrada sca dc cluración sLlpellor.a
la de temporizaciótr clel monoestable, la salida de la
Figura 8.18" Generador de impulsos de anchura variable nuertr AND se noltqa ¿r nirtel altt-1.

"ré-4É
-

"efr
R ta

a
A1
A2
ó
1 4121 7 4121

Figura 8.19. Circuito detector de señales de disparo Figura 8.21. Circuito de detección de impulsos
de mayor duración que la temporización del monoestable. de duración menor oue la temoorización del circuito.

En la Figura 8.20 puede apreciarse cómo, cuando la

señal de entrada E y la de salida del multivibrador
monoestable @ están activadas simultáneamente, la sa-
lida se activa poniéndose a nivel alto.

t
Detección de impulso
de corta duración
t

Figura 8.22. Señales de los distintos modos

Detección de imoulso
de funcionamiento del circuito de la Figura 8.21.
-
de larga duración
c) Circuito detector de impulsos múltiples a Ia en-
trada durante la temporización. El circr-rito de la Figu-
ra 8.23 es capaz de detectar si, tras el impulso que
provoca el disparo, se produce algún impr-rlso más du-
Figura 8.20. Señales obtenidas en el circuito rante la temporización del monoestable. En este caso,
de Ia Figura 8.19.

b) Circuito de detección de impulsos de excitación

de duración inf'erior a la de la temporización del multivi-
brador monoestable. El circLrito de la Figura 8.21 mues-
tra el C.l. 14121 conliguraclo cono activo.por nivel
alto. Al tener las entrad¿rs A, y Az puestas a nivel bajo,
del74121 a la entra-
se aplica l¿r entrada de excitación
Cext
da B y, simultáneamente. ¿r una de las entradas de una
puerta NOR, mientr¿rs que la salida negada del rnulti- P ta
vibrador astable @ se conecta a la otra entrada de la
R ¡nt
puertit NOR.
A1
Por tauto. mientr¿rs la entracla 6 esta activacl¿r con A2
t-ttt nrrcl ulto de dLlracióu su¡tclior a la ternpor-ización B
ciel circuito. l¿r salid¿r 5 estir a ltivel bajo. Si, por el 7 4121
contrario, la dur¿ción dc scñal rle excit¿rció11 es ntenor
que la de ternporización del monoestable. en la salida
de la puert¿r NOR ap¿rrece un nivel alto. En la Figu-
ra 8.22 se muestran las señales dcl modo de funciona- Figura 8.23. Circuito detector de impulsos múltiples
micnto del circuito. durante la temporización.

E4A

ri ¿i
se utiliza una puerta AND junto con el 74121, configu-
rado para ser disparado por flanco de bajada; para eilo
la entr¿rda de irnpulsos se realiza por las entradas A,
(pin 3) y A, (pin 4), y la entrada B (pin 5) se pone a
nivel alto.
Como puede verse en las señales que se muestran en
la Figura 8.24, la salida de puerta AND se pone zr nivel
bajo si no se reciben impulsos una vez iniciada la
temporización. Por el contrario, si se aplican señales dc
disparo durantc el tiernpo en que la salida Q está
¿rctivada, la salida de lzr puerta AND se pone a nivel
alto.
Detección de
impulsos
múltiples
t de la Fiqura 8.26.
Figura 8.24. Señales correspondientes al estudio
del circuito de la Fioura 8.23.
d) Circuito generador de impulsos desplazados con
el74l2l. En este caso. el circuito que se r-rtiliza es el de
la Figura 8.26, en el que puede verse que se nsan dos
rnultivibradores rnonoestables en cascada. Los dos es-
tán configurados como activos a nivel alto; en el pri-
mero la señal de excitación lle,rr¿r a través de la entrada
r3 (pin 5), sie ndo sr-r salida 0 (pin 6); la salida 0 (pin I )
del primer monoestable se utiliz¿r col"no entrada al se-
gundo rnonoestable, que tarnbién es at¿rc¿rdo a través
c"r,
ala
'R.
'il]1
A1
A2
ó B
I
e1
Figura 8.26. Circuito generador de impulsos desplazados con dos circuitos integrados 74121
de la entrada .B tomando la patilla 6 (O) del segundo
nronoestable para obtener la salida desplazada.
En la Figura 8.25 se aprecia la respueita del circuito
a un rmpulso de entrada. Como puede verse, las señales
Sr y Sz tienen una duración diferente. Esto es debido a
que los valores de R, y C, son distintos de R, y C,. Si
quisiéramos obtener señales despiazadas ¿e iA¿nllca du-
ración, sólo tendríalnos que hacer R, : Rzy Ct : Cz-
Figura 8.25.
Cronograma de funcionamiento del circuito
I El 7 4122
El74122 es un multivibrador monoestable de la fami-
lia TTL ledisparable con borrado, es decir, Llna vez
inici¿rda la temporización se le puede volver a disptrrar,
situando el origcn cle la temporización en el instante
del nuevo disparo (Fig. 8.27). El circuito dispone de
dos salidas complementarias. Además, proporciona
una gran flexibilidad en el control de los impulsos
generados, variando su anchnrA, bien alargándolos por
run¿r señal de redisparo o acortándolos mediante la
señal de borrado ClR.
lwz
vext
Dta
A1
A2
1 4121
.
4tÁq*
44€
 2. Se puede conectar un condensador de tempori-
zación entre las patillas C".., (pin ll) y R",,f C",,
(pin 13.¡.
3. Para mejorar la precisión de anchura de los
impulsos y repetitividad, hay que conectar una
resistencia externa entre las patillas Rn,,lCn,,
(pin 13) y V.. con R,,,, (pin 9).
4. Para obtener una anchura del impulso variable,
la resistencia exterior debe ser variable.
Se pueden presentar dos tasos en el cálculo de la red
RC y Ia anchura del impulso de salida:
a) Capacidades externas > 1.000 pF. La anchura
Figura 8.27. Señales en un multivibrador monoestable del impulso de salida r," viene dada por:
redisparable.

En la Figura 8.28 se mllestra el diagrama de cone-

trr, : 0,32 Rrc".,,(t . H)
xión del circuito integrado 14122 y su tabla de funcio-
namlento. donde R. (interna o kQ; la
externzr) se expresa en
Los in-rpulsos de salida se corisiguen mediante una del ordcn de 10 kQ; el
resistenci¿r intern¿i suele ser
red RC que pr-rede ser conectada de las siguientes for- condensador C.,, se da en ptr. En estas unidades, la
mas: anchura del impulso de salida r,,. se indica en ns.
Las conexiones de los componcntes de temporiza-
1. Si. se quiere emplear la resistencia interna de ción son las que se muestran en la Figura 8.29. El
temporización, se ha de conectar a Vrr. diodo D puede ser del tipo 1N916, 1N4007, etc.

74122
vext
A1

Dta A2
2

Rin,
B1

^1 B2
A2
B;a CLR *6 '122, 'L122, 'L5122
82a Tabla de funcionamiento
CLR RI CX RXlCX
74122
XXXX L
R¡n, Cefi RefilCext ; HHXX n
X XXLX L H
R
"^1 lvc c"*t X XXXL H
H LXiH t Lf
H LXHT n LT
H xLlH n LI
H XLHl n 'LJ
H HIHH l-l LI
H lIHH n LI
H JHHH n LT
T LXHH 11 LI
I XLHH n LI

A2 a
U? CLR o cNo

Figura 8.28. Diagrama de conexión y tabla de funcionamiento del circuito integrado 74122.

H#;4
8::;.;,.".-..-.
 f El 74123
El14123 es un multivibr¿rdor monoestable. redisoara_
ble y duzr1, que contiene en una misma nastillá dos
monoestables similares al74122 y cuyas caiacterísticas
son similares. En la Fi-sura 8.12 se n-Iuestra ei diasram¿t
de conexión del circuito y la Tabla 8.9 es la de hrncio-
namiento tlel74123.
Tabfa 8.9. Tabla de funcionamiento del C.1.74123

Figura 8.29. Conexión de los componentes de la red

de temporización.

P¿tra evitar una tensión inversa sobre C,.,,, cuando el

conclens¿dor es electrolítico, 1, tarlbién en los casos en Estos monoestables estí n icleados par¿r que la dLrra-
qlre se use la función de borrado (c:leur). se utiliz¿r un
ción del irnpulso de salida cleper-rda de Co.,, y R",,,. Para
cliodo como el de la Figura,3.29. En estos casos, la valores de C...,, > 1.000 pF. la ¿inchura del impLrlso de
anchnra del impulso viene d¿rda por la expresión: salida viene dada oor:
0,7\
r,, : 0,28 R,c.-,(i
\
. y)
"r./
t,,. : KRr('".,(, *
-tR'' )
donde r,,, viene dado en ns, si Rr, que es la resistencia
donde R' se expresa en kO (la resistencia puede ser de temporización y que puede ser intern¿r o externa, se
interna o cxtelna) y el conclensador C.,,, se da en pF para cxpresa en kQ y C"., viene dad¿r cn pF. La constante K
que la ¿rnchura del impulso de salida tl,, se cxprese en ns. vale 0,28. En este caso. la conexión de los elementos de
l,) Capacidades externas < 1.000 pF. El valor de Rr. ternporizirción es idéntic¿r a la empleada en el 74t22,
no debe pasar de 50 kO. Sin embargo, ¿-Lsí como el mostrada en 1a Figura 8,29, cuanclo Co,,, ) 1.000 pF.
valor de C",,, tiene un valor mirximo de 1 kpF, el v¿rlor El cliodo D puede ser del tipo 1N916. 1N4007, etc.
míniuro está alrededor de 50 pF. El valor de ia ¿rnchu- Cuando el condensaclol C,.,., <
1.000 pF. el calculo del
ra del impulso sc calcul¿r medi¿Lnte el dia-qrama de l¿r ancho del imnulso se realiza con ei ábaco cle la Ficura 8.31.
FigLrra 8.30, en el que se interrel¿rcionan r,,,. C"-., y 1?r-.
'122, '123
Anchura de impulso de salida en función Anchura de impulso de salida en función
del condensador externo del condensador externo
10.000 10.000
7.000 Vcc=5v 7.000 Vcc= 5 v
c
5 4.000
a
4.000
o
2.000 =a 2.000 tzJ - -
=a
o o 1.000
1.000 tf
o 700 o 700
a a
f
a 400 a
= 400
E E
200 200
o o
-ü
!
G e i00
3
100 R'"t = 50 kQ l 10 -Re"¿ = 50 kO
E 70 t Re,¡ = 30 ko
R"*r = 30 ko O
a C
40 'R"rt=20k|! 40 -F"."¡ = 20 ko
l
R""r = 10 l<l) r9,,.*¡ = 10 k(.1
20 2A
R""¿ = 5 kQ fr""r = 5 k()
10 10
1 2 4 10 20 40 i00 200 400 1.000 1 2 4 10 2C 40 100 200 4CC 1000
C"r¿ = Condensador externo de temporizaciÓn (pF) Ce."r = Condensador externo de tenrporización (pF)

Figura 8.30. Cálculo de (, (anchura de impulso) Figura 8.31. Abaco para el cálculo del ancho del impulso
dependiendodeC yF , con el C.1.74122. con el circuito inteqrado 74123.
 Cext Cext

Pta Pta

A
B
CLR

Figura 8.32. Circuito generador de impulsos con un circu¡to integrado del tipo 74123.

I Aplicación del 74123 como generador

de onda cuadrada

En la Figura 8.32 se muestra el rnontaje de un genera-

dor de impulsos empleando los dos monoestables de
un 74123, conligurados como acti\,os por flanco de
bajada, de tal manera que la salida Q, ataca a \a
entrada A, y la salida Q, afaca a la entrada A,. En
colrsecllencia, si se produce un flanco de bajada en Qt ,
la salida Q, se pone a nivel alto; transcurrido el tiempo
de activación de la salida, se genera un flanco de baja-
da que ¿rctiva la salida Q, y. asi, sucesivarnente.
La señal de salid¿r es la que se muestra en la Figu-
ra 8.33. en la que se puede apreciar que i", es distinto a
2,. Si se quiere obtener una señal cuadrada, sólo hay
que establecer que Rr : Rz Y Ct : Cz.
n El 74221
En la Figura 8.34 se n-Iuestr'¿r el cliagrama de conexión
del circuito integrado 74221 que, como puede verse,
Figura 8.33. Cronograma correspondiente al circuito
de la Fioura 8.32.
incluye dos rnonoestables no redisparables similares ai
74t2r.
En este caso, corno se desprende de la obserr,ación
de la tabla de funcionamiento, se puede proclucir el
impulso de s¿ilida por flanco ascendente o descendente
a tr¿rvés de los terminales A, B y CLR:
¡ Puede dispararse por un flanco ascendente por la
entr¿rda B, cuando l¿r entrada CLR se ponc a nivel
aito y l¿r entrada A a nii,el bajo, o bien, cuando se
produce un flanco ascendente por CLR, la cntrada
A está ¿r nivel bajo y la entrada B cstá a nivcl alto.

1A 1B 1 1A 2a 2 2R¿il,
CLR C"*t Cu"t

Figura 8.34. Diagrama de conexión y tabla de funcionamiento del C.1.74221.

¿,14b

i,;;.,.
t- o Pclr fl¿rnco descendente se dispara por la entrada A,
Anchura del impulso de salida en función
crr¿rndo las entrad¿is B v CLR están a nivel altc'r. del valor de la resistencia de temporización
10 ms
Las salidas del circuito son independientes de la
entrada una vez efectuado el disparo. Los impulsos de G

enlrada puedcn ser de cualquier dur¿rción respecto a la

:'a tms
a
salida y el valor del impulso de salida viene dado por o
E
la siguiente expresión: a 100 ps
f,
o
T : 0.69 R"..,C.,_.,
q
a)
1 0 ¡.rs
!
a
clonde R"-., puede ser cualqr:ier valor comprendido en- E= 1 L¡s
tre 2 kO y 40 kA y el l'alor de C.._., puede variar entre c
l0 pF y l0 ptr. Cuando la ex¿rctitud de la temporiza- 100 ns
I
ción no sea muy elevada, se pueden utiliz¿rr valores de F
a
Rn.,, desde 1,4 kCI para valores de C,,_., hasta 1.000 ¡rF.
En la Figura 8.35 se aprecia el ¿ibaco para el cálculo 10 ns
de la anchur¿r del pulso cle salid¿r, depencliendo dcl 1 2 34 7 10 20 40 70100
valor de la resistencia 1'el condensador exteriores. Rr= Resistencia de temporización en kQ
En la Figura 8.36 aparece la forma de conectar la
rcsistencia y condensador exteriores y cómo conect¿ir Figura 8.35. Abaco para el cálculo del ancho del impulso
el74221para hacerie trabajar en modo de disparo por de salida dependiendo de R y C.*,
flanco ascendente v descendente. ",

" ext

pta

CLR

Figura 8.36. Aplicación del C.l. 74221. (a) Monoestable disparado por flanco de subida
(b) Monoestable disparado por flanco de bajada.

¿Y..,¡- t'
é.ti,.:
-

Ensayo y experimentación con el circuito inte-

grado 555 trabajando como multivibrador mo-
noestable.
En la Figura 8.37 se muestra el diagrama de
conexión del circuito inteorado lineal 555.

CONTROL
VCC DISCHARGE THRESHOLD VOLTAGE

1M555

TRIGGER OUTPUT RESET

Figura 8.38. Circuito experimental para el estudio
del C.l. 555.

Figura 8.37. Diagrama de conexión del circuito

integrado lineal 555.
. Utilizando un circuito integrado del tipo 555,
realizar un circuito de prueba como el de la
Figura 8.38, en el que se utilizan dos fuentes de
alimentación para introducir distintas tensiones
por la entrada Trigger (disparo) y la entrada
Threshold (umbral). Estas pueden sustituirse
por un divisor de tensión implementado con una
resistencia variable conectada entre Vcc y
masa, cuya intermedia se conecta al pin corres-
pondiente.
" Realizar las medidas indicadas en la Tabla 8.10,
anotando y justificando los resultados obtenidos.
. Realizar, seguidamente, el montaje de un multi-
vibrador monoestable disparado por nivel bajo y
con salida activa por nivel alto, como el de la
Figura 8.39.
" Generar un impulso de nivel bajo por la entrada
Trinnar dol 556 nnngg{¿¡f,g a masa el COnmU-
tador S,. Medir el tiempo en que la salida Q
está a nivel alto y anotar los resultados obteni-
dos en la Tabla 8.11. Realizar el mismo oroceso
para los distintos valores de R, y C que se
muestran en la Tabla 8.11 v anotar los resul-
tados.

Tabla 8.1.0
t-,
'ai ;t

<l.l \ t6.ó \
ir.l) 1r' : i. ltl \

\' < l', s. 1{) \ : 6.(r \

l\'<i''i<L0v 6.6\¡<t,)<10V

j:j.:

j.
¡i;
'i.ti
 Vcc= 10V

vcc R
O

DIS

THR
GND
D1
LED

Figura 8.39. Circuito monoestable con el C.l. 555 disparado por nivel bajo.

Tabla 8.11 . Generar un impulso positivo en la entrada

Threshold del 555 y cronometrar el tiempo du-
rante el cual la salida Discharge está activa a
nivel bajo y, por tanto, el diodo LED está en
conducción. Realizar el mismo proceso para los
distintos valores de R., y C que se muestran en
22 ¡F la Tabla 8.'13. Anotar los resultados y comparar-
los con los valores teóricos que deberían medir.
22 pF
Tabla 8.13

. Diseñar e implementar un temporizador activo a

nivel alto de 20 segundos. Escribir sobre la Ta-
bla 8.12 los valores teóricos y prácticos. Para
conseguir un valor real de 20 segundos, utilizar
como FÁ un potenciómetro de valor próximo al
valor teórico de Fr.

Tabla 8.12
. Diseñar e implementar un temporizador con sa-
lida activa a nivel bajo de 20 segundos. Escribir
sobre la Tabla 8.14 los valores teóricos y prácti-
cos obtenidos.

Tabla 8.14
. Realizar el montaje del circuito monoestable :ü.1ÉfLai,iil li,¡::¡,,,'. ffiF;
disparado por nivel alto y activo a nivel bajo, "'
;r:l:i,'lrjffi iIl::irt,'

que se muestra en la Figura 8.40, con el circuito l0 S

integrado 555.
20s
' Aplicando el teorema del valor final de la carga
de un condensador y teniendo en cuenta el fun-
cionamiento del 555, analizar el circuito para . Repetir el apartado anterior para consegulr un
deducir el valor de I. teórico. temporizador de 1 minuto v otro de 3 minutos'

4i a ez"
,fré+V
 Vcc= 10V

R1 f? D,

vcc R
a
TR

UIJ

CV THR
GND

Figura 8.40. Multivibrador monoestable con el 555 Cisparado por nivel alto y con salida
activa por nivel baio.

Vrr, Ia salida del comparador actúa sobre la entrada S

8.1.3. Estudio del circuito del biestable; la salida Q dcl rnismo pasa al estado bajo
inteerado 555 quedando la salida (pin 3) a nivel alto y el transistor de
descarga en corte.

Desde que este circuito integrado y su complementario, Tabla 8.15. Denominaciones del 555
el 556 (que incorpora dentro del mismo encapsulado seoún fabricantes
dos 555), se introdujeron en el mercado, se ha extendi-
do su r.rso debido a su versatilidad, estabilidad y bajo
coste, siendo muchas las empresas fabricantes de cir-
¿rA 555 Fairchild
cuitos integrados que lo incluyen en sus catálogos. En
la Tabla 8.15 se lnuestran algunos de estos fabric¿rntes MC 1455 Motorola
y la denorninación que hacen del popular 555.
En la Tabla 8.16 se hace una cornn¿rración entre Lll-l¿l MC 15555 Motolol¿r
versión est¿indar clel 555 yttra .n ÓMOS.
El diagrama de bloques del 555 es el que se mnestra LIVI 5J5 National
en la Figura 8.41, que seguidamente pasaremos a des-
cribir. CA 555
Entre líneas de alimentación y mas¿1(patillas 8 y l)
l¿rs
existen tres resistenci¿rs de valor típico 5 kQ, disponien-
NE 555 Signetics
sE 5,55
do de un divisor de tensión de 213 de V* y 1/3 de V..
en los pllntos de unión de las mismas. Estas uniones sc 'Iexas Instnrr-nents
encuentrall conect¿rdas a dos comprrradores annló_9i-
cos. Las salid¿rs de los comparadores aualó-eicos ¿lcce-
cletr a un bicstable 1l-^!: a sr-L vcz. Ia salid¿ dc cste últinlo
controla cl tlansistttr cle clescarga y la etapa cle salicla. TS 555,'CN 1'
SGS-Tlionison
Cuando la tensión del pin 6 (urnbral) es slrpenor a
2''3 de Vgc, ld salida @ dcl biestable bascLrla al estado KS 555,HN'}
alto, actir'¿rndo el transistor de descarga y llevanclo la
salida (pin 3) al estado bajo. Cuando la tensión del TLC 55IC* Teras Instruments
terminal 2 (disparo o trigqer) cae por debajo de 1/3 rte t lndica que sou vetsiones CMOS del 555

¿3W
 Umbral
(7)
: ^
| )oQa2r^t
Control

Disparo
r(3)
r ^ ,.
Salloa
,

Figura 8.41. Diagrama de bloques interno del C.l. 555

Tabla 8.16. Estudio comparativo del 555 estándar fl Descripción de los pines tlel 555
y CMOS
o Pin l. Masa (GND).
c Pin 2. Entrad¿r de disparo (Triager). Cuando se
Tensión de alirnentación 4,5 V-15 V 3 V-18 V aplica una tensión inferior a 113 de V.. (suponien-
do que no hay voltaje de control aplicado), la
ConsLrnro a 5 V 3mA 500
salida pas¿1 a estado ¿lto.
¡A . Pin 3. Salida.
o Pin 4. R¿s¿r. Cu¿rndo se aplica un nivel alto en esta
Cor.rsurno a 15 V 10 mA 500 lrA
entrada, el integfado csth habilitaclo. Cu¿rndo se
Corriente triqUer 0.0 l0 pA aplica un nivel bajo, cl circr"rito permanece inhabi-
r l¿A
litado.
Corriente umbr¿rl 0.1 ¡rA l0 pA
. Pin 5. Voltaje de control. Mediante esta entrada se
pueden rnodificar los niveles de disparo y de nm-
Ter.rsión de t'laar 0.5 v l.t v bral. Están situados normalurente en 1/3 v 213 de
piñ O. Umbral. Cuando la tensión en esta patilla
Cot'rientc de c/.,ru' 0.1 ¡rA l0 pA '
¿rlcanz¿rlos 2r3 d. lt. (suponiendo que no hay
100 mA mA
tensión aplicada en la patilla de control), la salid¿r
Cort'iente oulprrl 1,50
del circuito pasa a nivel bajo y el transistor de
descar-9a actúa como tal.
Tiernpt.r cie subid¿r 100 NS 20 ns
" Pin 7. Dcsc:rrgrr. Cu¿Lnc1o la salida est¿i a nivel bajo
-I-icrnpo
l5 este pin está ¡xresto. a electos prácticos. a mas¿I.
dc bajada l(x) lts ns
' Pin B. %.c.
Irrccuencia m¿rrirna de trabt¡o 500 kHz 1.t3 i\,tHz Algr-rnas aplicaciones clcl C.t. 555 corno multivibra-
clor monoestable son las siguientcs:

l-a patilla 4 (Rc.sc¡) actíra clirectaneÍ]te sobrc la sali-
tllL clel biestablc. C'¡¡ando esta patilla poscc Llna tcnsión
inl"erior ¿t 1 V. se inhibe la s¿rlida (la salicla ptrsara a
estado b¿rlo) y se s¿ltura así el transistor de descarga.
En definitiva, esta función es independiente del estado
llrtcrior v actírr con-lo rcscl lrctivo del biestablc.
al El 555 corno muitivibrador monoestablc activado
por nivel ba.jo ¡'con salida activa a nivel alto. El circLrito
de la FigLrra 8.,12 cor-responde ul tnoutitje con el C.l.
555 couro nultivibrador lnonoestable activrrdo por ni-
vel bajo y con salida activa a nivel alto. qtle se ha
realizedo va en la Actir,idad 3.

u5E
 I

Rc -f- t
I

I
I

I
I
l2l t
I

r(3)

,j- oit par

I Ve

Figura 8.42. Diagrama de bloques del C.l. 555 y su montaje como monoestable activo
por nivel bajo y salida a nivel alto.

En el instante inicial, la salida se encuentra a nivel
bajo. El transistor se encuentra saturado y, por t¿rnto,
el condensador, descargado. Cuando el pin 2 (Trigger o
disparo) recibe un impulso negativo o inferior a 1/3
V.., como ocurre al activar el pulsador de disparo, la
tensión desciende por debajo del valor l13 de V.., por
lo que la salida del biestable pasa a valer I y el transis-
tor entr¿r en corte. Esto perrnite al condensador cargarse
a través de R,, aumentando su tensión exponencialmen-
te hasta alcanzar el valor de 213 de V... En ese preciso
instante, el comparador provocará la transición del
biestable, por 1o que Ia salida regresará al estado bajo,
tnomento éste en que el transistor vnelve a saturarse,
originando la rápida descar-ua del condensador.
El tiempo que la salida perm¿rnece en estado alto se
obtiene de la siguiente form¿r:
Vr(r) : V ruuu I (Vr,,,,u,
)-I/
vca -l/ raa rrO-
| \v
^ -
-t
Es conveniente que R, no sea inferior a'100 O, para
evitar que la corriente instantánea que atraviesa el
transistor de descarga supere los 200 mA. El límite
superior de esta resistencia viene dado por la corriente
de entrada de los comparradores. La corriente típica de
la entrada umbral es de 0,25 pA. mientras que la de la
etrtrada Triggler es de 0,5 /¿A. '
La resistencia, pues, debe ser de tal magnitr.rd que lir
corriente del comparador de umbral uo cree una ten-
sión sr.rperior a ll3 de V... Así, por ejemplo, para
Vcc : 15 V, la resistencia R, no puede ser superior a
20 Mf), ya que 20'0,25' 106 : ll3 Vcc.
Para el valor del condensador, en principio no existe
límite superior e infcrior: no obstante, es aconsejable
intercalar una resistenci¿r de 82 O en el terrninal de
descarga cuando se emplee un condensador C de m¿is
- Vr¡,oti)e-';' de 100 pF, con el fin de limitar la corriente al transistor
de descarga.
vrr)e - ' r'

_Í/,CC b\ El 555 multivibrador monoestable disparado por

- -Vct € ''' nivel alto J' con salida activa por nivel bajo. La trigu-
ra 8.43 mt¡estra el moutaje del C.l. 555 como rnultivi-
L.
I -1 hrador monocstrrble disparado por nivel altr¡ \. con
Lll
3r saliiia activa a uir,'cl bajci. Este cilcilito colresponde al
de la Figura 8.40 de la Actividad 3.
I
Como Ln _ - _t I En el estado inicial, la salida (pin 3) se cncuctltra cit
-) estndo alto y el condens¿rdor estar¿i cargado ¿l través
r: 1,1 RrC del diodo Dr. Al apliczrr un pulso positivo (mayor dc
213 de Vrr) en la entrada de umbral (pin 6), la salida p
donde C se expresa en ¡rF. R, en kQ v renms evoluciclnará a un nivel alto y. por tanto. lt salida

És"J
.{ -:j;-ir:r:-

{¡S
!t*=
 t--.
I ursparo

Figura 8.43. Diagrama de bloques del C.l. 555 y su montaje como monoestable disparado
por nivel alto y salida activa a nivel bajo.

(pin 3) lo hará a un estado bajo. En estas condiciones,
el transistor de descarga se satura durante el interv¿rlo
dc tiernpo que se rnanifiesta en l¿r actuación activa del
monoest¿rble, colt lo que el LED se ilumina. La salida
resresará a su estado normal cttando la tensión en
bornes del condensador descienda por debajo de 1/3
de V* al descargarse a través de Rr. En este instante,
la salida volverá al cstado alto cargando el condensa-
dor a través de D,, a su \¡ez, el transistor de descarga
pasará al corte.

Ai\ÁL1Sr5 Dn.il{rteuI.{',üS ¡\Sit'aBtxii Y iüfi iTilfiAD,Df1$l5

ft ltvl?ursüs

Ensayo y experimentac¡ón del circuito inte- n Calcular la frecuencia teórica del multivibrador y
grado 555 trabajando como multivibrador as- compararla con los valores medidos, anotándo-
table. los en la Tabla 8.17.
. Utilizando el circuito integrado 555, realizar un
multivibrador astable como el que se muestra Tabla 8.17
en la Figura 8.44.
. Conectar el canal 1 del osciloscopio a la patilla
de salida (pin 3) y el canal 2 a la patilla de _1 . i):'ili.- i' l:1i -;':lji;{1 --li;l
rf';6ijiFH:fl¿F.,:"F .

disparo (pin 2). Medir las formas de onda repre-

:, i : :
; t ¡ v.i;l,,.fi

sentándolas en un diagrama como el de la Figu-

ra 8.10.
 Vcc= 10V
vcc
u1
t0 nF
I I'
Figura 8.44. Multivibrador astable realizado con un C.l. 555.
. D¡sminuir la tensión de alimentación a 5 V y
anotar los mismos valores. ¿Hay variación?
¿Por qué?
. Calcular el ciclo de trabaio del circuito.
Calcufar los valores de Rr, Rry C para obtener
una señal de frecuencia 1 kHz. lmplementar el
circuito y realizar la medida de dicha frecuencia
anotando los resultados en la Tabla 8.18.
8.2.1. Estudio del eireuito
integrado 555 corno
multivihrador astable
E,n el circr"rito de la Fi_eura 8.45 se muestra l:r configu-
r-ación clel -555 corno multivibrador ast¿rble capaz de
gener¿lr ond¿ts cu¿rdradas.
Su funcionamieuto es el siguiente: cn cl r-norr-tento de
el circuito. el conclensador C estii ciescarga-
¿rlitnerrt¿rr
clo. ¡:ol lo c¡ue en l¿rs patillas de umbrtl (pin 6) ,v.
disparo (pin 2), la tensión es 0 V. Por tanto, en las
entrad¿rs R y S del biestablc. ap¿rrecen los i,alores 0 y l.
respectiv:rmente; así, l¿r salida p det hiestable presenta
un 0 que harii que el tr¿rnsistor de descarga esté en
corte. En estas condiciones, el condensador comenzará
a cargarse a tr¿rvés de R, v R,. Cuando la tensión de
954,
.11 ::;.¿
9*q
R1
4k7Q
R
U
UI5
THR
GND R4 R2
470 Q 3k3 f¿
D1
LED
100 nF
o Calcular el ciclo de trabaio de la señal.
carga del condensador alcanza el valor t1e 213 Vrr,la
entrada R del bicstable se pone a 1, de r-nodo que la
salida 2 del biestable toma el valor 1 y el transistor de
descarga se satura, descargándose el condesandor ¿r
trar,és de R,. Cuando la tensión de descarga alcance
rrn valor inferior a ll3 Vrr.,las entradas del biestable
1?-S tendrán de nuevo el valor 0 y l. En este momento,
la salida @ del biestable pasa a valer 0, por lo que el
transistor de descarga est¿rtir en estaclo de ctrrtc y el
condensadof comenzará a cargarse de nuevo a tr¿rr,és
de R, v R.. re¡ritiénclose el ciclo.
Por tanto, conlo hcnios r,isto. el condens¿rdoL C sc
c¿Irgll ¿l trar'és cle R, ¡,'R, y se dcscarga sólo a través dc
Rr, eutre los nir,eles de tensión umbral (2,3 V,..) y dc
clisparo (l13 V(:c). con una constante de tiempo inde-
pendiente de la luente de alimentación.
Así pues, las formas de onda en el circuito serirn
similares a las de la Fieura 8.46. doncle las líneas dis-
 ¡ Camino de la
i corriente de
descarga del
oi -l condensador
c'
Or

. I
o:
-o
I

a
I

I
5ko I

o') I

G
a, (6)r
c)
!:
o
Cl
';,
o'
-l-
; to nr

;
.=
C

Figura 8.45. Configuración del circuito integrado 555 como multivibrador astable.

continuas indican la tendencia de carga y descarga del
condensador, si no conmlttara el circuito.
Para calcular el tiempo de salida del circuito a nivel
alto o a nivel bajo, partiremos de la ecuación de carga
y descarga de un condensador:
donde V¡inn¡ es la tensión que tomaria el condensador
si se le dejara llegar a su máxima carga, es decir, V...
El tiempo de carga (tiempo de salida a nivel alto) es
e1 siguiente:

Vr(t) : Vf¡,ot * (Vu,,,,o, V¡,,or) e-'''

v,(t) : v,, * (+ - ,,,) "-,,"
-

VC

213 Vcc

113 Vcc

vs
vcc

Figura 8.46. Formas de onda en el 555 como multivibrador astable.

"::
 vr(til - 213 vcc : vcr, .(+-v,,)"
\r / 100

2 ')
--
3
1
2- C
10

_f
-o
-1 .-tútLl
o
sO
1

3 ?
G
o-
a i¡,1
O
I
(_)
0,01
t¡¡:ln2(Rt+R,)C
0,001
¡H:0,69(Rr+R,)C 0,1 1 10 100 1k 10k 100k
f- Frecuencia de oscilación (Hz)
Para calcular el tiempo de descarga (tiempo de sali-
da a nivel bajo) aplicamos de uuevo el teoren-ia de1
valor fin¿rl, donde ¿ihora V,,,,,,, será la tensión del con- Figura 8.47. Abaco para el cálculo de la frecuencia
densador si lo dejáramos descargarse hasta el fin¿rl, es de oscilación del C.l. 555 trabajando como
decir, 0 V. multivibrador astable.

vc(/) : 0+ (l - o)
"'''
comprobando la onda de salida no se distorsiona.
qr"re
E,n este caso, para el cálculo de la frecuencia mínima,
12 ". se utilizará 1a suma de la resistencia total del potenció-
vcftL) -
,
-l'CC-1'('('-.
l/ l/ - I ' metro y de R-, y, para el caso de la frecuencia máxima,
J --)
sólo se tendrá en cuenta el vaior de R".
1 2 tL,7
El circuito de la Figura 8.45 tiene el inconveniente
_ .
3
- de que la señal astabie no puede ser simétrica, ya qr-re el
tiempo en qrle la señal de salida está a nivel alto es
t, : 'r't ln 2 siempre superior al que se encuentra a nivel bajo.
tr: RzCln2
rr, :0,69(Rt + R)C, tr 0,69R2C
tr : 0,69RzC
La duración de la salida en estado alto respecto al
Por tanto, el período total será: tiempo total de un ciclo completo de la señal (Dury'
cicle) es:
T-t,r*t¡,
T : 0,69 (R, * 2tr)C
R'+R'
'^- Rr t 2R,
1' Ia frecuenci¿r de oscilación, 1a siguiente:
Para solucionar este problema se puede erlplear el
,l t.44 circuito de la Figr-rra 8.48, qlle se comporta como uA
,T (R, + 2R)C multivibraclor ast¿rble col1 un cicio de trtrbajo del 50%.'
No obstante, se puede calcular la frecuencia de osci- Para conseguir este propósito se utilizan dos diodos
lación ernpleando el ábaco qne se muestra en la Figu- iguales sobre el montaje básico de la Figura 8.45, de tal
ra 8.47. cl cual proporcionirr-r los f¿rbricantes dcl 555; rlanera que la carga del condens¿idor se realiz¿r a tra-
este ábaco indica la lrecuencia de oscil¿rción en fr.urciór-r vés de R, ! D., mientras que ia descarga del condens¿r-
de C 1' del valor Rl + 2R,. dor se re¿rliz¿r a través de R, y D,. Luego, si se h¿rce
E,l condens¿rcior C, ¿e f0 nF no es imprcscindibie" Rr : Rz ! Dt : Dr, tenemos:
pero cou el se mejora el fr-rncion¿rrniento ciel circuito,
desact'r¡rlauclo ¿r ll¿rs¿t l¿L cntrada clcl pin ,5 (r,oltaje de r¡¡ : 0.69(RL + RD)C - tien-rpo de carga
control). ¡¡ : 0.69(R, + RD)C - tienpo de ciescaLrgn
i)¿tra vuri¡Lr ili frecucnci¡L dc oscilaciilr scla I'rrcciso
ca.mbiai los r'¿rlor-es de R," R: )' C adecu¿tdalnente: donde fto es ia resistencia rlLle opone el diodo cu¿rndo
pero, si lo qLre sc clese¿i es disponel de ur-r oscilaclor de se lo polariza direct¿rmelrtc. El pe ríodo total de la señal
llecuencia variable. es preferible entonces r,rtilizar un será:
potenciómetro en lugar de R, o R,, aunclue con la
precaución de ponel una resistencia R,, en serie con el T-tsit¿
potenciómetro. cuyo valor se obtendrá liiando C y dondetrt:fr..

l:-r¡i:;

i;.l
l" i'
 Camino de la
corriente de
a' carga del
c condensador
c, D1 D2

6
€
G
a
q)
r**'.-"-
0)

0)

o,
U1

o
(g

a)

'-c
_|.,"'
Vre o__¡-
\+,--

Figura 8.48. Multivibrador astable con el C.l. con un ciclo de trabajo de 50%.

NO HAY QUE OLVIDAR:

El ciclo de trabajo de una señal cuadrada se donde:

define como: :
f¡¡ Tiempo de la señal a nivel alto.
f
r¿ : Tiempo de la señal a nivel bajo.
Ciclo de trabajo : ;# '1- x 100
LH LL

gi.fÉ Ensayo y experimentación con puertas lógi-

t:;,i cas del tipo Trigger Schmitt. Vcc= 5v

. Montar el circuito de la Figura 8.49, donde R,

es un potenciómetro que hace de divisor de IClA
tensión.

. Ajustar el potenciómetro para obtener 0 V en V" 7.414

1

y medir el valor de V", que será Vor. Variar el

potenciómetro hasta que % cambie al valor Vor.
.l
El valor de V" que produce este cambio será
V;. Seguir moviendo el cursor del potencióme-
tro en el mismo sentido hasta que en V" se
obtenga el valor máximo V"" y comprobar que Figura 8.49. Circuito experimental para la
la salida no varía. obtención de la curva de histéresis de la puerta.

a$p
.
. Modificar ahora, poco a poco, el valor del poten-
ciómetro para hacer disminuir la tensión de en-
trada al circuito hasta que, de nuevo, cambie el
valor de salida a Vo* AnoIar el valor de V" en
este instante, que será Vr'. Continuar variando
el valor del potenciómetro hasta que la tensión
de entrada a la pueda sea de nuevo 0 V y
comprobar que la salida no cambia.
r Figura
Representar, con los valores obtenidos, la fun-
ción de histéresis de la puerta del circuito inte-
grado 7414 y dibujarla sobre una gráfica como
la de la Fioura 8.50.
p
a do con el osciloscopio las señales que se obtie-
@
o nen
É2
'o
'=
c vista de los resultados obtenidos. interoretar los
I
0,4 0,8 1,2
Tensión de entrada
Figura 8.50. Función de histéresis de la puerta
del C.1.7414.
Calcular el valor de histéresis de entrada al cir-
cuito utilizando la siguiente expresión:
HYS: V; - V;
Repetir los apaftados anteriores utilizando aho-
ra para el montaje un circuito integrado del tipo
7404 y comparar los resultados obtenidos con
las dos tecnolcgias.
Montar el circuito de la Figura 8.51. Utilizando el
generador de funciones, obtener una señal cua-
drada simétrica de 10 V y 1 kHz de frecuencia.
Conectar el canal 1 del osciloscopio en el punto
A, y el canal 2, en Vr. Dibujar en un gráfico que
represente la pantalla del osciloscopio la señal
V" en función de V..
'l-r"igE*'n' Sc' E¡a¡¡ i¡ i
Los circuitos disparadores Schrnitt o Schmrtt Triggei.
tienen uu¿t característica de trausferenci¿r del tipo clue
se lllltr-S1t'lt L-lt llt Figtr Ilt t.-il. Flt r-:tlt cLrfr lL :-- :r1r¡'..¡l¡¡
É5i.i
IClA
G en e rador
funciones
8.51. Circuito para el estudio de una puerta
Trigger Schmitt.
. Inyectar, seguidamente, una señal triangular de
5 V de pico, utilizando el generador de funcio-
nes y realizar nuevamente las medidas del
aoartado anterior.
. Montar un multivibrador astable utilizando el
C.1.7414, como el que se muestra en la Figu-
ra 8.52, y comprobar su funcionamiento midien-
a la entrada y a Ia salida del inversor.
Dibujar y anotar las medidas en un gráfico de
osciloscopio como el de la Figura 8.10. A la
valores característicos de la curva de histéresis
de la puerta Trigger Schmitt.
IClA
Salida
Figura 8.52. Multivibrador astable con una pueda
lógica del tipo Trigger Schmitt.
.
Conectar, a la salida del circuito de la Figu-
ra 8.52, otra puerta inversora de las 6 que se
encuentran integradas en el C.l. 7414. Conectar
el canal 1 del osciloscopio a la salida de la
primera puerta, y el canal 2, a la salida de la
segunda puerta lógica. Medir las señales y di-
bujarlas en un gráfico, anotando los resultados
obtenidos.
" Comparar el valor medido de frecuencia con el
valor teórico.
cntludl rrscicncle clcsclc 0 \'' hrtstlr
clLtt'si cl vol1lt.jc'(11-
tul nircl alto. lu tnrnsicion se plorlrrcc sigLrienclo irt
cl 7-l 14 cs clc 1.7 \, I se'tlent'rr.l.til.tr
cLtt't'u.-1. que ll¿lur
vulor t¡nrbral ascendenfe I'r. Prrr el contr¿rricr- si llr
entnrcla eslá lr nir ei ¡lto se vlL reclucicntlo ésta hastlr
0 \/. la tr¿insicitin se procluce sigr.ricnclo la cul'l'a /l
cttando se ¿rlcanza el denclnrin¿rclo valor rrnrbral tlescen-
-7
{elrtc \', . rtLt_- llll!-lr. --l 1lrl 1.i d¡ 0.r) \¡.

Figura 8.53.
Estos circuitos son de gran utiliclad cnando se dcsc¿r
control¿rr un circuito digital con alguna señal analógi-
ca. Otr¿r de las aplicaciones dc cstos circuitos consiste'
eu recor.lstruir señ¿rles di_eitalcs clr.rc se envían por Lrrla
linea cle tr¿rnsmisión. Circuitos dc cste tipo situacios err
c¿rda trarno de la lir-rea proporciclnar¿in a estos impul-
sos su valor prirnitivo. evit¿rndo, asi. que se pierda la
inlormación que los mislnos contienen. En la Figu-
ra 8.54 se ntuestra cómo se conforma una señal analó-
gica en digital. cuando los valores analó-eicos están
corrrplerrtliclos cntrc \', J' V I .
Como puecle apreciarse, la señal de salida está libre
de posibles ¡'rerturbaciones, gracias a la propied¿rcl de
estos circuitos de tener una tensión umbral ascenclente
v otra tensión umbral descendente. A la diferencia en-
tre estos dos r'¿rlores se la denomina tensión de histére-
sis (l'").
V,t : Vi | / -'
't'
Otro parámetlo ir-nportante eu los disparadores
Schn-ritt es l¿r velocidad de conmutación. es decir. el
tiempo qLre tr¿rnscurre desde que se aplica un intpulso
v1
t/vT+
vf
Figura 8.54. Señales de entrada y salida a un circuito disparador Schmitt
de clispalo superior a Vrl , hasta que aparece la respues-
ta a la salid¿r, o bien. desde que se aplica a la entr¿ida
una señ¿tl cle valor inferior. a V' . hasta que la salida
canrbia de valor. Este valor es de 15 ns oara el i414.
Los dispar¿rdores Schrnitt pueden implementarse
utilizando tlansistores, arnplil'icadores operacionales o
empleaudo directarnentc pucrtrrs lógicaJ ya clisplrcsttrs
como Tli_eger Schrlitt.
Contercialmente, dentlo cle las distintas farnilias ló-
eicas. podelnos eucontr¿rr circuitos ló-{icos clcl tipo
Tri-ugel Schmitt. Asi. por ejem¡rlo, dentro de la familia
TTL eristen circuitos con-ro el 7413.1414 y 74132, que
son clcl tipo disparador- Sclimitt con una históresis típi-
ca dc 800 niV.
' El 7413 integra 2 puertas NAND de 4 entrada.s.
' El 7414 integra 6 puertrs inversoras.
El 74132 inte-sra 4 puertas NAND de 2 entrac'las.
'
Por otro lado. en la lamilia CI\,lOS se encuentrau los
circuitos inte_urados 409-3 y 40106, qr:e también sou del
tipo Trigger Schmitt. con ur.r¿r histéresis típica clue cle-
pende de cad¿r uno de los circuitos integrados.
' El MCl400938 o 40093 integra 4 puertas NAND
de 2 entrad¿rs.
' El MCl4106 o 40106 integra 6 puertas inversor¿rs
del tipo Trigger Schmitt. al igLral que el 40014.
En la Figura 8.52, correspondiente a la Actividad 5,
se lnLlestr¿l ei esquema típico de un generador de im-
pulsos con puertas del tipo Trigger Schilitt.
Su funcionamiento es el siguiente: iniciahnente, el
condensador C está descargado; por tanto. l¿r tensión
en sus bornes cs nula o, lo qLre es igual. l'" : 0. Corno
la puerta es un inversor, eu la salida habr¿i un¿r señal
v: : 1 En el instante inicial ro, se conecta la alimenta-
cióu a 7...', y el conc'lensadoL C cornienz¿l ¿i cargarsc ¿r
tr¿ir,és de 1l h¿rci¿t la tensióu Vc.c..
¡\ rnedida qlle v¿r ¿rumentanclc'r la carga, tanibién lo
h¿rce la tensión cle entr¿rda V" hasta que, en r:l instante
tg t¿
",F L¡.'¿é
 ¡, . la tensÍón del condensadol' alcallza l¿l tensión unl- Frecuencia de repetición de impulsos en
bi-al superior a, V.| del dispartrclor Schmitt y se realizit función deC ¡¡ara valores constantes de R
la conmntacióu, dando en la salida 7. un nir,el bajo. A 1.000 rrF
perrtir dc este nlomento, el condeusador C se descat'ga
a trar,és de R hacia el nivel de tensión bajo, hasta el
instante t2, et1 que la tensión V" alctrnza la tensión 100 lzF

umbral Vr, retúiz.ándose un¿i nueva conmutación y

obteniendo en ia salida un nivel alto. El ciclo se repite 10¡iF
de forma continua, dispar/rndose el circuito Schmitt,
siempre que el inversor tenga arliurcntación. En la Fi-
It¿ tr
gura 8.56 se puede ver cómo evolucionan las señales en Rf390Q\Rf300o
el condensador y en la salida del lnLrltivibrador astable.
El período de l¿r señal de salicla depende de la cons- O,1 pF
tante de tiempt-r RC y de la histéresis del dispzrraclor
Schmitt V¡¡ : VrI - Vl. 0,01,aF
Par¿r el chlctrlo de los valores de R y C, en el caso de
la tecnología TTL, se puede r-rtilizar el gráfico de ltr
Fi-clrra 8.55. Este está preparado para el cálcLrlo 1.000 pF
-sráfico 1Hz 10 Hz 100 Hz 1 kHz 10 kHz 100 kHz 1 MHz
de l¿r frect¡enci¿r en función dc la resistencia R. cuyo
valor recomienda el f¿rbricante clue sea de 300 Q o
390 f), ),a que son los rnás usualcs en este tipo de
Figura 8.55. Abaco para el cálculo de la frecuencia
en función de C.
circuitos.
Con una resistencia R de 330 Q y variando cl valor
Si se emplea una puerta NAND, como en el circuito
del condensador, se puede conseguir una señal de reloj
de la Figura8.57, en el que se utiliza un C.i.4093. se
de 0.1 Hz a l0 MHz.
dispone de una entrada de control, de manera que.
No obstante, el cirlculo del período de la señal cua-
cu¿rndo está a nivel alto, la frecuenci¿r de la sr:ñal ven-
drada, obtenida a la salida, viene dado por la siguiente
erpresión:
drá dada por las sigrrierrtes ecuaciones:
t"o, - vr)
Tt:Tn:RCl.j,
tt u,, t Vy)
T:Tt-l Tz: RCln
(vi)Voo - v;) l/+
(.vl)vDD - v;\ 'r :
)2
--T
rL RC lnl
vl
donde \/no es el valor de la tensión de salida a nivel _-'r-
I
Tt+72:RCl'
(r1;){vDD - v;)
alto de la puertti lógica (l/r,r). I (v1,\()rDD
- vi¡

L1 L2

ii
Figura 8.56. Evolución de las señales del multivibrador astable realizado con oueñas
lógicas del tipo Trigger Schmitt.

':: t::
 IC,iA
Control
Salida

Figura 8.57. Circuito monoestable con entrada de control.

ityl ¡\itlAt tilinl fn iitriÍ¿\l

Ensayo y experimentación de circuitos tem- Tabla 8.19

porizadores, retardadores de impulsos imple-
mentados con puertas lógicas.
e Montar un circuito retardador de impulsos utili-
zando el circuito integrado 4011 como el que se
muestra en la Fiqura 8.58.

* Repetir el proceso anterior para cada uno de los

vcc = 5V
valores de resistencias v condensadores de la
Tabla 8.20.
R1
10 kf¿ Tabla 8.20
ICIA ICl B

R2
i i :1i.;, '- 'f;i,,;,;r1r: *"i$
401 1 401 1
330 O l0 lif) 100 ¡rF
100 k() l{J0 1rF
D1
LED
560 kQ t00 ¡rlr
1 N,lQ t00 ¡rF
560 k() 22 yl-
1 N'IO 22 ¡LF'

o Si el valor del retardoes I - KfrC, donde f es

Figura 8.58.
Circuito retardador de impulsos con
puertas NAND trabajando como inversores.
. Alimentar el cii'cuiio entre las patillas 14 (VDD) y
7 (yss), ajustando la fuente de alimentación a
5 V. Aclivar el lnterruptoi' S, y medir el iiempo
que, desde este instanie, iarda el diocio LED en
iluminarse. Repetir el proceso hasta que se ten-
ga seguridad de la medida de tiempo obtenida y
anotar el resultado en la Tabla 8.19.
el tiempo de retardo desde que se activa el
interruptor S, hasta que el impulso aparece en
la salida. expresado en segundos; K es una
cor-rstante; r - RC es la constanie de iempori-
zación. donde R se expresa en ohmios y C en
Í^.^Ai^^ ^,,:r E¡
ro¡ouruJ, ¿uudr ^' valor de K?
^^ ul
' ¿Qué ocurre si antes de cambiar de estado la
salida, el interruptor S, vuelve a su estado de
reposo?

.¿* i
-
o Dibujar un cronograma de funcionamiento en el
que se muestre la casuística de que el interrup-
tor S, esté activado hasta que aparece el cam-
bio de la señal de salida v cuando S, no esté
activado hasta que aparezca el cambio en ta
señal de salida del retardador.
¡ Diseñar un retardador de 30 sequndos.

8.3..1. Circuito re:tardatlor qlle se utilizan puert¿rs AND. En este c¿rso. en cl estadct
cle reposo. a l¿r entracla cle la primera puerta AND hay'
corr lluertas lrigir::rs un nivel bajo. por lo clue ¿i su salid¿r también hay un
nivel t'xtjo. Así, cl condens¿rdor sc cllcontralh clescar-ua-
do. r' a la entlaci¿r de la segLrncia ¡rucrta ¡\ND habLh
Los circuitos retardadofcs ss car¿rcleriz¿rn por pfeseu-
también un nivel b:¡o. Cr-ranclo se ¿rctiv¿r el interruptor,
tar ¿r su salid¿r el estilrulo dc entr¿rda retardado un
tiempo Z. El circuito de la Figura 8.58 presenta uno de
sc fuerz¿r ¿r nivel alto a las entradas de 1¿r primera
puerta. por lo que sll salida se poue a nivei alto.
estos circuitos de fhcil realización v su funcionamiento
es muy similar al de los monoestables diseñados con
El tiempo que tarda en lle,uar a la salida el impulso
forzaclo ¡ror el pulsador S, serii. por scmejanz¿r con el
puertas ló_eic¿rs. sólo que. en estos circuitos. no h¿ry
circuitt-r antcrior:
ningirn tipo cle realimentación. El circuito est¿i realiza-
do con clos puertas NAND qLre están configuradirs
corno inversores. Su fnncionauriento es el siguientc: cn T:1.1 RC
\n e\f;rdo dc ren,rso ir nrilrrcr;t t"'' "' NAND cstli
'' nnel'l:.r
conectada a Vcc, por lo que, a la salida de ésta, habrá
un nivel bajo, lo que implica qr:e ei condensaclor esté
descar-qado y que.a la salida del segundo inversor
vcc

aparezc¿l un nivel alto, estado en el que permanecerá el ?

I

circuito hasta que se active el interruptor S, . En este ó

instante, a la entrada del primer inversor se fuerza un
nivel bajo, por lo que, a su salic'la, aparecerá un nivel
alto. Desde este momentcl, el condensador comenzará
a c¿rr-q¿rrse, manteniéndose un nivel bajo a 1¿i entrad¿r
del segundo inversor, hasta que el condeusador no
alc¿rnce la tensión dc disparo de la pr-rerta. Cu¿rndo esto
ocurr¿1. a l¿r salida del se-gundo inversor aparecerir un
nivel bajo. por lo qr-re el LED se apa-ear1L.
El tiernpo transcnrriclo desde que se activa el intc-
rrulptor hasta que aparece ¿r la salida el nivel bajo es cl
ticmpo cle retardo. que, por similitud cor.l ios circuitos
rnonocstables, podenros est¿rblecer como:
Figura 8.59. Circuito retardador de impulsos a nivel alto.
T:1.IRC
Estos circuitos presel-rtan el inconveniente de clue la
Cuando se quiere retardar impulsos ¿r nir,el alto. scñal de clisparo cjebe est¿rr []resente en la entr¿td¿t
podenros emplear el circuito de la Fi-gura 8.59. en cl l.tasta clue se genere lir señal de salid¿t.

l. ¿Qué otra denominación tiene un multivibrador ._' . ¿Qué clase de multivibrador necesita alguna
monoestable? señal de disoaro?

d) Astable. a) El monoestable.
b) Biestable. b) ^^+^hl^
El aJtoutE.
De un solo disparo. c) El L:^^+^At^
U IE¡ LdU IU.

,. ¿Qué tipo de circuitos se utilizarían para generar 4. ¿Qué diferencia existe entre un multivibrador mo-
una señal de reloj? noestable redisparable y uno de un solo disparo?

268
,i,r-,:'-',- -

t:,É
r'*
 ¿Cómo se indica en la simbología ANSI/IEEF L2. Diseñar un multivibrador monoestable con una
-1984 que el multivibrador monoestable no es
9.1 anchura de impulso de 100 ns, utilizando para
redisparable? su diseño un C.l. del tipo 74121. Dibujar las
conexiones e indicar el valor de los comoonen-
:]. tes utilizados.
¿Es cierlo que un multivibrador astable oscila
libremente sin excitación externa?
13. Determinar los valores 4o v C"* que producen
6. La salida de un multivibrador astable tiene: un impulso de 1 s cuando se conectan a un
74122. Dibujar el circuito con sus conexiones.
a) Ancho constante.
b) Amplitud constante.
^\
uJ T^^+^
ldtlLv ^\ uvl
aJ A\
^^ñ^llv v/. 14, ¿Cómo podría realizarse un circuito antirrebotes
d) Ninguna de las anteriores. con un 74123?

7 . ¿A qué se denomina constante de tiempo de un
circuito R0 ¿En qué unidad hay que dar cada
uno de sus parámetros?
g, Si en el circuito de la Figura 8.5, R : 1 Ma y
C - 0,01 prF, ¿cuánto vale su constante de
tiempo?
9. Diseñar un temporizador de 30 segundos activo
a nivel alto utilizando puertas lógicas CMOS.
lO. ¿Cuál es la diferencia fundamental entre un cir-
cuito monoeslableT4l2l y uno del tipo 74123?
11. ¿Qué integrados de la familia TTL incorporan
en el mismo circuito integrado dos multivibrado-
res monoestables?
I5. Dibujar, indicando el valor de todos los compo-
.1
nentes, un circuito astable de kHz, utilizando
un circuito integrado del tipo 74123.
16. Diseñar un generador de impulsos con un ciclo
de trabajo del 50 7" y frecuencia 1 kHz, em-
nleando nara
Ps¡s ello
v un C.l. 555.
17. El circuito de la Figura 8.60 es un multivibrador
astable que emplea el circuito integrado 555.
Analizar y calcular el tiempo que la salida está a
nivel alto y el que está a nivel bajo.
' ¿Qué misión tiene el condensador que se co-
necta en la oatilla 5?
¿Qué ocurre si se elimina D,?
'

1ko
P1
470 ko

vcc
O

DIS

THR
GND
D2
LED

c1 c2
t0 nF 10 pF
L I

Figura 8.60. Circuito multivibrador astable con el 555.

3*€
 ffi
qF Multivibrador monoestable con puertas NOT.
o Realizar un circuito monoestable con Duerta
NOR como el que se muestra en la Figura 8.61.
Alimentar el circuito 400'1 enire las patillas 4
.1
(Vro) y 7 (Vs"), ajustando la fuente de alimenta-
ción a 5 V.
Multivibrador astable con puertas NOT CMOS.
u lvlo¡tar un multivibrador astable, utilizando el
C.l. CD4049, como el que se muestra en la
Figura 8.62, alimentando el circuito a 5 V entre
el pin 1 Uor) y el pin 8 (Vr"). Comprobar su
funcionamiento midiendo con el osciloscopio las
señales que se obtienen a la entrada y a la
salida del segundo inversor. Dibujar dichas se-
ñales y anotar las medidas en un gráfico de
osciloscopio como el de la Figura 8.'1 0.

o
IC]A ICl B

= Salida
0

Figura 8.61. Multivibrador monoestable con inversores.

Figura 8.62. Multivibrador astable con circuitos CMOS.

" Generar un impulso negativo en la entrada { " Sabiendo que la frecuencia teórica del circuito es.
poniendo a masa la entrada {, permanente-
1
mente, y cronometrar el tiempo en que la salida
está a nivel alto. Repetir el proceso hasta tener '- 1a p6
seguridad de la medida de tiempo obtenida. comparar el valor medido de frecuencia con el
Anotar los resultados en la Tabla 8.21. valor teórico, para los valores de RC de la Ta-
bla 8.23.
Tabla 8.21 Tabla 8.23

'i :t,i
'

. t:
R- 10 kQ: C - 0.01 ¡rF
R:l0kQ; C-0.1 ¡rF
R-l0kQ:C:1l¿F
R: 10 kQ: C - 10 trF
Repetir el procedimiento anterior para cada uno
de los valores de resistencias y condensadores
oue se indican en áf ah]a 8.22.
,._. Obtención de señal de reloi a través de la
:'' señal de red.
Tabla 8.22
' Montar un circuito generador de impulsos.
como el que se muestra en la Figura 8.63, que
utiliza el transformador de la propia fuente de
aiimentación del sistema al que se encuentra
10 ko conectado.
100 kQ
-i(r() kQ
. Utilizar el osciloscopio para visualizar las for-
r \,lf) mas de onda del circuito, conectando el canal 1

i60 k() a la salida del transformador y el canal 2 enfre

I IVIQ el punto A y masa. Medir y dibujar las señales
en un diagrama.

:G i.
l r-:i
 D1 Vcc=5V
1 N4007

,rrGll
"*'gll
Salida
414
T1
8C548
"2
2,2kA

Fígura 8.63. Generador de impulsos utilizando como base de tiempos la señal de red.

. Conectar, seguidamente, el canal 1 del oscilosco-
pio entre la salida de la puerta lógica y masa,
manteniendo el canal 2 en el punto A. Medir, di-
bujar las señales en un diagrama y compararlas.
. Cerrar el conmutador S, y realizar las medidas
indicadas en los dos apaftados anteriores.
. Analizar y explicar el funcionamiento del circui-
to. indicando oué ocurre cuando se abre o se
cierra el inlerruptor S,.
Círcuito de alimentación con generador de se-
ñal de 1 Hz.
. Montar un circuito generador de impulsos,
como el que se muestra en la Figura 8.64, que
utiliza el transformador de la propia fuente de
alimentación del sistema en el que se encuen-
tra. Además, el circuito incluye una fuente de
alimentación estabilizada a 5 V.

9
!
5
R1
6
100 kú
1 N41 48
D5
,.nt
l_
'l
N4007x4
*¡
22ov é)
50HzQ
1
c1
470 ptFll5V -T-
I

.l y 'l
Figura 8.64. Generador de frecuencia de 0 Hz con fuente de alimentación.

?¡;r[i
 . Utilizando el osciloscopio, conectar el canal 1 ¡ Montar el circuito que se muestra en la Figu-
entre la enlrada de la red R,C, y la salida de ra 8.65 con la siguiente relación de componentes:
+ 5 V de regulador. Conectar el canal 2 entre la
salida de la ánodo del diodo D" y la salida de &:470Q Rz:47kQ &-3,3kf¿
+5 V del regulador. Medir y dibujar las formas n4 : 1 ke, R5 : 10ko R6 : 100kf)
de onda en un gráfico. R?:10k0 PB:1ko
. Medir con el osciloscopio las formas de onda C. : 33 pFl16Y Cz : 0,1 pFl16V
que se obtienen entre masa y las salidas Q2B y C3 - 4,7 pFl16Y C+:0,1 pFl16Y
Q3A del circuito integrado 4566. Dibujar en un Cs : 4,7 pFl16V lj : BC17B
gráfico los resultados obtenidos.
12 - 2N3055 tq - 1M555 /C' : 1M555
. Buscar en un libro de características de circui- r Utilizando el osciloscopio, visualizar, medir y di-
tos lógicos CMOS el circuito integrado 4566 y bujar las formas de onda entre masa y las pati-
explicar su f uncionamiento. llas2y3del primer555.

" ¿Qué función tiene el diodo Q de este circuito? , Usando el osciloscopio, visualizar, medir y dibu-
jar las formas de onda respecto a masa de las
Ensayo y experimentación con el circuito inte-
grado 555: sirena electrónica. señales en la patilla 3, del prir¡er 555, y la
patilla 5, del segundo 555. )

" Siempre que se produce una alarma, ya sea
en una máquina o en un sistema antirrobo,
hay que avisar de que ésta se ha producido.
Para ello, se puede recurrir bien a un destello
luminoso, o bien a un aviso acústico o, mejor
aún, a los dos. En la siguiente actividad se
muestra una aplicación con el circuito integrado
555 como generador de los tonos de una alar-
ma acústica.
. Manejando el osciloscopio, visualizar, medir y
dibujar las formas de onda en el pin 5 respecto
a masa, y en el pin 3 a masa del segundo 555.
. Explicar el funcionamiento del circuito, intentan-
do realizar un diagrama de bloques de éste.
Para su elaboración es aconsejable tener en
cuenta la función que realiza independiente-
mente de cada uno de los C.l. 555.

Vcc= 12V

vcc R vcc R
DIS DIS

THR OUT THR OUT

TR TR
GND VC GND VC

i
I

Figura 8.65. Circuito correspondiente a la sirena electrónica

&EE
égg3

S*
t- ,r'
-f '"¡ff
1 l' I
r\l,l
r^1

/
I
¡:-\l:1.¡
_f¿.i_ É1-l-:!":f l;) Y ffiáSili-{ü il#|{ #13Pü3¿9BVG$
á-'f"
Éi'U #g ill # g trffi # #FaA]1Arhffi g=f, S

9.'i . Clasificación general de los dis- t.5. Análisis de algunos dispositi-

positivos lógicos programables. vos lógicos programables co-
merciales.
3.?. Arquitectura de los dispositi-
vos lógicos programables. y
9.6. Fusibles de seguridad firma
9.3. Diseño de circuitos con matri electrónica.
ces lógicas.
Programación de los dispositi-
3.4. Interpretación de referencias
vos lógicos programables.
en los PAL.

{ru'?y,,ü$Jiltqül*ru

Cu¿rnclo se cluicre inrplencntar un circuito lógico. lo
ncllrlal es llellsrr en circuitos t-st¿rnc'lar cle llts clistintas
cscalrs cle inte-gración SSI. N'ISl ¡ LSI. Ilsta filosofía cs
vilicla. )'a quc 1-luecleu L-neontrlrsc esttrs cit'cuitos rírpi-
cianrente en el rlrercacll. Sin enrbargo. cl nimtct'o de cotl-
ponelltes neccs¿u'ios y sLr ¡rrecio pueclcrt llegltl lt ser ina-
ccptatrles. La consoliciacicin clc un ciiscño cn Llllr) r) ln¿is
clis¡-rositivos cliscñacios ¡rara e I cuso o pr()sram¿rbles puccle
rcclr-rcil consiclclable n.lcntc el rtirme'rtt rle circttitos inte'-
gluclos \, cr)n ello cl prccio trlLal cie forr.r-r¿t signiiicativa.
ActLralmente eristc la positrilicl:rcl c1c lealizar la re-
tlucciirn cle clispositivos utiliz¿tncio cil'cr,ritos .f ull custorrr.
cilcLritos scuticttstont o clispositrr os lirgicrls pfograma-
blc-s (PLDs).
L.in cilcuitrl litll t u.stt¡ut sc cliscña tntnsislot rr it'r.tnsis-
tor tlc'surLolllLuclcl ¡tl misnttl tictlpo L¿tttto llt clis¡losi-
ciolt lisiclt rlc- Itrs C()lnll()llr'lltcs clcctltrnic()s c()l¡r) Su:
err nf \ ii'rrcs" Lr t i I izl n,ltr ¡-rtt'lt cl ltt hcl'l'u tlricttt lrs rle tl isc-
ño trsistirio l)()f ()1.(1ül'urriol lL'.\L,rl. l)e cstrt fot'nlt sc
ot-:1icnc uu ura\'()r le'nrlinricrlt'.-'rlc-i cit'cttito -r rlel ut'cu
cstánclar qLle )'rr est¿rn diseñutl¿rs: si llgúrn nrirclrrlo clcl
cliseño ntr eriste- en las litrlerias hav clr.rc cliscñarlo pror
courtr-rle-to. En los l)of t¿tnt(r. el tliscno clc
s¿¡¡rir'¿¿s1¡¡¡¡r.
ingenier'ía suclc consistir en inrr las coucxiones dc
clcf
l¿is células que se rcalizaran cn la fabric¿rciirn de l¿ts
itltitlas capas cle los circuitr.rs iutegraclos. En este c¿rsrl
el costc es lreuor clue cl cle llr ftrbricuciirn tlc un fitll
(rrst()ttr llelo tie'ne- el inconve'nicntc'clc cltrc lutv cluc
l'lbricar un gnur nunrcro cle pir'za: pilrir rlue selur rcrl-
ta blcs.
Los PLDs st-ln cilcr-ritos ¡rrogramables por el usunrtcr
clne pclmiten el cliscrlo cic circuitos tanto cor.nbiuacitr-
nnles ct'llro secuencinles a meclicla pefo a un bajo coste.
Estos circuitcls est/rr.l ["llsaclos en lu ¡-rroglanritcirin cle
lnet ricr-'s cl,,' fusi blcs o ccl cllts cl ur-,\'a cstlin i nr ltl.'ltlcll t lt-
(llt. ü11 l,rs . j¡'g¡¡j11r. i i¡gc¡¡..
Hn cstc- clrl.ritrrlrr \c|cnr()s llr cst|uctLr |u clc ltrs Pl-L)s
l)iti'¿l e()nrlll'cltclcI strs ¡rtrsilrilitllttles. Se- l.rLicrlc celtltl'tlc
nlcn():i el lLnlLiisi:r dc irigirir :rrlirilrrc LrLiirzlitlt; ¡ritirt 1li
e orttpilltciirn v p()stL'ri()r gt'ltiltción clc ltts clisposiiir tls-

Li¡' silie io.

-['icnc cl iticr;ilt ctticittc cl,-' lli cittltiillttl rlc
lrolls rlc ingcnieria nrur,cuitlificacl¿t _t'cl ctlste tic invcr'-
sitin ir la hora de rc¿tlizar krs circttitos irttegrttclos.
Ltls circuitos .s¿n¡¿r'¡¡sfo¡n tcdttcctl cl tt[tltrcro de ho-
nr. rlt discñr¡ \'ir L-t11c sc ttlrhrrjrr c()r unl sc'ric de celclas
¡-tct-ti hltt lill.It()s ctl cl 11.t,--iclirlo t¡ tle hcllrt¡s'-ir-ui'-licltr ttt'r
hltccrlit. No obsLertte. it lo llLr-go tlcl caltitLritr sc irltlicltlt
i arias piigirtas rlclr clttc Lcct.ttltctlclttllos r isit¿tr. t¿rtlLo
pat'a obtener cirrircterísticas clc clispositil'os colllo pro-
qrillrrll\ cle diselio de PI D clc libre disl-losicitirt'

867
-
tii-,¡\iil_! l,li¿\ lilüiT üIr\Iii¿\I lri 1,0ii tiif 0sl'J l y,ijs l,ü ül l DS
PfiüüitAtvlABlíi3

Podemos distinguir dos grandes lamilias de circuitos 9.1"1. Clasificación cle las mernoriag
lógicos progran.rables (Fig. 9. 1):
integradas (Fig. e"2)
¡ Las mcmorias integraclas pro-eramables. .
o Los circuitos lógicos programables que tienen en- RAN'I. Las si_ql¿rs RAM significan metltoria de ¿rc-
ceso aleatol'io ( Ratulc¡ut Ac:cess Menutrv ). Son rue-
tidad propi¿l couto <circuitos lógicos" y que se rurorias l'olátiles, es decir. pierden los datos al cor-
designan con las siglas PLD que sigr-rifica Pro- t¿rr la alimentación, en ellas se puecle lecr o escribir
grununoble Logic Dar:it'e (circLrito lógico pro,sfa-
datos.
mable). ¡ ROM o ROM programable por máspara. Las si-
'sólo lectur¿r
-eias ROM signilican meulori¿r de
(Read Only ¡4r,,ro¡'1'1. Son memori¿rs no volirtiles
en las que sólo pueden ser leídas, y¿ que su procc-
so de -qrabación es medi¿rnte m¿rscara en el proceso
CIRCUITOS LOGICOS
PROGRAMABLES de labricación. Por tar-rto. sólo son rentables pari-r
fabricación de grandes series.
" PRONII (Proqrunuuctble ROM). Est¿rs nrcnrories
inici¿rlmente se ll¿rmaron FPROh-I ( F-ieltl Pro-
grcmnrrable Read Only Mernort). Estas lnemorias
pueden ser
-erabadas o
programadas por el usu¿r-
rio ur.l¿t sola vez mediante el grabador adecuado.
Por tanto, se pueden utilizar para producción a
pequeñ:r escala e inclr¡so una sola. Podemos subdi-
FAMILIAS vidir estas memorias en tres nuevos grllpos:
MEMORIAS PLD
Programmable PRON4 o PRONI de f'usibles. El f¿rbricante sLr-
PROGRAMABLES
Logic Device - ministra ltrs pastillas en estaclo virgen. con to-
dos sus bits puestos a ..1o o ..0,,, segirn los
tipos. El proceso de grabación de datos se hace
Figura 9.1. Clasificación general de los dispositivos mediante uu progr¿unador PROM. que produ-
lógicos programables por el usuario. ce fusiones localizad¿rs de carácte-r ilreversible

Memorias no volátiles

BIPOLAR
Transistores bipolares

OTPROM
Prog ramables
una sola vez

UVPROM i- EEPRoM;--] ,GPRoM FIASI¡

Bo rra bles
Ii E2PROÍVI i
Borrables
I eléctr¡camente i
por UV Borrables I
I I
e lectrica m ente

Figura 9.2. Clasificación de las memorias.

-{
;¿:
 de acuerdo con los datos clue se deseittr grabar.
Por t:rr.rto, est¿1s memorias sc progf¿tlnan Ltna
sol¿l vez y para siempre.
BPRON'{ (Erosable PROM), que signifrca PROM
- borr¿rble y programable. Este tipo de memori¿ts
se car¿rcterizan porque el proceso de programa-
cióu es reversiblc.
OT'PRONÍ (One Tinrc PROM ). clue signific:t
- PROI\{ grabable una sola vez; no deben con-
funclirsc con las ntemorias PRON,t de fLrsiblcs,
)a que. en re¿rliclld. son EPROIVI a las que se
las ha inhibido la posibilidad dc borrado por
razón de coste de fabric¿tción.
Las rnemorias EPROM podemos subdividirlas
nuer¡¿rrrente en trcs rlue\¡as f¿rr-niIias:
- UVPRON'I: son ntetnorias PRON4 borrables
por ultraviolet¿rs. Su proceso de grabación no
es destructivo comLr en el caso cle las PROI\{.
[,os cl¿rtos se ¿tlm¿rcen¿rn induciendo carg¿rs en
electrodos cle silicio policristalino cot-nplettr-
lnerlte aislados en el seno dc un¿r capa de SiO,.
La grabación se realiz¿r mediante un programa-
dol de EPROM y a pzrrtir de ese momento los
datos permanecen inalter¿rblcs. Por otra parte,
es posíble devolver ¿r la EPROM su estado
original. es decir, borrar l¿r metnori¿r. sometién-
dola a l¿r ¿rcción de rayos ultravioleta bajo ttnas
determinadas condiciones. Para eilo, sr,r encap-
sulado esta provisto dc una ventan¿r de cr,tarzo
Dispositivos lógicos
programables
PAL GAL
Borrables por
Array lógico Borrables
programable eléctricamente
PAL
PAL Borrables
de fusibles eléciricamente
Figura 9"3. Clasificación de los dispositivos lógicos programables.
car¿rctcrística qLre pcrrnile ver el chip y deja
pasar Ia luz.
BEPRON{ o E2PROM (Etectrically Erasable
- PROM ), qr:e significa PROM borrable eléctri-
camente. Estas lnemorias se programan eléctrica-
mente de forma sirnilar a las UVpROM, pero
para borrarlas se puede hacer mediante la aplica-
ción de niveles eléctricos de tensión adecuadas.
EEPRONI FLASH o FLASH EpROM: son
- r¡emori¿rs borrables y programables eléctrica-
ntente i' que podriamos clasific¿rr dentro de ias
EEPROM. pero como la tecnolo_eía que utili-
zan es distint¿r hemos prelerido separarlas.
9.L.2" Clasiffcac"aóu c[e los clispositivos
légicos l)É"{}graena}¡áes (FtI}}
(Fis. e.3)
s PAL. Se tr¿rta de lirs siglas correspondientes ¿t Pr'¿r-
¡¡runnurble Arruy Lotlic c¡Lre significa matriz lógica
programable. Deberlos clest¿rcar qlle no se tr¿rta de
tun dispositivo. sino de un¿r lnAfc¿l registrada por la
empresa MMI qve posteriolutente se fusionó con
la empresa AMD y cluc ahora comerci¿rliztt Vutttis,
recientemente adquiridtr por Lattit:e sctniconduc:f or
cuya rlebsirc es \\'\\¡w.v¿rntis.com, en lzr que adem¿is
de l¿rs características de los dispositivtts que fabri-
ca ouede encontrarse un softw¿rre de uso libre de
PLD
EPLD LCA o FPGA
Borrables FPGA
de antifusibles
ultravioletas eléctricamente
i:,:::.:
-
discño urul intc-tcsante. col.lto sc.ltt los llrogfttltt¿1s
P A L¡\S M 1' D c.si t¡ D i e t' t.
t'
Posteriormente. clistlntos hbricantes deciclierou
dcnr¡rnin¿rr a estos componcntcs IrPGA ( L-ield
Prr¡qrunutnble Gute ,¡lntrls), es dccir. matriccs de
pucrt¿rs prograurables pof el usu¿rlic'r. que son pro-
glamables por ftrsiblcs de folma sinlil¿rr a las nic-
rnori¿rs PROM ), pol tanto. sólo puerlen [)rogfl.r-
l.u¿lrse irna sol¿t vcz. De acr-rerdo con slr estfuctur¿l
intcrrra. lroclenros subdiviclirlas cn clos tipos:
PAL o PAL cornbinacional. Son las FPGA quc
- rucabarros cle c'lefinir )' clue estitr.r cor-r.r¡ruestas
cxclusiv¿rrre ntc de puertas ltigicas.
I'AL de registro o FI'LS. Iistiis siglas corres-
- ¡rcrnden ct¡n Fickl Proqrtrrrrrrultle Loqic ScqLtart-
( c. que signilica secuenci¿rclol ltigico prograur¿l-
blc ¡ror el lrsuaricl. Estos dis¡rositivos iuclu¡.'e rr
bicst¿blcs y. pof tanto. solr c¿rp¿rces cle realizar
['unciones cluc clcpenclerr clel est¿rc1o ¿urterior.
col.)ro son lns nríLqLrintrs cie estac'ltr.
Posteriormente. aparecicrou elr el urercado dispositi-
v()s reproqr¿rmables clr-re ritilizan clistintas tecnologiers,
p()(lcntrrs distincrril llts sipuicntcs:
. EPLD. Esttrs siglas sr- corresponclen cot.l Erqxtble
Proqruuutvtble Loqit' DeL'ice. cs clecir. circuitos lógi-
cos prosr'¿lrn¡.rblcs y borrablcs. Ef'ectir'¿rnlentc. las
EPLD son prograurables clóctricatnente 1' sc bo-
rran exponienctr la pastillrr a la lrrz ultraviolct¿r.
¡\:ii{){J{'{fll'{{Jf,A {.tfl 1., 3 fj15Pü3lTlV#5 t'0,;ü1C,}3
P' :f,{i ü "?" }'t}:l¡i B L fr S
Dcspucls cle la .sopir cle lctlas' cicl ltpitrtitdo ¿interior.
val'r-l()s lr lLu¿rliznr la e stluctura
los clis¡-rositivos ltigi-
c1c
cos l)r()gfirnr¿rblcs nurs lc1-rrcscntativt'rs. si l¡icn. hu,r' c¡ue
tencr cn cuül.rta cluc los firblic¿rnlcs l)rcse utiln clílr a clí¿L
r.]uevos rlisl-rositiros cll los que las lruL-\ls tecnologías
de f¿rLrric¿rción de selliconc'luctores crlnsigu,--n r.ulrs vc-
locici¿rci v utenL)s coltsrulL).
{}.2. | . L,st¡:u¡'t-r-!r"¿! {l{' rura. $}B{}&[
I-lts tllttt'iecs tl,,-tliorlos rl uc dllillt tlc los irñr)5:L'scnlir.
solti'c ll:r rl rrc cstlrit ir.rslLillLs ilis nrcnit¡rirr: lll{()i\[ rir:
ILlsi hlt'. cstin consit rr t icllrs ll()l' iluil nllr t ri;t llc conrlrrct o-
1-ts cll Ctt_\ iis ilttttrscee i,.)itcs sc liun :iitIttltr '.irros tlitrtltrs
ett serie'c()n rutos lirsible:. tll r cor.ntr \c lluesttll cn lil
Figrrra 9.4: los cliocltls ) ltrs ltrriblcs L-stirblcceu las Lrnio-
nes cle'c¿rcla intersecciirn. donde clrdu una dc estls
iutelsecciones con'cs|()ltcle lr rrr.r hi1 clc nrc-l¡onlr
ñ=ñ
4CV
Dispositivos de este ti¡ro sr-rn f¿rbricados. cntle
()tras cn-]pfesas. por Texus Ittslrtutletlts, cu¡r1-l 1r'"1tt -
[c es u,n'rv.tl.c0l1t.
r (i.\L. Significl Generic Arrut' Loglic. o red lógica
proorturablc. Los GAL son re¿rlmente programa-
bles 1- borrables eléctric¿]mcutc. De hecho. la clcrto-
nrinaci,-in GAL es Llna t.u¿rrca lcgistracla de la socie-
dati LLitiice Seutit:r¡ntlLLt'toi' clLlc ha sido la pt'imela
en sacarl¿r al mcrc¿rdo. Postcliorrnente. cnrpresas
cotro,4Ml). I¿xr¿.r Instrtttnt,ttts. Cr¡rrc,ss. Pltilips-
lran sac¿rclo 1-rlodtrclos sinrillrrcs ril nrercado que
hun denominado PAL CN4OS. Por tanto. node-
r.r.ros clecil quc los GAL ¡,' los PAL C--MOS son
circrritos dc la misma fanrilia.
o LCi\. qLre corrcsponde cor.l las siglas cle [.o(tit' Ccll
A¡'¡'¿¿,r' o red cle célLrlas lógicas. Las LCA soll en l¿t
¡rntcticei courpallrbles cc'n lc¡s ASIC lApl)litutit¡tt
Spccilit' IrrtaL¡utctl Cirt'rtit ), circuitos intcgraclos
¡rrogretmables por el usuaric'r. Constau clc ttu gran
nLrnrcro dc ctrn.iuntos cle bloclue lógrcos ele urcnta-
lcs (cle 2.000 a 10.000 pLlertls) clue el usr-utrio ¡ruecie
intcrconect¿rr libremente parit realizar la o las fuu-
ciones lógrcas que desee.
. FPGA de antifusible. Las Fíeld Prt¡qt'auututllle
Gute Arrny t.r puertas progt'nnrables i¡¡ sI1¿r por el
r-rsr-rario dc antiiusibles. Son rccles de pLle rtas. p¿rrc-
cidas a l¿rs LC'r\. pero utilizan una técnic¿t clc pro-
gramación c1c las coneriones tot¿rlnentc clif'erente.
qLle resporlclc justumente ¿Ll nombre antifusibles.
Estos circuitos son progluurables eléctricaurente,
pero l1o sou borrables despr"rés.
TIDM 168, TIDM 268 N4ATRIZ de 6 x8
Fusible
PINES DE ANODOS de r¡nión
(n
o
O
F
O
I
o
a
U
o-
ii'.9 .i'.."r,rt-rt-"t-,il\Lk i
Figura 9.4. [,4¿ltriz c]e diodos cie 5 8líneas
 [-as Iucurorias PROM estan lr¿rsaclas cn cstas matri-
PROM
ccs de diodos. las lincas horizontales est¿in ciircccion¿r- l6palabrasx4bits
das por Lrna lógica cle control que disminuve cl númcrur
de patillas de entracla, ¡' tiencu unx L'structLlra similar ¿r MATRIZ'OR'
(PROGRAMABLE)
la que se mLrestr¿l en la Figr-rra 9.5.

Zona de memoria

F1
E
t2 tr F4

Figura 9.5. Memoria de 4 palabras de 4 bits.

Dcfiniendo est¿l estfuctlrra eu térurinos lógicos. po-

clernos clecir que tiene una estructur¿l AND fija, lorma-
cla por la c'lel decodiflcador. v Lrn¿l estructur¿r OR pro-
gramatrle. cllle corresponde con la matriz de diodos
progranables. (
MATRIZ "AND'
La ciipacidad de este tipo cle memorias es de ?" (FIJA)
palabras dc ¡r¡ bit. donde n es cl nirnero de lineas de
ciireccionauriento v rl el número de líneas de s¿rlid¿r.
Para el caso clel circnito de la FigLrr¡ $.,5. rr : 2 ¡,' Figura 9.6. Memoria PROM de 16 palabras de 4 bits,
nt : 4- nrientr¿rs qlle p¿ra e l circuito de la Fi-gura 9.6. matriz OR programable y matriz AND programada.
tt:4 v¡ll:4.
Las rlenlc-rlias PRON,I se prrecien utilizar para rcali-
zar I'unciclrtcs ltigicas (lLrr- rerluie rcn r.rn gri-ur nitmcrrl cle Nl Nl I rltuarrtc Iu c1écacla clc los setenta ( Mont¡lilit' X'lc-
colnbinacioncs cle entraclir par¿r ser programldas. es tttorics. Iut'or¡tctruterl; ¡. cluc ¿hora pcrtenece a la ctl-
clccir. cuando las funcic'ruc's implernentadus tieuen r-rn presa AN{D (Alratu'ed h[ic'ro Derita.lrrr'.): debido ¿t sLl
qliln nirrnertr dc términos grlodrrcto. Sin cnlblrrco. dilLrsi(rn. este tónllir-lo ha pasado al lengLra.je cr)rriente -\'
cuando el nirmcro de l'¿rriables cle cntr¿rda es elevado v en nLrch¿rs t'ic¿rsiones se utiliza crr(rncarnentc el térmi-
cl nirmero clc combin¿rciones es nrLrv inferior ¿r ?". nt) es no pi.lra clcsignar circuitos mul' clifere-ntes.
ruconse'jable la utilización c1e las PROI\'1. va que panr I-a célLrla b¿isic¡r clc Lrn PAI- es la cltre sc r-ntrestra en
c¡rda vrrri¿rble cle entrada que se añ¿rcle se cjobl¿ el lit FigtLra 9.7.
t¿ur.r¿rño clc la ur¿rtriz cle fusibles. Con lo cual. se obtic-ne
runa uratriz cle programación ntu¡,' grandc con un índi-
cc de programación mr-ry ba.jo.
Inicialurcute. cuauclo se adc¡uiere la nrcnroria. tr¡clos
los fi¡sible s cstliu intactos r toclr¡s los bits. pol c.ieniplrr.
r'¿rlen ., 1". [-¿r 1:l-ogrlmrtcicil.t consiste cn h¿Lccr sl'tll¿rr
Itrs lirsrblcs c'lur' haccn t.nct'ttoriz.lr los <0'. Dc csta nr¿t-
r.]cril l carllr conrbinlLcii'l¡l tle cntracllL lc ctllt'cst-lorttlcr-ii Sa licla
rrnlr slrlitll l'iju.

{}.2.2. ArcguitecÉr¡¡"a rf e urn ¡}Ái,

Conro -v-l hen.ros ciicho el término PAL ( Proylruuuttablt:
,\rrt¡ Lot¡it') cs una marc¿l tcqistracl¿t por la el-npres¿l Figura 9.7. Célula básica de un PAL
 Como puede colt-lprobal'se est¿t lortr¿ida ¡rt-rr ltna t'eci Estructura PAL (
de puertas AND plo,uraurables por fusibles se-etrido de 4 Entradas.4 Salidas. 16 Procluctos
una puerta O1?.
Debido a la complejidad de representación de este t^ l1
Matriz "OR"
(F ¡ja
tipo de configuraciones se ha optado por represelltar-
)

las tal y'como se mllestran en la Figura 9.8, donde las

crulces repfesentarl los fusibles intactos y la líriea conti-
ltua qlre tiene val'ias cluces y llega a la ¡rr-rerta AND t\
indica que hay' una línea por czrda una de las cruces, L)
por consiguieute, c¿rd¿r una de las plleftas AND tiene f\
cuatro entradas distintas. l)
t_-\
L,)
n
L-)
l--\
Salida
I)
I-\

Figura 9.8. Célula básica simplificada de un PAL.

En la célLrla básica de la trigura 9.8 si no tiene f\

fundido ningúrn fusible, la función de salida tiene la
expresión: 1)
Selida : trit-i= | ILit.t, L_)
f--\
Un cilcnito PAL está fornrado b¿rsic¿imente por un¿r
t\
red dc' puertns A/y'D pro_eramable por el usueritr. segui-
t/
do cle un¿t red de puertas OR y-zt prograutadas. tal ¡'
col-l-lo se urlrestra en l¿r Fi-qura 9.9.
Posteliorrrente han salido ¿rl r.nerc¿rc'lo cclnfiguracio-
nes ur¿is complejtrs que pcrnriten prograrr¿rr tanto la Matriz "AND" )\ ) \, , (
(Programable)
turatriz .41y'D como la OR. A estas estrllctllras se las ha
o3 o2 o1 oo
dettt'¡nrinado trPLA ( Fieltl Proqrturtrrutble Lo¡1it' Arrut' )
(Fig. 9.10). sc'rn de tecnología bipolar pero hau caido en
desuso en firvor de otr¿rs tecnologías. Figura 9.9. Estructura de un PA-.
C'ontr-r 1'a hernos dicho los PAL tiener-r una rnatriz tr
Matriz AND programable y matriz OR programada.
array de puert¿rs AiVl) prcl_er¿rrnable ] Llua matriz cle
pllertrls OR fiio. en cl clLre ctcla línea de salicla se couec- En la c¡re se ¡ruede elinlinar cualcluicl térrnincr pl'cl-
t¿r cie manera pefmalleitte con un conjr-rnto específiccr clLrcto al fuuclir el fusiblc correspondiente dur¿rnte l¿r
de ténninos ploclucto. Pol ejemplo. en el PAL de l¿r fase de progrnmación.
Fi-qura 9.9. cada línca de salidl est¿i cc'lnect¿Lcla a ochc'r Vlieutruts que las PRONTI pueden geue rar 2" procluc-
líllcas de ¡lroclucto )'. por tirr.rto. rcprcseuti.t Lrnl" sulla tos de ¡r variablcs posiblcs. los PAL stilo genelun un
dc oclit'r tórntinos producto. niuuero Iiuritaclo cle térurinos ¡-rLoclucto. clejando prrra
Asi. por ejeurplo. la fr-rncicin cle lir salicll (),, sin uin- cl diseñador la elccción clc los productos gcuer¿rclos ¡ror
girn iusiblc f'unclicltt es: c¿tcla sunr¿r. Pcro el costc cie un P¡\l- es nluchtl llclror
r-¡ ti,,'el ,-lc u¡iit PR()\.1 ,.r ttnri i:'i)i-:'r.
l,',,- [{.+ i¡ iu ;i . rt' i') ii) . ¡)l) r
Tal l crlnrcl ltcmcrs r,isto l¿rs PAL clislttlncn clc un cicr-
- Lt.t .-ii r1-r ' tit't( (') tt)' tll - to uLtnterr'r cle c-ntl'udas clLle ttnlilran rlc ltrlnr¡ clilccte c
inrcrticlu soblc l¿r nurtriz cle firsi[rles dc prtrSrrrutucion.
' [(A .tl rB ' Et-t(' (') -tD- Dt] - Las s¿rlidas. por el cr'rntr-1il-irt. pur-dL-n prcscntaI clis-
tintas configuraciones; errtre otrits podemos encoutrar-
| [{A . Át.tt¡.al 'rc e t tu.Dt] nos con las siguientes.

'2?.¿

5ri
i;,,'j
 MATRIZ 'OR'' I Entracia,isalida comhix¡acional
(PROGRAMABLE)
En el diagrnma lógico de la Figura 9.1tr vemos qlle es
tuna estrnctl¡fa n-ruy flexible y, por ello, se utiliza en
muchas PAL desde las más sencillas. variando tan sólo
el número de cntradas y salidas.
Como pnede apreciarse. la salida combinacional es-

>
)-

>
tándal de1 PAL esth acompañ¿rda de un buffer triest¿r-
cio y a.clemhs la entrad¿rlsalida está conectada. a una
pLrerta inversoLa-no inversora.
Por" consigr.riente. cuanclo el buffer tliest¿rdo se e1t-

>
)

>
cuentr¿r eu estado c1e ¿ilta impeclancia. la s¿rlid¿rientr¿rd¿r
(liO) puede utiliz¿,rrse como entr¿lda de una seña1 exter-
na haci¿r la rnatriz programable de puertas AND.

l- Cuando cl buffer triestado está habilitaclo, Ia patilla

se colnpoft¿l colrlo una s¿rlid¿r ¡r además pr"rede reali-
mentar la slLlida hacia la lnatriz de puertirs 41y'D.
Recorclemos brevemente cómo funciol-I¿i u1-i br-rfler
)- triestado. En la Fi-qura 9. 12 se r-nuestra un inversor de
)- dos est¿rdos ló-eicos. con unil línea cle control qLle pef-
-\ mite descouect¿rr 1¿i s¿rlid¿r cle la entr¿rcl¿i. Los tres esta-
clos de salida son:
* Nivel bajo (cuando 1¿r entrada está ¿r nrvel alto).
o Nivel alto (cu¿rnc'lo la entrada está ¿i nivel bdo).
* Alta impedancia (cuando la salid¿r está desconecta-
da de la entrada).
Cuairdo l¿r 1ír-rea de controi est¿i ¿r nivel ¿rlto. e1 buffel
estir ¿ictivo y fr.rnciona colno un inversor. Por el contr¿l-
MATRIZ ''AND" rio. cu¿rnclo l¿r entr¿rcl¿r de control de triestado est¿t ¿1
(PROGRAMABLE)
o2 o1 vO nir,el b.Uo, el br"rffer estli en estado de alt¡r impedancia 1,
el bLrfler actir¿r como un internrotol abierto.
Figura 9.10. Estructura de un FPLA
(Field Programmable Logic Array). U Config&racióm de salida regisÍrada
Se tlata posibler-r-iente c1e 1¿r confi-guraciirn mhs ertendi-
da en el iler:c¿rdo- En este caso. como pucde irpreciarse
en 1a Figura 9.13. la salid¿i estirndar de1 PAL está conec-
tacl¿r ¿r un l-iiestable D cuva s¿licla O esta conect¿rda a 1a

Zona de fusibles

t/o

1
Flgura 9.1't. Entrada,rsalida programable de un PAL

-?t
 Entrada de control
triestado

Entrada de datos Salida de datos

B uffe r

"1"

*l
Fo o -l>- lt"
Estado activo Estado activo Estado de alta impedancia
Buffer triestado Buffer triestado Buffer triestado

Figura 9.12. Buffer inversor triestado.

Zona de fusibles

Figura 9.13. Detalle de un PAL. Entrada,,'salida con registro

patilla dc salici¿r ¿i tr¿lvés cle un buffer inversor tliestado,
que no ticne realimentación h¿rcia lii tratriz c1e puertits
A.Ay'I) cono ocurría en el caso irnterior. Por el contra-
rio. la salida Q está conectada a ltr rnatriz cle ptret'tits
AA'D lr tllrr ós dc unl pueltil irrr crsollr-no illr crsotlr.
Aclem¿is. se puede observar cómo l¿is cntmdas de
reloj dc todos los biestables son comunes. lo qLre per-
r.r-ritc cluc loclas las salic'las cambicn cn el rlisr.r-ro instan-
te dc tierr¡-lo pal'¿ pocler lealizar sistem¿Ls sincronos.
Aclem¿is. los bLrlfers c1e salida tienen una entr¿rc1¿r de
habilitación cc¡n[rr.t para toclos .t1ot ,{snt]nrinrLcllr ()É-
( Ottt pLtt E tttthle ).
en que internamente a las saliclas combinatorras del
PAL se le ha añadiclo una lunción OR-Erch-rsiv¿1 que
pcrmite realizar esta ftrnción ¿r ni'n'el cle la con-rbinaciótr
de s¿rlida de l¿r zona cle fusibles.
I PAL csn salida genérica o universal
Este ti¡ro dc P¡\L rr¿rs modcrnas. cllre inclllso la utill-
zan dispositivos rcprogramables. se caracteriza por las
cólLrlas tle sulida cle clue clisponc ¡" permite cLlaiclLlie fa
clc las configulacirtlres que he tli'rs r¡isltt antcL itlr'nrL-nte .

SLr estrrLctul'a es le clLrc se plesrlltu en lu F igLrll 9. l-i.

lrt simbología utiliz¡da en h nisnrn es la clue r-rtiliza cl
I ConfigiiracióEl cie salida regisÉrada tlrbrierantc cn sLls ctrtiilogos.
ccn saiida #R-Exciusir,a Poclcnros identilical de ntro cle esta cólula la estruc-
tura cle Lrn PAL de registro. dentro dc la cLr¿rl se ie lran
En este c¿rso. cl circuito es lnLly sir-nil¿rr al nr"rterior, tal y añadido l¿ls entrad¿rs asíncron¿rs al biest¿rble ademÉLs de
como pr-rede aprcciarse en 1a Figura 9.1,1. Se difercncia dos mr"rltiplcxores. El n-rLrltiplexor de 4 a 1 permite
4= q4
rn
&á

'=;r.-r.
.-F:
';".,;.
 Zona de fusibles

rRELOJ

$ a
]'"
ti
_=;/ |

Figura 9.14. Detalle de un PAL OR-Exclusiva con salida registrada.

n = 8, 10, 12,14,16,

Figura 9.15. Estructura de la célula de salida de un PAL versátil o VPAL.

elegir el tipo de salida medi¿rnte la program¿tción de los entrad¿rs de direccionauriento de los multiplexores y
fusibles Sr ) So pudiendo escoger entle la salicl¿r combi- en la Figula 9. l6 se h¿rn representado los circuitcls
nacional y su cor-nplementad¿r o las salidas O o 0 del equiverlentes cn hrncicin clel valor quc tom¿rn las r,¿r-
biestable. Aclemás, si S, : 0 la señal de retroalimenta- riables So y S,.
ción será l¿r salida @ del biestlble. Acleurás. podemos
observar córno la salida retroalimentad¿r llega a la m¿rtriz
AND c1e forma directa del pin 6'5 y siSr : 0la scñal de Tabla 9.1. Configuración de macrocélula de salida
retroalinrentación será la salid¿r O del biestable. Adelrris.
¡rodcmcls obserr,¿rr cómo la salid¿r retroaliment¿rc'la lle-
ga u la natriz AND de form¿r directa o compleurentarla.
I-¿rs cntrrdas asíncronas clcl registro. c-s tiecir'. ..{R
Rcli.tr',r err¡t i Sct ucnr'ilrl
pat'rL RE5[7'o pllcst¿r a cero y ^tP pura Pre,st,t () i]ucsta
re¿t limen tirción
a uuo. plor,icncn c1c la m¿rtriz dc fr-rsil'rles v son coutlr-
ncs rr toclos los biestables. I-a entr¿d¿r ile reloj (CI-K 1. Reqistlo con SecLre ucial
t¿tnibién es comúrn ¿r tc¡clos los biestaLrles. pe ro c'lis¡lone rea Iinre n tuciirn
de su propio piu cle entrada. /,'O re¿rlinerrtada Cour binacioir¿rl
La Tabl¿r 9.1 rnuestra el modo de funcionamiento
rcltliment¿rda Combin¿rcional
de lu cellul:r dr: sllidr clerrcndiendo clel vtlr-ir dc lrs

275
 (a) Registro activo bajo (b) E/S combinacional,
activo bajo

(c) Registro activo alto {d) E/S combinacional,

act¡vo a lto

Figura 9.16. Diferentes configuraciones de la salida de un PAL con macrocélulas de salida.

9.2"3. Es6¡:¿ac$cnre {Xe &la GAg- GAL típica puede tener ocho o más entr¿rcl¿rs y ocho o
rlás Entradas,rS¿rlidas del tipo OLN4C.
Los dispositivos clr-rc hemos dcscrito hasta el momento L¿r nratriz reprogrlrnable cs esencialrnente nna recl
tienen la propieclad de quedar grabados permanente- de conductores ordenados como uua celda CMOS
lreute. clebido a que los fusibles son fr-rndidos. La em- eléctricamente borrable (ETCNIOS) (Fig. 9.18) en cad¿r
pre sa Lat tr ce Senút'outlut:tor pate ntó bit¡o ia ITIarc¿l pLrnto cle intersección. en lugar cle fLrsibles como elr e1
GAL I Getteric Arrat Loplir') una se rie cle colrponentes c¿rso de los PAL.
destinados ¿r sustituir a los PAL. para ello diseñó una
serie dc integr;rdos col-np¿ltibles pin a pin con los ante-
riores y que gracias a Lrna rracrocólLrl¿r de salida permi- F" L/ ¿1
te, cor.r Lllr solo integrado, erlular todos 1os PAL de r-rn tr
L2 trrS^
mistno nírmero de pines. Así, los GAL 16V8, G¡\L
E tr/a
20V8 v GAL 24V10 pueden sustituil prácticamentc rL LlQ?

cuirlcluie r PAL de 20. 24 ,v- 28 patillas. Adem¿is. estos

dispositivos estiin basaclos en l¿r tecnologí:r CMOS 1'
utiliz¡rn cólu1¿rs EEPRON4 o EPROIV en lugar de fr-rsi-
bles, lo clue perurite reprogratrar los dispnsitivos. La
errtlr!'L'sir t,/ttntis tlisporre dc sus ¡llopir,.s tlisposiLir,t'rs
rcpro-qIar'nabics que son dcnominaclos PALCh incli-
cando con las letr'¿rs CE rlue son dis¡tosilivtts CN{OS ,v
clite pucclen sel bormclos eléctricenlcnte.
Etr la F i-qurtt 9.ll sc nturstr;-r el diligluntit de bloqucs tr/<
de un GAL, formada por Lu.la matriz dc pr-rertas Aly'D
reprogranable y por c¿rda salid¿r Lln¿l l-nacrocélula de-
rronritr¿rda Ot-\"1 C ( Otttt.ttt It¡ttic l\[ctct'r,cells ,). Unu Figura 9"17. Diagrama de bloqLres de un GAL

é, í.'

í:¡ *
{i¡
 La m¡rclocélula de salida típica para estos dispositi-
vos es la qr-re se mucstra en la Figura 9.19.
Parer confignrar 1a macrocélula en iusar de hablar
c1c fundir fusibles, hablaremos cle bit de
fi.ogramación,
y¿l clue 1o qr,re hacemos en una GAL es escribir pala-
bras de programación.
Er-r el circuito podemos apreciar que los términos de
1a matriz de puertas OR se pueden invertir mediante ia
puerta OR-Erclusiva, controlada por el bit Sl1,_. El
sLrbindice r indica que es proglamable indepcndiente-
nente palii c:rc1a utacrocélul¿r de salicla. Recordemos
qlle en una puerta OR-Exclusir,¿r de clos entradas, cuan-
do nna de i¿rs entradas está a nivel bajo la salid¿r torna
Deta¡le de una de las celdas CMOS
el valor dc la otra entrac'la, pero cuando Llna de ias
eléctricamente borrable entradas est¿r a nivel alto la s¿rlicla toma el valor negado
a
de l¿r otra entrada. L¿r s¿tlid¿r dc la puerta OR-Excir-rsiva
A
puede conecta"rse clirectanrentc ¿r la s¿riida ¿r tral,és del
Lrr-rff'er inr,ersor o puecle aitnacenarse direct¿imeute etr el
biestable D, en función cle l¿r progriulnción del rr-rulti-
plcror de s¿rlicla. cuyas eutraclas c1e diteccionumiento
son SG 1 y SLO.. La salid¿r OE que ¿rparece en la e utr¿r-
da clel mr.rltipleror de salida, v qlle es un pin cle entr¿r-
da del circuito integrado, común ¿r todas 1¿rs macrocó-
Iulas de salida es la de habilitación dei buffer de salida.
x=Áe+AB+ÁE Por su palte, el biestable de salicla no dispone de
entr¿idas dc inicialización asíncronas, pero 1os cuatro
multiplexores control¿rdos por e1 r,'a1or de 1os bits que
tengan 5G1. S¿0, y S¿i.- permiten todos los tipos de
configuraciones c'le s¿rlicia clne hemos visto eu las célu-
las de salida de los VPAL.
La Tabla 9.2 indica los clistintos modos de configu-
ración de la macrocóiLria lógica de salida ( OLMC ) y en
Figura 9.18. Matriz de activación de las puedas AIVD la F-igura 9.20 se rnLlcstra el circr-rito equivalente p:rril
y modelo de una célula E'zCMOS. c¿rda una de las conlisnraciones dc estos bits.

rC/^r
JUI ' T

Del pin
adyacente

Figura 9.19. l"4acrocélula de salida de una PALCE

 Tabla 9.2. Configuración de salida de la macrocélula

Registro de salida Utilización como regtstro

Entlad¿r/Salida combin¿rcional

Salida combinacional i Utilización corro registro

Salida dedicada
Entr:rdaiSalicl¿r con.rbinacion¿rl

Registro activo a nivel bajo E/S combinacional,

activo a nivel bajo

Registro activo a nivel alto E/S combinacional,

activo a nivel alto

Salida combinacional, Salida combinacional,

activo a nivel bajo activo a nivel alto

Entrada dedicada

Figura 9.20. Diferentes configuraciones de salida para la macrocélr-rla de salida de la FigLrra 919

278
,3
.:,:.:'::l,::.,.:,

:rÉ
 {,, I 3 A-ru ü í1 ,.|]
1íX
Indicar cómo se programa la matriz lógica de
la Figura 9.21 para obtener la función lógica:
F=A@B@C
?,:;iɿ
Indicar cómo se programa la matriz lógica de
7a:;'::tj4 la Figura 9.21 para obtener la función lógica:
F = ABCDE
Figura 9.21.
I Análisis de los diseños prapuestos
SegLridarncnte conrentaren-)os Ias pautas sc-uLticlrrs paln
reulizlrr LLs fr-rnciones [ógicas inclicuclas.
En la Actiliclaii 1. corno cl clis¡-rositivo nrr clispunc tlc
pLlcrtlrs O1l-ErclrLsivas. tenr|cmos Llue dcsarrollul la
erirrcsion cic lu lunciil'r cu \Llnu clc 1-rtotluclos
I' : .-1 O B O ¡.' - 1,{8 +i8ra * {,{8 - .{lj)c' -
.\Sf ; \Á(' ' \llt- , .lt;i
Y csta cxprcsiin sí poclcuros irnplclucntrir[a cn cl
dispositivo c1c l¿r F-i-cul¿r 9.21. t¿rl -v con-ro sc ntuestr¿r en
la Fisura 9.22 c'loncle lc¡s fusibles intactos (o las célul¿rs
ll U,l'il'{i :i | ü i1 IUA,{'iil | fl 3 t'{J üf ilAíi
Indicar cómo se programa la matriz lógica de
fa Figura 9.21 para obtener la función lógica;
F=(Á. B. e+ Á. B. c+ Á. e. e + Á. e. c.lo*
+(4. C+ A. C+A-B.e+A.B.C\D
Matriz lógica programable genérica.
ructivadasl est¿in indicuclt¡s con un¿r X. La ausencia de X
inclic¿ clue los firsitrles estitn fLrndidos.
En la se gunrla actividacl ¡rropLresta la dificultad se
cucLrculr¿r cn clLle la luncirin a inrpleure-ntal iieur' cinctr
r ariablcs. micnLllrs ciLLe rrLrcstrrr rnrtlliz ¡rrogt'anutblc
srilo rlisponc c1c cr,ratro cntr¿r11us. [)ero para soluciotltt
cslc ploblcn.ra no clcbcnros c1c olr id¿rr clue cstL- clisposi-
tir rr clisponc ric tlos ¡rincs cortligtn'ublcs cot.tlo ct.ttl acl¿t
rr slrlitilt. En lrr st¡lt¡.iiln r'Lru \a ntlrc\tr-li crt llt lt'rSti-
la 9.1-l ircnros conÍ'igrit'urlo cl pur I'Cl courtt ctttt-¿tcla.
1-rrLr:t lo culrl. henros frrlzltclo rlttc la cittfitclil c'le ct¡tllrr¡l
tf cl bLLl'l'cr tlicsL¿tcio cstó a nit cl ba-io. ¡ lrlrlt cotrscgttirltr
rt tlicita línca f 2 le llcgrL lrL iLtuciórt Á,V/f cle la rariable
A por sLr ue-cad¿t. por lo tllle ell 7-2 se tetlclrll sietn¡rrc a
nivel bajo.
:f ,6 É-r
 A@B

A@B@C

Figura 9.22. Matriz programada de la función F = A @ B @ C

F - ABCDE

Figura 9.23. Función F = ABCDE

 En el tercer caso propllesto el núrmcro de r'¿rriables estado de ¿rlt¿r impedancia de las salidas. Se han r-lnido
de la fLrnción es cuatro y el de las entradas tanbión es las dos salidas fisicamente, pero no se produce incom-
cuatro, el nirrnero cle sumas de productos delttro dc patibilidad de estado de salida, ya qlle cuando la varia-
cada paréntesis es también cuatro, pero el problema ble D - I la salida activa es la l/O1, mientras que la
aparece cuando se pretende sum¿lr la funciorl qttc ntul- I,lO2 está en estado de alta irnpedancia. por el con-
tiplica D cc'rt.r la función que multiplica a D. trnrio, cuando D 0 ia salida activa es I/O2 y
En este caso, la solución adoptada es l:r que se 1:r que se encuentra en estado de ¿rlt¿r impedancia es
nruestra en la FigLrra 9.24- en lur que se ilte-ea con el Iio 1.

Figura 9.24. Función F=(ABe + ÁBC+ Ase + Ásc¡D + (ABe + ABC+ ABe + ABC)D.

ll,,
, lll'l'jjiifiiii'l A l-ll fJl'i I)n jijij' njinl'l
Ltls dispositivos lógicos plograutables. collto tttcltts ltts los r.lunreros cprc sigucn a la lett'it qLle designa el tipo cle
circuitos iutegrados utilizan tlu sistettra cle eticltre'tac'ltl salida iudican el nirnrero de saliclas. Por eiemplo, l¿t
rluc estir lnus o r.ncnos estatlcltrizaclo. Estlts refet'ctrci¿ts le lc rc r.rci¿r:
sicnrlrrc cot.t.licit;¿ltt.t ctttr cl prcl'i.io P.A!-. Los tlos 1-rt'ittlc-
ros cligitos que sigLren al plet'iitt iltclic¿ttl cl tritntertr clc
PAL16L8
entlltda. cu cl cir,te sc iuciulc cl tlitttiet'cl clc slrliclas clLtc
sc pueclc-n configurirr col.no elttradas. I-lt lett'a cltte si- ,..o I \.- Bsatictas

gue al nrullero clc cutrltclas clesigrtlt el ti¡lo cie- saliiia. tal Yl,l'!ql:l /i
ProgramaDle \ S.ti.tas activas
v como se lnllestra en la Tabla 9.3: asi. por e-¡emplo. 16 entradas a nivel bajo
L - active-¿OI,1/ (activa ¿r nivel bqo). H : ttctive-HIGH
{.tetirlL lL llirci lrltol -t ¡ : llollrritllltl pt',.r-lrlttlllLt¡lc. Ill tr Figura 9.25. Referencia de r-rn PhL

,:¡.: .:
 Tabla 9.3. Algunos códigos de referencia utilizados Ade ln¿is. una relelencia de un PAL pr,rede llevar
por Vantis para etiquetar sus PAL sufijos qr-re especilicluen l¿r velocidad, el tipo de encap-
sulado y el rango de temperatura.
Asi, por ejemplo, la empresa VANTIS, líder en la
fabricación de este tipo de dispositir os. nos presenta el
L Conrbinatoria activo a nivel baio etiquetado de ia Fislrra 9.26.
H Colnbinatoria rctivo a nivel altcr
R Registro
RP Registro de polalidacl programable
IiA Registro ¿rsincrono
Rcgistro cie OR-Exclusii'n
Vers¿itil
A Cou registro aritr.nóticer
S Secuenciador
RP llegistro v polalidad reproglarnable

PAL LV ta

I
10

FAMILY TYPE I
OPERATING CONDITIONs
PAL = Programable Array Logíc :
C Comercial (0 oC to +75 oC)

I
I = lndustr¡al (-40 oC to +85 oC)
I

TECHNOLOGY
LV = Low-Voltage PACKAGE TYPE
P = 24-Pin 300ntm Plastic
NUMBER OF ARRAY INPUTS SKINNYDIP (PD3O24)
J = 28-Pin Plastic leaded Chip

OUTPUT TYPE
V = Versatile SPEED
-7 = 7.5 ns tpo
-10 = 10 ns tpo
-15 : 15 ns tpD
NUMBER OF OUTPUTS
-25 : 25 ns tpD
Z = Zero Power
(30 ¡tA lcc Stanclby)

VALID COMBINATIONS
VALID COMBINATIONS
The Valid Con'¡binations list configurations planned
PALLV22V 1 O-7 JC
to be supported in volumen for thís device. Consult
PALLV22V 1 0.1 O PC, JC
the local Vantis sales office to co¡'¡fir¡¡t availability of
PA.LLV22V 1 0,1 5 PC, JC, JI specific valict contlsinatio¡ts and io clteck on newly
PALLV22V 1 OZ-25 PI, JI
rel ease d co m b i r¡ atio t'¡ s.

Figura 9.26. Claves de rotulación de las PAL utilizadas por Vantis

282

:*
 ¡\t{4ilE3{3#Ii\Lü,fjlliJgfef
P$t{i{iEAA gA$31"li3 C#Mfr F{il{Ag,fl
E.n este apartado queremos present¿lr un recorrido pclr
los c'listintos tipos cie PAL, que podemos sul'rclividir en
grllpos dependiendo clel nírmero de pir-res que tiencrr
fisic¿rmente en su cl-rip. Así. encontrurnios dis¡rositir,os
de 20 patillas, 24 patillas y 28 patillas.
Por ejeurplo, en l¿r Figura 9.27 se nluestr¿r l¿L estLlrc-
tur¿r del PAL16L8 que dispone clc oclio s¿rlici¿rs. corrcs-
pondientes cada una de ellas a la salicla cle uu¿r plrerta
OR dc siete entradas.
A cacla una de las puertas OR le llegan siete puertas
AND qr-re realiz¿rn productos entre las patillas cle entra-
da 1' lits salid¿rs provistas de realiment¿ción. Clada sali-
da tier-re asociac'la un buffer iuversor triestado cuva
entracl¿r de habilitación depeucle de l¿r s¿rliclu cle otr¿r
puerta AA/D.
Por su parte. cada una de l¿rs salidas ciel PAL l6P8
tiene entre la salicla cle las puert¿rs OR ¡, el bLrfler
inversor Llu¿l puert¿r OR-Exclusive cou Llna tle las pati-
llas conectada n mas¿r a travós de un fLrsible, lo que
permite pro-sramar la s¿rlid¿r como ¿rctil'¿r a nivcl alto o
activa a nivel bajo. tal y couro se ve en la Figura 9.28.
Con el mismo n[rnreo de entrad¿rs y salidas. pero con
éstas registrad¿rs. es decir. col-l uu biestable D a l¿r
salida encorltralros el PAL 16R8, cuya estfuctura se
l-nuestra en la FigLrra 9.29; en este PAL los rc'gistrcrs se
control¿ur con uua señal de reloj comirn a toclos ellos
(cLK ).
La habilitación de salida de los registros se realiz¿r
con r)tra patilla cornún a todos los registros clenornina-
dtr OutpLtt ürublc (OE¡. En este c-aso. l¿Ls siilidas pro-
r,istirs de registrcls no pueden utilizarse conlo salicl¿rs
co ur binacitl nales.
Corro dispositivo lógico prograurable cou tod¿rs l¿rs
posibiliclades de salida, encontramos el PAL ,senclrico
i$P{93{'{'áiV{ií"i1,{j{;A{;ü5
í$
o versátii PAL22Vl0, quc pern-rite mediante la configu-
ración de su macrocélula de salida obtener cualquiera
de ias configuracictnes vistas ¿tnteriorrnente.
Este dispositivo fue diseñado por AMD para reeln-
plazar todos los PAL de 24 patillas. Dispone de 22
entraclus. cle las cu¿ilcs l0 de cllas son E/S. Las 10
lineas de salida estín ecluip¿rdas con céiula de salida
como la quc heuros estudiado ¿rnteriormente y cllyo
clet¿rlle puecle \¡erse en 1a Figura 9.1-5.
Por t¿rnto. puede progr¿ll-n¿rrse cada un¿r de las sali-
d¿rs comcl activas a nivel alto o ¿rctivas a nivel bajo,
tanto en r.r-rodo combinaciclnal como rcgistrado.
La [olm¿t de rcpresent¿rr estc)s dis¡lositivos en dia-
granla de bloqLres es la clue se muestr'¿r en lir Figu-
ra 9.30 r' el ciiagrarn¿r ló-t¡ico clel circuito correspontlc
con cl de la Fi_elna 9.31.
Corno hcmos dicho anterioru-iente. Ios GAL (Gene-
rit' Arruy Logic ), m¿lrca registracln por Lattice Semi-
conc'luctor permiten programar y borrar los dispositi-
r,os eléctric¿rmente.
En esta línea otras empresas como Vantis 1,' Philips,
han s¿rcado al nrercado dispositivos cornpatibles con
las nrismas propiedtrdes. Este es el caso clel PAL-
CE16V8 que está diseñado con tecnolc)gía CN'IOS y
que puede sustituir ¿i todos los PAL de 20 pinc's. crrnio
son el PALl6HS o el PAL16R8 cntre otros.
Dis¡lone. por tanto. cle i6 eutr¿rdas. cie las cu¿rlcs
ochcl son directas y otras ocho corlesponden con l¿rs
ocho cntr¿rdas'salidas en las que existen macrocélulas de
salicll como las clue heruos r''isto al estuciiar l¿r estructt-t-
ra clc los GAL.v cir,l'o ciet¿ille se ve eu ltr Figura 9. 19.
Su cliugrarna de bloclues es cl qlle se urliestra en lll
Figura 9.32 y su diagrarna lógico es el cle la Figtt-
ra 9.3-j.
¿{t"3
 B 91011 12 1314',ts 2a 29 30 31

16
11
18
19
2A
21
22
23

24
25
26
21
28
29
30
31

32
33
34
35
36
37
38
39

43
49
50
51
52
53
54
55

56
57
53
59
50
61
6?
63

8 9 r0r1 121314r5 16171819 20212223 24252621 28293031

Figura 9.27. Estructura del PAL16LB.

;r+:r,
 I 9.1011 24 25 26 2t 28 29 30 31

24
25
26
2l
2a
29
30
31

32
33
34
35
36
37
38
39

,13

¡.9
50
5',1

52
53
54
55

56
5l
53

i0i
61
il2
!-l --

E 9 1011 12131415 l6tl1t19 2A212223 24252621 28293031

Figura 9.28. Estructura del PALl6PB

 2A 21 22 23 24 25 26 21 28 29 30 31

I
10
't1

12
13
14
15

16
1l
18
t9
2A
21
22
23

24
25
26
21
2B
29
30
31

32
33
34
35
36
31
3B
39

18

50
51
52
53

55

56
51
58

ri0
61
62
63

6 9 1011 12131415 ',I6',t71819 20212223 21252621 2A293A31

Figura 9.29. Estructura del PALl6RB.

s¡69€
eü"é
:......
l¡: {
Figura 9.30. Diagrama fógico del PAI-22V10
 Programmable AND Array

Figura 9.31. Diagrama de bloques del PAL22V10.

Programmable AND Array

32x64

w,,
Figura 9.32. Diagrama de bloques del PALCE16V8.

esg

-5
s
 Eil

sco -ñsLo,

16
11
18

20
21
22
23

24
25
26
27
23
29
30
3l

15 16 13 20 23 24 2/ 2a 3l

Figura 9.33. Diagrama lógico parcial del PALCE16V8

 _ üSJBIflS f.r,ii 3fl'l;U{i1ilAD Y f¡{fil$¡\
Los PLDs, Llna vez program:rdos, pueden ser leídos
fácilmente por el propio dispositivo que los ha progra-
mado o por ott'o simil¿rr. Para evitar esto la mayoría
cle ellos disponen de un fusible dc seguridad que r-rna
vez fundido impide su lectura.
Los dispositivos GAL suelen disponer de una serie
]. ']
r:f l. ,,\f :1 . fr .n-^l
Ir,livf
l.t Jt\I y!!ir !u-)
1t.t-, #í-q ? ü rl:'iiYü 3
Como yzi hen-ios dicho, los PAL se progr¿rman dejando
intactos los fr-rsibles especificados y fundiendo los rcs-
tantes. Los GAL se programan de lorma sirnilar, pero
r I
son las cólulas E'CN,tOS
- ^-
las que se activan o desacti-
van. P¿rra programar uno de estos dispositivos se nece-
sit¿rn: un ordenador personal. ¡.rn softlvare de progra-
tnación y un programador de PLD.
g Ordenador personal: puede utilizarse cualquicra
que cr-rmpla los recluerimientos del softrvare. Estas
especificzrciones se refiercn al tipo de microproce-
sridor, 1¿ c¿rntidad dc rremoria del sistema y el
tistcntr.t opelirtir o qrre precisa.
e Softryare de programación: los paqlletes de softr,r,a-
re utilizados p¿rra progr¿rmar los PLDs se denomi-
nan cornpiladores lógicos. Como es lógico pens¿rr
cristen varios p¿lquetes software disponibles en el
rncrcado. como sorl entre otfos: ORCAD, ABEL,
P,4LASM, Desit¡uDit'eu. Estos dos úrltimos son de
libre disposición y pucden obtenerse en el r,vebsite:
lvn,'ur'.r,antis.com. Todos estos program¿rs realizan
fut.tciones similares: procesrlu v sintetizan los datos
iutroduciclos eu un lichercl rnediante un n-iétodo
especíiico, convirtiendo los datos introducidos en
Lrn llchero interrnedio para luego gener¿rr un fiche-
ro cie salida denominado JEDEC o mapa de cel-
das o r.niip:r de fusibles, que es con el que se pro-
srAnut e I dispositivo. E,stos programirs pr'rnr iterl
tanrbién simular cl funcionamicntti del dispositivo
para clepr-rnLr cl diseño.
Existcu r'¿rrios métodos básicos plLra intloclLrcir
lrr: tllrlrr: lrl tli¡en,r.
Fcunc-ioncs booleanas.
- Tabl¿r de verdad.
Muquina de est¿rdos.
Esquernático.
- Lengua.je de descripciór-r hardware (VHDL).
-
ii,!.,
fltfl{?8{Jl g,ilA
de posiciones de memoria dedicadas no a programirr
sino a guardar información auxiliar como ia fecha cn
que fue Drogramada, nombre de1 plogram¿i o del
autor. A estas posiciones de rnemoria a las que se
pr-iede acceder incluso cuando se ha activaclo el iLrsible
de sesuridad se les denomina lirma electrónica.
¡. ú t;; C ü S FFuüüF¿iXi,lBLES
Los paquetes indicados anteriorr-nente perrniten
Lrnao varias formas de introdr-rcir los d¿rtos.
Todos .1os paquetes de softi.vare, indepe r-rdicnte-
mente de los l¿rbricantes. son confon-nes ¿r Lln es-
tándar p:rra la generación de ficheros JEDEC esta-
blecido por el JoinL Electronic Det,ic:e Enclirteerirttl
Cowtcil (JEDEC).
o El programador de PLDs. Suelen disponer de un
zócaIo de inscrciórr nula sobre el que se coloca cl
PLD y, utilizando cl fichero JEDEC que ha gcnc-
rado el compilador lógico, se programa e1 disposi-
tivo aplicándo1e l¿rs tensiones requeridas en los
pines apropi¿rdos, para alterar así 1as celclas especi-
ficad¿rs de una matriz de lii fonna que índiqLre el
tttupa de ftrsibles.
El proceso de programación de Lrn PLD sigr-re el
organigrama que se muestra en la FigLrr¿r 9.311" en el
que podemos ver que el primer paso consiste en clisc-
ñar el circuito lógico. Este diseño se introduce ntecli¿rn-
te r-rn lichero tlente en el que aclemás suelen ir d¿rtos
como el nomlrre clel usn¿rrio. fecha y descripción clel
diseño. t:lnpresa, etc. Luego, se introduce el tipo de
dispositivo PLD. la numera.ción de los pines de el.rtra-
da y salida y las variables de entracia. qllc como )'rr
hemos dicho son dclinid¿is por el plo-erarnador. Por
último" sc introducer las funciones lógicas cu {brur¿r dc
ecuaciones boolcanas. tabla de verdad o cualcluicr otro
fortnato qrle soportc cl sotirv¿rre.
CualqLrier error c1e sinl¿rxis clumnte la iutroduccitirr
de los datos es cletect¿rclo por el compilador I clcbcni
c0 f fegl fse.
LIn¿r vez corregidos los crrores, el compiliidor pro-
cesa v traduce cl fichero de entrada v mininriz¡i lu
lógica. El siguiente pzrso consiste en la sintulación soft-
ware, par¿l lo cnal hay qLre ir-rtroducir una serie cle
vectores de prueba. Los vectores de prucb¿ls no son
lniis cltre valores que se introducen a las vari¿ibles cle
entrada del dispositivo, de manera que el software
genera un fichero con las respuestas que daría el dis-
positivo si estuviera grabado. Si la simulación no es
correcta el diseño vuelve a depurarse. Si la simulación
es correcta de acuerdo con 1as prescripciones del
diseño, el compilador genera un fichero con las ecua-
ciones lósicas finales. el fichero JEDEC e incluso el
diagrama de patillaje con las entradas y salidas dei
dispositivo.
Por último, el fichero JEDEC se introduce en el
programador, que se encarga de decirle qué fusibles
son los que hay que fundir si el dispositivo es un PAL
o qué células son las que hay que activar o desactivar
si el dispositivo es un GAL.

Introducir el diseño
en el ordenador.

La entrada del
programa fuente
puede ser por:
. Esquema.
. Ecuaciones Iógicas.
. Tabla de verdad.
.Máquina de estados.
. Lenguaje VHDL.

-
¿Errores de
ompilación?_

Compilación y
minimización lógica

Simulación
del circuito

I Fu nciona
el clrseno I

Generación del
fichero JEDEC

Figura 9.34. Secuencia de programación de un PLD.

3
 1. Determinar el número de entradas y el número de 5. Contestar a las siguientes preguntas:
salidas de cada una de las siguientes GAL:
a) GAL20V8. b) GAL22V10. c) GAL1BV10.
a) ¿Qué es un PAL?
b) En un diagrama de PLD, ¿qué significa una X?
, Indicar cómo se programa la matriz lógica de la c) En un diagrama PLD, ¿qué significa un punto?
Figura 9.21 para obtener la función lógica de cua-
tro variables (A, B, C y D), que tome a su salida d) ¿Cuál es la diferencia entre la arquitectura de
un nivel alto cuando tres o más de sus entradas un PAL y la de una PROM?
estén a nivel alto.
e) ¿Cuál es la ventaja principal de una EPLD?
¡)
.f. Dado el circuito programable de la Figura 9.35 indi- n ¿Qué se requiere para programar un PLD?
car cómo se programa la matriz lógica de puedas
AND para obtener un multiplexor de cuatro entra- d ¿Qué es un fichero JEDEC?
das de datos v dos entradas de direccionamiento.

6. Uiilizando un PAL del tipo 16L8, indicar los fusi-

bles que quedarán sin ser fundidos si se pretende
realizar con ella un decodificador para un display
tipo cátodo común que cumpla las condiciones de
la Tabla 9.4.

(
Tabla 9.4

-I

Figura 9.35.

^ Dado el circuito programable de la Figura 9.36

indicar cómo se programa la malriz lógica de
pueftas AND para obtener un multiplexor de cua-
tro entradas de datos v dos entradas de direccio-
namiento.

¿" Partiendo de la Tabla 9.4, realizar un decodifica-

dor como el realizado en el ejercicio anlerior. pero
utilizando para su realización un PAL 16R8. En
este caso, el dispositivo diseñado deberá incluir
una señal de Enable además de una entrada de
CLK que deberá ser activada para que las salidas
cambien cuando se haya introducido la combina-
ción de las señales de entrada.

e9*
,'.i:
:'.f
;:. t
 '.to I

ltrr:
Ab{iürSrilr#
fliEFi ffiAT.{9$; 1[.ü1=.Yillf'1#üf.fl9 /V# Y #YA

Análisis de los convertidores Análisis de los convertidores

digital/analógico (DAC). analógicoidigital (ADC).

lll'i fiDiiu,lllÓlii

Hasta el momento sólo hemos hablado en este libro de
l¿rsseñales digitales, pero en la mayoría cie las tnagnitu-
des flsicas varían de manera analógica, es decir, que
son señales continuas que varían en ei tiempo. Pero ia
reducción del coste de los circr-ritos digitales. sobre
todo desde qlre se produjo el uso extensivo de los
micloprocesadores, l-ra dado lugar a un cambio en e1
tr¿rtamiento de las señales anaiógicas. De hecho, mu-
chos de los circuitos que hasta hace poco se realizaban
con circuitos ar-ralógicos han sido reemplazados por
circuitos digitales. consiguiéndose en la mayoría de los
casos meiores prestaciones y un coste más bajo.
Para ilustr¿rr la diferencia entre la representaciór-r
anrlógica y di-eital de una magnitr"rd, consider¿rrernos el
c¿rso de una señ¿rl que varía entre 0 V y 15 \¡. L¿r
representación analógic¿r de est¿r señal puecle tomar
todos los r,alores entre 0 V y 15 V, que son Lrn numero
rnfinito. tal y como se puedc apreciar en la Figura 10.1.
La representación digital de esta señal empleando
4 bits, só1o puede definir 16 vaiores discretos, por
tanto, 1a representación de un v¿ilor analógico en rrn
código digital se hace con ciertos valores específicos
tomados cada cierto tiempo, que dependen del nitrtero
c1e bits ernpleados para 1a codiiicación. A mayor nú-
mero de bits utiiiz¿idos en la codificación, más valo-
res discretos ]- menos diferencia con 1¿r señal an¿rió-
gica. lo que signific¿l menos error en 1a representación
digital. Si ahora representarnos en LlnA grhfica sólo
el v¿rlor coditic¿rdo de l¿rs muestr¿rs. obtenernos l¿r señal
de la Figtrra 10.2. cllle nos da ldea dcl funciourrmien-
to general de cuhl cs ei significado de una decodific¿r-
ción AiD.

15
14
13
12
1'1

10
I
8
7
6
5 P 0101
4
3
0100
01 00
0100

2 looro
1

0 .12
6 9 10 11 13 i4 15 16 11 18192021 222324252621 28293031 32333435

Figura 10.1. Puntos discretos sobre una señal analógica

;i+i
 15
14
13
12
11
10
9
8
7
6
5
4
3
2
1

0
12345678910 11 12 1314',15161718 192021 222324252621 28293031 32333435

Figura 10.2. Representación digital de las muestras de la Figura 10.1

En el dia-erama de bloques de la F-i-eura 10.3 se
representa un sistema típico de adclLtisición de datos y
tratamiento digital de una señal analógica.
La señal analógica puede precisar un cietto prepro-
ceso mediante circuitos analógicos, como puede ser el
filtrado qLrc elimina el rr"rido y limita el ancho de ban-
cla, y la amplificación de la señzrl para conseguir un
nivel suficiente para ser ¿rdmitida por el Convertidor
Digital Analógico (CDA o Convertidores D/A del rn-
glés DAC), muestreo y retención.
El DAC realiza las ftinciones de muestreo. cu¿rntifica-
ción y dígitalización de l¿r señal, proporciona trn códi-
go digital en fr-rnción de la amplitud de las muestras de
ia señal analógica de entrada.
El tratamiento digital de las muestras norm¿rlmente
se reaiiza mediante un sistenta digital, form¿rdo gene-
rirlmente por un microprocesador, encargado de reali-
zar el algoritmo adecuado para cada aplicación.
Si el proccso digital ha de entregar u1.)a señ¿rl ¿rn¿rló-
gica, se utilizarir un Convertidor Analógico Digital
(CAD o Cottt¡ertidor AID del inelés ADC).
La señal entregada por el convertidor D/A nonnal-
mente tendrá que sufrir un postprocesamiento analógi-
co, colrlo pucde ser el filtrado p¿lr¿r la eliminación de
frecuencias no deseadas (arn-rónicos) y la amplilicación
de la señal resultante.
Éste es el caso, por ejemplo, clel trat¿rmiento clel
sonido en un reproductorde CD ( Conrpact Disc: ), en el
que una señal anirlógica de audio se graba digitalmentc
en el CD; mediante un¿r serie de surcos, quc son detec-
tados por un cabezal láser, la señal digital amplificada
se convierte en Llna secuencia cie códi-eos binarios que
representan la señal cle ar"rdio originalmente registrada.
La representación binaria de la señal cle audio se con-
vierte a formato analógico mediante un Convertidor
DiA. se amplifica y se envía a 1os ¿¿l¡avoces.
En este capítulo trat¿rremos sobre los elementos que
constituven un sistema de adquisición de datos. que
como veremos r,rtilizan circ¡:itería hibrida analógica l.
digital para curnplir sus funciones.

E ntrad a Salida
a na Ióg ica Converso r Co nve rso r
Preprocesa miento a na lóg ico/dig ita I d ig ita l/a na Ióg ico
(A/D) (D/A)

Figura 10.3. Diagrama de bloques de un sistema de adquisición de datos y tratamiento digital de una señal analógica

+t1.8
/-= i.f-l
 Al{A{,13 { 3 ü {, {,,0 3'1 üi\ Vfl íi?l D,:fiA fl:i ü lü1,?'4il / AHAf,,'S Ggt#

Un convertidor D/A transfiere información erpresada Por c.¡emplo. punr rr : 5

en forma digital a una forma analógica; para entender
la necesidad de este dispositivo conviene recordztr que ct2 o¡ (t+ (r\
r-rr.r sistem¿r elcctr'ónico que lunciot-te con valores digita-
r\_
--r:(a,
\:
,
- 4
,
- ¡
,
- t6'i)
les puede estar conectado a ut.t subsisteln¿i que trabaja
con inform¿rción de tipo analógico (magnitudes eléctri-
ca, mecánicas..., etc.). Al-qun¿r de las aplic¿tciones eu las Luc_eo podemos expres¿lr el valor de la salida analógi-
qlie se utilizan convertidores D¡A son: ca del convertidor D/4, como:
a El control por ordenador de proces,os industri¿rles
o experimentación. el cual requiere un interf¿rce A:K'D:2" ..(n, e)
K(-,',F;+...*1"I
.,,\
que transfiera l¿s instrucciones digitales del orde- \: - t,/

nador o microprocesador al ienguaje de los actlla-

dorcs del proceso. que es analógico. puecie comprobarse que si todos los coelicientes (a) son
a El telccontrol. donde la inforrnación transrnitida < l' la surna de la serie encerr¿rda en el paréntesis
digitaln-rente. se habrá de convertir ¿r nna señal tiende a la r-uridad.
analógica para accionar los elemeutos de control.
s En cornunicaciones digitales, que deben recoltver-
tirse a información analógica p¿rra su empleo final.
a En instrumentación digital, para perrnitir obtener
una salida analógica para propósitos de represen- lO.1.l. Clasificaeión
t¿rción. de los converticlores
Un convertidor D/A. debe entrcgar ulta salid¿r an¿r- cligital/analógieos
ló-eica (A) proporcional (K coustante de proporcionali-
dad) a la magnitucl expresada por la entr¿rda digital (D).
Los conveftidores DiA dependiendo de la forma de
A:KD hacer llegar la señal digital D se pueden clasilicar en los
tipos ir-rdicados en el Cuadro 10.1.
La salida analógica puede ser ul-la tertsión o [lrta
corriente. La entrada digital puede ser cualquier ccidi-
go digital: el código más común es el biuerio. eullclue
pueden usarse otros. I Los conyertidores DiA con entrada serie
Si rlisponernos de una entrada D de u dígitos. pttede
expresarse de lir siguiente forma: Son trquellos en Ios que la combinación a convertir se
iiplica a través de un irnico terminal en el clue aparecen
D:ttt2" | +a,?"-2 ¡o.2"--l+... ltt,,_r2r +a,,2o en sccuencia los dilerentes bits que la constituyen. Su
....e,. son los dígitos binurios ordett¿tdos dia-9rama de bloqries se represetlta en la Figura 10.4.
doncle d¡. e2.
cle mayor ¿r y cluc pueden toll¿Ir el v¿tlor
mer-ror peso
El circuito cle conversión en serie resulta rnhs cornplejo
que el de conve rsiirn cn ¡'raralelo; uniclo zr que la mayo-
,,0o o <1r'. Por tanto, podemos expres¿lr la ecuación
anterior colno: ría de los ¡rrocesadores digitales proporciou¿ru a stt
salida uu cierto nirlnero de bits cn paralelo. ha hecho
D =2"ktr2-r + ur2*2 + ctr2-'l + ...+ utt-12' " * {!,,2-"\ que los convertidorcs serie no sclm tnu,r' r,rtiliz¿rdos.

Cuadro 10.1. Clasificación de los converlidores D'A

ENTR,\D,\ SERIE
Tr1-ros tlc :

cO nvertid o rcs
R¿d tl¿ ,.(,r'l.s¿(,i ¡(rl¿t.\ ¡tonderutlas
D ,'\
C.t¡ttt'crsiótt sitnttltrittatt o lirccttt
l
I
Ilcd tla r-¿rr.s¿¿'¡?( ¿l) R - 2¡l
ENT II,\ L)A P,4 I]A LE LO
)
Por ¡lerterut:iórr de irttPttLsos
C ottt:e r siótt se t' ut' ttt ial o ittd i rc t' l tt l
I P cs r .li' e r:ue t'tcitt tar iabl e

_-!
¡i r-:.
 lnformación digital Variable analógica

Figura 10.4. Diagrama de bloque de un convertidor D/A serie.

I Los convertidores D/A con entrada paralelo
Son aquellos en los que la combinación binaria a con-
vertir se aplica en paralelo ¿r su entrada. Su dia_qrama
de bloques se represcnta en la FigLrra 10.5. Proporcio-
nan a la salida una tensión o corriente cuyo valor es
proporcional al número decimal ecluivalente al binario
aplicado a su entrada. La información binaria puede
estar codificacla en diierentes códigos.
recta a analógica sin realizar ningún paso interme-
dio. Su diagrama de bloques es el que se muestra
en la F-igura 10.6. Las salidas dei procesador digi-
tal se aplican A un sumador resistivo a clry¿r salida
sc obtiene una salida equivalente a la combinación
brnaria.
El circuito sumador resistivo dependerá clel có-
digo binario. Nosotros estudiaremos aquí los ca-
sos qLre se indican en el Cuadro 10.2.

Cuadro 10.2. Circuitos resistivos para

códioos binarios

{-
1,.
Entrcttlo de datos
(* Resistencicts ¡ en oulcn'ro
Convertidor I
(
DIA ponderadas I
1F
Llltl'(l(lLl 0e dotos
paralelo
\-
I
Convertidores en BCD
Variable analógica
DIA i
I
t^ Resistencius en estalera R 2R
-

Figura 10.5. Diagrama de bloques de un convertidor
D/A paralelo.
Existen dos filosoñas distintas pirrtr realizar l¿r con-
versión D/A con entrada pa.ralelo:
e Convertidores de conversión simultánea o directa.
La inlbrm¿rción ciigit¿rl se convierte de rnanera di-
e Conversión secuencial o indirecta. En estos conver-
tidores la información digital se convierte en una
secuencia de impulsos que a su vez se transfoma
cn una señal analógica. Presentan l¿r ventajl, con
respecto a los convertidores directos. dc no utilizar
resistencias de precisión, Pero, por cl contrrrrio,
son m¿is lentos. es decir, poseen un mayor tienipo
de conversión.

/\/\ \
I
\./
\ -/'
Procesador Sumador
digital resistivo
Variable analógica

Figura 10.6. Diagrama de bloques de un conversor D/A de conversión simultánea

3**
:L::+:-:,,
.:*
;,V
 Existen r''arios proceclimientos de converslon se-
cuencial, de lo cuales estudi¿iremos ¿t continu¿rcióu
dos de los más utilizados:
Conuertidor DIA por generación de ünpulsos:
Este tipo cle convertidores está bas¿ido err la
generación cie una secucncia de impr-rlsos cuya
frecuenci¿r es constante y la relación entre el
tiempo elr que éstos se encucntran eu "0" 1'
el tien-rpo clrie esthn eu <1, es v¿rriable v dcpen-
de cle la inform¿rcrón digital a couvertir. Por
ello recibe el nomble de convertidor de uroclu-
lación de anchura cle impulsos.
El diagrama de bloques de este tipo de con-
vertidores DiA se representa en la Figura 10.7.
La infori-nación digital se aplica ¿r un¿l cle las
entradas (X) de Lur comparador cligital. 1' a la
otra (Y) se conectan las salidas dc ur-r contador
dc rr biestables (2" estados en código bin¿irio
natural). Lo c¡ue este sistema ct¡nsigue es qLle a
l¿ salida del cornparaclor (ltr) se olltengan unos
im¡lr:lsos de período Z constante pero coll una
dulación I, proporcional a Ia palabra dcl ctidi-
go digitai de entrada.
/vntor. cquivalente\
T,:KX:Kl decadapalirbt'a | [Ec. 11
\dcl codigo digital/
La función del rnr-rltiplexor anirlógico es ob-
tener los impulsos del período Z y dr-rración f,
al nivel de la tensión de lefcrcucirr. I',",.. Lir
Tensiones Multiplexor
analógico
referencia
{";
lnformación X Comparador
digital binario
I^
I beneraoor
|
I
Figura 10.7. Diagrama de bloqLres de un conr¡erlidor D'A de mocfi¡lación de anchura de impulsos.
salida del multiplexor analógico, V, será V,", si
l./, cs un o1>, y será tin <0> cuando V, sea un
rrircl lógico bajo.
Por tanto. la señal de salida del filtro oaso
bajo (filtro integrador), supuesto ideal. será:
Vr",tlt:\r,
que sustituyendo el valor dc I. dado por [Ec. 1]
sc obticne:
l{,,, : +t, /Valor equivalente de cada\
K I palabra del código cligital I
' \\/ de cntrada I
Para que los impulsos tengan una duración
modul¿rda ¡ror el códi-eo digital de entrada, se
recurre a un comp¿rrador cligital cou dos entra-
das digitales de ¡r bits X e Y (donde ir es el
número de bits clel cócligo binario). Las entr¿r-
clas de este comp¿rrador son por Lur¿r pzrrte la
cntrad¿l digital X y, por otrA, un contador bin¿r-
rio, )', conectado a Lln¿l señ¿rl de rcloj. Si el
comparador está configurado p¿rra qlle se ob-
teug¿r Llu nivel alto cuando X > Y. es fácil
cornprender que p¿]ra cada período de la señal
de salida del contador (Y). esto es, para cada
N : 2" in-rpulsos. se obtencirá un impulso dc
salicla del comparador cuyn dr"rración f, depen-
derá clel núlrnero de impulsos de reloi necesa-
rios para c1r:e el contenido del cont¿rdor dejc dc
Variable analógica
I
^^
vg
impulsos
i.':' ;'
 T=2nxTctrc

ffi
Salida
del
comparador I

Salida
del
multiplexor r

analógico I

Figura 10.8. Señales de un conveftidor D/A por generación de impulsos variables.

ser inferior al valor de entrada X. En la Figu- Este método de conversión se car¿lcteriza por
ra 10.8 se muestran las señales de reloj y las su lentitud. Así, por ejernplo. si la frecuencia de
salidas del comparador (V,) y del multiplexor reloj es de 5 MHz {Tctx:200 ns) y n : 10, el
analógico. periodo de los impulsos de salida será:
Si consideramos que el filtro no es ideal. en
l¿r tensión de salida tendremos una tensión de T :2" x Tctx: 200 r-rs x 1024 : 204,8 l¿s
rizado, tal y como se muestra en la Figura 10.9. Como la constante de integración clel filtro
Para disminuir este rizado, es necesario que debe cumplir que t > 27, en el caso rnás favo-
la constante de tiempo del filtro sea muy supe- rable:
rior al período de conr,ersión Z. Por tanto, inte-
res¿r que la frecuencia del reloj sea lo más eleva- 'c : 2x 204,8 ¿rs : 409,6 ¡rs
da posible. p¿rra que el tiempo I, invertido en la
cuenta de los N : )" bits se¿r lo menor nosible. Por tanto. la frecuencia m¿ixima de conver-
ya que sión qr,re es la inversa de r, en el caso rn¿is
.fat,orable es igual a 11409,6 ¡rs : 2,5 kHz.
T:2,'xTc,.r Conuertidor de frecuencia uarieúIe: En ia Figu-
donde T..^ es el período de la señal de reloj. ra 10.10 se representa el diagrarna de bloques

Figura 10.9. Rizado de la tensión de salida del convertidor DlA

¡-a+.
 Tensiones
de
referencia

Vr.f 'O"

Variable
analógica

Generador
Divisor de
programable impulsos

Figura 10.10. Diagrama de bloques de un convenidor D/A de frecuencia variable

de otro método de conversión secuencial cuyo
elemento básico está constituido por un divisor
de frecuencia programable. El número de esta-
dos del divisor es igual al de bits de la cornbi-
nación a collvertir. De cada 2" impuisos del
generador, ap¿rrece a l¿r salida del divisor un
núrmero ecluivalente al valor decimal de la com-
binación binaria que se desea convertir. La sali-
da del divisor controla tarnbién la variable cle
selección de un rnultiplexor analó-sico de dos
entradas en las qut: se conect¿r un¿r fuente cle
tensión cle referencia. Se obtiene así a la salida
del muitiplexor una secuencia de impulsos de
amplitud constante y frecuencia proporcional a
la combinación a convertir. La integración de
esta señal pernrite obtener, por tanto. Llna ten-
sión analó-uica equivalente ¿r la cornbinación
binaria aplicada ¿r l¿rs entradas del divisor pro-
grermzrble.
En la Figura 10. 11 se rnlrestran las señales cn
cada ur.lo cle los puntos má-s signitícativos del
diagrama cle bloques de la Figura 10.10.

T=2nxTctx
Tctrc
Generador
de impulsos
-l
Salida del
divisor
programable

Salida del
multiplexor
a nalóg ico
.-{
I v,"¡
t"

Figura 10.11. Señales más significativas del convedidor DiA de la Figura 10.10

{=YY:
 Teniendo en cllenta las difrcultades de los converti- capítulo en el análisis de los convertidores D/A de
dores D/A de conversión secnencial o indirecta y la conversión simultáne¿r o directa.
menor utilización de éstos, nos centraremos en este

lO. 1.2. Converticlores T) lL directo

ile resistencias ponderaclas

Análisis de un convertidor D/A de resistencias

ponderadas. lnput
)utput lnput lnput lnput )utput
44-4+GND3+3-3
' En la Figura 10.12 se muestra el diagrama de
conexión del cuádruple amplificador operacional
c.t. LM 324.
" Montar el convertidor BCD D/A con red de re-
sistencias ponderadas que se muestra en la Fi-
gura 10.13. Utilizar para su implementación valo-
res de reéistencia con la menor tolerancia posible.

" Actuar sobre los conmutadores y completar la

Tabla 10.1 con los valores de tensión obtenidos
en 4.
. Calcular los valores que debe tomar la salida
del convedidor D/A, dependiendo del valor de
los interruptores, y comparar los resultados con 9utput lnput lnput Vcc lnput lnput )utput
las medidas realizadas en el aparlado anterior. 11-1r2*2-2
Anotar los resultados en la Tabla 10.1.
, Explicar brevemente el funcionamiento del cir- Figura 10.12. Diagrama de conexión
. cuito de la Figura 10.13. del C.l. LM 324.
vcc= 15v

oi D1

a
I t27 ar18 a
¡ ,¡9
1M 1 00K 10K

a
| Rrz
'26 RB
1M 100 K 10K

¡¡16 a ,'7
"25
1M 00K '100 K
1 10K

D,15 ,'13
' "10 R6
1 00K 1 00K 100 '10K

Figura 10.13. Conveftidor BCD D/A con resistencias ponderadas

sEtL!
, .,..: a
ij:-::;-=:::..::
:li -
:;1,:'
 Tabla 10.1. Tensión de salida del circuito de la Figura 10.8 en función de los datos de entrada

Estado 1000 0000 000t) 0100 0000 0000 0010 0000 0000
( Medido

V" Teórico

Estado 0001 0000 0000 0000 1000 0000 0000 0100 0000
( Medido

V" Teórico

Estado 0000 0010 0000 0000 0001 0000 0000 0000 1000
lz. Medido

V. Teórico

Estado 0000 0000 0100 0000 0000 0010 0000 0000 000r
V" Medido

V" Teórico

Estado 0000 0000 t11l 0000 1111 0000 1111 0000 0000
( Medido

7" Teórico

I Código de entrada binario natural

El análisis para el caso en que el código de entrada es
ei binario natliral es el siguiente. El valor del conjut-tto
de bits de entrada al convertidor D/A será:
v: e,,2 1 -f a,-r2"-2 +... I a,2r * ar2o

donde los coeficientes ¿7,¡, ..., oo son el valor qLle to-

man cada uno de los bits de entr¿rda.
Para realizar est¿r operación puede emplearse r.tn
sumador con amplificador operacional de ¡r entrac'l¿rs.
como el que se muestr¿r en la Figura 10. 14, en el qr"re la
ganancia asignada á cada entrada corresponda con 1¿rs Figura 'l 0.14. Circuito sumador con amplificador
rr potencias de 2. operacional.

: r r l'\
v, - (.,,,* I (r,-r + o, . gR + "' + c,,
4R ,U) I Código de esrtrada eI¡ BCD
Sacando factor comirn queda: En cl caso dc Lrtilizar el códi-eo tsCD, las entrad¿ts
^ #, estarirn dispucstas c1-] !rrLrpos dc crt¿ttro bits. ct¡u stLs
t' pcsos telati\'os cn la ¡rropot'citin 1, 1,4, S. 1'a qlie ell
t/": - + rr,,-r2"-t 1...* a,) este caso la tensión de saiicl¿r debe scr:
-u(.a,r2'-t
En la práctic¿r, en c¿rda entr¿id¿i se pone utt conlttLlt¿l-
vl + 2Bo + 4Co + 8Do] +
- [Ao
dor a V,", o masa utilizando un multiplcxor analógico + 10[41 + 2Bt * 4Ct + 8D1] +
q,le entreg:r a la salida V.", o nlasa, según el valor de
entr¿ld a. + 100[4. + 28. t 4C:. + 81f-l +
+€:11
üLb !
 donde A, B, C y D corresponden con los 4 bits del Y como se debe cumplir que
código BCD, siendo A el bit rnenos significativo (LSB) A
' celtenas
y D el bit más significativo (MSB); éste es el caso del '¿, A
--rdecenrs
circuito de la Figura 10.13. Otra forma de realizar el 10

circuito es poner resistenci¿rs del rnismo valor pero entonces

cada grupo disponiendo de uua resistencia en serie R,,
de tal rnanera, que los pesos respectivos dc cada grupo R
sean potencias de 10, obteniéndose, por tanto, un gru-
po p¿rr¿r las unid¿rdes, otro pitra las decenas, otro pafa
\:
10 Re+R"
las centenas, etc.
La Figura 10.15 mLrestra un convertidor D/A de de donde
código BCD con resistencias ponderadas.
El valor de las resistencias serie se obtiene partiendo * R.) : 1sp
de las sieuientes condiciones: *,^,,
por tanto
Iz:10|t
1s : 100 1r
10Re:(Rp+R")
luego:
Analizando el circuito, si llamamos R,, al paralelo
del grupo de resistencias tendremos: R":9Ro
p 1l R-
16 sustituyendo el valor del paralelo obtenemos
..P
1111 1 15 l) R. : 9'16115 R : 9,6 R
2R' 4R' 8R '
-J-I-I- l6R RG Para el cálculo de las unidades tenemos que:
Para calcular la resistencia serie R", de las decenas, :
tendremos:
100 R" (Re + R,)

v
A :- -R
' ^r ccntenas
R
I,
R,:99Ro
de donde
A_ -R
'_l,oecents
Rp+R, R" : 105.6 R

9,6R

CENTENA I,
T
DECENA /1
I
UNIDAD

Figura 10.15. Converlidor D/A con entrada en BCD

3Ep
;*xi**,"-
.-¡
 E,stos convertidores, llamados de resistcncias pon-
derad¿rs, presentan algunos inconvenientes, debido
que la presión depende de:
o La tensión de referencia (V.").
o La exactitud de las resistencias.
* Dispersión térmica.
La princip:rl fuente de error se debe al hecho de que
la resistencia de los conmutadores analógicos no es
a cero. A mayor número de bits más elevadas son las
relaciones de las resistencias y las fuentes de error más
se manifiestan. Presentan además el inconveniente de
tener que utilizar resistencias de vaiores muy distintos
con elevada precisión, 1o que resulta difícil de conse-
guir en tecnología monolítica. por tanto, nc, es aconse-
jable para ser utilizados con más de 8 bits.

1O.1.3" Converticlor fllA con red

cle resistencias R-zR

Convertidor digital analógico con red de resistencias Fl-2R.

a Montar el convertidor D/A con red de resistencias R-2R oue se muestra en la Fioura 10.16.

1K
,,3

Figura 10.16. Converlidor D¡A de 3 bits con resistencias ponderadas.

'Antes de conectar la alimentación al circuito, aiustar el valor de los potenciómetros P, y P, para que la
resistencia Rory Ru" sean de 500 f¿.

" Actuar sobre los conmutadores y completar la Tabla 10.2 con los valores de tensión obtenidos en V,.

Tabla 10.2. Tensión de salida del circuito de la Fioura 10.5

Calcular los valores teóricos y comparar con los resultados obtenidos en la Tabla 10.2.
 f Estudio del convertidor DiA elirecfo
con redes en escalera R-ZR
Este método ofrece la ventaja frente al convertidor D/A
ponderado de utilizar resistencias de sólo dos valores R
y 2R,y, sobre todo, qlle slr precisión absoluta no impor-
ta demasiado, ya que sólo cuenta su precisión relativa.
Como puede verse en el circuito de la Figura i0.17,
i¿rs corrientes que circul¿ln por las resistencias de valor
2R están en progresiórr geométrica de razón 112, ya
que después de cualqr,rier resistencia R, la irnpedancia
que presenta la red de resistenci¿rs es también R, lo que
produce una sucesiva drvisión por 2 de las corrientes a
través de cada resistencia R y 2R.
En la Figr-rra 10.i8 se mllcstrir un circuito de una red
en escaler¿r R-2R utiiizada junto con un amplilicaclor
operacional en-rpleado nornalmente en la realización
de convertidores D/4.
En Ia Figura 10. 19 se puecie apreciar cómo, sea cuai
sea e1 r'alor lógico aplic:rdo a las entradas Do-D., la
corriente por las ram¿ls 2R es constante, ya que el
conmut¿rdor siempre conecta con mas¿I, ya sea real o
virtual a través del amplificador operacional.
Esto implica qlle la impedancia vista desde V.", a
masa tiene siemnre un valor R.
Figura 10.17. Red resistiva en escalera R-2R.
)'*
) l'"
l_
-=
?o'
I
r !
Figura 10.18. Convertidor D/A con red en escalera R-2,9.
Sr:¡,+
ji.¡i:-:-j,;.
,.t-j
Así, en e1 nudo A hay dos resistencias dc valcr 2R en
paralelo, por 1o que la impedancia resultantc será R.
E,n el nudo B, siempre observando a la derecha del
esquema, vemos una resistencia de valor R en serie con
otra resistencia de valor R (la que se ha reducido ¿rnte-
riormente en el nudo A), es decir, la resistcncia equivrt-
lente será 2R y ésta tiene en paralelo otra de valor 2R,
prolongánclose el misrno razonamiento a 1o largo de
los nudos C y D, en cualquier lugar de la línea se ve
una resistcncia de valor R que se encontrará en serie con
otra resistencia de valor 1l unida ¿r la luente de tensión
de referencia (y..J. En el nudo D habrá una lensión
de valor V,"ni2, dc 1o que se deduce, desarrollando
esta vez el mismo razonamiento a l¿i inversa, es decir,
de izquierda a derecha, qllc eu e1 nudo C existe un¿r
tensión de valor V,",.f4,en el B una tensión de V,",./B y en
el nudo A una tensión de valor V*,16. 4 través de las
resistencias 2R, estas tensiones darán lugar a corrientes
que serán snmadas por el amplificaclor operacional,
siempre clue el conmnt¿tdor esté cerraclo.
En la práctica, en cada entrada se pone un conmuta-
dor analógico cille selecciona entre V*", o masa, depen-
diendo qrie ia entrada de selección sea 0 o 1, tal y
corrlo se .muestra en la Figura 10.20.
114 I
lñ 2R 2R
jt,,
?''
 BRA

E = Vr"tl2

Figura 10.19. Análisis de la red R-2R.

t/
vref:' I
}B
rl
,rv t4l 2R ,AI
V
2R
I

IEI
I
I

ll

I I

t
t;í*
-i-
I

-T- --'1-
Sn-2 Sn-3 Sg
(LSB)

ENTRADAS DIGITALES

Figura 10.20. Convertidor D,rA con red de resistencias R-2R y conmutador analógico.
 1O. 1.4. Los convertidores D/A
de la serie DACOBOO

ü;:il: jl Convertidor D/A comercial DAC0800 * Conectar el circuito conveftidor D/A que se
-:l t'',
-;:.,::
* En la Figura 10.21 se muestra el diagrama de muestra en la Figura 1O.22, leniendo precau-
ción al conectar las tensiones de alimentación
conexión del convertidor D/A DAC0800.
de +10 V, -10 V y +5 V.
(Control de e Poner todas las entradas digitales a nivel bajo y
umbral) vtc -t-
l1 Compensación ajustar el potenciómetro POT hasta que la ten-
--l
tout i-l
I t¿
o t/vfer . l_\
w sión en el terminal de salida sea exactamente
ña Vrsi {+)
0 V. Es recomendable utilizar Dara esla medida
itv
un milivoltímetro de precisión.
Iout ll+ V+
o Realizar la medidas indicadas en la Tabla 10.3,
MSB B1 88 LSB
anotando los resultados.
B2
B3
lo
lz
87
Eb
* Indicar la relación de salto de los bits deoen-
r-l diendo de su peso; utilizar para ello la columna
rlt_I correspondiente de la Tabla 10.3.
. Utilizando 2 contadores del tipo 7439 diseñar un
Figura 10.21. Diagrama de conexión contador binario de módulo 256 (del 00000000 al
del DAC0800. 11 '1 1'1 1 1 1), de manera que al inyectarle una se-

Vcc=5v Vcc = +10 V

R4
DAC 0800
4K7
B8
88 lout

pl I
out
88
B8
Bs COMP
L1
0,01pF
VR* Vrc

VR-
V- V+ v2
O,121tF
R1

3K9
tt2
4K7 e3

I
O'lrF I

Vcc= +10 V V¿.6= +iQ y' vcc = -10 v

Figura 10.22. Montaje experimental con el DAC0B00.

:¡
:-:iii
 Tabla 10.3

00000000 010t1000
00000001 10010000
00000010 11000000
00000t00 00000111
00001000 10001000
00010000 10010001
00100000 00100010
01000000 rrr10000
10000000 11111111
ñal de reloj repita continuamente esta secuencia. " Inyectar al contador una señal de reloj de 10 kHz.
Sustituir los interruptores del circuilto de Ia Figu-
ra 10.22 por las 8 salidas del contador, teniendo n Visualizar y dibujar la señal de salida del convefti-
la precaución de conectar el bit menos significa- dor D/A en el osciloscopio, indicando su amplitud
tivo del contador a la entrada B. (LSB) y la y período. Ampliar la señal que se visualiza para
salida de mayor peso a la entrada 4 (MSB). medir el tamaño del escalón de la señal obtenida.

n El conyertidor D/A DAC 0800 entre *4,5 V y + l8 V y su potencia de clisipación es

de 33 mW par¿t una tensión de alirnentación de * 5 V
La serie DAC0800 está forrn¿rda por convertidores que es independiente de los nivelos 1ógicos de las en-
D,iA monolíticos de B bits con r:n tienlpo de conr''er- tradas.
sión de unos 100 ns y penniten tensiones dc salida de Las corlientes dc stlida /, {/.,,,) e i" tt,-,1 vicnen
hasta 20 Vpp. En ia Figuri,r 10.23 se lnuestra un diagra- dadas por las erplesioncs:
ma de bloques y todos sus tennin¿rles.
I
El circuito está fonlado por Lrn conjunto dc tr¿rnsis- I,- -::(218t + 2682 + 2sB3 + 2+84 + 238 ' +
tores cnytr corriente de colector está ponderada por _)b
lrna red de resistencias eu escalera R-2R y 8 conntut¿r-
dores analógicos controlados por otros tantos bits de
+ 2286 + 281 * Br)
entrada.
El inte-erado dispone de: + 2*ü + 238. +
* Ocho entr¿rclas dc datos digitalcs, donde B, (pin 5)
es el bit más significativo (MSB) y B. es el bit
+2'4+28.+ B;)
rnellos significativo (LSB). donde 1,",. utiliza el circuito de la Figura 10.14, en el que
u Dos salidas de corriente complementnria:; 1,,,,r se supoue que lc'rs componentes son ideales. es decil:, la
(pin 4) e {. (pin 2). impedaucia clel arrplificador operacional es infinita y
* Un¿l entrada tz.. (pin l) clue permite frjar los nive- por t¿rnto l¿r corricnte que atraviesa R, es ttttl¿r.
les lógicos requeridt'rs en las entr adas digitales. El valor de 1,.", viene dado por:
Esto facilita l¿r realización de <iriterf¿rces' con dife-
fcntes faniilils 1ógicas (TTL. C\{OS. PNf OS. ctc.). l/r.lr-r - 11.r'r I

l,,t
' Un tcrminal de compens:rción (¡rin l6). al quc c'l
labricante rc'corliclrcla concctar ut.t conriensador
dc 0.0 1 ¡rF cntre este termin¿rl ¡; el de alin're utaciirn
cloncle las tensiones {"r.r , y l'1"rr-, deben clegirse para
R, ett el
clue 1..,. sea positivn. La misión dc la t'esistertci:t
negativo 1z- (pin 3).
circuito tle lrr Figura 10.24 cs cliuriu¿rr el efecto de las
El circLrito requiere para su lullcionatliento tcnsio- corrientes de polarización de entrada iil amplificador
nes dc alimentación simétricas l/r v V- conrprencliclas operacional.

#wt
t:-: -rL;=:::;:
-

I
otti

E;
Vref l+)

Vref\-l

Figura 10.23. Diagrama de bloques del convertidor D/A DAC0g00.

DACOSOO
Er,: -5kQ'10:
: __10v (2'81 + 2682 + 2sB-, + 2484 + 23Bs
¿)b
V't = Vref\+)
+ 2286 + 281 * Br)
Eo : -5 kC¿'6 :
v2 = vreÍl-l
: - 10v Q'n, + 2u4 + 2'4 + 2ora + 2tE +
r*
Figura 10.24. Circuito para el cálculo de la cornente + l:B; + 281 + B;)
de referencia del DAC0800. Para la Figura 10.25b:

En l¿r Figura 10.25a se mnestra la conliguración cle Eo: -10kO'lor 10V:

funciollamiento unipolar negativo básico. rnientras q,.re 20
la Fi-uura 10.25b corresponde con el modo de funclo- : -,"(2/Br + 2682 + 258.. + 2484 + 2385 +
namiento bipolarr básico y la Figura 10.25c represcnt¿l
el modo de luncionamiento simótrico; en este caso, + 228(, + 28- + 88) + l0 V
cltando se hacc If, : &, se- consique rrn.L salid¿r silné-
tnc¿r alrededor de un *0,05 %, del valor cle tierra.
En todos los casos se sllpoue uuir 1,", : 2 mA (por {,--lOko c+ 10v:
e;emplo, 4" : 10 V y R,"r : 5 kO).
Seguidamente se indican las expresiones de Eu y Eu : -+l)b (2;Br + 2"L + 2-4 + 2t.- + }4 +
para alguno de los casos. para el circuito de la"Fif¡u-
ra 10.25a:
+ 2tBr. + 28" + Br) + l0 V
és6

===*.
 Entradas digitales

rsB I

l.^, = 2 mA

Fondo de escala (FS)

Fondo de escala -LSB
Media escala +LSB

Media escala 10000000

Media escala -LSB 01111111
Escala cero +LSB 00000001
Escala cero 00000000

Figura 10.25a. Modo de funcionamiento unipolar negativo básico.

Entradas digitales

lret = 2 mA

tr^^-l^ +^+^l ^^^;+i,,-

PUrrt'va 11111111
Escala total positiva -LSB 11111110
Escala cero +LSB 10000001
Escala cero 10000000
Escala cero -LSB 01111111
Escala total negativa +L 00000001
Escala total negativa 00000000

Figura 10.25b. Modo de funcionamiento con salida bipolar bás¡ca.

é*F
:i:i;:'::l
 Entradas digitales

MSB
p aa
u3 u4

v.^, = 10 v

LM741C trñ=V,^Í | -zsa+ 2x \

- " | \ 256 2561
|

Donde X es el
código de entrada y
5K R¿=R¿=Rru,
;
nC

Si R6 = B, dentro del t 0,05%,la salida es simétrica respecro a masa

Escala total posit¡va 11111i11 +9,960

Escala total positiva -LSB 11111110 +9,880
Escala cero (+) 10000000 +0,040
Escala cero (-) 01111111 -0,040
Escala total negativa +LSB 00000001 -9,880
Escala total negativa 00000000 -9,960

Figura 10.25c. Modo de funcionamiento binario simétrico básico

* Precisión absolutct: se refiere al porcentzr.le de erro[

lO" 1.5. Par'ánretros
que preselrta e1 convertidor a fondo de escala (FS)
r'tre los conYertidores n/A en su ln¿rgnitud d"^ salida analógiczi, es dccir, el
porcentaje de error entre la s¿rlida analógica real y
Para analizar la calidad de los convertidores D/A es la salid¿r esperada. Si, por ejemplo, la saiida a
necesario definir los principales parámetros qLle expre- londo de escala de un convertidor D/A es de 10 V
s¿ln l¿r calidad de funcionalniento de un convertidor y su precisión es de *0. 17o, entonccs. el error
D7'4, por lo qtre se exponeu de forma breve los mismos.
mhximo para cualquier tensión de salid¿r es:
a Resoluciór¿.' es e1 mínimo incremento de la variable
Ertror,,,,,* : 10 V' 0,001 : 10 rnV
analógica de salida. Se obtrene dividiendo la m¿ixi-
ma vari¿rción de l¿r salida por el nútmero tot¿]i de La precisión ide¿rl es cle +ll2 de LSB, es decir,
combinaciones de entr¿rda posibie, por tanto, la par¿l un convertidor de 8 bits, la precisión icleal
resolución coincide cron el valor de la señai de seria:
saiida correspondiente al bit menos significativo.
I
Asi. por ejemplo, si un convertidor es unipolar 100 : 0.39%
la v¿rriablc de salida puede \¡aria entre 0 V y 10 V y }3.
el nirmero de bits del converticlor es 12. su resolu- Por tauto. la prccisión debería estar alredeclor de
ción ser¿i: + 0,2 ?i,.
t0v r0v e Tientpo de establecimiento (Settling Tüne) o tiempo
Resolucicin = =- -r=2.4rnV
21r combinaciones 4.096 de cottuersiór¿.' cs el tiem¡ro qLle tralrscurre dcsclc
Tanbieln quc se prcsclrtil a la entrada clel conlertidor Lrna
¡rr"rccle expresrifsc couro trn pt-llcentnjc de
la {bmra: conrbillireióu binlLr-ia hasta quc la señlLl an¿Llósica
de salida udquiere el r,alol qLre le cofresprrlrdc.
: lnrl - dentro cle Lrnos determinailos 1ímrtcs, gener¿lllreu-
Resolución
212 coruhinaciones I te tic rllLSB.
Aparenterncntc, el tiempo de couversión depen-
1

* 100 : 0,02440/, derá ciel escalón de variaciór-r cie 1a variable analó-

4.096 I gicar que se produce al c¿lmbiar la cornbirración

éiiJ
,::::;:,, .
.*
digital de entr¿rda. Por ello, en los catálogos sc
especifica este tiempo cono e1 tiempo requeric'lo
para un cambio de plena esc¿rla (londo escaia, de
cero a máximo) o bien un cierto porcenta¡e de ella
y se define como el intervalo que transcurre desde
la variación de entrada hasta e1 instante con que la
salida tiene un error menor que sll resolución. Por
ejemplo, el convertidor D/A 4024 tiene un Settlinrl
Tinte de 300 ns para 0,2 7o de plena escala.
,for
' T c,lbida
t''""
I Tiempo de conversión
Figura 10.26. Tiempo de establecimiento
(Setting Time).
Estabilidad ténnicu: es la inmunidad del converti-
dor D/A a cambios de temperatura y se mide por
el coeficierite de temperatura, qtle se expresa por el
nirmero de microvoltios (¡rV) que cambia la salida
por grado centígrado de incremento de 1a tempe-
ratufa.
C o n u e rs ió n un ip o lar / b ip o lar : esttt car¿rc terís t ica
dica la posibiiiclad de que se acepten códigos de
entrada unipolares y/o bipolares.
Códigos digitules de entr&du: indica los cócligos
digitales de entrada que acepta el conversor D/4.
Generalmente, 1os códigos más utiliz¿tdos son el
binario natur¿rl (SB), BCD (CD). complemento ¿t
dos (TC). y binario desplazado (O81. así como sLIS
complernent¿rrios. Las siglas SB, CD, TC, Ots. son
l¿Ls form¿rs de definir el tipo de código en los catá-
lo-{os comerciales.
Generador
de onda
cuadrada
Figura 10.27. Circuito de comprobación de un conveñidor DiA
* Sqlida analógica: la saiida puede ser por corriente
o por tensirj¡t. La salida de tensión requiere un
tiempo de conversión mayor, ya que se obtiene a
partir de un circuito conversor corriente-tensión
realizado por un amplificador operacional, y esto
introduce retardos.
s Sensibilidad ante uariaciones de Iu
fuente de oli-
mentución: al variar la tensión de alimentación, la
salida analó-eic:r del convertidor D/,{ también
cambia. Esta variación se expresa con el porcenta-
je de cambio de la salida para un cambio de l "A
del valor noniinal de la fuente de alimentación.
a Margen dinámico de la señal de salida: es el mar-
gen de corrientes o tensiones que se pLreden obte-
nt:r en 1as salidas. En los convertidores con salida
de tensión el margen dinámico puede ser modifica-
do por el nsn¿irio medi¿rnte modificaciones de 1¿r
I
red externa.
I
I
I
1$" 1.6. Tipos cle ernores
en los convertitlores SIA
[Jn método para comprobar el funcionamiento de un
con\¡ertidor D/A (por ejemplo, de código binario ¿r
natr-rral) consiste en aplicar a las entradas digitales,
mediante un gencrador de impuisos y un contador, el
cóc1igo binario n¿rtur¿rl, c¡tte abarcará descle el 0 al 2" - 1
in - en orden ascendente. siendo n el número de bits del
couversor D/A, I' observar la s¿r1ida resultante. En la
Figura 10.27 se muestra el diagrama dc bloques del
circuito de cornprob¿rción.
Los errores qLle se encuentran al realiz¿rr una con-
versión D/A. se deben sobre todo a las desviaciones
que se producen entre los v¿rlores de las salidas ideales
y la real.
Lln convertidor DiA tiene una car¿rcterístic¿r ideal,
como 1¿r de la Figura 10.28. en ler que se representa cl
c¿rso cle un conr.'ertidor de 4 bits con sLls dieciséis
esc¿rlones distintos.
Contador Convertidor
binario de D/A
módulo 2n
Osciloscopio
*: t
',:'.'.::
 Tensión de
t Error de guncmciu o-escelú (gain error).' en la Figu-
Salida analógica salida teórica l'a 10.30 se rruestr¿in los errores debidos tanto a
una alt¿r _eanancia como a una gallancra baja. En
cl caso de baja g¿1ltar1cia, todas las amplitudes cle
los escalones sot-t utenores que la ideal. Por el
Tolerancia de contrario, en el c¿lso de alta ganancia. todas l¿ts
la tensión de amplitudes de los escaloues son ut¿lyores que la
salida para el ideal. Los labricantes. al dar este error. suelelr dar l¿r
valor 8(1000)
dife rencia. exprcsada en oA, entre ¿rmb¿rs rectas p¿rr¿t
nivel cle salida a fondo de escala v el prir"ncr bit
nrellos significativo. Este error t¿imbién puede ser
corregido mccii¿rnte el ajuste de un potenciómctro.

Salida analógica
Señal real
OrO-OÉO-OeOrOrOF tc
oo--oo--oo-Éoo-- Señal ideal
ooaa oooo 14
AOOOOOOC
IJ

12
Figura 10.28. Curva de transferencia ideal 1'1
de un convertidor DiA. Alta ganancia
10
9
8
7
Los principales crrores que se preselttan en la con- 6

\ersión D A .'on los siguientes: 5

4
Baja ganancia
3
o Error de ofJset: es l¿r señal que se obtiene a la 2
salida del convertidor DiA cLlaudo en las entradas 1

E ntra da
digitales se introduce el código cero (000...000). En 0 oeo-a-o-o-Q-a-or bin a ria
oo--oo-raa-eoore
la Figura 10.29 pLrede observalse que cuando lir OOOA
OOOOOOOO
OOOO

entrada es 0000, la tensión de salicla no es ccro; e I

valor de offset es el mismo p¿1ra todos los esc¿rlo-
nes cle la conversión. Este crror es debido a la
existencia de un¿r traslación de la característica
real respecto a la ideal. Es posible corlcgil cste
error medi¿rnte nn potenciómetro de regulación clc
cero (<offset>) externo al integraclo. Suele cxprc-
sarse en u% de londo dc escal¿r (F-S). o bien en
fracciones de LSB.
Figura 10.30. Error de ganancia o escala.
a Error de lineulidad (nuis bien de no lütealidad):
este error existe cuando ante incrementos iguales
en el código digital cle entrada. le correspándeu
itrcrementos dcsiguales en l¿r señal analógica de
salicla. En la Fi_sura 10.31 se muestra la no lineali-
dacl del convertidor DiA. en la cpre la ar-nplitr-rd del
csc¿tlón es rneuol'cle lo que debería ser para ciertos
códisos de entrada.

Salida analógica Señal real Salida analógica

l5
Señal ideal
14
13
11
12
11
11
10
10
9
9
8
8
7
1
6
6
5
5
4
4
3
3
2
2
1
1

0 E ntra da
o-c-oro-o.-o-o-o-
q)c--oo--oo--oQ-- 0
-O O-O-O bin a ria
OOOOOOAO o- OOrrA
oo --rrO
oo ooOO-

Figura 10.29. Error de offset. Figura 10.31. Error de no linealidad

31]ft

-
I

Cuando la diferencia. e, entre el incremento leal y a ON, puede dar lugar a señaies de salida transito-
el ide¿rl (teórico)de la señ¿rl de salida, ¿rl incrcmentar rias ( tllitchesJ qr-te no se corresponden con la com-
en un¿r unid¿rd 1a palabra código digital, curnple: binación digital de entrada; ocurre cuando se pasa
de una palabra código de entrada a otra distinta.
e : <; at
Esto se debe a que al tener que realizar Lln cam-
bio de estaclo en los conmutadores. i.al no realtzar-
donde q es cl intervalo de cuantific¿tción, se dice se este cambio de forrna simultánéa, durante un
qr-re el conversor es monótono. cierto ticmpo ias postbies combinaciones que ocu-
El error de linealidad no es posible corregirlo pen los conmutadores pueden responder a palabras
necliante aj r-rstes externos. del código de entrad¿r clLle no tengan nada que ver
cou la que reahnentc est¿rmos aplicando. Por tan-
* Error de monototticidad (ntonotorticity error): se
to, durantc la conmut¿rción aparecen transitoria-
dice clue ur-l convertidor DiA es utattotrittic:o cLtitn- mente palabras del código digital no dese¿rd¿rs.
do para combinaciones binarias crecientes produ- Así, por ejemplo, par¿r un convertidor D/A de
ce siempre incrementos positivos en la señ¿rl de 4 bits, al pasar del código 0000 al i01 i o viceveLsa,
s¿rlida. En la Figr-rra 10.32 se observa que los esca- por el hecho de no conmutar todos los conmut¿r-
iones del conversor no tienen un funcionamiento dores sin-iultáneamente, se pueden d¿rr todos ios
monotónico. En este caso el error se produce por- estados transitorios qlle se muestran en la Figu-
que el bit 21 de1 código bin¿rrio se interpreta cotr-io ra 10.33.
r-rn nivel bajo. Aunclue los qlítt:lrcs son cle corta duración, su
efecto en 1a salida de corriente puede ser impor-
Salida analógica t¿rnte. ¿rtenuhndose en la salida de tensión debido a
l¿rs limitaciones que impone el s/¿i,r.' rcLte del empli-
15
14
Señal ideal f.rcador operacional de salida.
IJ Una lbrma de redr,rcir la existencia de los r7lir-
12 c/res es realizar un muestreo y retención. periodi-
11
camente. de 1a salida de los conmutadores. Los
10
I DAC que utilizan esta técnica se les col-loce como
I DAC dettlitcher.
7
6
5 Salida analógica
4
3
2
1

0
f,,ffiEnrrada
O a-o- o-O-OFo-O- DlnaTla
-
OOr-OO--oO--OOr-
oooooooo
OOOOOOOO

Figura 10.32. Error de monotonicidad.

Tanto el error cle linealidad como el de monoto-

nicidad (que se ptrede consiclerar Lrn c¿rso extremo
cle f¿ilta cle line¿ilid¿d), son n¿is acns¿rdos en los
convertidores cie resistencias ponder¿rdas. dad¿r la
dificultad qlre sllpone obtener en el misrno cilcttito
resistenci¿ts est¿rbles de valores muy cliferentes.
a Error cle trunsiciórt (eJ'ectu glitch): el hecho de qr-re Tra nsito ri o

los conmutaclorcs electrónicos ¡¡tilizados en los

converticlores D/A no tengan tiempos c1e contnu- Figura 10.33. Dlferencia entre la salida real e ideal
t¿ición iguales en slr peso de ON a OFF 1' de OFF en un conveftidor D''A con error de transiciÓn.

:::;
 {ü :¿, ai\/\tis1S r"}fl 1,ü:i I iJryYffiTlDD8fls Al'{Ail{Jil110/Dr#.?'i\r

Corno ya hernos dicho, las señales eléctricas utiliza- los valores digitales que se producen para la convef-
bles de la mayoría de los transductores son analógicas sióu, además del error medio que produce la convcr-
por su naturaleza y, si dichas señales quieren proccs¿rr- sión.
se con r-rn equipo digital o un microprocesador, es Como podemos ver, existe un error cuyo valor me-
necesario convertir la información original en digital, dio será:
de ahí la necesidad de los convertidores A/D.
Para estudiar el principio de funcionamiento de los F
|f" l/ar\ u
convertidores AID nos centraremos en el estudio y' ;lrttx:-\¡l:z
(, Jtt Lr \L/
funcionamiento de un convertidor A/D de 3 bits. La
precisión del convertidor depende preciszrmente de (rr) donde a es el tam¿rño del escalón v el error cuadrático
el número de bits del convertidor A/D, 1o cual es medio será:
lógico de pensar, ya que p¿lra n : 3 es posible geuerar
8 combinaciones, mientras que para n : 4 es posible
geuerar l6 combinaciones y. por tanto, para un mismo F
"Cnt - j i;(. _ 'i)' n'
margen de señal de entrada tendremos más precisión al ",tr"'
hacer los cn¿rntos más peqLreños. De hecho, el valor de
un escalón cuántico a es: Ahora bien, si tomarnos el cuantificador de la Figr-r-
ra 10.35 en lu-ear del que acabamos de estudiar, en-
tonces:
Valor total de V"(t)
2n
/It4 /\'
a2
Ec,,:
l;1, +T"'- r¿r2\]"
,)1":
(donde n es el número de bits).
Para el convertidor tipo qLre hemos elegido de 3 bits,
Iu' a3 nt\ a
la F-igura 10.34 rnuestra las variaciones de la señal
entrada analóeic¿r v
de
l¿r corresoondiente codificación de \r +7- 2/
t_
? i1)

vs
1l1

110

101

100

01'1

010

001

000

Figura 10.34. Función de transferencia de un convertidor D¡A de 3 bits y su error medio.

sñé:
 vs

15a/2

13a12

11a12

9a/2

7 a/2

5al2

3al2
al2

Figura 10.35. Función de transferencia de un convertidor D/A de medio escalón en el nivel cero

El valor del error medio será:

lO.2.l. Clasificación
/ a\zl" cle los convertidores
(¿\,-nr\. 1) analógico/cligirales
F-
:J;(. 2) 2 |

l, La conversión de una variable analógiczr a digital se

puede realizar de diferentes formas, que dan lu-ear a
ll / ct' ,rt\
a) (,e - ¡): o otros t¿rntos métoclos de conversión.
Haciendo una primera clasificación de los converti-
dores de acuerdo con la lorma en que se presenta la
y el valor cuadrático medio será.
inforrnación a su salida tendremos:
2
/ r¿\

I; (. - rl
F^ _ /F--1 1 I
"Ctt - \/ -Cl¡ -
0 Convertidores Ai'D f' suti¿o Paralelo
lu Salida serie

Los convcrtidores A/D paralelos suministran simul-

t¿rneatnente en tcminales independientes una cornbi-
u¿tcititr binari¿r cqLrivalente al valor cle l¿i r,ariable aua-
lu logica dc cntrada. .;\ sr-r vez. ¡-rociemos clasllicar u ésttts
tal ¡' como se muestra en el Cuadro i0.3.
tr- 'ri
I /.-,,\ (l
Pol sr-rpartc, los converticlores A,/D serie t¿rnbién
"Cnt -
V;I\T*T,/ l') codiiican la señ¿rl analógica mecliante una combinación
bin¿rria utilizando cr-ralquiera de los sistemas del Cua-
Que es el mismo que en el caso anterior, pero el dro 10.3, pero eu lugar de presentaria en paralelo, lo
crror rnedio cn este tipo de conr,ertidores será cero. h¿rcen a trar,és de un circnito secuenciador.

=FE="
 Cuadro 10.3. Clasificación de los convedidores A/D con salida en oaralelo

1 Act rraeión simultánca

lJucle aDlerto ,

IActuación simultánea con propagación serle

iRampa binaria
D/A /.
iconversión iContaje continuo
CAD paralelos de conraje
fMétodo iSencilla
. ]
Bucle cclrado r
JRarnpi, ana.lógica
l.ooul.
I

I
' Aprorinrrreiones sucesivas

L8.2.2. Convertictrores AlYj de salicla

err paralelo de bucle al¡ie¡:to

# Convertidor analógico digital por comparación de bits o flashing.

o En la Figura 10.36 se muestra el diagrama de conexión del cuádruple amplif icador operacional LM324 y de
las puertas lógicas CMOS 4049, 4081 y 4A71.

)utput lnput lnput lnput lnput )utput

444*G/VD3*3-3 NCFFNCE

lnput V+ lnput lnput )utput

}utput lnput voa Á BBC c vss
11-1+2+2-2
1M324 cD4049

vao 84 A4 Y4 Y3 44 Y4 Y3

Y,l Y2 A2

cD407 1

Figura 10.36. Diagrama de conexión de los C.l. LM324, 4A49,4081 y 4071.

.': .:,i=.:,,;,.
 u Realizar el montaje que se muestra en la Figura 10.37.

V,u¡ = 12Y V"

D
,|9
10K

v1

R8
10K

v2

R7
10K

v3 IZÍ_ ILZU

R6
10K

v4

fl5
10K

v5

R4
10K

v6

R3
10K

v1

R2
10K

Figura 10.37. Conveftidor D/A tipo flash de 3 bits.

u Calcular el valor de las tensiones Va Vr.
o Con ayuda de un divisor de tensión, formado
por una resistencia en serie con un potencióme-
tro, introducir por la entrada V" una diferencia
de potencial, que no deberá superar los 12 V, e
ir variándola para completar los valores que se
indican en la Tabla 10.4, en la que deberán
completarse los valores E. a E, con los valores
obtenidos al medir con el voltímetro y S, a S.
deben reflejar el valor lógico obtenido a la salida
de las puertas lógicas (0 o 1).

Tabla 10.4

0<v"<v]
v1<v"<v6
y6<\/"<t/5
l's < l, < I'+
v4<v"<v3
v3<vn<v2
v2<v"<v\

+Ed
'' 'i:
..::i:-::;ti;r:lj
 " En la Figura 10.38 se muestra el diagrama cD4532
--1 /.-l-
de conexión del decodificador 4532 y la Ta-
,u
bla 10.5 corresponde con su tabla de funciona-
miento.
D4
D5 z
1

.-
tc
llft Fn
voo

t-
* Sustituir las puertas lógicas del circuito de D6 14 [ -] GS
t
la Figura 10.37 por el decodificador 4532, don- D7 4 "^ f t t-\?
de E, es MSB y, por tanto, debe conectarse a cL1 5
-^ -
t/ f t D2
la entrada D7 (pin 4) y E, es LSB y debe conec- t-
tarse a D0 (pin 10). Volver a introducir una ten- 02 o 11 x D1
sión por V. y realizar una tabla como la del o1 r ,-l 7 10 Ll DO
apartado anterior indicando los resultados obte- t/^^ tl a q Ii OO
nidos.

Figura 10.38. Diagrama de conexión del

decodificador de prioridad 4532.

Tabla 10.5. Tabla de verdad del codificador de prioridad 4532

0 X X X X X X X X 0 0 0 0 0
1 0 0 0 0 0 0 0 0 0 0 t, 0 1

I X X X X X X I I I 0
0 1 X X Y X X X 1 I 0 0
0 0 I Y Y X X I 0 i 0
0 0 0 I X X X I 0 0 0

0 0 0 0 I X Y X 0 1 1 0
0 0 0 0 0 I X X 0 I 0 0
0 0 0 U 0 0 I X 0 0 i 0
0 0 0 0 0 0 0 1 0 0 0 0

I Análisis del circuito convertidor AiD flash
La tensión cie entrada Vn, es comparada simultánea-
mente con cada una de las tensiones de referencia, de
tal rnodo que serán excit¿rdas las entradas del bloqr"re
codificador cuya comparación precedente haya dado
como resultado V" > 4"r. Podemos, por tanto, eltcon-
Partiendo de esta tabla se puede disen¿rr, utilizar-rdo
un circuito combinacional, un codificador cuyits entra-
das serán E, a E, y sus salidas S, a 53, !a que para
codific¿rr 8 niveles necesitamos tan sólo 3 bits. Par¿r
ello. re¿rlizamos un¿r tabla de funcionamiento cotno l¿r
Tabla 10.7.

trarnos con l¿rs condiciones de entrada que se indican

en la Tabla 10.6, que dan lugar a ias salidas que se
indican en Ia nrislna. Tabla 10.7. Tabla de verdad
de un codificador de 8 a 3 líneas
Tabla 10.6. Valores de entrada y salida
de los comparadores

0000000 000
0.y"<{"{'ifi 0000000 0000001 001
v.",18 < 11, < I 1.,,.r.''g 0000001 00000r1 010
2 \.1 , 8 .. \/, t .l l/,-, S ()000011 0000tll 0tl
3 y,..f,'8 < \,,,, < 4 I,',-f,'g 0000lrr
+I1.,x.\: <-i\', -ill
000r1r1 100
000ltll 001lllt 101
54.,s- l'.<ól',"f 1( 0011tlt
6 (*,8 < 1," < -l v,,t.;g 0l1l11l 0lll1l1 lr0
1 v,"ffg < vu 1111111 l1tltl1 111

-;-::
1 L':.1

l -r,., ..
 Dc la Tabla 10.7 podemos obtener las funciones 1$.2.3. Corevertidores cle salida
lógicas de las salidas ,!-,, S, y Sr.
en paralelo en buele cerrado
S-,: E+
Este tipo O..onu.rr,**Á * aisen"a**
s2 : EE2E^EoErEuE, + E,E2E3E4EsE6E1 + evitar la compiejidad de los convertidores de bucle
abicrto, ya que éstos tienen una gran cantidad de com-
+ ErE2E3E1EsE6E1 + EF2E3E4E5E6Ej ponentes de gran precisión.
Estos tipos de convertidores están constituidos por
s, : EEzETE*ErEoE., + EE2E3E,E5E6E. +
dos grandes bloques funcionales:
E rErE rE *E 5E6Ej + E rE2E3E +E rEuE.,
Un circuito dc conversión secuencial que combina
'
Si en lugar de las formas canónicas, expresamos S,, un circuito analógico con otro digital síncrono
que realiza la conversión en un cierto número de
S, I 5¡ por las condiciones r-iecesarias y suficientes, períodos de una señal de reloj.
obtenemos ias funciones:
e Un circuito de control, que genera la secuencia de
S::6+ impulsos de control que necesita ei circuito de
conversión para su funcionamiento.
S::E¿+E18,.
Siguiendo con la clasificación clue hemos hecho de
Sr:Er +E.83+E485+8681 los convcrtidores D/A, dentro de los de salida paralelo,
nos encontramos con los de bucle cerrado que están
E,n este caso, por tanto, obtenemos el circuito de 1a basados en 1¿i utiiización de r¡n contador como elemen-
Figura 10.37. to fundamental del sisterna de conversión secuenciai; a
La compiejidad de ia circuitería de un convertidor su vez, este tipo de convertidores A/D podemos subdi-
de este tipo es notable, ya que para esta configuración vidirlos en dos tipos:
un convertidor de 8 bits requiere 255 comparadores y
en general para ru bits hacen falta exactamente 2' - | s Método de contaje y conversión D/4.
comparadores. e Método de contaje y rampa analógica.

I Convertidor analógico/digital
cle rarnpa binaria

Convertidor analógico/digital de rampa bi-

naria.

" En la Figura10.39 se muestra el diagrama de -'-'-_"_1_

conexión del C.l. 4520. Buscar sus característi- 16f_ I
voo
cas y tabla de funcionamiento en un catálogo
comercial y explicar su funcionamiento.
15 I I RESET A
14! Q4B
* Realizar el circuito que se muestra en laFigu- i-
13 1l 03B
ra 10.40; poner el potenciómetro P, en su máxi-
mo valor antes de conectar la alimentación.
t,
'-t f l o2B
o4A [l o 11 I 01B
a Antes de alimentar el circuito, act¡var el pulsa-
A =] 1
RESET 10
-ll ENABLE B
dor de Reset. En estas condiciones ajustar Q -B
para que R, + P, = 5 kQ. Seguidamente alimen- vcc l
e-, CLOCK B
tar el circuito y ajustar P. para que en entrada
+/,.r (pin 14) del DAC0800, sea de 2 mA.
Figura 10.39. Diagrama de conexión del
'Aplicar una tensión comprendida entre 0 V y
contador binario dual 4520.
10 V, por la entrada V, y desbloquear el pulsa-
dor de Reset.

,i. i'É
 vcc= 15V
4ko
R4
'l

Vcc= 15v
4520
7
16
141312 11 10 6 5 4 3

Entrada Vcc= 15v

analóg ica
VA

Salidas
dig ita les

,/ 5 6 7 I 910 1'1 12 +15 V

,/
4 DAC0800
13

123161415
ako ¡la¡e
R1 lr ln,

Figura 10.40. CogveitiQor A/D de rampa binana.

l\
. Comprobar que, cuando la tensión de entrada --l
V = V,, la puefta lógica bloquea el paso de los
impulsos de reloj a la entrada del contador.
Comprobar en estos casos el valor de la combi-
nación de salida para los valores indicados en
la Tabla 10.8.
" Modificar el circuito de la Figura 10.40 para que
se realice una conversión continua de la señal
de entrada y entre ciclo y ciclo de conversión la
informacion digital de salida se almacene en un
latch.Yéase el diagrama de bloques de la Figu-
ra 10.41 .

Tabla 10.8

iV
1 \/

3V
4y
5V
6V
1\/
8V
9V
10v

édLr

" *¡;¿.*-..,
f A¡rálisis del co¡rverticlor A/&
de nampa binaria
Este tipo de convertidores D/4, también recibe el
nomble de rampa en escaiera o rnétodo de contador.
Está basado en e1 método que r-nllestra cl diagrana de
bloques de la Figura 10.41.
El circuito está compuesto por un comparac'lor ana-
logico. un cont¡rdor bin¿irio y Lrn convertidor DiA.
¿rden-rás de un latt'h y una circuiterí¿r cle control. Su
ftureionamiento es cl sigrrierrte.
Inicialniente. el cont¿rdor está a cero despr-rés de ha-
berle provoc¿rdo nn Res'er. por 1o que la salid¿r dcl
convertidor D/A es cero. Cuando se aplica nna entra-
da analógica distinta de cero, a la salida del compara-
cior habrá un nivel alto, por 1o qr-re e1 contador col.nen-
z¿trit a realizar la cuenta de ios impuslsos de reloj,
provocando una tensión de referencia en escalera a la
salida del couvcrtidor D/A. Cuando la tensión ¿r l¿r
salid¿r del convertidor D¡A cs igiral o mayor a la tcn-
sión irn:rlógica dc entr¿rda. ¿r la salida del comparador
apÍlrece un nivel bruo y el contador deja de cont¿rr. El
Entrada analóg ica
CTR DIV 256
Comparador
Tensión de referencia hDaDsD4D3D2DlDa
en escala
Figura 10.41 . Diagrama de bloques de un convertidor A D de rarnpa binaria
r,alor del contador en este inst¿tnte es igual a1 nírmero de
esc¿rlones requeridos pala qLre la ten;ión de referencia
sea igual o ma)'or qr-re la tensión analógica de entrada y,
por tanto. representa el valor de la entrada anaiógica. El
circuito de control provoca ias señales de carsa de la
cuenta binari¿r en los lotches.v pone a cero et cóntador,
lo qr-re a slr vez pro\¡oc¿l Lln iruevo ciclo de conversión.
El circLrito de l¿i Fislrra 10.40 está basado en esta
filosofía: su diferenciri ctin cl diagrama de bloqr-res de la
Figura 10.41, es clue se han eliminado 1os latc,hes y la
lógica dc control para simplificar e1 circuito.
Ei mótodo de rampa digital es rnás lento que el méto-
clo./lash. pofqlle en el c¿rso más desf'avorable, cnando la
entrada analógica es rnáxima, y sr-rpttiticndo que estamos
tlab:r.1ando en un coltvertrdor de 8 bits, el contador debe
p¿rsar por 256 estados autes dc finalizar l¿r conversión.
En la Figura 10.42 se mnestra nn¿l secuencia de
conversión de 4 bits, en 1a que puede erpreciarse cómo
cu cad¿r mnestra cl cor.rt¿dor debe pasar clesde cero
h¿rsta el escalón de la tensiirn de referencia que ¡rlc¿rnza
a la tensión analcigica ),, por tanto. cl ticm¡ro de con-
versión es r'¿rri¿rble eu furnción de la tensión ¿rn¿rlógica.
Circuito
de control
CLEAR
(borrado)
;;)
D?l
D. ( c¿o¡go
binario
u4 ,/ deSbits
]
ZZ]
or)
j.i:::
 15
Tensión de referencia en escalera
a la salida del conversor D/A
IJ

11 Puesta a cero
'10 del contador
9
011',|
8
1
6 0100 0'100
5
4
3
2
1

0 \_-
ilempo oe converslon maxrmo t
Y,.
tempo de conversron mtnrmo
para estos valores concretos para estos valores concretos

Figura 10.42. Entrada analógica y variación de la señal de referencia

en un conveftidor A/D de ramoa en escalera.

I Convertidor analógico/digital
de contaje continuo

r'#.:t Convertidor analógico/digital de contaje con- . Ajustar P, para que P1 + F, - 5 kQ. Seguida-
:{;tl
#t,l;q tinuo. mente alimentar el circuito y ajustar P, para que
la entrada +/,., (pin 14) del DAC0B00, sea de
" En la Figura 10.43 se muestra el diagrama de 2 mA. Activar el pulsador de Fesef para poner
conexión del contador CMOS 4029. Buscar sus a cero los contadores.
características y tabla de funcionamiento en un
catálogo comercial y explicar su funcionamiento.
n Desactivar el pulsador de Resef para desblo-
quear los contadores y aplicar una tensión com-
cD4029 prendida entre 0 V y 10 V, por la entrada V,.
PRESET fndicar el valor que toman las salidas V,y W,
ENABLE Ll I voo respecto a las señales V"y V,
_l
o4 :i2 CLOCK
JAM4 rl . a3
Tabla 10.9
JAMl ll¡
Li- JAM3
i
f-l-
cenav tN q" JAM2
Q1
rt ^ a2
cnnnv ow i l- UPIDOWN
vss ,lt BINARYI
DECADE

Figura 10.43. Diagrama de conexión del C.l. 4029.

u Comprobar que cuando la señal V" = V, las
" Realizar el circuito que se muestra en la Figu- señales V,y V,comienzan a oscilar en cada golpe
ra 1A.44; poner el potenciómetro P, en su máxi- de reloj. En estas condiciones anotar los valores
mo valor antes de conectar las tensiones de de las combinaciones a la entrada del conveftidor
alimentación. D/A.

* F]¿lt
¿r&&,

.F
 Tabla 10.10

1V
2Y
3V
4V
5V
6V
X

8V Y

9V X

10v Y

CLOCK de Vcc= 15v Vcc= 15v

Vcc= 15 V frecuencia
variable
tc2A B
1M234
C
2
¡c1A U
a na lógica
ve
CI
CLK
PE
sto,
U/D
401 1

lclD ñ4
l:n 10K

vcc= 15V

u2
D
o)
E
-o
o
a a
u7
ua LSB
fr6
10K

Figura 10-44. Convertidor AID de contaje continuo.

..:*:,.,,

f Análisis clel convertidor A,/l-]
de contaje coxitimuo
Este convet'tidor utiliza un contador ascendente/des-
cendente (UPIDOWNI y es más rápido que el mótodo
de rampa digital. ya que el cout¿rclor no se pone a cero
después dc c¿rda l-nlrestreo, sitro cltte sigtle contaudo en
rnodo ascendente o desceudente, sigr.iiendo el valor clue
va tornando la señal iinalógica. Er-r la FigLrra 10.45 se
muestra el diagr:irna de bloques de ltu convet'tidor
AiD de este trpo.
Su funcionamieuto cs el sigtriente. iVlientras la tcn-
sión de referenci¿t de s¿rlicla es ltleltot' que la entrad¿r
analógica. la saiida del comparador permanece a nivel
alto, poniendo el contador en tlodo de ctleuta ascen-
dente. Esto hace que ia tensión de salida en escalera
qlre genera el couvertidor DiA se iucremente hastit que
la rampa en escaiera alcance el valor de l¿r tensión de
entrada.
Cr-rando la tensión de referencia es igual a la entracla
analógica, i¿r s¿lid¿r del corlpat'ador se potte a nivel
bi¡jo. lo qlre provoca qr,te el coutador entre eil mtldo cle
cuenta descendente, haciendo qtte la cuenta se decre-
lnente.
Si la entrada analó-sica decrece, el contador corlti-
nir¿r descendiendo a trar'és de stt secnencia y segr.rirá de
la entrada. Si por el contr¿rrio l¿r cntra-
lorm¿r efectiv¿r
da irnalógica
¿r
¿Lulnent¿r. el cottt¿rdor volverlt ¿tI tlodo
ascendente.
Si el r,alor de la señal analógica de entrad¿r es cons-
tante. entonces, cuando la señ¿rl de refercncia cs igual a
ella. el cout¿rdor entra en tlodo de decretlento dur¿rnte
un impulso dc reloj, pasando de nuevo el cot-itador a
modo dc increllcnto duraute el sigLriente irnpulso de
reloj. Esta ¿rcción de incremento-decleucnto dcl conta-
dor coutinúa mientras clue la entr¿rda nrralógica sca Lln
valor constante. 1o que ot'i,uina un¿r oscilaciilr-r de s¿rlida
entre dos estados binarios. Esta es la desventaja de estc
tipo de conveltidol'cs.
La Fi-eura 10.46 ilustra el modo de fttnciotlamiento
del convertidor DiA dentro del convertidor A/D de
contaje contint-to, en la que puede apreciatrse cótno eu
cada trrrtestra, el cotrtadoÍ pasa de modo UP ¿tl DO\VI¡I
y viceversa, hasta qr"re la tensión de referenci¿l ¿tlcauza a
la tensión analógic;r.
El circuito de la Figura 10.44 sigtte este ulodo de
funcionanriel-rto: en el diseño de este convcl'tidot-se han
Lrtilizado un convertidor D/A del ti¡ro DAC0800 y
comparaclores analógicos realizaclos con aurplificado-
res operacion¿tles, de los que ya hemos hablacJo y ade-
más se ntilizan cont¿rclores CMOS del tipo 4029- Para
comprender mejor el fttnciouamiento del circr-rito des-

Circuito
de control
Entrada analógica del latch

Down CTR
Up/Down
Up
l-
Comparador

Do
n
u1
D2
U3 Salida
bina ria
Dn
t)-
t)^
n
u7

Latches

D7 D6 D5 D4 D3 D2 D1 Do

Figura 10.45. Diagrama de bloques de un convedidor A/D de contaje continuo.

',.,::-

!'q,
: -!.
 '15

Señal an Tensión de referencia

13
de ent a la salida del
12
tl
/ convertidor D/A
11
10
9
I
1
6
5
4
3
2
1

0
9 11 13 15 11 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35

Figura 10.46. Señal analógica de entrada y variación de la señal de referencia

de un conveftidor AiD de contaje continuo.

cribirernos brevem:nte las posibilid¿rdes de funciona- E,l circuito de la Figur'¿ 10.44 tiene conectados dos
miento del cqntador. contadoles dcl tipo 4029 en c¿rscada, para lo cu¿11 se
EI 4029 es un cont¿rdor CMOS con mirltiples posibi- conecta la patilla C,. ( Corrt Out ) del primcr contador
lidacles y que posee las siguientes opcioues de conerión: a la patilla C1 (Carrr In): la entrada C, dcl prirrer
cont¿rclor cst¿r conectada a nivei bajo. Las entradas de
¿ (--'ontador hexadecimal en códi-eo binalio.
, Clocli esthn cronectadas a l¿r mism¿r entr¿rda cle irnpul-
Contador decimal en código BCD. sos. En estas condiciones. cu¡tndo se rexliza Ltn acarreo
+ Conteo lr¿rcia delante o haci¿t atris (l.J¡t,l Dott'rrl.
por desbordatniento de los impr-rlsos clc cr.rcnta, el pri-
u Clot'l¡ enctble. (:orrt in (inhibidor dc la entrada de
Ircr contador polte ¿r ltivel bajo la salida Co dur'¿rnte
CIocl;). tut.t it-npr-rlso de Leloj. io rlue pct'urite cr)ntlr una unidad
;, Preset. Precargir o posibilidad dc retorno a ul.r
¿Ll se-sunclo contador por cada desborrl¿rrr-riento del pri-
número prefijaclo igual o distinto c1e cero. met-o dc ellos. Los crrnt¿rdores están conligurados
t' Curr)' o¿¡r. Acarreo par¿r pilotar otrcl contadol en como coutadores binarios, para lo cual se han conecrt¿r-
CASCAdA,
do lrr. piltilles BIN Dt:C I n!rel llto.
L¿r tabla de funcionamiento del contaclor es la que sc Cu¿rndo se intloduce una señal por [, ésta sc intro-
muestfa en la Tabla 10.11. dr,rce sinrult¿rne¿ri.nente a la entl¿rd¿r inversoLa de1 opera-
cion¿rl A ), n la tto ittyel'sola del operaci.ttal Il. La
tensión en escalera de relerencin sc aplica e las entr'¿rdas
Tabla 10.11. Tabla de verdad del contador 4029
tuo in\,esora e irtversor¿r cle 1os operlrciouales A y B,
respecliv¿lrrente. y de for"ma simult¿ine¿r. Cr-r¿rnc1o la
señal V,, es m¿rvor clue la esc¿Llon¿rcla f'-, l¿i salicla clel
compiuadorA se ¡lone a nivel alto y la del comparador
BIN/DEC Contaclor binario B se pone a nivel b:¡o. Los iutpulsos c1c reloj rrtra\icsln
lnin 9l
\l .
' I Contador BCD lir pLrerta,4 v son invertidos nucvamcnte por la pucrta C
quc hace l¿rs veccs c1c invcrsor (con la otra entr¿rd¿i ¿r
LIP.lDOWN Cr¡ntac'lo r ¿sce ncl en te r.ir,el ¿rlto). Los contaclorcs leciben los inrpulsos por sLl
Conlnclor cicscc'nden te
cntr¿tcla clc contl¡c ( CLK ). ('onto l¿r salicl¿ clel ct'lr1ra-
raclor ¡3 está a nivel lra-jo 1' a 1l entratlu {¡ D de l,rs
P rcc¿r rga contarlorcs lc-s ilcgir un nir,cl ulto glacilLs a la iltet-ta 1).
No
ó:ios e ucirtun clr scuLido ¿Lsccntlcnl*. Si ilr tcnsirtn 1,. cs
¡rrecurga
n'tL-nor clLrc V-. l¿r selirla clcl com¡rarar-lor,1 se p()tte il
Carr\ No cLle nlrl A\ ances tlesl-rrics ni"'el baic ¡'lrL dcl conrpaludof l? -sc llone a nivcl lllt'.l.
{Clock dcl ¡'k¡¿ /i rlc trausici(rn En cstlLs cit'cunstuncias los impulsos cle 1a señal de relol
pas¿ln a trar'és cle las pucr-tas B v Cy qucdan aplicados
Cuenta avances desitLrés clel
t'lock de tr'¿rnsición a los contadores. pefo corlo la entrad¿l de conlrol Uf D
se llone a nivcl baio. éstos corrtarán hacia lrtrás.

,:l;,:-1,:
 Cu¿rndo se activ¿r el pulsador de Reset, se ¿ictiva ia El nirmero de imptilsos que llegan al contador ene
precarga de los coutadores y colno sus entradas de liempo t serán:
precarga A. B, C D
y están a nivcl bajo, los contadores
se ponen a cero. t
A/--
L (:Í.k
[1 Convertidclr an:llógico"tligiral
ile rampa ¿rn*lógica sencilla donde %¿.r es el período de la señal de relo-¡ y sr
frecuencia .íctr, ?or tanto.
A diferencia de los métodos de rampa digital, los con-
vertidores de rampa analógicar no necesitan un conver-
tidor D/A. Utilizan un generador de rzrmpa line¿rl, nor-
malmente un integrador en cuya entr¿rda se aplica una
r : RC
u*,'' Trro
IBC""
t('L^
T/
t/Vl

tensión de referencia constante (- y,"J. Su diagrama de

bloques es el clue se mLlestra en la Figura 10.41 .
En paralelo con el condens¿rdor se coloca ttn in-
terruptor analógico, de m¿rner¿r clue cuando se encuen-
tra cerrado hace que se mantenga un nivel cero de
tensión ¿r 1a salida del amplificador operacional. Cuan-
do el interruptor se ¿rbre a la salida del circuito inte-
grador se obtiene señal de salida que responde a la
siguiente expresión:
v,:kt
'RC
donde ¿ es ei tiempo que transcurre desde que se abre
el interruptor.
-
Podemos apreciar que la estabilidad del convertido
depende cle la frecuencia de la señal de reloj, la tensiól
c1e refcrencia. así como de la tolerancia de la resistencir
y del condensador.
Cuando la seña1 de entrada es igual a i¿i de lit rampr
analógica" el comparador analógico inhibe la entradr
de impulsos al coritador y éste deja de contar. Simr.rltá
neamente la lógica de control indica qlre se ha llegadr
al final de la conversión.
La principal ventaja de este método de vonersión e
la eliminación del convertidor D/4, pero el inconve
niente que presenta es la dependencia de los valore
del condensador C v la resistencia R.

I nte rru pto r

analógico
lnicio de conversión

Final de conversión

, rel

Comparador

Contador

,i- I I-v-I { I l,
Salida de
información digital

Figura 10.47. Diagrama de bloques de un convedidor A/D de rampa binaria sencilla.

-3riji
RI¿tT

.:¿
fl Co¡rvertidor analógico,.digital clesc¿rrg¿l es constante. Cuando la tensión del integra-
dor llega a 0 V, el coniparador A, se pone a nivel bajo,
de doble ranrpa an*légic:r
lo que provoca el bloqueo de la seíial de reloj del
Su funcionamiento es similar al convertidor A/D de contador. La cuenta binaria se almacena en los latches
rampa sencilla, excepto en que se utiliza una rainpa de cornpletando e1 cicio de conversión. La cuenta binaria
pendicnte variable y otra de pendiente frja. Su diagra- es proporcional a V", la que el tiempo que tarda el
ma de bloques es el que se muestra en la Figura 10.48. condensador en descarg¿rrse sólo depende ¿" tz" y el
Para explicar su funcionamiento sllponemos quc ini- -
contador refleja cste intervalo de tiempo. En la Figu-
cialmente el contador está a cero por h:rber realizado un ra -l0.49 se muestra la señ¿r1 en la salida del intesrador
Reset y l¿i salida del integrador es cero. La seña1 analó- para varios valores de l¿r scñal de entracla.
gica de entrada I es introducicla a trar,és del conrnuta-
dor 5, qLle es controlado por la ló-gica de control.
Como 1¿r entrada inversora del integrador está co-
nectada a rnasa virtual. si I/¿ es constante durante un
tiempo, circulará una c()rriente constante a través de la
resistencia R y, por tanto. a trar'és del conclens¿rdor Cl.
El condensador C se carga lincalmente, y¿r que la co-
rriente es constante, por 1o que da lugar a una ramp¿r
de tensión negativa en ia salida 4,.
Cuando el contador alcanza el linal de cuenta, se
pone a cero, provocado por una señal de Resef y la
lógica de control conmutará a la tensión de referencia
- V,",., aplicándola a la entracl¿r de 4,. En este instante
el condensador esth cargado con una tensión negativa
Pendiente = Vr"t/RC
- V, proporcional a la tensión de entrada.
A continuación el condensador se descarga lineal-
mente dcbido a la corriente constante procedente de
- V..,. Esta descarga lineal produce un¿l rampa de pen-
diente positiva en 1a salida de A 1, cuyo valor inicial es
N = Número de impulsos del contador
- 7 y qLre tiene una pendiente constante, independien-
te de la tensión de carga. A medida que el condensador
fcr,<= Período de la señal de reloj.
se descarga, el contador que estaba a cero se incrernen-
ta. El tiempo que tarda el condensador eir descargarse
hasta 0 V depende de la tensión inicial - V (proporcio- Figura 10.49. Formas de onda en la salida
nal a V"), puesto que la per-rdiente de la tensión cie del integrador.

ve

Conmutador
a nalóg ico

Comparacior

-Vrel
Lóg ica Latches
Control de interruptor de control EN

lfUl'
Salidas digitales

Figura 10.48. Diagrama de bloques de i-rn convertidor A'D de doble rampa analógica.

sgF
 Analicemos matemlitic¿rmeltte las señales. l)uranLe el valor 0 V, ya que en est¿rs circunstancias hlice qtre 1r
tienpo Io la tensión a la salida clel integrador, supo- s¿rlida dcl comparador pase a nivel bajo bloclr-reando lr
niendo qr.re inicialmente V" : 0, evoluciona de acuerdo entr¿rda de la señal de reloj al contador. En este mo
con la ecuación: nrcnto el circuito de control cnr,ía la señal de fin d,
conversión.
v:' 1r
'lvdt:-',vt I Si llamarnos Z, al instante en qlle V" : 0 \¡, de li
RCJ' R( ccu¿rción anterior obtenerlos:

El valor mínimo de la seña1 se obtiene r : Io, por v. (Tt

n-_"7 v
el-i
tanto R('
+ 1tc - To)

r{(ro) : -L*rr, Si suponemos que en el irrterv¿rlo T, - Tn : I, e

n[rrnero de impulsos que llegan al cont¿rdor es M, s,
cr:mple
Cuando termina el interr,¿rlo Zo, la señal dc desborda-
miento envi¿rcla desde el contador ¿rl circuito de contlol
irará cambiar la posición ¿rl conmutador analógico y, Tr-To:M'Tcm
de esta forma. la entrad¿r clei integr:rdor quedará unida
n - I/."r (de polaridad opuesta a V"). Esto hace que n la donde I.,., es el período de la señal de rcloj y M e
s¿rlida del inte-erador se -qeuere la rampa creciente plr'- núrrnero binario que tenga el contador.
tiendo del valor V. en el inst¿rnte ft y entonces: I)e las dos ecr"raciones anteriores podemos obtener e
valor de M. suponiendo que el valor de 4, : M ' 2" TcLl
V, : V,(tl * f'|I, RC
t:
- ¿t : V,(T(\t +
v
R(
rr - I.r
= M:- 2"
V,' : KVn
dnr¿rnte el tramo t > To, el contador, partiendo de v"
' tel
luuevo cle cero. efectuará l¿r cuent¿r de los impulsos de
reloj. ya que V" sigue siendo negativa y en consecuenci¿r donde podemos ver qlle el v¿rlor de M es independient,
la salida del comparador está a nivel alto. clel valor de R y C. El problem¿r de este convertido
Como hernos comentado, el ciclo se interrumpe A/D cs el tiernpo de conversión y qr-re ademits éste.e
cuando l¿r tensión de salida del intesrador alcanza el vari¿rblc.

[J Convertidor analógico7'digital
de anroxilmaeiCIrncs sr.lcesivas

': Convertidor analógico/digital de aproximacio-

nes sucesivas. - . .i-'- *20
* En la Figura 10.50 se muestra el diagrama de
LDL I
_---l l) v"" (oR v,"1)
nn i-l r 19 l) cLK R
conexión del C.l. 4DC0804. En el oue ouede
verse cómo la patilla DBO es el bit menos signi- t¡tp -t a
''''.j"
1B I oeo rtsat
ficativo (LSB) y DB7 es el bit más significativo
(MSB) de la salida binaria.
CLKIN
_l
.i4 17 l. oat
INTRi., 5 tb l.-: oaz
I
1

V1¡(+) 6 15 oas
Vri'r/-/ i I Z 14 ll oaq
AGND B IJ
Iines
l/ ,/2 q 12 ':DB6
DGND '10 ', Dgl(MSB)

Figura 10.50. Diagrama de conexión del ADC 080X

-;,--
 s Montar el circuito de la Fioura 10.51.

a
,'1
1oKf)

vl

+5V
22opFJ-
looKl.l Rz

3 18
417
5 16
o t5

+5V 7 14
10K 8 13
1Kl lRo 912
+5V 10 11
D
r1
1K ADC O8O4

Figura 10.51. Montaje básico del convertidor analógico/digital ADC 0804.

ó Ajustar el potenciómetro de P, hasta que sólo el LED conectado al LSB esté encendido, correspondiendo
con la salida 00000001. Medir y anotar la diferencia de potencial a la entrada y anotarlo en la Tabla 10.12.
Realizar la misma operación para los demás valores de la tabla.

Tabla 10.12

000000r1

* Con los datos obtenidos en la Tabla 10.12, calcular el valor que tomará a la salida el convertidor cuando a la
entrada le llega una señal del valor indicado en la Tabla 10.13. Comprobar los datos calculados con los
valores reales.

Tabla 10.13

'i; - '':.'i ii,J.:i. .;ii,.f 1 ' ., ',,-"" |,,''.' "'-','.i{+r lifi=Í1,i

IV 1\
1,5 v 1.25 V

4.45 V

2.15 y 5V

.'
 u Sustitu¡r el potenciómetro de la Figura ''|0.51 por
un generador de baja frecuencia. Inyectar una
señal triangular o de diente de sierra de muy
baja frecuencia (1 Hz o menor), que varíe entre
0 V y 5 V. Observar cómo varían el estado de
los LED. Repetir la experiencia para una señal
de onda cuadrada.
u Realizar los montajes de la Figura 10.52 y co-
nectar las salidas del converiidor A/D a las en-
tradas del convertidor D/A.
" Antes de conectar el generador de baja fre-
cuencia, ajustarlo para producir una señal de
50 Hz senoidalcon 5 V de amplitud. El diodo D,
elimina la componente negativa de la señal de
entrada al convertidor AlD, ya que sólo admite
valores positivos de tensión.
. Utilizando el osciloscopio visualizar y dibujar las
forr.nas de onda que hay a la entrada del con-
vertidor AID y la que se obtiene a la salida del
convertidor D/4.
e Incrementar gradualmente la frecuencia del ge-
nerador de señales y anotar los efectos que
tiene esto a la salida del convertidor A1D.

1 )ñ
I 19
¡nil nP
tó Lln - uu
n-'l f)Rr +10 V
4 t t I l-- ^ ""'
tr 6l¡- DBz R,o

DBs 4,7K
o 15l-¡< F,
+ l 14f,- DB+ 1 1
0,1 u

13 f,- DBs 2 1

pl''* DBa 14

10 11al- De 1

6 12
ADC O8O4 4,7K
Re 11

l 1
100f)
8

Generador DAC O8O1

de señales B1 del DAC 0804 a DB1 del DAC 0804,
82 a DB2, etc.

Figura 10.52. Montaje de un conveftidor A/D a uno D/A.

I Análisis tle! converticlor A'D

de aproxiftraciones sücesiyas

Se trata del modo más r:ipido de realizar la conversión

AiD después del método f/as/r, además de tener un
tiempo cle conversión frjo para cualquier v¿rlor de la
señ:rl analógica de entrad¿i.
En la Figr-rra 10.53 se muestr¿t el diagrama de bloques
de un cortvertidor de este tipo de 4 bits. Como puede
verse cstá compilesto cle ur.t conr.'ertidor D,'A. un regis-
tro clc iLprolirnaciones s Lrcesi vlLs (SAR. S uccessi vc-A¡,.pltr
ximation Register) y rm colnparaclor anaió-uico. Se tral:L
de uu sistema cle lazo cerr¿rdo, dt'inde un¿r señal dc reloj
hace que e1 registro de trproxirnacioncs sueesivas entre-
gue ul.l código brn¿rrio ¿r1 convcrtidor D7'A y la salida
de éste se compara con la señal de entr¿rd¿r, flnalizar-rclcr Figura 10.53. Diagrama de bloques de un convertiCor
la conversión cuando ambas señales son isuales. A D de ar:roximaciones sucesivas

33*
 El procedirniento de conversión es cl siguiente. Los
bits dc entrada al coni,ertidor D¡A se pouen a nivel
alto uno en cada señal de reloj, comenzando por el
MSB. Cada vez que se pone a 1 nn bit, el comparador
produce una salicla indicando si la tensión analógica
dc cntrac'la es m¿1yor o meuor que la que entrega el
converticlor A/D. Si la salida que entrega el converti-
clor DIA es m¿ryor qLrc la de entrad¿r analógica. lit
salicla del compar¿rclor se pone a nivel bajo, haciendcr
clue el bit correspondicnte del registro sea cero. Si por
el contr¿rrio la señal c¡ue ilega dcl convertidor D,rA es
Incnor cluc la de entracl¿r tLnalógica. se ponc a 1 el
bit correspondiente del registro. El sistema realiza
est¿l oper¿1ción ¡rrimcro con el IvlSB. lue_eo con el si-
guiente bit menos significativo, después con el siguien-
te. 1, asi slrcesivarnente. Después de h¿rber aplicado el
sistenl¿r a todos los trits, finaliza cl ciclo de convel"-
sión.
La sccucrrcia qLle generir el registro de aprorimlrcio-
nes succsivas para un conr.'ertidor cle 4 bits cs la que se
mLlestr¿l en la Figura 10.54.
Para expresar mejor el funcion¿uniento del converti-
dor A/D de aproximaciones sucesivas vuulos a ilustr¿rr
un ejenrplo de conversión par¿1 un convertidor de 4 bits.
Suponernos que el convertidor D/A tiene una tabla de
conversión como la de la Tabla 10.14.
Tabla 10.14
0000
r000
0100
0010
0001
Si por la entrada analógica se intloduce un¿r señal cle
5 V. el primer paso consiste en poner el MSB del registro
de clesplazamiento a 1. La s¿rlida del convertidor D/A
es, por tanto. de 8 V (1000). Como es nt¿ryor qr-re la
entr¿rda analógica, la s¿rlicla dcl comparador se pondrá
a nivel bajo. 1o qLre pfovoca quc se pon_q¿t a 0 e1 MSB.
El siguiente paso es pouer a 1 cl segundo bit más
signiiicativo (0100) quc correspondc con 4 V. Como
este valor cs menor que el de la señal analógica de
entracl¿t. a la s¿ilida del comparador aparece un 1. lc'l
que hace qne el bit se nllntcng¿l en el registro dc
apr oximaciones srrccsitlrs.
El tercer paso del ciclo de conversión consiste elr
meter ur.l 1 en el siguie nte bit (0i 10). En este caso. a Lt
salida del convertidor D,,'A habrá 6 V y, por tanto. a lzt

1
F."lH [ 1ln-l
tT11o I
VR -n i 11oa
Fr-oo I
irorr lY-:-"- t
\/Q - 1
lo1tl
-l
Vñ=U frolo
t looi'l
t lootl
toill-l
t-01ñl
VR=O [o1of
I oloo l

o1,-L- -'oo11
VR = 1 ioorr vR = o
H;óoio
lññ1n l': -=--u
I vv,v
-\__ "l
VR=O vR=1
l0o0ii.-<--.-'.-'-*l000'-]
-[ooo1
Figura 10.54. Diagrama de transiciones del registrc de aprcxinraciones sucesi,.'as.
 salida del comparador habrá un nivel bajo y en el
registro dc erpi'oxim¿rciones sttcesivas se almacena un 0.
El cuarto y írltimo paso del ciclo de conversión será
poner a 1 el bit de menor peso (0101). Ahora, a la salida
del convertidor D/A habrá 5 V y, por tanto, se mantie-
ne este bit en ei registro de aproximaciones sucesivas.
Lr La serre ce convertiflores
anarógico/erigitares ADC r¡ssx
La serie de convertidores A¡D está compuesta de los
circuitos integrados ADC 0801. ADC 0802, ADC 0803 ¡: Por un reloj externo, en crlyo c¿]so se debe aplic:rr
y ADC 0804; estos convertidores de aproximaciones esta señal al pin 4.
sucesivas son mlly trtiiizados por su relación veloci-
dad/precio. Disponen de B bits de salida con posibili-
dad del triestado, 1o c1r-re garantiza sn conexión ¿r ur
microprocesador y tienen un tiempo de conversión de
100 ¡rs. Los dispositivos trabajan con una tensión de
aliinentación de f 5 V, garantizan la característica de
monotonicidad y disponen de un reloj interno, si bier
se puede conectar Lrno externo' Su diagrama de blo-
tT:,:il1'T:",'":"i;::::ffi
iij'i".::,1*1,1u, pr ede
obtenerse de dos formas:

"1" = Inicializa registro de desplazamiento

"0" = Ocupado y estado de reposo

Protección
de entrada
CLK R co ntra
sobreca rgas
Entrada
CLK A L.....- Hacia el interior
), oer crrcutro
BV=30V
CLKS I

CLK 8
ln icio de
MSB
g tt 2o
conversro
_J_L
n

(V,ut)
Decodifi- Registro de Reset
cador de aproxrma-
esca lera cion es zamiento
V¡efl2 SUCCSIVAS de B bits
A GND

Latches de salida
tri estado

| 11 12 13 1"1 15 16 17 13
|
I

Salida digital l

l"
o"
Control de triestado
"1" : Salida habilitada ñTR

Figura 10.55. Diagrama de bloques de la familia de convertidores ADC080X.

*3,?
.,':..::,=::.: .

:;ij
-
Conectanclo una resistencia R, entre los piucs l9 tr¿ursición de nivcl brio a nivel alto, se inicia el proceso
(CLKOL|T) y 1 (CLKINT ¡r un condensador de couversión y la salid¿r 11VZF pasa a nivcl alio.
eutrc cl pin zl y miLsa. Figura 10.56. El f inal de conversión se indica cu¿rndo la senal I,¡/IR
¡rrocluce un cambio clc nivel de alto a baio.
ADCOSOX
Crranclo CT ¡,' RD están a nivel baio. el tátch de salida
triest¿rclo se habilita 1 el código clc ialicia se aplica a las
lincas DBO a DB]. Cuando la entlada CS o RD estan l
nivel bajo 1'' la linea RD prsu u nirel alto, l¿is salidas
DI30 t DBI p¿lsan a estado cle alta impedanciil y 1a
línea 1,Vf pasa ¿r nivel alto.
En la Figura 10.57 se ntLrcstran los cronogramas de
lectura 1' escritura. asi corno cl dc salicla y habilitación
y' reirricio de 1.VZER.
Como hemos dicho, estos couvertidores AiD están
petisitdos para ser concctados ¿t un rnicroprocesudor
que geuere el protocolo de lectura de datos e inicio de
conversión. pero cslo no quiele decir clue no se pucda
utilizar con lógica cableacl¿r. Para h¿rcerlo así b¿ist¿rrá
cr)n ponef pefmancntemente a masa l¿i scñlLl eS ¡ RD.
Figura 10.56. Circuito de reloj interno de la serie con lo clLre el chip cstará siempre seleccionaclo; adcur¿rs,
l¿rs líneas IVR y
ADCOBOX.
-Nf, dcben unirsc entre sí, llara qrle
cuando iln¿rlice un ciclo de convcrsión cornir-nce otro,
En este caso 1a frecuenci¿r de reloj viene dada por la en este caso, l¿rs saliclas DBO a D.B7 estarán sicmprc
expresión: most r¿tndo informació n. Eviden ternente. debera lorzar -
sc un primer ciclo ¡roniendo l¿r línea IVR a nivel baio.
E,n l¿r ¿rctividad anteriof nosotfos hemos utilizaclo r:na

': ;r*: rL-. sencilla red R-C.

Las entr¿td¿rs analógicirs V,,ui *, y I/,r,, _,. est:rr.r protegi-

d¿rs contrit sobrecargas, pero pirra Lur correcto f'uncio- 10.2,4" Faránret¡:os
namiento ciel conl'ertidor. las señales aplicadas deben
estar courprendidas cntre 0 V I' i/,,.
de los corrvertiilores
La salida del coni'crtidor corresponcle a la diferenci¿r a rr alógi c os,rr ligit al
cle potencial aplicada entle las dos serlales de entrada.
es decir, l/,^,, *,-lrr,u, _,. Estt particularidad tiene l¿r venta- Para analizar la calidad de los convertidores AiD es
ja de que pura señales dc crrtrad¿i cliferenciales se redu- pleciso ciefinir los ¡rrincipriles pariimetros clLre cxpfesan
ce el efecto del rLriclo. la calidacl clc f'uncionamiento cle un converticlol AiD,
Si se dcja el pin 9 (V,"t,i2) en circuito ¿rbierto. la ¿rsí ccxlro los cllores que éstos proclucen. Seguidamentc

tensión de relerencia que se obtiene intern¿rmente es Ios exponemos de fbrma breve.

l{,,12. Aplicando una tcnsiirn extern¿r en este pin (9). se
¡rucdc hrcer un a.juste rr londo de esc¿rl¿r.
Las líneas DBO a DB7 son las saliclas cn lógica trics-
f Farámefros de los converfia{ores Ail}
t¿rclo cle los datos clieitales. siendo Di97 N'ISB ¡" DBO el ,' Resolución. Ex¡rresa el incletlct.tto o clecrelltetltct
LSB. La linea CS (Chip Seler'¡l ¿rlrtofiz¿r el funciona- de tensión rreces¿rri¿r pura uroclilicar el Lrit de ute-
rniento del convertidoL. llzR (writc ) du la orden de nor peso. La sigLriente expresión es r'¿ilida para Lln
inicicl dc conversicin I RD t r'¿'rrrl i rclLliza la lcctura clc couvertidor A,'D cLn,a salicla csté crtclificatla ell
datos. Por otro lado lrr s¿Llitla /ArfR es lu scñal que ['rinario natur¿rl.
indica si la conversiirn lia linalizaclo.
Cuanclo el pin CT sL- encucl.)tnr a nivel nlto. inc'lepen- : -tt - Tensión arlalógica
Resolucirin
dientcnrcnte de lJ?- r RD. cl chip no sc encueutra )u p¿tra iarial LSB
selcccionlclo )'. cu cst¿rs conclicicncs. las salidas dc cl¿r- doudc li " cs cl valor cle l¿t tcnsiórt rt fbticlo dc
Los cstliu cl'r cstacl() clc ultlL inrpcrilncilL. l¿ srrlidlL /,VfR csc¿rla r' ¡r c-l nrulrelo tlc bits dcl cócligo.
csLir u nivcl bl¡o si cl úrltinro,.lrrl() u()n\criicio lirc lcí,-lo. l)lttt ctltitpt cttclc-t' c5tc iisllce t() se prcse ¡ll:t cir lit
en cus() contftrrio estílril a niYcl ltlto. Tabla ll). l5llr codillcaciótt clc ttl ct'rtlvcrticlol A'D
f'uando l¿r eirtradu l1?i s.- i-,.n.- u nitcl lriúo..'l rcgistro rlc -1 bits. Ottse lt alltlo rlichlt tttl'ila ¡locic-trlos tl.'lillir-
dc aprorirnaciones strccsivus sc ponc A ce ro. N'f icntrus clue la rcsr¡lttciilt clel cottvcrtidclr es
que (.-S como ll/R pcnrauezc¿n a trivcl bqo, el c()uverti-
dor pcrrlanece en cl cstado de Rcscl. Ocho períoclc'rs Resoluciór'r : 1,,,, 4V
: 0.2-5 V
rleslrtrós dc aue ¡--5 1r ll?? lnorrnlrlnltlnte 1t/Rllllrgtrn ulllr 2)1
 Inicio de conversión

"Ocupado" Estado válido en

los acopladores
Estado interno "No ocupado" de salida
real del conve
(Se leyó el último dato) I TO 8x1/f..n INTERNAL Ic
INTR
(No se leyó el último dato)

/,,Vñ,geset
INTR

cs

rñt-J tAtts
Salida -
de datos

tACC

T1 H, TOH

NOTA: La selección de lectura debe realizarse 8 períodos (8lfurcl

después de la aceptación de la interrupción para garantizar el reinicio Oe tÑfR.

Figura 10.57. Cronogramas de las señales de control de los convertidores ADC080X

lo que se refleja en la Tabla 10.15, porque es la
mínima variación de la señal analógiczr para que
v¿rríe el bit menos significativo (LSB).
c Tiempo de conversión. Es el tiempo que media
clesde que se d¿l un¿r orden de inicio de conversión
hasta que se obtiene a la salida la palabra código
equivalente a entrada an:rlógicn.
s Margen de tensiones analógicas de entrada. Nos da
el valor máximo y rninimo admisibles en la entra-
da analógica.
* Códigos de salida. Indic¿i el código clue entrega a la
salida el convertidor. Existen convertidores Ar'D
capaces de entregar varios códigos.

Tabla 10.15

FS.I LSI] t.7.s 0II1

l.-i 0tit)
l2 16 FS
1.2-5 0r0r
1,16 FS I 0100
tOll ],,I6 FS 0.7,i 00rl
r0l0 2,/16 FS 0.5 0010
l00r 1/16 FS 025 0001
r000 0 0 0000

334
ár*;;:;,"'
rÉ é
-s
fl Errores de la conversión At'D * OJfset. Sc presenta cuando ia característica de
transferencia de1 convertidor A/D está desplazada
Para ilustr¿tr estos errores, representaremos gráfica- lrente a la ideal. Este error se puede corregir me-
mente los errores en unas eráficas pAra un convertidor diante ajustes extcrioles.
A/D de 4 bits.
" Código ausente. Se produce cuando la función de
transferenci¿r es tal que algunas palabras del códi-
go no tienen posibilidad de presentarse a la salida.
En la Figura 10.58 se ve cómo e1 código 1001 no Señal
analógica
aparece en la salida dcl ADC. Obsén'ese que el
valor 1000 pcrmanece durante dos intervalos y 15
'14
que la salid¿r s¿rlta al valor 1010.
13
12
Seña I
'1
1
a na lógica
10
15 9
14 I
IJ 7
6
Entrada analógica
12
11
10 4
9
8 2

7 1

Señal
6 0
rrOOr-OorrOOrr digital
5 OO-rF-oQOOrrrr
OOOoOoFF

2
'l Figura 10.60. Representación de error de offset.
0 OrOrOÉOÉOFOTOFOT

oaooooao

Figura 10.58. Representación de error por omisión : Error de ganancia. Se produce cuando las fttncio-
de código. nes de transferencia real e ide¿rl tienen pendientes
distintas. Este tipo de error puede corre-uirse exte-
" Códigos incorrectos. Se produce cuando varias de riormente.
las pa.labras del código binario de un convertidor
A/D son incorrectas. Si analizamos la Figura 10.-59
se puede apreciar cómo el bit de peso 21 permane-
ce en estado baio.

Señal Señal
analógica analógica
Curva real
t5 15
Curva ideal
13 13
12 12
't1
11
Alta ganancia
10 10

9 9

B 8
7 7

6 6
5 5

4 4
Ba ja ga nancia
3 3
2 2
1
1
Señal
0 o-oFo-o-o-or-oFo-
0 OrC-O-O-OrO-O-o-
OO--OO--OOr-OO--
digital
oorroo--oo-Foo-- oooo oooo
OOOO OOOO OOOOOOQO
oooooooa

Figura 10.59. Representación de error por códigos

incorrectos. Figura 10.61. Error de ganancia.

i {¡q
 Determinar la señal que se obtendrá a la salida del circuito sumador de la 10.62, si se aplica a su
entrada las formas de onda que se representan en el cronoerama adiunto.

Fr 200kQ +5V
Do Do 0

+5V
D1 0

+5V
0

+5V
U? 0

Figura 10.62. Circuito sumador y señal de entrada.

;-F
Determinar la resolución de los convertidores D/A se considera más o menos deseable que otro de
.12
de 8 bits y la de b¡ts. Expresar el resultado en 6,67 por 100 de resolución.
tantos por ciento.
S" Si el convertidor D/A de la Figura 10.63 tiene una
rt" ¿Cuál es la desventaja de los convertidores D/A tabla de conversión como la de la Tabla 10.16,
con resistencias ponderadas? realizar una tabla en la que se indique el valor de
la tensión de salida para cada una de las señales
tÉ
Un conversor D/A con 1,58 por.l 00 de resolución de entrada.

Tabla 10.16

0 00 U 000 3.2
0 01 0.'1 001 3,6
0 10 0,8 0t0 4,0
0 It 1,2 011 4,4
0 00 1,6 00 4,8
0 01 2,0 01 5.2
0 10 ),1 l0 5.6
0 il 2.8 1t 6.0

(1s)

Vout
7
(4s)

(Bs) -------r
1 1i0 0 0i1 1 1i0 I

l
i n g f " a , b;
Figura 10.63.

raa¡ 3
+¡*l*

, :! ,. -!:'r'=:;;:41:

,*.'!i,
!¿i:l
+-+
6. Para el conveft¡dor D/A del ejercic¡o anterior, de-
terminar los factores de oonderación de cada bil
de entrada.
.7
Determinar el código binario de salida de un con-
vertidor A/D flash con codificación binaria de tres
dígitos, cuando por su entrada analógica se intro-
duce una señal como la de la Figura 10.64, en la
que también se indican los impulsos de habilita-
ción de codificador. Suponer para este ejercicio
que la V": 8V.
l a fondo de escala de 2 mA con un error de
Tensión 6 +0,5% a FS. ¿Cuál es el rango de posibles
de energía s salidas para la entrada 10000000?
analógica +
3
2
1
0
,lmpulsos m
oemuestreo 123 4 5 6 / 8 9101112
Figura 10.64.
8. ¿Cuál es la tensión máxima que se puede obte-
ner de un convertidor DiA de ocho bits que gene-
ra una tensión de 1,0 V para la entrada del código
binario natural 001 10010?
ltfbl En la Figura 10.65 se muestra el diagrama de
r{l*9 conexión de la memoria EPROM 2716, el con-
tador CMOS 4A4O y el amplificador operacio-
nal de propósito general TL071.
" Utilizando un grabador de memoria EPROM,
grabar en las direcciones indicadas en la Ta-
bla 10.17 los datos indicados.
. Montar el circuito de la Figura 10.66, Tener mu-
cha precaución al conectar las tensiones de ali-
mentación del circuito +5 V, +15 V y -15 V.
- Poner los conmutadores S1 y 32 en la posición 1.
' Conectar el osciloscopio a la saiida del circuito
y visuaiizar la señal qLre se obtiene. Dibujar la
señal obtenida.
e Desconectar la resistencia R8 y los condensado-
res C4 y C5 y observar y dibujar la señal que se
obtiene a la salida del amolificador operacional.
a Un convertidor D/A de 5 bits para la combina-
ción 10100 produce una corriente de salida de
10 mA. Calcular el valor de la /o,, para el código
de entrada 1 1 101 .
1O. ¿Cuántas tensiones diferentes puede producir
un convefiidor D/A de 12 bits?
l 1" Para un conveftidor A/D por comparadores de
4 bits y una tensión de referencia de 16 V,
¿cuál será la resolución del mismo?, ¿qué corn-
binación digital corresponde a la tensión de en-
trada de 8 V y 11,5 V?
12. Si un convefiidor DIA de 8 bits tiene una satida
13. En un convertidor A/D por rampa binaria de
8 bits, ¿qué frecuencia de reloj debe utilizarse si
quiere garantizarse un mínimo de 1000 conver-
siones por segundo?
14. ¿Cuál es la ventaja de los convertidores D/A
que emplean una red en escalera Rl2RfrenIe a
los que utilizan resistencias ponderadas?
r5. Comparar los tiempos de conversión de un con-
veftidor A/D de rampa digital de 10 bits y un
¡
convedidor A/D de aproximaciones suces¡vas
de 10 bits, si ambos utilizan una frecuencia de I
I
reloi de 500 kHz. I
J
* Poner el conmutador 52 en la posición 2 y repetir
los dos aoartados anteriores. Volver a realizar la
experiencia para la posición 3 del conmutador 52.
u Conmutar 51 y 52 a la posición So y medir la
señal a la salida dibujando los resultados con la
red R8-C4-C5 conectada v desconectada.
, Utilizandoel osciloscopio medir en las dos posi-
ciones del conmutador 51 la señal de salida Vo.
o Repetir la experiencia sustituyendo
el conden-
sador C1 por condensadores de 2200 ¡F,
220 ¡F y 10 nF.
, Analizar el circuito de la Figura 10.66 y realizar
un diagrama de bloque de sus elementcs indi-
cando la función que realiza cada uno de ellos y
el sistema en conjunto.
u Explicar por qué se obtienen las distintas seña-
les a la salida del amplificador operacional.
'¡ {? Ti
t
"*E?
 t/ voo Q.n arc 08 Qs RESET @1 A1
47 1 24 vcc

A6 2 23 A8
A5 5 22 A^

An 4 21 vpp

^3
5 20 G
A2 19 A'to
A1 7 18 ^-
Ao 1-7 U7

Os 9 16 o6
o1 10 15 o5
o2 11 1^ On

GND 1a
tz t5 o3 atz a6 05 a1 a4 o^ 02 vss

21.16 CD4040

- l- t ---
OFFSET N1 11
::l
8i
--l-. I NC
/N-
J
12 TJvcco
/rv+ f_l 3 6 iOUT
vcrf a 5 lurr>trt t\t¿

TLO7l

Figura 10.62. Diagrama de conexión de los circuitos integrados 2716, CD4040 y TL071.

Tabla 10.17. Tablas de datos a cargar en memoria

00000000 00 1F 00100000 20 00 01000000 40 00

0000000 l 01 98 00100001 2l 10 0r 00000 1 4l 08
000000 l0 02 BO 00r00010 22 20 010000 t0 A'' 10
0000001 1 0l C6 00i0001 r L-) 30 0r00001 t +.) l9
.\^
00000i00 04 DA 00100 100 40 0 l 000 100 44 21

00000101 05 E9 00 100 10 l z) 50 01000101 +) 29

000001 l0 06 F5 001001 I 0 zf) 60 0r000il0 16 31
00000r I t 07 FD 001001ll ¿l 70 010001 r r 3A
00001000 08 FII 00101000 la 80 0 100 1000 48 ^')
0000100 I 09 FD 0010r001 29 8F' 0 100 100 r
/o 4A
000010r0 OA F5 00101010 9F 01001010 4A
0000101 I OB Ile (x)101011 ]B AF 010010I I +lt rB
00001 100 0c' I),\ 00r01 100 ,tl BF 0r001 t00 '+C ó-i
00001 l0l OD CÓ 00101t0l 2D ct[j 0 100I 10I 4D 6B
00001 I l0 OE Bt) 00101 r r0 :L DII 0 1001 1 10
.1 tr 13
00001 r I I OF 9tt 00i0tltt 2F EF tlt00l11l rl L- 1l)

óé6
I

Tabla 10.17. Tablas de datos a cargar en memoria (Continuación)

0001 0000 10 7F 001 10000 30 FF 01010000 50 84

00010001 ]L 66 00 I 1000 1 l1 EF 0 10 1000 1 51 EC
000 10010 t2 ,1 t: 001 10010 32 DF 01010010 52 AA

0001001 1 13 3E 001 I 001 1 33 CF 0101001 1 53 9C

000 I0 t00 t4 4,1 00110100 l4 BF 0 r010100 A-)
00010101 15 t) 001 10101 35 ,\ L-
01010101 55 AD
00010110 li) 09 00 r 101 10 36 9F {)1010110 56 B5
000101 1 1 17 0l 001 101 1 I 37 8F 010101 I L 57 I]D
0001 1000 1E 00 t)01 I 1000 3E 80 01011000 58 C6
0001 1001 19 0l 00 L I 1001 39 70 0101 I 001 59 CE
0001 1010 1A 09 00111010 60 010110r0 )A D6
0001 1011 1B 15 00111011 3B -50 010i 101 1 5B DE
0001 1 100 1L- 21 001 I 1 100 40 010 r r 100 5C E6
0001 1 101 1D 3E 00111101 3D 30 01011101 in FE
0001 t110 1E AT] 00111110 20 01011 110 5E F6
00011111 lr 66 001i1111 3F' 10 010111 1l 5F FF

Tabla 10.17. Tablas de datos a cargar en memoria (Continuación)

10000000 100 7F 1 00 10001 lrr I Bl 10100010 122 DE

I 0000001 101 E2 1001001t) l0t000l I I i-) EO
r 00000 1 0 102 85 t001001r 10100100 11,+ t./
1000001 I 103 88 r0010100 il4 | UB 10100101 lli
I 0000 t00 10.+ 8C 10010101 115 | BF r0 r001 10 116 E6
10000t01 105 8F 100101 10 11(r lCl 10 r001 1 I t)7 f:I
100001 l0 106 92 100101il Lll I L'-l 10101000 1t8 E9
10000t 11 r07 95 1001 r000 llx I Ct 10 r0100 | 129 EB
r 000100i) 108 98 100L r001 li9 | at9 10101010 Ei)
1000100r t|)9 9u 10011010 IIA I CB 101llt01t 128 EE
r000r010 104 9ll 100U011 IIB I CE L0i 01 10r) l2c FO
1000101 1 10ll AI r00r I 100 1{) 101 101 I l) Ir1
10001 100 r 0t' \-+ 1 001 1 101 1lD I Dr 10 i01 I l() llil il
10001 101 101) A7 1001r1i0 ilE I o¡ 10101 I 1 1 121- F-:l

10001 I 10 10E 4.,\ 10(i1IIII rF i D7 101 10000 I .l() ir,¡

i0001 I 1 I 101-- AI) I 0 r 00000 101 10001 l-11 I-6
l 00 l 0000 110 BO L0 1 0000 I 10110010 132 ITE
 Tabfa 10.17. Tablas de datos a cargar en memoria (Continuación)

10110011 133 F9 I r0lt000 158 | E9 I L 101101

1 01 1 0100 r34 F9 11011001 Ls9 | E8 11101110
101i0101 r35 l--A I 1011010 l5A L E(r 1ll01til lD r-' I rl
10i t0l l0 136 FB 1i0l10l I 158 | E4 i 1 1 100000
10110r 11 t37 F'C r 10r I r00 t5c I El I 1 l 100001 rEl | 27

101 1 1000 138 F'D l10l1l0t 15D I E0 I 1 I r00010 lE2 | 19

l0ll r00l r39 FD l10r r1l0 I5E I DE 1 I 11000t I lE-l | :S

l0l I1010 134 rl- l101llli t5F I DC 111100r00
r01110r I IJTJ FE I I 100000 1C0 | 00 11 1100101 lE.5 | -10

10111100 l.]c FE I I 100001 rc1 I 00 I I I 100110

1011 1101 l3D FF 11 100010 tc2 1 00 I I I 100111 rE7 | .15

10111110 r3E FF l1t000r t rcl | 00 rI 1 100000

1011111 I 13F FF r 1 100100 1C4 I 00 111 101001 1E9 I 38
I 1000000 140 FF l I100101 lc5 | oo 111101010 IEA I 3D
1 1 00000 1
ITTI
Al FF I 1 1001 10 lc6 I 00 1l I 101011 lEB | 40
1 1000010 1,,11 rr 11100il1 tc7 | 0r I I I 101100
1 100001 1 143 FF l 1 101000 rc8 I 0i 11110t101 IED | 45

I 1000100 t44 FE 1 1 101001 rc9 | 0l 111101110

I i000101 l4) FE 11101010 rcA | 03 I I 1101111 IEF I 48
1 10001 l0 146 F'E 11101011 rcB | 04 111110000 1F0 | 4E
1 10001 1 t r47 FD I t 101 100 lCC | 05 111110001 lFl | 5l
1 1001000 148 FD 11 101101 lcD | 05 l 1 I 110010
I 100100 1 t49 FC 111011r0 lCE | 06 111110011
11001010 144 FB lltoltll rcF | 08 111110100 1F4 I 5A
I 100101 1 148 FA I r 100000 lDO | 09 1111r0101 tF5 I 5D
i 1001 100 l4c F9 1 I 10000i rDi l0A 1l t 110110
I r00il01 14D Éo l I i000t 0 1D2 I 0B 111110111
I 10011 10 14E F8 I I 1000r I rD3 I 0D t11111000
11001 I t l l4F F6 I I 100r00 rD4 | 0E Illll l00l
1 1010000 Li0 FJ l1l00l0l lD-s I l0 I I 11 11010
1 r 010001 t-51 F4 1l l00l t0 rD6 I lr 1il 1 110i 1 II-B I 6F
1r0t0010 t52 F3 111001 n tD7 I 1_l 111111100
i 101001 1 t53 F1 1l101000 rDS I 15 111111101
r t010100 154 FO rll0r001 lD9 | 16 lll1il110
1r01010r I5-5 EE lr r01010 lDA | ill 11111ilil lt-'F l 7c
r r0l0l r0 l-56 EI) t l10l0l I IDB I IA
I 101011 I 157 ET] I I 101 100 IDC I IC'

,: i:.
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oFNo*6@ts

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Figura 10.66.

*€k
 I

ai{AllíjíS Y il,i'j'J'E ilfTilTi*l

Ffl ;313T'flHla;3 l,Yl1ilfi {3"yfi üBA1V¿¿Lffi:Lg

. .
..
. -:.
]
- :. . .: a. ' a.:.
. .

Estructura de un sistema mi- '. Las subrutinas y la pila de me-

croprogramable. moria en un microprocesa-
Estructura de un sistema mi- 0or'
croprogramable con micro- Las interrupciones en un mi-
procesador. croprocesador.
' micropro-
Arquitectura de un , Líneas del bus de control de
cesador. un microorocesador.
. Ejemplo de funcionamiento 'i'. Arquitectura de los circuitos
interno de una CPU. de entradaisalida.

1i\lT 8,D D,iUrl-l | IC t

¡i

Para podcr entendcr córlo surgieron los sistern¿rs elec-
trónicos nricroprogramados. clebemos collocer l¿r for-
trla en qLre se proclulo el desarrollo y evolución de lir
técnic¿r electlirnic¿i. Dicha evolucitin se cl'cctuó en clos
grandes etap¿ts:
I Etapa tle desarrollo cuantitafivo
F-ue l¿r ¡-lr inrera etapa cle la cr olución. ciiracterizacl¿
por una fiktxtf|u de discño en la cu¿I. los con'r1-ronentes
cran cliscñ¿rclc'rs específicantelttc pafa Llua aplicacitin o
ttt.t núrnrero nruv reduciclo cle clllrs. no sicnclo f¿tcil su
inclusi(rn en otrlas aplicuciones.
Stt ricslrrollti" nlur, lento. clulti rlesde los colliclll()s
de la Electrirnicu h¡tstrr llnales tle la rlócucllr clc los
cinctrc n t u.
f Eta¡l:r tie dE:sarroli* ca;aiiiatiio
A ltrinci¡tios clc lu d.!cucla de los scscnta. lu indtrstriu
comporrentes 1' circr-titos cle eleL:udo uersatílitlcrl cluc
poseyeran rnuchas aplicaciones v que pudicran scr fI-
bricaclcls en elevrtlísim¿rs canticlades.
Lrt aparición cle la lvlicrr¡t,let'tró¡iic'c cor-r sus circuitos
integraclos a principios de la décacla de los seseuta.
posibilitti l¿r c¡btención de circuitos altarnentc com¡rle-
ios c1uc. inte-ulaclos cu reduciclos cncapsulaclrts, serviau
para un clcvadtr nirr-nero dc aplicaciones. La técnica
trricroclectrónic¿t tuvo un dcsarrollo r.ertiqinoso rluL-
airn continira e n nuestLos c1ías )' qLle peft"l'ritió la iclc¿
cle ¡rocler obtencr cl t'ircttitt¡ uttitarsol. qtrc debería tc-
tuer l¿ts siguientes pro¡riecludes:
o Est¿u' dotaclo cle un nlótoclo clc plogllnncirin cluc
lc pr'fl.niticfa trlbt.iilf dc clilerente ftrnn¿r. scgirn la
luplicitcitin u lu c1u.' lirenr dcstinado.
e Octt¡lrr rru reclucirlo csplrcitt.
: l)rrtlcr' fiiitlielrlsc rltc(i ii.l it lc I j'r)ccsos tlc 1tlo,,l uccit'rn
L-lt scl'ie par-lt 0btener cantirl¿rrlc's e ltOl.|llcS clel ¡uis-
m,-r circLritt,,r' ablrratlrI costcs.
I-crs,sls¿ c¡¡¡¡¡,s n i c r o pr ¡t ¡7 t t nto h l c s son el plttcl ucto r.lll s
t ¡'

electrcinica precisci un canrbio cn su filosofía clc ¡rro- evolucionado de esta lilosofí¿i cic ¡lroducciirn y loglan
ducción p¿rra conseguir altaratar los costes cle fabrica- convertirse en cl componcnte univcrsal en los denomi-
ción. SLrrgiri i-ntrrncas lrr irl¡l rlc cliscñlr r.r'1-rr.otl ucir. tllLClCrs i)Iit t'(.)i ()tIi ¡ () 1,1,1¡)i 'r'.r.

éJ+ll

'.)¡.
 il S? ii ü l'f il ii¡\ lJ fl U I''I í: { ST'fl iVl¿\ iyl l,ll li ü Pii ü ü it¡\lHAiE d,fl
I t. 1. l. Definición cle sistema
nricroprograrnable
Un sisterna rnicroprogramable es un sisteura electróni-
co digital. lormado por uno o varic'rs chips integraclos.
cLLpLrz de interpretar y ejecutar sectrenciallrcnte las ór-
denes contenidas en un pro-qrama, a una velocidacl
muY elevada.
Sus aplicaciones sorl rnucli¿rs. y¿r que con r';.rriar sirn-
plemcnte la secuerrci¿r cle órclencs c¡ue contienc su pfo-
gr¿ura de control, son capaces de:
" Ilealizur ctilc'ulos ¡Lotetn(iti(:os o ct¡tliccLt:iortes infor-
nttitit'us. Éste cs el c¿rso cle los orde n¿tdores perso-
nales que en realidad no son otrir cosa quc siste-
rnrs nricroprognrrrldos.
t ()onf rolar pro('esos intlustriules tle seguriduLl o ¡tro-
dttccíc¡u, collo es el caso de los autómatas progra-
mablcs que coutrolau ltrbots ], crdcnas de montaje.
c Controlor el Iuur:iorutniento de u¡tcu'utcts tlonústi-
('().s. como sucede con lavaclor¿rs, l¿rr.avajiil¿rs, hor-
nos microondas, etc., que se encuentran control¿r-
dos i:lor rnicroproces¿rdores o rnicrocontrol¿rdores.
elcctr'ónica de uu circuito. Es. por tanto, un término
que define elernentos intcrnredios entre el hardware y
el soltrv¿rre.
I1.I.:l" Esque.ma de bloq*es cle url
sistelna nricroprogranral¡le
I-a estmctura bhsica cle cualqLrier sisterna uricroprtr-
glanrable es. indepeuclienternente c1e su czrpacidad de
trabajo. la qr-rc ruuestr¿r el cscprerna dc bloclr"res de la
F'ignra I 1.1. En cl citaclo esqLrL'n.r¿I se clistinguen los
siguicntes bloques:
. Reloj: cs uu geueraclor de inrpulsos cligitalcs en
lornr¿r cle ond¿r cr,r¿rdr¿rcla. cLn,a frecuencia define la
vclocidad de trabr¡o dcl sistem¿r.
. Unidad central de proccso, CPU: es el centro de
intclpretación r' ejecución c-lel sisterna. Esta uni-
dad. partiendo de l¿rs señales digitales producidas
por el bloclue de relo.j" -scllera todas l¿s señales
digitales de gobierno del sistem¿r en función de las
(lrdenes enr,iad¿rs por un programa. Es c[ verd¿rdc-

11.1.2. Harchvare Y software

Cu¿rndo se realiza el estudio de- un sistema micropro-
gramnble. todos los conocinrientos v conceptos rela-
cion¿Ldos con el sistema se agnlpan bajo tres términos RELOJ
genéricos que son:

I Hardlrare
Se denomina h¿rrdu'are de un sisterna microprograma-
ble a toclos los circuitos ,\' cL)lnpouerltes electrónicos
c'FlL- constitlryen el sistema. Dc esta lorma. cu¿inclo h¿r- UN¡DAD
blemos cle f¿rbricantes o vencledores de circtritos rnicrtr- ENTRADA/SALIDA
prograurables. los llamaremos f¿rbric¿tntes o vendedo-
res de hardlvarc.

I Softrvare
Sc define el softu'nl'c cle un sistcura micro¡lrograutable SISTEMAS
col.t.to el t'ot't.itutlo dc itt,slrttt't'i()r¡('.s,\' rtttittrts c()n cluc se PERIFERICOS CONTROL
llr()sr¿url el sistenra. irsí cc¡nro todo lo rcfcrcntc a los EXTERNO
l cn grrr.j cs cnr plclrclrrs
¡rara o trle-nc r. tl iellos ll i.()gf a nrirs.

f Éiir'rnrv¿¡r'e HTLTT I UñtrJ

Es el conjLrnto de instrr.tcciones _\ prograllas de un

sistema nricroplogramablc. clLle son inalterables por cl Figura 11.1. Esquema de bloques de un slstema
u\llÍl11o l sc elrcucnlran illflícitr.ts cn llt cslructrrni m,-L
'
"/ \r \r^n.a
.¡,|
m ? hló

t¿
Á"u
 l'o cercbro rlel sisten.rit nricroprogr¿rnrablc. Su es-
tructura intern¿r cs com¡rlc-ja. rcaliz¿Lnclose ¿rctual-
lnente de las sigtrientes foruras:
- Cor-r tui<'roprctcesotlores, que es el nombre que
recibe un tipo de CPU est¿rndarizado y mLry
r.'ersátil. integrado ct'l u11 peqLleño chip. Los rni-
croplocesadores sor.r c¿rpaces de formar en tor-
luo suvo. sistelnas de mavor o meuor capacidad
de traba.jo. tanto en e I cau.lpo infornt¿iticrl
como cu el cie la ¿rutor.uatizacitin v contl'cll in-
dtlrtliltl tr tlorncslicrr.
- Con conjur-rtos cle microprocesacioles y otros
circuitos digitales mont¿rdos sobre tarjetars de
circuilo intpreso. las cuales sc ¿l-qnrpan elt Lll.l
nrisrro r'ltusi,s o urtttctrio. Este cs e1 caso cle la
CPU de los ttrtuttlas ordetrutlctrcs o ntcLirfrttrrra.
o Nlemoria interna: es cl dispositivo clue se euc¿lrgi1
clel ahnacenauriento dc cl¿rtos v programas. No
clebe rlc'rs cr-rrtfrrnclirlo con las unicl¿tcles de nternol'irr
masa. qLlc poseen algunos sister.r.r¿ts dc des¿irrollo.
las cualcs constitn-r'err rru tipo tle peliférico clel
sistel.nn y se encLlentran lísicamente localizaclas
fuera de su estructura bírsic¿r.
u Llnidad de entradaisalida (üúerJace): es el t'ircuitc¡
qtte controkt lcr t't¡tttrtttit'ttción entre intct'ít,t'r' ('.\1c-
riot' lel .si.\¡cnrc. Silve para adaptar los códigos
binarios dc trabajo cle la CPU con los dc los
pcriféricos o dispositivos r1e control externo. usí
colxo p¡rr¿r adapttrr las diferentes vc'locicl¿rcles de
tntbrr¡o cntre el intclior r el ertcritlr.
o Periféricos y sistemas de control externo: corstitu-
yeu Lln amplio grllpo cle dispositivos, circtritcrs ),
Inriqninas c1r,re. controluclos ¡ror el sistern¿r- realiz¿rrr
Lrn tllbujo e\tefior. Comúnmente sc denontinar.l
lrclili'r'ictrs i"t lo5 irpírrrrl.os (lue silr cn 1'rllrl corrrurri-
c¿rr al sistenl¿r l.nicroproqrar-nablc con el usuario.
clundose el nt'rr.nbre dc sistcn¿rs c1e control extet'no
a los circuitos ernpleadcls en autorn[rtizacióu v clue
sirt'en tanto pltra controlar receptores o macluinas.
nj'l ii U Ll'l Uii¿\ IJI L]f'f il,l'l'iiül¡\ üll tj ii |; P l,l; üii¿\lll¿\i lii
Ll l.)L\ illl Liii tj?ii {J Llli¡\t ljii
.:
Observacién de la estructr.¡ra de un sisterna rniercpregrarnable real.
Abrir un ordenador y observar su placa base intentando realizar
cualquier sistema que emplee microprocesadores.
:':i
con'lo prlra cnviar infbnlraciciu rlel recelltol rr nir.i-
quina trl sistcma microprogramable.
I l. 1.4. Sister¡ras rni{x:sprogral}rablL's
integraclos erx ¿in solo chi¡l
L¿r evolución cic la técnica microelectrónic¿r ha perntili-
clo obtenel ult sistcrla nticropro-ularlr¿ible intcgrado en
Lttt strltr chip clcrtorlir.r¿tclo ¡r¡icro('ontt'ol(rdor, este cliill
intcitra tocla la estruclut¿l clcl sistent¿t trricroproglanta-
ble, cor-r l¿i unica cxcepcitin clc los peliféricos ¡' sisteuirrs
dc control e.rtel'uo. Annquc posee limit:rcrones en su
capacidad dc trabajo. es el tan.deseado circLrito uni-
vcrs¿r l.
J 1.1.5. ClasiÉ?caciqier cÉ*: los eisgeuras
¿¡ ¡ i¡,: r'¡¡ pa' t¡ g r ax:a¿¿f ¡1e s
Los sistemas niicroplc'r-tlaurables sc clasifican. atcu-
ciienclo a sLr c¿Ipacidad cle trabajo v trat¿rrniento c1e
datos. en los siguientes grLlpos:
a Ordenadorcs personalcs: son sistcnlas rlicr olllo-
glarnables c1r.re r-rtilizan corlo CPU un chip nliclt'r-
procesador. Est¿in clcstinaclc'rs ¿r los ¡rrocesos inl't-lr'-
uáticos. aunque. añacliéndoles los sistel.nas cle
colrtrol extcrr.lo adecuarlos. son c¿lpaces de contro-
lar ¡rrocesr.rs o maqr-rinaria industrial.
o Autómatas program¿rbles: son sisternas micropro-
grarnables Lras¿rdos en un chip rlicrocontrol¿rclor al
que se le añ¿rden sistcnrtrs de control cle potcncia.
tales corno colltactores o lelós. Estin clestinados al
c'ontrol cle maclr.rinlria inclLrstri¿rl v autotlatizacitin.
o Pequeños autornatismos: sol.r sistem¿rs gobernaclos
por micro¡lr-ocesaclclres. nricrocontrr-¡laclores o clis-
lrositivos PLD's. dcstinadcls ¿r coutrolar electrodo-
turésticos. rótulos lur.uinoscrs. crlculaclor¿is pfogfa-
ln¿rbles. pec¡ueños sistcnr¿Ls cle alannas. etc.
Lrn esquema de bloqr,res. Nota: se puede utilizar
 BUS DE DIRECCIONES USUARIO

1
I

I
CIRCUITOS
SELECCION
&

MEMORIA M EMORIA UNIDAD

ROM RAM UA
I

1
I

I
BUS DE CONTROL BUS DE DATOS RECEPTORES

Figura 11.2. Esquema de bloques de un sistema de desarrollo con microprocesador.

11"2"1, ÉIardware de un sisgern¿l I Reloj

nrai c able
r o pr' $ gI: ¿¿mR
c on rraicr$pr"o cesador
Un elevado nirmero de sistemas microprogram¿rbles
emplean un rnicroproces¿rdor en su estructura para
realiz¿rr la tlnción de CPU. La estmctura de estos
sistema.s se adapta" a la de cualquier sistema micropro-
gratnable, estando formada por: Lrn¿r serie de bloques
tnterconectados por gfupos de c¿rbles que iltrlnaremos
b¿¿ses. En el esquema de bloques de ia Figura 11.2
podemos distingr-rir los bloqr-res que. con-lo mínimo.
cc-rr.rstituyen el hardrv¿rre de un sistcma dc desarrollo dc
tricroprocesadores, que son los sigr,rientes:
f Claine rm;crCIElrocesador {¡r&}}
La CPU gener¿l todos 1os impuisos de control de los
r:est¿rntes bloques, partiendo de ondas cuadradas de
frecuencia const¿utte senerad¿rs por el reloj. La frecuen-
cia del reloj deterrnina l¿r t:elocidutl tle operación o
ftutt:ionctmíento del ntit'roprocescttlor y, por tanto, del
sistem¿r de desarrollo.
fl Cireuitos de seteceiór¡ c{e chips
Es un conjnnto de decodificadores cllle tienen l¿ finali-
dad de obtener- partiendo del bloque completo del bus
cie direcciones" las señales de autorización o cli¡t select
de cada bloqLre ciel sistenta, evit¿rndo de esta forrna que
el grupo cor-npleto de líne¿is ciel bus de direcciones
ten-{a que llegar ir todos los bloqr-tes.

La estructur¿r cle este chip es la de un circLrilo integl'e-

cto LSI. que posee e n srL intelit'rr eutre otrLls clelxentos:
D &4er¡-¡clria R.A&/$

* Uua unidad c'le clecodificación c interpretación.
o Una unidad cie aritmética r, lóeica.
'* LJ n ct¡ntatlol cic ll.ograntil.
V¿trios re-gistros cle lih'r't¿rcenalnicnto de inform¿r-
ción.
La CPU controla. por nteclio ile las ilstntcciones
que decodilica e interpreta. a l¿rs mcllori¿rs, a la unidad
fiO y, a tra'n,és de esta última, a los perifér'icos y siste-
rlas clc control crtcrno.
Sr-t nornble corrcs¡londe ¿r las inici¿rles del nombre en
inglés Rarrl¿.¡in Ac¿'¿ss ll4entory, clue significa neurot'ie
lle ltcceso alc:rtorirr. Sc 1a suele denor.ninur t¡imbién
t"uetrtoria dc lectula esclitur¿r. )'¿r clLre en ella se pueden
I'e¿iliz¿rt- tanto rrpelucioncs rle eriLacciirir cle inlorura-
ciórt o iectura (Rcutl¡. corno cle almacenarnienio o cscri-
tLrra (l,Vlrrc).
Su fr.rnción en los sisternas tnict'oprogramables es
contener los progrirmzrs y datos que el usuario o la
CPU ¡luccluu ruliltl a volLrntltd.

s€s
¡j,::,:,i:;:::,:¡:
 En la Figura 11.3 se esqllematiza la estructura inter- información en el1a almacenada. La función de estc
na de una memoria RAM. Su funcionamiento básico tipo de memoria es contener ios datos y programas de
es el siguiente: arranquc quc precisa e1 sistema microprogramable
para su activación, o el programa de funcionarniento
Cu¿rndo la CPU necesita leer o escribir una informa-
en aquellos sistemas destinados a la automatización.
ción en la memoria RAM, lo primero que hace es En la Figura lI.4 aparece en esquema la estructura
presentar, en el bus de direcciones, el código binario de
de esta memoria.
la dirección de la memoria sobre la que necesita ope-
rar. Este código, al llegar ¿rl decodificador de direccio-
nes de la RAM, es interpret¿ido, activ¿rrldo la posición
DECODIFICADOR DE DIRECCIONES
de memoria solicitada. Simr-rltáneamente. el cilcurito de
selección de chins enviará a la memoria RAM una señal
de atr torizltciori I ,CS. : Cttit, S,'/ccr n ,, E" : Errctble)
generada a partir de la dirección solicitada por el mi- Bus oe
de
direccion ES
croorocesador en el bus de direcciones. Bus de d atos
// Palabra 0
Ao n
uo
Palabra'1
Palabra 2
DECODIFICADOR DE DIRECCIONES
Palabra3z-
:____;>--
Bus oed, A
d :ciones
i recc
E ;alida
ntrada/sa
Bus de d atos Ent ada de
,,' Palabra 0 direcciones de dr
oatos
Ao n
uo
Palabra 1

Palabra 2
Palabra 3 z'-
____;_;?-
CS (Selección de chip)
',m Dn

Ent ada de Entr ada/salida Bus de control

d irecciones
de datos
oe

Figura 11.4. Estructura básica de una memoria ROM.

RIW (Read / Write)

L_
CS (Selección de chip)
Bus de control
Figura 11.3. Estructura básica de una memoria RAM.
Dependiendo de hr operacióu rr ei'cctuar (lectura o
escritula), la CPU enviará simultáneamente por el bus
de contlol llr scñal de Rea,l lv,',tr. e rr¡ o valoi indicl si
la operación a re¿rlizar es Llna lectura o Lllla escliture
de información (<1> : lectura y ,.0', - escritura).
En fr,rnción de la operación solicit¿rd¿r. el bus de
d¿rtos de l¿r mernoria cnvi¿rr¿r o recibira la infornaciirn
binari¿r solicitad¿r.
Por irltirlo. catte destacar clue el bus de datos de un¿r
RAM es bidireccionul. nricntrrrs qur- sLr bus cle direccio-
tt(s C\ r¡ltirlilt't't'itlnlrl.
-a! r\\t t i
Su nombre corresponde a las iniciales de su denomin¿r-
ción inglesa RecLcl Onl1, Mentory, es decir, memoria de
solo lectura. En esta memoria sólo se prrcde lcer la
Su funcionamiento es simil¿rr al de l¿r RAM, aunque
más simple. al no ser necesari¿r la señal de R,/1,1 . pot
otra parte, al poder realizarse soiamente operacioncs
de lectura. tanio e1 bus de direcciones corno el bus de
datos de las memorias ROM es unidireccional.
Actualmente, la denorninación genérica de ROM
comprende nn conjunto de tipos de memoria entre l¿rs
que se encuentran las memorias PRON4, EPROM,
EAROM, etc., que permiten, en determinadas circuns-
tancias, la grabación o progfamación por parte de1
nsuario y que veremos inás ampliamente en el Capitu-
lo 12.
I Unidad de entruda s$[;ih (Ltnidacl IiO)
Todo sistem¿i de des¿rrrollo dc microproces¿ldores ne-
cesita comunic¿rrse con el exterior, bien sea para recibir
inlornración o para enviarla. Los dispositivos de entra-
cla.,'salida constitr"ryen la 1l'ont.era entre lcis circuitos in-
lcrnos (CPL]. memorias. etc.) 1' los ertcrnos. Este con-
cepto de frorrtera o irterluce es el más claro para
dcfinil strs fLrncioncs
La necesidad de emplear circuitos especílicos para
tcalizar las funciones de entradaisalida viene irnpLresta,
bh s ica nrc'ute. 1ror I a,s d ifclcrrtcs ca rlcterística s eIéct rices

*+i'
:{
J
-
cle las señalcs cli-qitales empleaclas en el interior ¡, cn el
exterior del sistema. L¿is diferenci¿ls nlás inrlrortantcs
del sist ' Exterior del sistema
cr-rtrc clichas señales son:
:

Do w-
^l ,o
r Diferente frecuencia de trabajo. E,l microplocesa- t)- ^I
dor y las memorias trabajan a frecuencias superio- -l

res al megahercio, mientras que los periféricos y

D2 cx--lz
receptores rlrra vez pueden superar los kilohercios. BUS DE
D3 o. /s Entrada de
. Diferencias en los códigos binarios de traba.jo. DATOS D4 ^ t.
(ts datos desde
un pentenco
tt_
o. /5
Las ir-rterf¿rces o unid¿rdes cie entraclar'salicla son cir- u6 CF- 16
cttitos cn¡'a cornple'jidad llega, eu algunos casos, a sLl-
f)- 6+- l-
pcrar a la dcl microprocesador. lndcpendientemcnte 11

cle su mayor o menor complejidad interna, poseerl

cotno mínimo los siguientes elementos: Orden ca rga -. I nte rru pto res
electrónicos
o Registro de salida. Es ul-r rcgistro de almacen¿r- Ranicfrne.la
rniento de inlormación c1r-re posee ul-r número dc almacenamiento
bits igual al de la paiabra binaria Lrtilizada. y cLrva
c¿irga o escritur¿r se re¿rliza clescle el interior del
sistema. Figura 11.6. Registro de entrada de una unidad l,'O.
El conteuido de este registro es accesible. en
cu:rlquier lnomento. desde el exterior por rledio cle
De esta forma. l¿r inform¿rción sólo puede acce-
un¿r serie de terminales On a O,. que en lo sucesivo
der descle los perifóricos, a través de las líneas -10 a
denominarc mos prLerto cle sctlitltL.
1, al i¡rterior del sistcm¿r, cuando la CPU lo ar-rtori-
En el esqr.rema de la Figura I1.5 r'emos cómo el
ce. qucdando entonces ¿rlmacenada dicha informa-
re-gistro de salida está conectado ¿rl interior clel
citin en cl registro cle entrada. Desde este momen-
sistema medi¿rnte las líneas Do a D, dcl bus de
d¿rtos. Cuando una información procedente de la
to se poclría lccr dicha información cn las líue¿rs
clel bus de d¿rtos D,, tr D ,-.
CPU o de cualquier otro bloque del interior h¿r cle
Al conjunto cie líneas 1,, tt [.las denor.nln¿lremos
ser enr,i¿rda al exterior, cl rcgistr:o cle s¿ilida dc la
en lo sucesivo puerto tle etttradu.
r-rnidad recibc una r¡rtlen tle carqu procedente cle la
CPU y, simultáneamente, la información a tr¿tvés
de dichas líneas del bus de datos. I Buses
Se definen como el conjunto de -erupos de hilos que
transportan inÍbrr-n¿ición del mismo tipo y que silven
Interior del sistema Exterior del sistema para realizar l¡. comunicación entre los diferentes blo-
Do oo qr-res clel sistema microprograr-nab1e. Existen tres tipos
de buses fundament¿rles. en cios de los cuales el nirmero
D.l v1
cie hilos qLre poseen esta en ftrnción del nirrnt,'ro de bits
D2 v2
de la palabra bin¿rria cc)u clue trabiLja el sisteu-r¿i.
BUS DE D3 v3 Salida hacia Los tres buses lirnd¿rmcntales cle r-rn sisteura clc clesa-
DATOS D4 ñ
v4 norifÁrienc rrollo cic microprocesaclolcs son:
D5 v5
" Bus de datos (l)¿¡¡a B¿¿s). Es el destinaclo a tr¿rns-
r-\
D6 v6 portar los datos entre los cliferentes bloclues. SLr
D7 U7 nirnero dc hilos es igturl a lir longitud de palabra
binaLia cpre procesa cl microproces¿rdor. Asi. por
Rpnictrnc do elcnrplo. un rlicroproccsador de 8 bits posc-r- un
Orden de carga
almacenamiento
btrs c'lc clatos lorrn¿rclo por 8 hilos. c¿rcl¿l tulo cle los
cualcs tltusporta un [rit. Flabitualrricntc. lus line¿ts
rlcl bLrs clc clatos sc de nonrinan con 1¿ inicial D
Figura 11.5. Registi-o de salida de una unidad I O.
I¡\
/),, thit dc tlurlol
i -,¡ , {bit cle nralor pcso) pcso)
Registro de cntrada. Es trn Ic¡li:tt'() L()r) tut ninle rt¡
cle bits coiuciclcnte con el cic la plilabra brnnlia s llus de direcciones (¡t¿/¿/r.¿.s.s B¿¿s). Su mlslon es
procesada y cuy¿r carga estir cot.ttt'olada pof Lln transnritir. al bloqLrc correspondientc. la direccicin
cor¡unto de internrptores electrónicos. gobcrna- cou la qlre v¿r a trabqar la CPU. El tlÚrtnero de
dos rror la CPU (Fis. ll.6). líneus qLre lo lornran clepencle del i¿rbricante del
 microprocesaclor y detcrmina 1¿r m¿rxim¿r cantidad
de nremoria que es capaz cle gobernar e1 sistema.
E,l nirmero de direcciones de memori:r que es c¿l-
paz de controlar nn microprocesador, mediante su
bus de direcciones, se obtiene mediante la siguien-
te lórmula:
N.o direccioues c1e memoria : 2N" lineas bus de direcciones
Así, por ejernplo, en los microprocesadores co-
rnerciales de 8 bits el bus de direcciones posee 16
líneas. lo que le permite gobernar hasta 65.536
posiciones de memoria (64 K).
La denominaciór'i habitual de cada una de 1¿is
líneas que componen este bus es la siguiente:
4,,,- , (lrit de r.ua¡tor peso) 4,,, . ... A rAn (bit de me¡or
o Bus de control (Cruúrol Bus). Los microprocesado-
res erlplean un cierto número de líneas para en-
viar o recibir órc'lenes que realizan fines diversos,
tales como: línea de R,r17 a lus metnorias, línea dc
ntSt¡ o inicialización. lineas de interrupctón, etc.
A este conjunto de líneas, que'depende y varia de
unos microprocesadores a otros se le denomina
bus de control.
I Periféricos
Estos dispositivos realizan dos tipos de funcioues:
o Cornunicación entre el sistema y el r:suatio.
o Alm¿rcenamiento masivo de información.
Existen iniinidad cle periféricosl pero podemos des-
tac¿rr entre los más colrmnes:
fl Feriféricos cle comunicación
o Teclado (keyboard). Es un perdérico tle entratlo y'
sirve para que el usuario pueda ir-rtroducir datos.
E,stá fcllmado por nn conjunto de teclas. que pue-
den ser o no similares ¿r las de una rnácluina dc
escribir ¡r que estiiu aclaptadas a1 lenguqe de pro-
griimación empleado por el sistema. Existen:
Tecl¿rdos hexadecin-r¿iles que sirven p¿lr¿l pro-
- grarllar en lenguaje máquina.
Tccl¿rclos allanuméricos tlLle sirven par¿i pro-
granlar en lenguajes de alto nir"el.
Teclaclos espe ciales clue adetn:is de ller'¿rr la
parte rlfanurréricn contienen ,,^iertas tecl¿rs cor-l
fnncio llcs específicus.
" Pantalias 1' displays. Son los ¡teriléric'os de solitlu
ttt¿ts usuales jr"tnto con las irnpresoras. E,n ellas
llperecen tanto las inform¿rciones qLle se introdu-
ccn al sistema cor-uo las qr.rc éste indic¿r al usuario.
Exis{eu diferenies tiptrs:
Monitores de televisión (TRC).
-
":]... '. :
.€
,'':
Pantallas de crist¿il liqr-rido (LCD).
- Visualizadorcs de tipo matrici¿rl o de 7 segir-ien-
tos, empleados corrientelnentc cn los sistem¿is
de des¿rrrollo de microprocesadores para apii-
caciones de automatización.
Impresora. Periférico cle salidct básico en cualquier
sistema de desarrollo, está especializado en la pro-
ducción de informes o list¿tdos de progran"r¿rs sobre
papcl. Existen mnchos tipos en la actualicl¿rd. des-
tacando como más importantes:
hnpresoras de inyección de tinta.
--' Impresor¿is láser.
a Plotter. Es un períférico de scLlido especializado er-r
traslad¿rr al papel dibqos y formas geométricas
penelrrdos pol el sisternr.
peso)
* Interfaces para comunicación de E/S. Son dispositi-
vos periféricos qlle no deben confundirse con las
unirlades Ii'O, y que sirvcn prla intercor-nllnrcar
sistem¿rs microprogramables separados. Los tipcts
más corrientes c1e interface par¿t corlunic¿Lció1l sou:
Interface RS-232 p¿rr¿l colrunicación serie.
- Interface Centronics pare colnLlnicación parzrlelo.
a Módcm. Es un interface que permite la comunica-
ción serie a distancia. tanto de entrada como de
salida de datos, entre dos sistemas microprogramir-
bles por medio del empleo de las redes telefónicas.
I Periféricos de almacenamiento
o Unidades de disco magnético. Este tipo de periféri-
co ernplea un soporte plnno y circular recubierto
de un m¿rterial magnético donde se altnacen¿r la
información. En la actualid¿rd existen dos v¿rricda-
des lundamentales:
- Disct'r duro (/zrrrul rlislr).
Disco flexible (flopp¡, tlisk).
-
e Unidades de disco óptico. Este tipo de periférico. al
igual clue el anterior. crnplea uu soporte plauo v
circul¿rr que trtiliza un r¿ryo lliser para la lectura y
gr:abacióu del disco; su r.lombre habitual es el dc
CD-ROM y tienen una elevadisim:r capircid¿rd de
allnacen¿rmiento.
[f S¡sfsa$rxs {üe c$s}tr$l e.q{srn&
Constitr-ryen nn coltjunto dc circuitos clttc' sit't ett 1'rrltr.L
rcaliz¿u la conuniclción cntre el sistctn¿r 1ricl'¡rptogr.r-
nrablc r los prt'rccsos iuclLtstti¿rles o rrtacluiiras poi ól
('or)trolildo). In srr cs(r'uLtUl'ir irtteIr icilen.
* TrensdLrclores y sensores.
* Convcrtidoles AlD. D,iA. V,'1. ctc.
o Conrponentes de conuutación y potencia: relés,
tiristores, contactores. etc.
s Circuitos de arnplificación.
-
LL"2.2. Lógica y clispositivos
triestaclos

Ensayo y experimentación de una puerta AND triestado.

Montar el circuito de la Fioura 1 1.7 empleando pueftas TTL y alimentar los transistores a +5 V. Realizar su
tabla de verdad.

ENTRADAS

A
B

cs

ENTRADA
DE CONTROL

Figura 11.7. Estructura de una pueda triestado.

tores se saturará y conducirá, mientras que el otro

I Funcionamiento del circuito
El circuito de la trigura lI.7 está formado por
puerta AND de clos entradas y un circuito adicional de
control, que permite desconectar la salida de dicha
puefta de circuitos posteriores mediante la entr¿rda de
control CS. La estructLü'a clel cirr:Ltilo cL¿liciotrul estei
litrrrttula pttr tlos puertes rnultiplit:ttcktros y- utlct etalttt de
salída dett¡tttinatlo <totetn poler. c'oustituitla pnr tlos
traltoj cut e n c r,tnn:rat q( iótt.
rrr¡,l.s¡.s¡or(?.s c¡ue
El funcionamiento del cilcuito cs cl siguiente:
se bloquearir al pasar al estado de corte.
Teniendo en cuenta lo dicho anteriormente, si el
ur-r¿l
nivel preseute en la salida c1e la puerta controlad¿r
es Luro (1), el transistor Zl se saturará y el Z2 se
cortarii. con lo cual, lar salida S se pondla al nivel
de Vr,r, es decir, a uno (1).
Asimisrno, si el nivel en l¿r salida de la puerta
control¿rda es cero (0), el transistor 12 se saturar¿i
y el f 1 se cortará, con lo cu¿rl. la salid¿r S p:rsará al
nivel de masa, esto es, cero (0).

" Si CS : 0, l¿is dos puertas multiplicadoras aplican tr Lógica triestado

un nivel cero (0) a las bases de los dos ttansistorcs,
En los sisterl¿rs micropro-uramables b¿rsados elt Lln tnl-
los cualcs pasan al estado de cortc y la salidtr S se
croprocesaclor. los buses estín perm¿rnentemeute co-
desconccta cle la masa y de la alinentación. clue-
nectacloS a todos los bloques del sistcma; esto supoll-
dando así en un est¿rdo inactivo o de alta im¡re-
dría. teóric¿lmente, que la infornr¿tción qlle es etrviacl¿t
clancia. cquivulente a una clcscouexión real clc lu
por uno de los bloques entr¿tri¿t ¿t todos ellos. lo cltirl
salic'la cle otros circuitos clLte se eucttentten cotlec-
produciríl uua ruezcla de infot'nlacioues ¡t crroLes tle
tados u continLración.
6 Si C'S : [. la puerta multi¡rlicaclora sLtpcric'rt'. ltl fttt-tcionauriento. La solucicin al ¡rroblenta ¿ultL-rior ct)ll-
sistc cn añnrlir dispositiros clc lógica tricsi¿tc1o ¿rl acccso
rccibil cl uircl unrr (1) dc C^S, lt'rtisfiere u lrL brtse
de cada bus a ttn bloclr-rc. Este tipo de dispositirtrs
del transistor Zl el nivel 1-rresetrte en la salid¿t clc la
trabajan c()n trcs est¿rdos c'le s¿lida posibles qtle soll:
puerta controlada pcr el bloc¡tre adicional dL- colt-
trol. nlientr¿rs qLlc la puertlt multiplicadora infcritlr e Estado 0 (L): corresponclielttc a l¿r iuformacióu
tr¿rnsfiere a la b¿rse del tr¿tnsistor T2 el nivel inver- cero (0).
so al presente en ia salida de dicha puerta contro- e Estado I (H): correspondierlte a 1¿r información
ladu. Como consecuencia. urlo dc los dos trallsis- tuno ( l).

;j.,:*!
 o Estado inactivo: correspondiente a la desconexión
o alta impedancta.
Los tres estados de las entradas/salidas de cada blo-
que son controlados por la CPU, medi¿inte señales de
Enable o Chip Select, enviadas a cada uno de ellos en el
momento oportuno. De esta forma, el control de la
información que circula por los buses es realizado en-
teramente por la CPU.
El circuito estudiado en la Figura l1.l pennite a
cualquier puerta y circuito di-eital trabajar en 1ógica
triestado, ya que, mediante e1 terminai CS, una CPU o
cualquier otro circuito puede ¿rctivar o desactivar la
salida.
11.2.3. SoftN'are cle un sistenra
de desarrollo
cle microprocesadores
Comparación de los lenguajes máquina y ensamblador de diferentes microprocesadores.
Observar listados de programas en lenguaje máquina y lenguaje ensamblador para sistemas de desarrollo con
microorocesadores.
fl Generalidades sobre el software
de un sisterna microprogramable
El softrvare que reciben y procesan 1os sistemas nlicro-
programables está formado por un conjunto de infor-
maciones qrre se ¿rgrllpan de la siguiente forma:
o Instrucciones: son las órdenes o tareas que debe
realízar el sistema. La estructura habitual de una
instrucción se compone de dos partes:
Código de operación: es la tarea a realizar por ei
slstema.
Operando: es el elernento sobre el que se ejecuta
ll instrucción.
e Datos: son grupos o tablas de datos que pueden ser
empleados por las instrucciones en srl ejecución.
o Programa'. es el conjunto ortlenadr¡ tle ütstruct:io¡tes
:' datos que ha de rccibir el sistema paret realizar
un¿r detcrmin¿rda fur-rción.
Los programas, para ser introducidos en los siste-
Ir]¿ts con rnicroproces¿idor, han de ser prer,itrrnente co-
tiific¿rdos cn binario. ya quc tanto la C'PLI (nricropftrcc-
sador) como el resto de 1 sistema. al ser circuilos
electrónicos digitales. sólo son capaces cle cntender
prescnci:r de tensión (uno) o auscncia de tensión (cero).
La terminología empleada en los procesos de codillca-
ción y decodificación de ias informaciones con las qL¡e
trabaja el sistema es la siguiente:
.t+r.;
'
I Dispositivos y chips triestado
En la práctica, cuando se trabaja con sistemas micro-
programables, se utilizan dos tipos de circuitos inte-
grados para iograr lógica triestado:
" Buffers triestado: sirven para conectarlos a la en-
trada o salida de r:n integrado digital normal. para
yf
permitirle que éste pueda trabajar en lógica triestado.
e Integrados digitales triestado: llevan incluidos en
su estructura registros_triestado en cada una de
sus entradas y salidas. Este es c1 caso más habitual
en los modelos comerciales de memorias v micro-
procesadores.
' Bit: es la unidad básica de información que
formada por un dígito binario (0 o 1).
está
e Palabra: es el conjunto de bits con qlre se codifica
una información para ser introducida a un sistema
rnicroprogramable. Este término es muy impor-
tante, ya que sirve para clasific¿tr a los microproce-
sadores en lunción de la longitud de palabra con
qlle son capaces de trabajar. Se dice, asi, que un
microprocesador de B bits tiene codificados sus
programas con palabras binarias de 8 bits.
o Repertorio de palabras: es el conjunto de palabras
diierentes que es capaz de entender o procesar Lln
sistema microprogramable. Sn número máximo
depende de la longitud de palzrbra con la que tra-
baja el sistema, pudiéndose calcular este valor con
1a siguiente lórmul¿r:
Repertcrio de oalabraS rnáxirno : 2N'de bits tle la palabra
Así, por ejerr-rplo, Lrn /¿p de B bits es capaz dc
trabajar con uu repertorio de 256 palabras u órde-
nes diferentes. con)o rnáximo.
f Sisferna de nurneración hexadccirnal
Como ya hemos dicho en el ap:irtaclo anterior, los
sistemas microprogram¿rbles trabajan con datos e ins-
tmcciones codificadas en binario. Dichas codificacio-
nes bina.rias resultan complicadas para la persona que
trabaja con ellas. por lo que los sistemas ruicloproelu- Tabla 11.1. Equivalencias entre
mables emplean, para facilitar la interpretación de los sistema binario
códigos tnáquina, la codilicación liexadccimal. y sistema hexadecimal
E,l sistema de numeración hexadecimal. también lla-
rnado de base 16, tiene la propiedad de que cada dígito
hexadecimal se corresoonde cxactamentc con cu¿ltro
dígitos binarios. En diiha plopiedad está la razón de
0 0 0 00
que el programador trabaje habitualmente con códi-qos
1 0 0 01
2 0 0 l0
en hexadecimal, en lugar de trabajar con códigos en 3 0 0 1t
binario" ya que pequeños circuitos digitales codiiicado- 4 (-) I 00
res y clccodificadores realizarirn sin problcmas cl paso 5 I 01
de un sistema de codilicación ¿r otro. 6 I 10
En la estructura del sistema de nurneración hexade- 7 0 I 11
cimal o de base 16, los números básicos que se utilizan 8 0 00
son los com¡rrendidos cntre el 0 ¡, cl l5 pero, dado que 9 0 01
los dígitos entre el 10 y el 15 se forman con combina-
0 1t)
ciones dc dos digitos bhsicos, se sustituvcn dichas corr-
B 0 11
(- 00
binacior-rcs por ias letras dc la A a la F tal y couro D 01
aparece en la Tabla 11.1, en la cr-ral se indicrn. asinlis- tl 10
lno, slls equivalentes en binario. F- l1
Los nirmeros en hexadecimal se representan bien
indicando su base (16) bien seguidos de la letra H.

Codificar binario en hexadecimal. El resultado es

'iia,a:
Supongamos que deseamos codificar en hexadeci- 01 1 10001 11 01 ,001 1
't
1002) : 71 D,3C'u,
mal el número binario 01 1 100011101,00111100,,.
Pararealizar la conversión de binario a nexad'e-
cimal se sigue el proceso indicado seguidamente:
:iir.iY,
::á,;::,j
Codificar hexadecimal en binario.
:i;.,.ii.;l
. Formaremos grupos de cuatro bits hacia am- Supongamos que deseamos codificar en binario
bos lados de la coma que separa la pafte el número hexadecimal AB1,F3Br6).
entera de la fraccionaria. Si faltan bits en la Para realizar la conversión de binario a hexade-
parte entera (izquierda), se completan con cimal se sigue el proceso indicado seguidamente:
ceros hasta formar un grupo de cuatro bits; si . Cada dígito hexadecimal se codifica por sus
faltan en la parte fraccionaria (derecha), no cuatro bits binarios equivalentes.
se codifica el último grupo incompleto.
. Codificaremos cada grupo de cuatro bits con
B1 F3B
sus eouivalentes en hexadecimal. 101 0'1011 0001 1111 0011 1011
0111 0001 1101 00111100 El resultado es
D AB1,F3B16) : 101010110001,1 11 10011 1011r).

I 1.2..1. Lenguaies cle pr*granración Los lenguajes de programación se clasific¿rn en fun-

l)¿tra codificar la infornación r-lr-rc se intrcrtluce u Lrn
sisteura microprogrunralrlc. cs ncccs¿rrirl un métcldo o
lenguajc quc sca fac-ilrnente conrprcnsil-ilc tanto para el
sistem¿r comr) para cl rrsuario clLte rcalizrt la ¡"rrograura-
cirin. Desgraci¿idarncnte. no eriste un lenuuajc que seir
i-qualmente fácil para el sistema v par¿r el usuario, va
que el primero sólo entiende el binario. mientras que.
part el sequndo. sLr utilizecirln cs nul' ct''m|1eju.
ción c1e sr-r proximidacl al len-qu¿ile ciel sisteura, en los
siutrientes ti¡ros:
I Lenguaic ináqirin$ $ de bajo niiel
Es el único lenguaje que entienden los sistemas de
des¿rrrollo de n-ricroprocesadores y es directatnente iu-
tcrprcteblc 1 c'jcclrtltblc por el tllicropror-'esador'
 Esth lormado por palabras binarias cLtya longitLld
cieper-rde del tipo de microprocesador empleaclo: ¿rsí. ut.t
¡rP cle B bits empleará palabras de len-tuaie rnliquin:r
formadas por 8 dígitos binarios.
E1 problema del lenguaje máquin¿i es quc cada mi-
croprocesador posee sus propios códigos binarios, o
c'tidígcts rrtitcluiucL, para codilicar 1¿is instrucciones. Esto
provoca clue los prograln¿rs en len-euuie máquina no
se¿rn intercarrbiables en sistem¿rs de dcsarrollo que em-
¡llean dilerente tipo dc rnicroprocesaclor.
Segúrn lo cxplicado en cl A¡rairtaclo 11.2.3, se pueclen
considerar como lcnguiije mhqtrina las coc'lific¿rciones
realiz¿rdas en hexadecimal.
En la práctica, el programador de sistemrs miclopro-
gramables realiza los programas en otros lengui¡es cle
mlrs alto nivel y luegtr. LtD lrt'(,(lt'(ntkt tontliludc¡t', etlsút1t-
Ltludor o trú(lu('tor lo coclifica en lenguaje nltquina.
il Lenguaie sirnt¡ólico $ ens&lrablador
El lenguajc rláquirrri no es irtil para el programador
por sr.r elevada con-rplejidad, es por talrto, preciso el
en-ipleo de un ienguaje más cercano al usuario.
El lenguaje simbólico o ensamblador emplea nentó-
rric'os, que son grullos cle c¿rracteres ¿rllanuméricos que
srmbolizan a 1as diferentes óldcnes o tareas a realizar
con cacl¿r instrucción. Los nemónicos se corresponden
con las iniciales de1 nombre de la instrucción en inglés
1' sirven como regla nernotécnica cpre facilit¿r su rricrno-
rización.
Cad¿r micro¡rroccsador posec sLr propio set de ins-
truccior.rcs con sLrs correspondientcs nemónicos. En la
Tabl¿r 1 1.2 aparece un¿r serie de instrucciones y nemó-
nicos. así conlo sus códigos mliquina, para :rl-{ttt-tos
nricroprocesadores de 8 bits.

ffiffi ffi
Tabla 11.2. Tabla con nemónicos de diversos microprocesadores

6502 ADC Suma de acumulador con el carry 69 6D

Rockwell v el dato o contenido de la
dlrecclon.
LDA Carga ei acumulador con el dato A9 AD
o contenido de la dirección.
STA Lleva el contenido del acumulaclor 8D
a la dirección indicada.
JMP Salta a la drrecclon rndicada. 4L
SEC Pone a <1. el carr),. Jó

qq
6800 ADCA Suma de acumulador con el carry E9
Motorola y el dato o contenido de la
dirección.
LDAA Carga el acumulador con el d¿ito 86 96
o contenido de la dirección.
STAA Lleva el contenido de1 acumuiador o7
a la dirección indicada.
JMP Saita a ia d.irección indicada.
i
SEC Pone a <1> ei carry. OC
i
..*--***.**._"*.-,__..i
I

8085 ACI Suma de acumulador con el carry CE

lntel y el dato.
ADC M Suma de ¿rcumulador con el carry 8E
y el dato o contenido de la
dirección.
N,IVI Carga el acumulador con un dato. -1ts

LD;\ Calga cl ¿rcumuladol con cl contc-trido JA

de la di¡ección.
STA Lleva e1 cor-itenido ciel acumulado¡ -)1
a la dirección indicada.
JMP Salta a la dirección indicada. LJ
STC Pone a <1> el carry.

::.i 'l

¡
.:,:;
 Al observ¿rr en la Tabla 11.2 los nemónicos de dife-
rentes microprocesadores, nos d¿rmos cuenl¿r que son
ptrrecidos, pero, elt cambio, sus códigos máquina son
muy distintos.
Veamos un ejemplo de nemónicos: supongamos qlle
queremos ordenar al microprocesador que sume el
acumulador con el dato 5BH y le añada el ccnt'y. La
instrucción será la siguiente en cada uno de los micro-
proces¿rdores de la Tabla 11.2:
e P¿rra el 6502: ADC S5BH * en código máquina:
69 58.
a Para el 6800: ADCA #5BH -- en código máquinii:
89 58.
e Para el 8085: ACI 5BH -' en código mhquina:
CE 58.
Ahor¿r, podemos comprobar lo indicado anterior-
mente, y¿1 que siendo los nemónicos parecidos (ADC,
ADCA, ACI), sus códigos máqr"iina son totalmente di-
ferentes (69. 89, CE).
El lenguaje ensamblador es empleado en los siste-
mas microprograrnables destinados al mundo de la
automatización y la robótica. En e1 mundo de la inior-
mática el lenguaje ensamblador se utiliza normalmente
a nivel de pro-eramador y no a nivel de usuario. Los
programadores profesionales de microprocesadores
emplean programas de ordenador qlle realizan la es-
tructuración de los programas en lenguaje ensambla-
dor y los codifican de forma automática a lenguaje
nráquina. Estos progr¿rmas reciben el nombre de pro-
gr (lnrct s e clit or e s- ensamb lcul or e s.
I Lenguaie de alto nivei
Es el tipo tle len.cluctje ntás etctluciottatlo \', por tuúo,
tttás t:erccuto cLl tlel usucu'io. Está cr¡nstituitlo por con-
.jurttos tle ccu'acteres alJanunúricc¡s v signos nntentáticos
t qrcinnticctles, empleatlos en el lengttaje conuettcional
t'cierttífico.
El nombre tle sr¡s instrucciones y sentencias se co-
t'rcsponde con el nombre en inglés de [l tarea que
realizan. El set o repertorio de instrtLccion¿.s r-ro depende
del microprocesador que emplee el sistema de desarro-
llo con microprocesadores, sino del paquete de softu,¿r-
re con el que trabaja o de su sistem¿i operativo. Es. por
t¿rnto. ur-r tipo de lenguaje más universal.
Los lerigLrajes de ¿rlto nivel m¿is importantes son:
* FORTRAN (1956): Fcn'nwkL Translutir¡tt. Es uno dc
los prime ros lenguajes de alto nivel. diseñado para
l¿r re¿rliz¿rción cie cálcr-r1os técnicos 1, científicos.
" ALGOt. (1958): AIt¡oríthntit' Lortt¡ttaqe. Es un len-
gui¡e icleado p¿rr¿r cálculos nunréricos.
COBOL: Contmon Business Oriented Lang¡ucLge. Ls
r-rn tipo de lenguaje especializado en tareas de ges-
tión.
BASIC (1965): Beqinners All-pm.pose Symbolic Ins-
tructiott. Es el lenguaje cle apliCacionés generales
más popular hoy en día, existiendo diversas ver-
siones como, por ejemplo, el Q BASIC, el GW
BASIC. el MSX BASIC. etc.
PASCAL (1969): es un tipo de lengr_raje estructura-
do que se empiea para gener¿rr programas cuya
estructura sea f¿icilmente comprensible. Es pareci-
do al ALGOL y al BASIC.
ADA (1975): es un lenguaje inspirado en el Pascal
y con posibilidades de convertirse en Lln estándar
universal.
LOGO (1976): orientado a la enseñanza asistid¿r
nor ordenador.
e C: uno de los lenguajes más modernos. orientado
a la ¿rLrtomatización y la robótica.
* LISP: lcnguaje para las aplic:rciones de inteligen-
cia artificial.
o FORTH: lengLraje moderno que permite cre¿rr al
tustrario sus propir.rs instnrcciones.
11.2.5. Proceso de programación
Como ya sabemos, con los lenguajes de proglarnación
se realizan los prograrnas que el sistema debc procesar.
Los programadores profesionales emplean e1 sigr-riente
proceso en la elaboración de un programa:
e Obtención del programa luente: partiendo de la
tarea a realizar, el programador desarrolla un pro-
grama en lengui¡e ensambiador o de alto nivel.
Este programa, qlre se denomina progranla .fitente,
es lo-rtriido mediante el empleo de ¡trogrcrntqs edi-
tore s.
o EuscunblcLdo: partiendo del programa fuente y rne-
diante el empleo de ¡trograntas ensantbla¿lores sc
obtiene, después de eliminar los errores sintircticos
cometidos y detectados por: el programa, el llama-
do ¡troclranta obieto.
E,l programa objeto se encnentra limpio rle erro-
rcs gramaticales y, si sc emplean lengr-rajcs de altcr
nivel, tot¿rlmente codificado en códi-co máqtiina 1,'
listo para ser ejecutado.
a Liul;odr¡: sólo en el caso de emplear lengui¡es cn-
sambladores es neces¿lrio qr-re e1 progrania ob¡cto
sea rcvisado por Lrn pt'oqrdt11d linktttlor. que le rca-
¡usta las direcciones y localizaciones intern¿rs dcl
progr¿rm¿r. generiindo un proglan-)a lot¿rh.ucttte er-t
cóclrgo maquina c1ue puecle ser directanrrrlt[,-- t'.jr-ctl-
tabic.
..i.¡::r:.'l¡
 11".:3, *\fi U
g'j'
l'l 'J' {J F..¡\ I ir Uiq M{ il $i{9Pi ü'll fl gA {3 # A

11.3.1. Clasificación la necesidad de aumentar la capacidad de memoria

de los rnicl'oprocesaclores
Los microprocesadores se clasihcan y se denomin¿ur en
función de la longitr-rd de su bus de datos. En la práctica.
sólo se fabrican microprocesaclores de los siguientes tipos:
I lVlicroprocesadores de 4 bits
Son los primeros que aparecieron y poseen baja capaci-
dad de operzrción aritmética y lógica, así como Lrn esc¿,t"-
so repertorio de órdenes diferentes. Se utilizaron en las
primerirs calcuktdoras progremebles, y. debido a su
simplicidad, hoy en día se vuelten a utilizar en tareas
de controi para pequeños autornatismos y juguetería.
fl Microprocesadores de 8 bits
Aparecieron en el año 1972 y significaror-r la incorpora-
ción de la informática al mundo de la electrónica de
consumo. Son los más comercializados, siendo sus
campos de aplicación muy diversos: desde los uitleo.jue-
y<rs hasta la autonntizaciórt y robótica, donde tienen
actualmente un elevado campo de aplicación como
CPu de sistemas microprogramables.
I Microprocesadores de 16 bits
Son micros especializados, cotl gran capacidad de tra-
bajo, tanto aritrnético como lógico. y que nacieron por
direccionable en los sistenras informáticos. Su gran
canpo de aplicación comenzó en los primeros ordena-
rlores contpcttibles PC y en sistetttas tle control goberna-
dos por oldenador.
I l!'Iicroprocesadores de 32 bits
Este tipo de micros marca un cambio radical en la idea
bhsica de microprocesador, y¿r que sus funciones dejan de
ser las de control total y absohlto del sistema de desarro-
llo para realizar t¿rreas especíhcas dentro del sistcrna.
t¿rles cor.no control de interrupcioncs. control de meuro-
ri¿r, unidades de coma flotante, etc. Por tanto, en lugar de
existir un solo micro, los sistemas tienen un conjunto de
ellos controlados por uno, denominado maestro Qnastert).
Tienen su campo de aplicación en la informática, con
los modernos ordenadores y el rnanejo de gráficos.
D Microprocesadores de 64 bits
Este tipo de micros, que tiene sus aplicaciones en el
campo de las comunicaciones y del manejo de gráficos,
nació ante la necesidad de tener repertorios de pala-
bras muy elevados (2uo : 1,8 . 101e). En la Tabla 11.3
se resumen las calacterísticas de 1os principales micro-
procesadores.
Como vemos en el cuadro, el aumento de bits en la
longitud de palabra es paralelo a la velocidad de tra-
bajo y a la capacidacl de operación.

Tabla 11.3- Características de los microprocesadores clasificados seoún su bus de datos

4 197 1 l6 lnferior a I MHz .luguetería. 4004 Intel

Pequeños automatismos. PPS-4 Rockr.vell
8 1972 256 la4MHz Automática. 8085 Intel
Robótica. 6800 Motorola
Video-juegos. 6502 Rockrvell
280 Zllog
t6 I 978 65.536 -i a l6 lvlHz Plimeros ordenadores PC 8086i80286 Intel
Sisterlliis de control 68000 Motorola
de ¡rrocesos 16000 National

32 198-l -1.300 . 10" 25 a 100 NtHz j\ | otlerntrs ordeltlrdorcs -12032 National

68020 Motorola
803116itt0.186 Intel
64 1990 1,8 [0r" a 450 NiHz Comunicaciones. PENTIUI\{
Tratarniento de gráficos. PENTIUM II
Modelnos ordenadorcs.

.ii{'i4

,a':
, ''¡-

t 1.3.2. Filosc¡lías cle cliseriio
cle nricroprocesaclores
La estructnra de los microprocesadores que hoy exis-
ten varía de un labricante ¿r otro, pero pueden ciistin-
guirse dos -uriindcs farnilias de rricroprocesadores, cu-
yas t;structuras sou nás similares y estiin cliseñ¿rdos
siguienclo un¿r misnla filosofía. Estos clos grulpos son:
1. N'Iicroprocesadores con filosofia \{otorola: se c¿t-
ractcriz¿rn por ser rnit'ro¡trot:extiorcs tttLtt p()('()
dialt¡qctntes con las unidacles que control¿lr-1. cn-
vi¿rnclo los datos cuando lo corrsicleran oportu-
no. sin esper¿u' solicitud o resplresta. Sus c¿rracte-
rísticas -gencrales son las siguientes:
Q FtttttiotttLttticnlo intertto: poseen ltttl)' pocos re-
gistros eu sLr interior, trabajarrdo por ello
constautemcnte con la merloria dcl sistella. li'l
cual in"rplica una malor lentitLrcl al procesltr
los d¿rtos.
o TrcLbajo cr¡n lns unitlutles 1¡O; estas unidades
son considerardas por la CPU como direccio-
nes de nlemolia y. por tanto. lto c\isten il.ts-
trucciones específiczrs para ellas.
t Traltajo ct¡n Ia mentoríct internq: llt comltuica-
ción co¡r la merlotirt int!-n.rit es nluy sencilla y
rápida.
Resurnicndo. esta filosofí¿r ha gener:ido un
tipo de rricroprocesador bast¿inte rltpido. clesti-
nado a sistenr¿rs rnicroprograur¿tbles dondc sc
rec¡uiera trabajeu'con muchos periféLicos o siste-
mts de control externos ),' colt programas cle
¿rutomatiz¿rcii'rn con pocos calculos matenlli-
ticc'ls.
2. Nlicroproccsadores con filosofÍa Intel: se c¿lracte-
I'izan por ser nticroprot'esatlores ntLn tlialogorttes
c<ln las unid¿rdes quc controlan. enviando los
datos sol¿imcnte cuanclcl se h:r cunrplido un pro-
tocolo con Ia unid¿rd de envio. Sus característi-
cus gencralcs son las siguientes:
. Fttn. it,Jttttnit'nt,'
intt rnt,: posccrt tttttcltos t'cgis-
tros en su interior, lo que les ¡'rermite realizar
c¿rlcuios 1' cjecutar órdenes sin teuer qr-re salir
clcl rnicro; estrr cxnrcteristica rne-jora su veloci-
tlud tlc lttltci()tlillllicllto.
a 7-t'oltctio r'tttt lus tutitlulcs 1'O: tr'lr.rseen iustt'Ltc-
cir¡nes espccificas pat'lt tritbajlll c()n ell¿rs. l no
ticncu ncccsidad dc ocr-t¡rar clireccioues del
tltlt¡rl¡ {.lc lllclll\)l iit.
s 'lt'ul¡oir¡ cou Io tttetttorict interna: la comunica-
ción con l¿r mcuroria interlra es muy compleja
y lenta debido al cornplicado diáIogo de intpul-
sos e lectrónicos con el que realiza la comunica-
ción. Esta característica tiende a disminuir la
velocidad de funcionamiento del sistema mi-
cropro-9ramado.
En rcsumen, est¿r lilosofía posee microproce-
s¿rdorcs clestin¿rclos ¿t sistentas orientados a 1a
infornlática, clLre trabajen un nirmero limitado
de periléricos 1, rcalicen prograrnas con c¿ilculos
matem¿iticos conr plcjo:;.
Ptrtiendo dc las dos lilosolías dc cliseño cnunci¿rdas,
los rnodernos microprocesadores han ido variando sus
arquitectnras internas 1' adaptzrnclol¿s a los requeri-
micntos de las tócnicas rnodernas. Un ejenrplo de las
citadas r'¿rriacioncs lo teuerlos en los rnicroprocesado-
res lntel. en los qLle se lueror.r introduciencio los si-
qrtientes c¿rmbios:
-- Los micros de 16 bits implementaban uu sistema
de control de memori¿r denourin¿rdo se¡lnrcnlacir|u
de ntetnoria, que enrplenndo registros de l6 bits
les pennitía gobernar hasta I Megabyte.
Los rnicros de 16 bits dividían su estnictura en
- dos secciones. Una se encargaba de l¿r bírsqueda
de l¿rs instruccior-rcs. gobernaudo los buses cle da-
tos v dirccciones. conteniendo una cola cle ins-
truccioncs I--IFO, esta sccción se deuotlinab¿t
B.l.U. L¿t otra se cncar-eaba de la ejectrción e
interpret:rción de las instruccioucs y se le llamaba
E.U. La estmctura permiti:r eliminar los tierlpos
muertos en el trat'lajo del rnicro. va clue ar-nb¿rs
secciorrcs trabaiaban en paralelo. E1 mc-canismtr
explicaclo denominaclo Pipe Line antnenta l¿r ve-
locidad cie eiecución 1' es empleaclo también por
los modernos l)entium. allr-ncntando el Ilirmero
cle seccioncs en clue se dividc el micro 1' las fr,rn-
ciones asign:rdas ir cacla ur.r¿r.
Los micros Pentium N,{MX poseen registt'rrs es-
- peciales destinaclos al trat¿ulicnto de clatos cltte
co rrespo nc'lcn a i nlo rm¿rcic¡ nc-s ur ultimecl ia.
^- Los Pcntium poscen una cola de iustrttcciot-tc's
ttrrrr llnlilisis prc\.io pet'rIitc pl'c\el' ptlt Lttttitiplt-
do saltos en el ¡rrograr.na.
A pcsar de las difcrencias indic¿rdas entre las difcrerr-
tcs filosofíes cle fabricaci(rn. su arcpritccturr intcrior n,r
clif ie re t¿rnto cic unrrs r.uicroproccstrdores a cltrtls. De
lt htrra en aclcl ltn te. h¿t bla t'curos ric tt t.t t.u icroprocesrrclor'
teirrico en cl cruc estén inclLricltls la Il¿tvttt'ilt dc los
bloclLres cluc cxistcn.
-. i.';;l
 Observación del patillaje de un microprocesador real.
Analizar las diferentes patillas del microprocesador de 8 bits de la Fiqura 11.8.

GND 1 40 RES
RDY 39 J2
J1 3 3B bU
iRó 4 37 JO

/vc 36 NC
NMI 6 35 /VC
SYNC 7 J+ R/W
V"" ó JJ Do
A
9 32 D1
^0
A1 10 D2
A2 11 30 D3
A3 12 29 D4
An t5 28 D5
A5 t¿+ 27 D6
Ál6 *--[ zo 4
r-
47 + to 25 Arc
A8 1-7 24 At+
As 18 ¿5 AB
Ato 19 22 Ap
A a1
^11 20 GND

Figura 11.8. Patillaje externo de un chip microprocesador de 8 bits.

I 1.3.3. Patillaje exterior Máximo de posiciones de memoria direccionables:

cle un rnicroprocesador I'' -
^1Á 65.516 oosiciones
l¡ásico
Por otra parte, y observando que cada posición ad-
El microprocesador que aparece en la Figura 11.8 es el mite el almacenamiento de una palabra binaria de
65C02 de la casa Rockrvell y ulto de los que se em- B bits 1 byte, un microprocesador convencional
plean en pequeños automatismos. En dicha figura po- de 8 bits podrá acceder a un volumen de información
demos distinguir las patiilas siguientes: de 65.536 palabras de 8 bits, esto es:

65.5 36
o Bus de datos: est¿i formado por 8 líneas quc se -
t^A kilobytes : 64 K
1.024
clenonrin¿rn Du ... D.,. Estas líncas, que couto es
lógico son de entrada y salida. eristen en todos los En general, el nirmero de posiciones de memoria ¿r 1¿r

microprocesadores. que es cup:rz de ¿rccedel run microprocesador es:

c Bus de direcciones: formado por l6 líneas denomi-
nadas Ao ...Arr.A trar,és de estas 16 líneas de Máximo númcro de posiciones direccionables : 2"
salida del bus de direcciones, este microprocesador
podrá controlar: n : número de líneas del bus de direcciones

35*
;;i1iii'-, ,-
'.
Alimentación y masa: líneas V.. y Gl,lD. En la
mayoría de los nicroprocesadores tnodernos se
alime nta con una tensión de + 5 V.
Bus de control: conjunto de líneas, unas de entrada
y otras de salida, que varían bastante de unos
microprocesadores a otros, y que podemos agru-
par según sus funciones en los siguientes bloques:
" Líneo cle init:ictlizaciótt (Rtr,S). Por estrr línea de
entrada, que existc en toclos los microprocesado-
res. se recibe la orden de parada e inicialización
de todos sus registros internos, recomenzando
seguidamente e1 arranque del microproccsador.
Lhrcas cle interrupcititt ( tRQ c l'¡MI). Por estas
líneas de entrada, que, con csta n otra denomi-
nación, existen en todos los microprocesadores,
se le dan al microproccs¿rdor diferentes tipos de
órdenes para que detenga. de forma temporal,
la ejecución del programa principal )' realice
una determinada t¿rrea.
Línea cle autorizctt'ión ¡RlW ). Por esta línea o
conjunto de líneas de salida del microprocesador,
se dan órdenes a diferentes bloques de sistemas
de desarrollo para activar su funcionamiento.
Lítteas cle solicitud. diálogo )' otras funciones
(Sf¡/C" SO, RDY). Son líneas que, con esta u otra
denomin¿rción, existen en los microprocesadores;
sirven para que el micro y el resto de los bloques
del sistema establezcan r-rn diálogo de impulsos
Cuando. en la termrnología de microprocesado-
res, itos referirnos a la señal de re1oi. se hace de dos
fo rm ls:
Frecuencia de reloj: es ia frecuencia en MHz
que posee la onda cuadrada que se aplica o
_qenera en el mlcroprocesador partiendo de
trn cr'¡sra1 Je t ttot'=rt.
Ciclo de reloj: es el período en segundos de la
señal producida o aplicada al microprocesa-
dor por eI cristctl tLe r:uarzo del sisterna.
11.3.4. Ciclos de trahajer
cle ¿rn filicr{}I}roces¿rdor
Cu¿rndo un microprocesaclor se encuentra trabajando.
realiza. siempre una serie de tarcas repetitivas que de-
nominaremos ciclos. Los ciclos de tr¿rb¿rio del micro-
procesador son:
¡ Ciclo máquina: es un ciclo de trabajo básico del
microprocesador y está iormado por dos fases
bien diferenciadas que son:
1. Fase de trúsqueda (Fetc:h c,-cle)'. el microprocesa-
dor, en esta fase, busca en ntemoria .v trcm.sliere al
registro correspctntliente las ínstruc.ciones o tlatos.
2. Fase de ejecución (Execute c,r-cle): en esta f¿lse,
el microprocesador e.jer:uta o interpreta /r¡.s lrrs-

clectrónicos. previos a la realización de cualquier Í rtLcc iotte s.

tr¿rnsferencia de datos entre elios. También sirl'en Por tanto. oodemos resumir:
para realizar fnnciones especiales en el interior
del microprocesador o en el sistema de desarrollo. Ciclo máquina : Fase de búsqueda +
Líneas de reloj (4)0, Q, y <Dr): son líneas qr.re varían * Fase de ejecuciór-i
mucho de nnos microprocesadores a otros, t¿1nto
en el nirmero y en su definición, como entr¿rdas o La relación cntre la señal de reloj y el ciclo
salidas del microprocesador. Sirven para entregar máquina depende del tipo de microprocesadol. En
al microprocesador y a oiros bloques de1 sisterna la práctica, existen dos posibilidades:
un¿l o varias ondas cuadradas. procedentes del
reloj. que son utilizadas por el microprocesador -- N'[icroprocesadores de filosofía N{otorola. En
par¿1 generar eu su interior todas las señales del bus
ellos se cumple:
de control necesarias p¿rra slr control interno. L¿is
señ¿rles de reloj perrniten sincroniz¿rr el mrcropro-
Ciclo nrriqtrirru - Ciclo dc leloj
cesador con todo el luncionamiento del sisten-ia.
En el microprocesador de la Figura 11.8, Oo es En estos micros. el ciclo de búsqueda se
una entrad¿r procedente del gcnerador del reloj. realiz¿r duranteel nivel alto de la señal cle
mientras que Or y ó, sorr dos señaies cle la ilirsma reloj y el de eiecución. durante el r-rivel bajo
lrecuencia que el r:eloj, pero en oposiciirn de fasc. de dicha seña1.
La señal r1e reloj cs mLly irlportante en un siste- Nlicroprocesadores de Iilosofía Intel. En estos
ma con microproccsadores, debido ¿r qlre la lrc- microprclces¿rdores se cumple:
cuenci¿r de trirbajo del microproces¿rdor estár en
frrnciirn directa a la frecuencia tle la señal de reloj. C'iclo rráquina : A/ ' C'iclos de reloj ]

Hl 1¿rbricantc dc mrcroprocesatlores tros deline er.r

su catalogo ur-l 'n'alor illtriuro ) otfo minimo para i ¡'¡ : N." entcro cornprenclido entre 3 y 6 ]

la frecricncia de la señal clc reloj clue sc debc apli-

car al microprocesador. Por tanto. siernpre qr-rc la Dr.trante cada ciclo cie reloj se reaiiz¿i una tarea
flecuencia de reloj, que aplicauros ¿rl inicro, esté diferente: búsqueda o ejecución, diálogo con resto
comprendida entre ios lírnitcs citados, el micro- de uniciacles, refresco de inemorias, multiplexación
p ro cc's u cl t¡ r t r r b lrj :r r ri pr- rlecl lt lri e n te. del bus de dircccioncs. etc

t;:5:',!
 En la Figur¿r 11.9 podemos vcr comparados am- buses intelnos y cxternos; sin cn-rbargo, los bloques
bos tipos de ciclos máquina. y las funciones que cutlplen serían las nis-
señ¿il¿rdos
mas en un micro de 4" 16. 32 o 64 bits. con la únic¿r
jBusca y tranlsfiere diferencia de su número e interconexionado, además
t/ de existir otros bloques qlle cumplen funciones especi-
i,,'l ficrs sólo cll die hos micros.
En principio, y para facilitar su comprensión, clasifrca-
"ti MOTOROLA Y ROCKWELL
rernos los dir¡ersos bloques atendiendo a sus aplicaciones:

ii+--i : -'lnterpretaoejecuta
* Unidades operativas:
i Ciclo I

i máouina i
Unidad de control + Control¿¿nir (CU)
(UC)
Unid¿rd aritmético- + Arithntetic logic unit
ló-eica (UAL) (ALU)
T1 "72i13iT4 e Registros internos:
Ciclo máquina = 3 a 6 ciclos de reloj
Registro de instruc- -+ Instruction re¡lister
. MICROPROCESADORES INTEL ciones (R1) (1R)
Decodificador de + De co cle r instr u c'tiot t

Figura 11.9. Estructura del ciclo máquina en las dos instrucciones (D1) (DI)
filosofías de diseño de microprocesadores. Acumulador (ACC) --+ At'ctunLLlator (ACC')
- Contador de + Progrcnn colü1ter
¡ Ciclo de instrucción: ia ejecución completa de una
- programa (Cl']) (PC)
instrucción requiere rnás de un ciclo máquina, de Registro índice (1X) + IntLex reglister (lX)
ahí que, en el práctica, se considere el ciclo tle Puntero de pila (SP) + Stack poinrer (SP)
instrucción como el número de ciclos máqr:ina ne- Registro de estado (RP) -' StutLLs register (SR)
ces¿rrios para procesar por completo Lllla instrltc- Registros auxiliares --') Generol pLu'pose
ción. esto es:
- rerlister (GR\

Ciclo de instrucción : M 'Ciclos máquina á Registros de comunicación:

M : Número entero comprendido -- Registro de datos (RD) - Data reqiste¡' (DR)

entre 1 y 6 en micros de 8 bits. Registro de direc- + Adclress register (AR)
- ciones (RA)

I 1.3.5. Arquitectura interna I1.3.6. {Jnidad de control

cle un ndcrüprecesador
básico
La arquitectura interna de un microprocesador
mucho cie unos tipos a otros dependieudo de:
'n L¿t filosofia del diseño: Intel o Motorola.National.
El fabricante: Intel, Nlotorola, Rockrvell.
AMD. Cirtrx. etc.
o La longitucl c'le palabla procesable: 4.8, 16,32 o
6:l bits.
o L¿rs fur.lcior-res específicas part las qtrc fuc discña-
clo: Nlicros N{N,{X. lVlicros Pcntium ll. etc.
Independie nternente de lcr dicho e n pirrraios ¿rntcrio-
res, 1a gran n-ravorí¡r de los nricroproces¿rclorcs poscelr
uua serie clc bloclr"res col.uLlues clue indicamos en llt
F.-igura 1 I .10.
Para frjar ideas hemos sr-rpuesto qne el microproce-
sador de la Figura 11.10 es de 8 bits y por esta caus¿r
aparecen en dicha figurl los nilme-ros 8 r'
L¿r uniclad de control es el bloque n-i¿ts complicaclo e
in-rportante de ios que lorman un microprocesador. Eu
este bloqr-re se van a generar tod¿rs las señales de cou-
v¿tt'ía
trol piira el gobierno, tanto del tnicroprocesaclor couo
de su sistema de desarrollo.
* Funciones de la unidad de control. El proceso de
lectrir¿r. interpretación y ejecución cle Ltna instt'r'tc-
ción dar¿r comienzo con la lectltr¿r en l¿t mentoria
del código de operación que, ¿r tr¿rvés del btrs dc
clatos ¡r del rcgistro de datos dcl rricroprocesaclc¡r,
pasarai el interior del registro de itrstrttcciotrt-s.
Acto scguido. l¿r unidacl cle cotttrol touar¡r el ccidi-
go clc operucirin y lo clecttclific¿tni. [.ln¿r vez t]ectr-
di['icado cl cirdigo clc opetaciirtt. y tcniettclo ctl
clrenl-¿1 la inftlrn-raciiln qr"te le proporcioitatt los
inclicadores del registro cle est¿rclo (sr¿¡¡¿¡.s retlister\.
la unrdad de control generiirá una serie cle opera-
ciones o tareas elemetttales (sincronizadas con las
fases dc rcloj) que componen la ejecución de la
16 cn sus ins1r'uccitin

.+ {a ':,

9-.'::i....':.

"'*
.tr
 Bus de direcciones
RESET NMI IRQ RIW

Bus control externo

o Reloj
0)

o.=
Contador aC)
programa
-a
.=

Puntero Bus control interno

de pila

Reg is{ro
índice

Acumulador
Registros
auxilia res

Bus interno

Registro
de datos

Bus de datos

Figura 11.10. Arquitectura interna de un microprocesador convencional de 8 bits.

Por tanto, las funciones de la r-rnidad de control
son tres:
[. Decodiiical lus instltrcciones.
2. Generar la secuenci¿r de tníu'oin.strLLccioues \'
tnit'rr¡órcleneJ asociad¿rs n la e.iecución dc cad¿t
instrircción convencional.
3. Gestion¿u la aceptación. por parte del micro-
proces¿rdor. de los comandos que entran en él
a través del br-rs de control y generar órdenes
que s:rlen de él por: dicl-ro br-rs.
C¿rda vez qr-re el microprocesador e.jecut¿t una de
las cliversas instrncciones qlre componen un pro-
grama. se realiza un núr'nero cle operaciones L-le-
mentlLles en el interior clel nricrol-rr-ocesador. Di-
ci'riis operaciones elementaics de una insirucción se
clasific¿rn en clcls tipos.
o Ejemplo de funcionamiento de la unidad de control.
En la Figura 11.1 1 se muestran los pasos seguidos
por Lln microprocesador en la ejecución de una
instmcción que carga en el acllmlllador el dato N.
Las fases de la ejecución de dicha instrucción son:
e) 1." Nlicroinstrucción (búsqueda del códiga de
operación). Está iolm¿rda por cuatro microór-
denes:
Autorizar s¿rlida al bus de direcciones => Dar
orclen de lectura a la RAM + Autorizal eu-
tr¿rcla clel bus dc d¿rtos > Incremeutar conta-
clor de progr¿lmil.
hl 2." Nlicroinstrucción (ittterpretación del código
de ttperut'ió¡¡ ). Lsiir r'olllpucst.i lltrl tl'c¡ ll)i-
croórdenes. quc son:

N{icroinstrucciones: sorl c¿1cl¿1 uua de las fases de Verter dato irl bus interno + D¿rr orden de
l:r eiecrrrión dc urtA inslrtteeiolt. ciitga al rcgistro dc instrucciones + Decodifi-
Microórdenes: son cada una de las tare¿rs básic¿rs car e interpretar ei código de operación que
en que se descol.llponc tltlíl tnicl'oitlstt'ttcción. en nuestro caso es LDA'
 1l Microinstrucción z. tvilcrornstruccron

MEMORIA Bus de direcciones Bus de direcciones

dn-z
dn-t
3: M¡croinstrucc¡ón 4: Microinstrucción
A9 (LDA)
08 i#08)
añ+2
un+3

Bus de direcciones

Figura 11.11. Ejemplo de funcionamiento de la unidad de control de un ¿rP.

c) 3." lVlicroinstruccién (btisqueda del operando).
Estir fbrmad¿l por clr¿rtro microórdenes:
Autorizar la salida ai bus de direcciones .-
Dar orden de lectura a la RAM + Autorizar
la entrada del bus cJe datos + Incrernentar
contador de programa.
d) 4." Vlicroinstrucción (ejecución Jinal de lu i¡ts-
trtrcción). Form¿rda por dos microórdenes que
so lt:
Verlel dato al bus interno - Dar orclen
carg¿l al acuntulador.
es una combinación binaria de 4, 8, 16 o 32 bits, quc es
leido o extraído de 1a posición de memoria qr-re ocupa-
ba y llega ¿rl interior del microprocesador a trar'és del
bus de datos y del registro de datos. Una vez dentro
clel nricro, es necesario almacenar temporalmente el
cócli-eo de operación, de forma que tengir una conexión
direct¿r con la unid¿rd de control, para que ésta pueda
proceder a su decodificación -v. en consccuencia. a cle-
sencadel-r¿rr el correspondiente proceso dc ejecuciór-i.
Dicho registro tempor:al es el clenominado registro de
de i nstrucciones.

I n.3"8. t-ix*Ca,l aritr;réti¿:<¡:l*srca

I 1.3.7. Registro cXe i¡rstrucciox¡eg
La UAL o ALU es el órgano operativo del microproce-
La primera parte de una instrucción que llega mi-
a1 sador, sLrs posibilidades operativas están en concordan-
croprocesador es el r:ódíc1o de operar'íón; dicho código cia cor.l el repertorio de instrucciones del microprocesl-

é&ri¡
:*:;,t¡.=".
.:;:a
: ls
dor. Los microprocesadores sólo realizan las operacio-
nes elementales siguientes:
r Operaciones aritméficas:
Suma o resta aritmética en micros de 4 y 8 bits.
Suma, resta, muitiplicación y división aritméti-
ca en los micros de 16 bits en adelante.
Incrementaciones y decrementaciones de uu
- clato iocalizado en un registro.
.-- Operaciones en coma flotante en micros de 32
bits en ¿rdelante.
Algunos micros de 32 bits y todos los de 64 bits
- inciuyen en el chip un coprocesador matemá-
tico.
o Operaciones lógicas: operaciones lógicas AND,
OR, EOR y otras clepcndiendo del tipo de tnicro.
* Desplazamicntos y rotaciones de bits: desplaza-
mientos y rotaciones de uu número de btts a dere-
cha o izquierda.
El rendimiento operativo de la UAL depende de la
habilidad que posea el usuario para reducir cálculos
complejos a un conjunto de opelaciones elementales
de las que dispone la LrAL.
En la Figura \1.12 podemos ver cóno la UAL posee
dos ví¿rs para el acceso de datos:
e Acceso directo desde el br¡s interno del micropro-
cesador.
e Acceso al acumnl¿rdor con el cual trabaja habi-
tnalmente.
E.riste t¿rmbién una comut-ricacióu con diferentes bits
de registro de estado.
Selección de
operaciones
Registro de estado
Bus interno
del micro
Fígura 11.12. Unidad de aritmética;t lÓgica
t 1,3.9. Ac:¿eaaaralaclor
Es el registro principal del microprocesador y a é1
estan referidas la mayor parte de las operaciones de la
ALU. Está conectado bidireccionalmente con ella y
actira como registro dc datos y resultados en las opera-
ciones aritmético-lógicas y como registro base para
las operaciones de despiazamiento y manipulación de
datos (carga, ahnacenamiento. transferencia inteuta,
etcétera).
Su tamaño en bits coincide con el tipo de micro.
Existen microprocesadores que poseen dos registros o
más que pueden funcionar como acumuladores (aun-
que siempre Llno actila como principal).
11.3.1S. Regissro c{e estactro
E,ste registro, en la liter¿ttura técnica, posee alguno de
los sigr,rientes nombres. reclistro tle status, registro de
intlicatlores tle estctdo interno o reclistro d.e Jla¡1s.
La función de este registro es almacenar en c¿rda uno
de sus bits o barlrleros (flac¡s) rndicaciones sobre ios
resultados de la últin-ra operación realizada por ia uni-
d¿id aritmético-lógica. o sobre las órdenes que han
llegado al microprocesador. Los datos obtenidos se
ponen a disposición tanto de ia r"rniclad de control
(UC), conio dc la i-rnidad de aritmética y lógica (ALU).
I-a información de estado qLle proporciona este re-
gistro de estado es de gran importancia, y¿l qlle una
n-iisma instrucción puede dar lu-ear a diversas secuen-
cias de ejecución, segitn se hallen posicionados los
indicadores de estado interno. Un ejemplo io represen-
tan las instruccic'rnes de los tnicroprocesadoles convell-
cionales: salto, si el contenido de1 acumulador es iguai
¿l cero (0): salto, si el contenido del acumul¿rdot es
posrtivo: salto. si eristici rebose en la operación ¿tnte-
rior. etc.
La estructura dcl registro de estado intertlo varía
r.uucho de unos micrtttrtloces¿tdotes ¿t otros, tanto en el
núrmero dc bits que posee ,v'' la posición cltte ocupa cada
inlbnnación. como en los tipos de infortlaciollcs cltte
aluacena. SeguicllLmeute sc inclic¿in algunas dc 1as iti-
lirrm¿rciones que pucdcn darnos cada ttno cle los bits
de este rcgistro:
s Bit de acarreo o coty (C): c'ste //rr.q. t¡tre eriste erl
lclclos los tt.tict'o¡rrc'ccsacloles- se pollL' a tlllo {l}
pitrit intlicat- que. r-'r)ltt(r c()llsL-ctletrcilt de tttttr tl¡le-
raciott ¿litnté1iclt. cl t'csr-ril¿tcio ha clesbtrLtlltdo i¿r
caplicitlatl clel t'cgistro sobic cI qLlc sc t¡-rtblÚrrbrl' es
ciccir'. cl t'e srtitatitl clc 1lr ope lacitill ira \tlircr'itl' ) ltrs
8. 16.....6'{ bits cle qtte collsta. Ptlede set'nrodific¿r-
do por soft'uvat'e cotl las ittstrucciones oportunas'
o Bit de cero (Z): cttando el resultado de una opera-
cirin ,. r:llg:t r1.- dlrtos es ccro. este flaq ce pone a'
++i
-
nno (1), err caso contrario se pone a cero (0). I:ste
//ng existe en todos los microprocesadores v r.ro se
puede modilicar su est¿rcio por softri:rrc.
¡ Bit de máscara de interrupción (1): las interlupcio-
nes sol.r peticiones de parada ¿r la CPU. que llc.uan
desde el exterior. a travós de ciertas líneas del bus
de control. Cuando las solicitudes llegan. si son
aceptadas, activan el .flag I poniéndolo a 0 o 1
segirn'el tipo cle nricro y uo pennitelr atencler otras
solicitudes cle interrupción. Este /rrp7 existe cn to-
dos los micro¡lrocesadores.
o Bit de ouertlow o desbordamiento (tr/): la inforrna-
ción dada por este bit sólo tiene sentido en las
operaciortcs binarias con signo. e indic¿r c¡ue el
resultado de la última operaciór-r aritmética reali-
zada no c¿rbe en el registro con el que tt'abajamos,
(lue eu este caso posee Lln bit mer-ros 1-'a clue el bit
de rr¿rvor peso corresponcle al signo. Eristc cn
todos los microprocesaclores y sLr contenido pucdc
ser modillcado por softn'are.
I Bit de signo (l/ o S): contiene la copia del bit de
lnayor peso del resultado dc cunlcluier opcración
aritmética o lógica. Trabajanclo con nirmeros er-r
complemento a dos, el bit 7 representa el signo,
siendo cero (0) si es signt-, positivo ) Lulo (1) si es
signo negativo. Suele eristir en todos los micro-
procesadores.
. Bit de paridad (P): este Jlau nos indica la pcu'idarl
bintu'ict clel resultado que se encuentra en el ¿tcu-
muhdor. No existe en toclos los microprocesi.r-
dores.
o Bit de acarreo intermedio (É1): se pone a uno (l)
para indicar que. a consecuencia de una operación
aritmética, se ha producido un acarreo entre los
bit lr3 ,v b* ciel registro sobre el que se efectira
la operacirin. No existe en todos los nricroprocesa-
dore s.
Por irltimo. dest¿rcaremos que, cn la mayoría cie los
microprocesaclorcs. existen bits cn este registro cuvcr
contenido no indica ningnna inlorni¿rción )i. en -qcne-
ral. esthu posicit'rnados en 1.
I 1.3. I l" Registros auxiliares
Los registros uuxiliares se ¡-rtiliz¿rn ¡lLra alnraccnar da-
tos l resultados inlerlleclirrs clcntt'o clc la CPU. Str
presettcia no esl¿i gcneralizacllr cn tocios los mrcrol'lro-
ces¿tdores ccltvelicitrnales. No tllrstuntc. cristen llgLr-
tlos rllcropl'occsacloles de grair ililirsiirn conto los clc IiL
cas¿r Intcl. que llosccn una scric rle lcgistrtrs intclntrs.
clttc trablrjalt c()l'lto acumul¿tdorcs aurililres. Las ilts-
truccior.lcs clel nicroproceslrdor sc ¡tuedcn ejecLrtur tllr-
bajando los rcgistros de forr.na inclc¡tcndicnte (AH. AL.
BH, BL, ...) con 8 bits, o por parc-jas (AHL. BHL. ...)
con 16 bits.
11.3.12. Coutado!: de $rosrarna
Este registro tiene por rnisión almacen¿rr la próxima
dirección de trabajo del microproces¿rdor en la memo-
lia. Su trtr.u¿rño y estructura varía con el tipo cle rnicro-
procesador; así, en los micros de 8 bits es cle 16 bits, en
los micros dc 16 bits de la casa Intel estír formado por
un conjunto de registros de segmento ¡r punteros dc 16
bits. qLre ulccli¿rnte nn sisterna denominado cle segrlcn-
tación rle nernoria obticncn dirección de 20 1' ur¿rs bits.
etcétcra.
Cuanclo se ejecuta un¿r instnrcción. una vcz cfcctll¿I-
do el ciclo de búsqueda del código cie opcración y
cargado éste en el registro de instrucciones, lei unidad
de control decodificará el citado código y podrir actlr¿lr
sobre el cc'rntenido dcl rcsistro cont¿rdor de dos form¿rs
posibles:
o Por incrementación. Si al decodific¿rr el c(rdigo cle
operacicin de instrucción en cllrso. no implica
1¿r
s¿rlto r-r ruptnra de la secuencia de trabi¡o, l¿t uni-
dacl cle cc'rntrol increlnentará en una Lrnidad el
. conteniclo del contador de programa; de esta for-
ma, el contador de prograrna apuntará haci¿r la
próxima posición de memoria en la que se vaya a
trabajar.
r Por carga. Si ia decodificación del códi-eo cle ope-
ración cle la instrucción en cLlrso courLlnicit unl
orden cie salto o rurptuf¿r de secuencia, el conteni-
clo del contador de prograrn¿r será cargerdo con la
irección a la que dcbc saltar la ejecución del pro-
gr¿1m4.
I 1"3,tr3. Regist¡:c¡ de el¿rtos
El resistl'o de d¿rtos es ur-rA uniclad para el almacen¿r-
niento cle los datos que llegan ¿i la CPU o clue parteu
de ella. a través del bus de datos. En consecucncia. el
registro de datos est¿blece l¿r conr¡-rnic¿rción bic'lireccio-
nal entre el bus de d¿rtos del sisterna 1' el bLrs intcrno
clel ttt icro¡rrt¡eeslrd tr r'.
c1e registro de clatos, iucorpo-
Adem¿rs dc l¿r l'unción
r:r utr conjunto de buffers triestaclo, uno para cacla bit
c1e1 d¿rto, gobcrnados para lzr unidad de coutrol.
I n . 3 . 1,1.. ltesisgro ale <iirec cic¡nq:s
Su nrisiirn consisle e n alnlrccnrtr llts ilircccioncs rrc- e I
11
rnicloproccs¿rclor envi¿r ai bus cle ciileccioncs )' scpi-rf lrf
¿t l¿ts trnirlittlcs intern¿Ls clcl citaclo bus pr'rr-nlcclio dc Ltn
cou.i urtio clc bLrlfcrs triesiudo dr' pl'op¿lg¿rciirn unicl ilcc-
cional. Tnrt¿rndose cle un rcgistro sinrple. ¡xrm cl ulrltr-
ccnamicnto cle Ias configuraciones bin¿rrias cle c'lilcccir'r-
narniento, el registro dc c-lirccciones poseem unil
cap¡sjd¡id igual a la dcl t-rus dc direccioncs.
 l:1,,i,. fiJiliylPf.D Dfl [i'Ui¡{,ti:l'ülTAll]Jfli\l'fü 1lYililfiru'ü lgil UHA ffieI

: a': Evolución de un programa en el interior de un microprocesador básico.

;ii
Observar el siguiente programa y analizar su funcionamiento en el microprocesador y memoria RAM de la
Figura 11 .13.
O4OO LDA OTOFH
0403 ADC #38H
0405 sTA 0710H
O4O8 BRK
Límite de la CPU

CARRY

Registro
de estado

Orden de
incrementa r
Acumulador

Contador
de programa

Registro de
i nstrucc¡ones

Direcciones Registro
de datos

Bus de
di recciones

0400
0401
0402
0403
0404
0405 PROGRAMA
0406 0400 LDA OTOFH
c]0l
0408
0403 ADC #38H
0405 STA O71OH
0408 BRK
070F
0710

Figura 11.13. Sistema con microprocesador para analizar la evolución de un programa.

.¡;::¡..:
-
darernos al microproces¿rclor la orden
]-1.e]. er""rrqra. ¿"t ,-Seguidamente
de comienzo de la ejecución.
Para comprender mejor el funcionamiento interno de un
microprocesador, supong¿lmos que empleamos un mi-
cro convencional de 8 biit, como el deia Figura ll.l3, LL"4.2. 1."'' ciclo nráqtrina
que se encuentra conectado a una memoria RAM.
El programa que va a ejecutar, indicado en la Acli-
de la 1." instrucción: busca
vidad 5, está formado por nemónicos del microproce- e interpreta el cócligo
sador 6502, cuyas dehnicioncs ya vimos en la Tabla 11.2 de operación
del presente capítr-rlo. Dioho programa efectira la sum¿r
binaria del dato 38H. con el dato contenido en la
clirección de la memoria 070FH, almacen¿rndo elresul- E,ste cicio de trabajo, represcntado en l¿r Figura 11.14,
tado en la posición 0710H de la citada memoria. se descompolte en las siguientes microórdenes:
Previamente a la ejecución del programa, nosotros
lo habremos grabado, ya codificado en código máquina, l.n El contenido del contador de programa se car-
en la rnemoria RAM ¿r nartir de la dirección 0400H ga en el registro de direcciones

lilil: !:':9'Y
CARRT
n-fTnn -
#""1i:L'.:-w
Orden de
Incrementar
Acumulador
400 '401
\¿ )
4

Registro de
¡ nst ru ccio n es

Reg istro
de datos

/2\
\:/
Bus de
direcciones

0400
0401

0402
0103
0404
0405 r PROGRAMA
0406 0400 LDA OTOFH
0407
0403 ADC #38H
I 0405 STA 0710H,
0408 BRK
0r0F
0l 10

Figura 11.14. Ejemplo de funcionamiento de la CPU, 1." instrucción: búsqueda del código de operación

...
:: :-i
??
:::'
 2.^ El contador de progretma se incrementa a 040 lH. de l¿r clirección de rnemoria, fot¡racla por ei
3." El contenido del rcgistro c1e direccioncs es vc-t'ti- cottteniclo de los dos siguientes bytes de me-
do bus de direcciones. morla
4.^ Se ¿rutoriza el funcionamiento de la mernoria
para lectura.
5." El contenidodelaposicióndememori¿r0400H I1.4.3. 2.,, ciclo
clet la
seleccionada (ADH) es llevado, vía bus de da- ',áquirra
I.,, instrucción: busc¿r la
tos. al resistro de datos.
6." El contenido del registro de datos (ADH) es p¿r!'úe h.rja de l¿r dir:ección
tr¿rusferido al registro de instrr.rccioncs. Al llegar
¿r dicho resistro. la unidad de control decodiiic¿r
ds¡rrde so eÍlcr.rcrntr¿l r¡1 d¿rtc¡
el cócligo ADH (LDA, el contenido de una di-
rección de memoria) y lo interpreta como la Este ciclo de trabajo, representado en la Figura 11.15,
orden de czrrgar el acumulador con el contenido se descompone en las siguientes microórdenes:

CARRY

Reg istro
de estado

Orden de
incrementar
Acumulador
401 *
e ^
402

Contador
oe programa

Registro de
¡nstrucc¡ones

Direccio nes Reg istro

de datos

r¡
Bus de
d irecciones

0400
0401
0402
0403
0404
0405 PROGRAMA
0406 o¿oó-- LoÁ OTOFH

M enr oria
0407
0¿ú8
O4O3 ADC #38H
O4O5 STA 0710H

070F
0710

Figura 11.15. Elemplo de funcionamiento de la CPU 1." instrucción: btisqueda de la parte baja de la dirección del dato
 1." El contenido del contador de programa se car- 11"4.4" 3."'" ciclo naáquina cle na
ga en el registro de direcciones.
El cont¿rdol de programa se incrementa a
1"" ir¡struccióll: &¡¿¿sca la
2.^
0402H. parte alta de la tlireecióra
3." El contenido del registro de dirccciones se r,ier- doar{9e se emcue$Éra el dat<¡
te ai bus dc direcciones.
4." Se autoriza el funcionamiento de la menoria Este ciclo de trabajo, representado en 1a Figura 11.16,
para lectura. se descompone r:n las siguientes microórdenes:
5." El contenido de 1a posición de memoria 0401H
seleccionada (0F H) es llevado, vía br:s de datos, 1.u E1 contenido del contaclor de pfogr¿rma es car-
zil registro de datos. El núrnero OFH correspon- -eado en e1 registro de direcciones.
de fll b¡,¡s cle menor peso de la drrección de 2.^ El contador de prograln¿r es incrementado a
rnemoria donde se encuentra el dato. 0403H.

Límite de la CPU

CARRY

Registro
de estado

Orden de
I ncrem enta r
Acumulador lReloj

Contador
oe programa
o7(,^

Registro de
instruccio nes

Reg istro
de datos

@
Bus de
d i recciones

0400
0401
0402
0403
0404
0405 PROGRAMA
0406 O4OO LDA OTOFH

Memoria
0407
0403 ADC #38H
o.rt¡8
0405 sTA 0710H

070F
0710

Figura 11.16. Ejemplo de funcionamiento de la CPU. 1." instrucción: búsqueda de la parte alta de la dirección del dato

.:¡¿-:i
1.,ér
3.' El contenido del registro de direccioncs es verti- encuentra completa la dirección donde se en-
do al br-rs dc direcciones. cltcntra el d¿rto (070FH).
4) Sc autoriz¿r el funcionamiento de la memoria
para lectura.
5.u El conteniclo de la posición de memoria 0402H 11.4"5" 4,"" cielo má<¡rnirra de la
;"'."]::i,ii:(:ii"o,::iil'#l;i,i,lil
iegiitro de direcciones.
i:i"H tr"" i'sr*rccióre: busca er daro
y 1o carga etl el acurlmnador
{r. El contenido del registro de datos (0FH ) prsrr al
byte de menor peso del registro de clirecciones. Este ciclo de trabajo, representado en la Figurar 11.17,
De esta fonna, en el registro de direcciones se se descompone en lirs siguier-rtes microórdenes:

Límite de la CPU

CARRY
/-"
mLm/ Registro
de estado
RESET

lReloj

Contador
de programa

Registro de
i nstrucciones

Direcciones Registro
de datos
o
Bus de
datos
MEMORIA RAM

0400
0401
R,W
e 1
0402
0403
0404
0405
PROGRAMA
0406 O4OO LDA OTOFH

Memoria
0107
0403 ADC #38H
o4og
0405 STA 0710n

+ 070F
0710

Figura 11.17. Ejemplo de funcionamiento de la CPU. 1.^ instrucción: ejecución y carga dei acumulador

¡¡:].,t:
 1." La dirccción del dato qlre se encttentra en el 11.4"6, n.''' cielo máqwima cle la
registro de direcciones, es vertida al bus de di-
recclones. 2," instruccióll: B¡usc¿r
).n Se autoriz¿r el luncionamiento de la memoria e interpreüa e{ cédigo
para lectura. de operación
3." E,l contenido de la posición de memoria 070F-H
seleccionada (1AH) es enviado, r,ía bus de da- Este cicio de trzrbajo, representado en la Figr-rra 11.18.
tos, al registro de datos. se descorlrpone en ias siguientes rnicroórdenes:
4.^ El contenido del registro de datos es llevado al
acumr-rlador, donde tendrernos (1AH). 1.n El contenido de1 contador de progr¿lma es car-
-eado en el registro de direcciones.
Con esta úrltiina operación, se completa la 1." ins- 2." El contador de prograflr¿l es incrementado ¿r
tmcción, ejecutada en 4 ciclos máqnina. 0404H.

Límite de la CPU

CARRY

Reg istro
de estado

Orden de 1A
¡ncrementar
Acumulador lReloj

403 404
-
40

Co ntado r
de programa

o
Registro de
i nstruccion es

Direcciones Registro
de datos

o
Bus de
datos

Bus de
d i reccio nes

0400
0401 @
0402
nñ 1

0103
0404
0405 _ jloGRA\{A
0406 O4OO LDA OTOFH

Memoria
0407
0,li]g
0403 ADC #38H
0405 sTA 0710H

070F
0710

Figura 11.18. Ejemplo de funcionamiento de la CPU.2." instrLrcción: búsqueda del código de operación
J. E1 contenido del registro de direcciones es verti- k.&"7. 2." Ciclo la
rerác¡taina cle
do al bus de dirccciones.
Aa Se autoriza el funcionamiento cle la metuotie 2." ilestruccióae: llusca el c{ato
para lectura. y ejecuta la sur¡la
5.o El contenido de la posición de memoria 0403H
seleccionada (69H) es l1evado, vía bus de datos, E,ste ciclo de trabajo, representado en la Figura 11.19,
al registro de datos. se descon-rpone en 1as siguienles nicroórdencs:
6.n El contenido del registro de datos (69H) es
transferido al registro de instruccior-res. A1 llegar 1.n E,1contenido del contadol de programa es en-
a drcho registro, la unidad de control decoclifica viado ¿rl registro de direcciones.
ei código 69H (ADC con Lin dato) y 1o interpreta J.¡ El cont¿rdor de progran¿i es incrctnentado ¿r
como la orden de sumar el acumulaclor más el 0405H.
dato contenido en el siguiente byte de melnorla 3.u El contenrdo del registro de direcciones es verti-
y el valor del fla¡1 tle ccu'ry del registro de est¿rdo. do a1 bus de direcciorres.

Límite de la CPU
NAPPV

Reg istro
de estado

Orden de 52
o 6

rncrementa r
Acu mulador

404 * 405
40

Contador
de programa

o
Ronictrn r{o
instrucciones

Direcciones

Á\
tJi
Bus de
datos

Bus de
d irecciones

0400
0401
0402
0403
0404
0405 lEqgnAMA l

0406 LDA OTOFH

0407
ADC #38H
Memoria 0'!Cg
STA O71OH

070F
0710

Figura 11.19. Ejemplo de funcionamiento de la CPU, 2." instrucción: búsqueda del dato y ejecución de la instrucción
 Áa
q- Se autoriza el funcion¿rmiento cie 1¿r memoria 11.4.8. 1.'''' ciclo máqtrina tle la
para lectura.
5.u El contenido de la posición de mer.noria 0404H 3." instrucción: busca
seleccionado (38H) es enviado, r,ía bus de datos. e interpreta el código
al registro de datos.
6.n El contenido del registro de datos es transferido de oper aci6m
a la unidad de aritmética y lógicii, donde se
suma con el acumulador y el valor de carry del Este ciclo de trabajo. representado en la Figura 11.20.
registro de est¿rdo (lA + 38 + 0 : 52H). se dcscompone en las siguientes microórdenes:
7.^ El resLrltado de la ¿interior operación se ahnace-
na en el acurnulaclor (52H). 1." El conteuido del contador de progr¿un¿l es car-
gado en el registro de direcciones.
Con est¿r irltirna operación se completa la 2." instruc- 2." El contador de programa es incrementado ¿t

ción, ejecLrtada en dos ciclos máquina. 0406H.

Límite de la CPU

CARRY

Registro
de estado

Orden d-. JZ
incrementar
Acumu lador

405 * 406
40

Contador
de programa

Registro de
i nstruccio nes

Di recciones eg I stro
e datos

Bus de
datos

Bus de
direcciones

0400
0401
0402
0403
0404
+ 0405 l¡e!¡4uA
0406 0400 LDA oioii-
0407
0403 ADC #38H
Memoria 0408
0405 STA 0710H
j

070F
c710

Figura 11.20. Elemplo de funcionamiento de la CPU. 3." instrucción: búsqueda e interpretación del código de operación
3." E.1 contenido del registro de direcciottes es I'erti- dirección de memoria. iormada nor el conteni-
do al bus de direccioires. dlr cle los dos sipuieltfes brrcs de la nlernoria.
4.u Se autoriza el funcionamiento de la merlrol'irl
para iectura.
).- El contenido de la posrción de memoria 0405H
seleccionad¿r (SDH) es llevado, vía bus de datos,
1t"4.9. 2"' ciclo rnáqteina de la
al registro de datos. 3"" instruecióxa: l¡wse¿¡ la
6." El contenido del registro de datos (8DH) es parüe baja cle tra cáireccióre
transferido al registro de instrucciones. Al llcgar
a dicho registro, 1a unidad de control decodifica clonde se almaaellar"á etr dato
el código 8DH (STA er-) Llr"r¿r dirección de me-
moria) y 1o intcrpreta como 1¿r orden de almace- E,ste ciclo de tr:abajo representado en la Figura 11.21,
nar el dato contenido en el acumttlador en utla se descompon" la, siguientes microórdenes:
"r-r

Límite de la CPU

CARRY

Registro
de estado

Orden de
Incremenra r

t)\
406* 407
\:/ 40

Registro de
i nstrucc¡ones

Bus de
datos
MEMORIA RAM
Bus de DIRECCION
d I reccr ones

0400
0401
0402
0403
0404
0405
PROGRAMA
0406 , 0400 LDA toiH
0407
I 0403 ADC #38H
Memoria 0408
0405 STA O71OH

070F
07T0

Figura 11.21 . Ejemplo de funcionamiento de la CPU, 3." instrucción: búsqueda de la parle baja dirección
Para almacenar dato.
I.' El contenido del contaclor dc progr¿una es car- 11.4,.10. 3""'' ciclo nráquina cle ler
gado en el registro de direcciones.
)l E,l contador de progrrlnr¿r es incrementac'lo a 3." ilrstmcción: lxrsca la
0407H. parte alta cle la clirección
3.', El contenido del registro de direcciones es verti- donde se ahnaeenará el tlato
do al bus de direcciones.
/1 t\
Se autoriza el funcionamiento de la menioria
Este ciclo tie trabajo, representado en 1a trigura 11.22,
para lectura.
se descompone en las siguientcs microórdenes:
5." El contenido c1e la posición de memori¿r 0406H
seieccion¿rda (10H) cs ller,¿rdo, r'ia bus de datos. 1." El conteniclo del contador de programa cs car-
al registro de d¿tos. El nirmero 101-l corres¡lon- gado en el registro de direcciones.
de al byte de menor pcso de la dirección de 2.^ El contador de nrosrama es incrementado a
irernoria doncic se ha dc almacenar el dato. 0408H.

Límite de la CPU

CARRY
TT_rT-fT_rIoU
Reg istro
de estado
RESET

52
Acumulador

o
.
Registro de
I nsrrucc¡ones

Reg istro
de datos

l})
Bus de
d i recciones

0400
0401
0402
0403
0404
0405 PROGRAMA

+
0406 r 0400 roq ózorn
Memoria
0407
o4og
0403 ADC #38H
0405 STA O71OH :

Figura 11.22. Ejemplo de funcionamiento de la CPU,3.u instrucción: búsqueda de la parle alta dirección
oara almacenar dato.
-
3.n El contenido del registro de direcciones es verti- encuentra completa la dirección donde se guar-
do al bus de direcciones. darh el dato (0710H),
4.u Se autoriza el funcionamiento de la memoria
para lectura.
5.n El contenido de 1¿r posición de memoria 0407H rI tr 1.11. -l.." ciclo nrá(l!ilna cle la
seleccionada (07H) es enviado, via bus de datos,
"
3." i¡strucció': al'raeena
al byte de mayor
-- r-"- del
peso --e---- de direc-
--- registro clato erl nlernoria
ciones.
6.^ El contenido del registro de datos (10H) pasa zrl
byte de menor peso del registro de direcciones. Este ciclo de trabajo, representado en l¿r Figura 11.23,
De esta forma, en el registro de direcciones, se se descompone en las siguientes microórdenes:

Límite de la CPU

CARRY

Registro
de estado

52
Acumulador

Registro de
instrucciones

Reg istro
de datos

Bus de
di recciones

0400
0401
0402
0403
0404
0405
0406
[--'¡qPROGRAMA
LDA OTOFH
0407
0403 ADC #3BH
Memoria 0408
0405 STA 0710H
I

070F
> 0710

Figura 11.23. Ejemplo de funcionamiento de la CPU,3." instrucción: almacena el dato en memoria.

Fi ;i
'*
.'.1 J .li
 l.n El conlenido del acuilulador (52H) es llevado 1X,4"É2. &""'' ciclo rmár¡rnina de la
al registro de datos.
2.^ La dirección, donde se almacenarh el dato que 4"" insta'lrcción; l¡aNsc¿a
se encuentra en el registro de diteccioues, es e imterpreta el eócligc
vertida al bus de direcciones. de operación
3.o Se autoriza el funcionamiento de la memoria
para escrilula.
Este ciclc de trabajo, representado en la Figura 11.24
4.n El contenido del registro de datos es verticlo al se descornpoÍre en las siguientes microórdenes:
br-rs de datos. ahnacenándose entonces en 1¿r
memoria RAM. 1." El cor-rtenido del contador de programa es c¿u'.
-eado en el registro de direcciones.
Con esta últinia operación se completa l¿¿ 3." instruc- 2." El contador de programa es incrementado ¿

ción. ejecr,rtada en 4 ciclos máqr,rina. 0409H.

Límite de la CPU

CARRY

Registro
de estado
RESET

Orden de 52
incrementa r
Acumulador
408 409
-
40

Contador
de programa

o
Registro de
i nstrucciones

o Bus de
datos

Bus de
d i reccion es

0400
0401
a4a2
0403
Memoria
0404
0405 PROGRAMA
0406 O4OO LDA OTOFH
0407
0108
0403 ADC #38H
0405 sTA 07 1 0H

Figura 11,24, Ejemplo de funcionamiento de la CPU, 4." instrucción: búsqueda e interpretación del código de operación

':t; '"1L"'

; ,..,.t:',...,i:1..
.:a;:
'¡*=
 3." El contenido del registro de clirecciones es vertr-
do al bus de direcciones.
4-" Se autoriza ei funcionamiento de la memoria
para lectura.
5." El contenido de la posición de memoria 0408FI
seleccionada (00H) es llevado, vía bus de datos,
al registro de datos.
6." El contenido de1 registro de datos (00H)
transferido zr1 registro de instl-rcciones. Al llegar
¿t dicho registro. la unid¿rd de control decodific¿i
ei código 00H (BRK) y lo interpreta corno la
orden de romper la secuencia de ejecr"rción de1
progr¿rma en curso.
Con esta úrltima operación, se completa la 4." ins-
trr"rcción rnhquina.
1 1"4" 13.'&-iexra¡ro cte ejecmció¡a
de lur p¡:ogn'an¡a
El programa ejemplo ha sido ejecutado en 1i ciclos
ináquina. ya que, al cumplirse el i 1.', se ha interrLrmpi-
do 1a ejecución. Si deseamos saber ahor¿i el tiempo
empleado en la ejecución, deberíamos emplear una de
las siguientes 1órmulas:
e Si el ciclo máquina es igual al ciclo de reloj:
Tiempo ejecución : n.o de ciclos rr-ráquina x
x ciclo de reioj
l¿\3 ii Ujjii,llT'li1;\ii Y I¡\ ?lL¡\
nN Ufi ffI1 [] ii,üPi10'lliriiAlj üTi
11.5.1" Serbrarti¡ras
Supongamos qlre Lln sistema microprogr¿rmable debe
controlar l¿i activ¿rción y ciesnctivación sucesivu ), rotu-
toria de tres ntotores a intervalos de 30 se-9undos. La
estructLlra de la secuencia dc traba.jo setía l¿r que apa-
rece en la FigLrra 11.25.
Clorro \,emos, e1 bloque t1e ternporí:aciritt. lorm¿rdo
por un¿l serie de órdenc-s o instrtrccitnes. sc repite tres
vcces en el plograma. Est¿r repetición supoue.
" Liti trabajo aclicioual pltt'a el pt'ogt'i.rniaclor'. cl cu¿rl
ticne c1r-re escribir r,ari¿rs veces el tlisnr,r c(rn.j utltr)
de iustnrcciones qLle fot'nau la tenrporiz.rcir)n.
e El inconveniente para la urenoria de una ntiryor
longitud del prograna y. por tanto. un rr]¿tyor
nirlnarcr dc l.rtrsicioncs clc nrclltrril rrcLrl,.ltllrs.
e Sie1 ciclo máquina está forn-rado por varios ciclos
de reloj:
Tiernpo ejecución : n.u ciclos mácluina x
x n." ciclos de reloj por ciclo mliquina x
x ciclo de reloj
es
¡I
t! 4. L&, Emc{ex¿*nie¡ats}
cne clirecciorees r{e mler¡a$e"ia
La üulexcLción ct intlexantiento tle las d.irecr:iones tle tra-
bcLjo de un nicroprocesador es un procedinriento em-
pleado por algunos microproces¿idoles p¿lr¿r gcnerar
progranas cortos de ¿rcceso rápido a datos situ¿rclos er-r
unl tlrbllr tle Irr nternoril.
El mótodo de indexación de direcciones se rcaliz¿r clc
la siguiente form¿L: la dirección real de trab:¡o en me-
moria, a la que apunta rin¿r instrncción indexada. se
obtiene cono sLlma de la clirección indicad¿r en la ins-
trucción indexac'l¿r más el v¿r1or de nn registrci situaclo en
el interiur del microproces¿rdor llamado rettistro índic:e.
La estructura del registro indice varía segúin e1 tipo
de microprocesador, existiendo las siguientes posibili-
dades:
o Microproces¿rdores Llrre tienen Luro o dos registros
índice tlc ló bits
a Microproccsadores qi;e tienen ur-lo o clos registros
índice de 8 bits.
e Microproces¿rdores que uo poscen rcgistros íldice.
¡X rldfltllüii ¡\
Par¿r disrninuir el tamaño de los pro-gr¿im¿ls qlle con-
ticnen tare¿rs repetitil'as. se han ideado 1as llarnad¿rs
subrutiucLs. qlle se definen como el grupo dc instlr-rccio-
nes de Lln proglama que se repite íntegramente en
v¿rrias zonas del rnismo. La forma de emplear subruti-
ntrs pala disrninr-rir el tamaño dc uu programa ap¿lrece
en la Figura 11.26.
El progratna principal conrcnzarh norm¿rlnrente slt
ejecucicin hiista llegar al lLrgar clonde ha de ejecr-rtar la
tarc'a repelitiva. En rlicho 1r-rgar. encontrar¿t una itts-
ttLrcción de salto clue clrrgarir cl cor.rtudor de progt'lt-
m¿t con ia dirccción clonde se encuenlr¿rr-r ius tustrLtc-
cittnes dc llL t¿rea rcpetitir a o slibrutinu. lj'-cirtrlL jt
e tliotices diclta tare¿t )'. nl finaiiz¿rri¿r' retortlerlL lr i siiit'
,lel
'''' I'nro,rrrr¡r nrin'-irtal clotitle encotrtró el s¿r1to
a l¿r
subrutina. continuaudo entonces la ejecución del pro-
gralra principal hasta que encuentre otro salto o suD-
rtttilltL. tttt,ttl.ltttt i-tl el ctrlll l'cpetiril el pl'oc':so llnterior'
 de tne troria, llamada pila tle nrcntorict, la dirección
del prograrr-ra principal donde interrumpió la se-
cuencia de ejecución. La instrucción de llam¿rda a
ACTIVACION MOTOR 1 subrutina se denomina JSR (Juntp to Subrotihe')
en unos micloprocesadores, mientres que en otros
sc denomina CALL.
e lnstrucción de retorno desde subrutina: esta instrLrc-
TEMPORIZACION
ción ¡-'sr'¡1i¡e que, una vez fin¿rlizada la subrutina,
el contador de programa rccupere el valor guarda-
do en la píla tle ntemoríct, que poseía cuando se
ACTIVACION MOTOR 2 liizo la llar-nacla a subrutina, cor.rtinuando 1a ejecu-
ción del programx principal a parrtir del punto
donde se quedó.
La instrr-rcción de retorno desde subrutin¿r se de-
TEMPORIZACION
nonrina RTS (Reitarn Jrom Su.broutine) en ciertos mi-
cros, t-nientras que elt otros slr denorninación es RET.
Pongamos como ejemplo e1 programa de 1a Fi-
ACTIVACION MOTOR 3 gLu'a 1l .27.
En ia Figr-rra 11.2J, el programa comieuza la ejecu-
ción en la dirección 0400H, ejecutar-rdo las instruccio-
TEMPORIZACION nes hasta c1ue, al llegar a 1¿r dirección 0420H. se eu-
cuentra con la instrucción:
O42O JSR C43CH

Figura 11.25. Secuencia de trabajo de la activación Entonces, salta a la dirección indicada, guardando
temporizada de tres motores. previarnente en la pila de rlemoria la dirección de
retorno al programa principal. Cuando 1a ejecr-rción
llega a 1¿r dirección 0445H, se encrlentra la sigr-riente
instrucción:
Inicio del
prog rama 0445 RTS
principa I

Instrucción de Saca, entonces, de la pila de memoria la direcciór'r

salto a subrutina- del pro-urama principal donde se cluedó v continú¿l la
Programa ejecución. En las dilecciones 042FH y 0;136H sc repite
pri nci pal el salto a subrutin¿r del mismo modo que hen-ios expli-
cado.

I á .5 .2 . S¿a3¡r¿etinas ani{trar}as
Retorno al
programa
pri nci pa I
Salto a la Es posible c1r-re, dr-rrunte la ejecución dc una subrlrtina.
subrutina se il¿rrne a otra subrutina y, dentro de esta úrltinra.
pr-rec1a ll¿imarse a otr¿r y así sucesivamcnte. A este en-
R trelazanriento de submtinas se le denomina sLLlrutincts
I
Subrutina anidculas.
$ Ei aniclarricnto de subrutinas puede rcalizarse per-
lnstrucción de ¡
final de subrutina
, fect¿rurente, sin m¿is lirnit¿rciones clue las dcrivadas clel
t.necanislno trtilizado 1-rarir gr,rardar el valor del cont¿r-
dor de progr¿u'na en cada uno c1e Ios puntos clr quc sc
Figura 11.26. Forma de trabajo de una subrutina. prodr"r¡o cl s¿rlto a subrutina.
En la FigLrla 11.28 se representa esqlLcnírticamcnte
Pat-a cluc itr-iccla clcfinil'se urur stil¡r'trtiltii s( )lr inr¡.rrc:- una sitLurcirin en la rlue el llrt)gfama principal. lLl llcger'
cirldihles..lor tip,'s de instluceiones: a un pLurlo. corltlcne una orc-lcu de salto a ia snbrutina
SUBI, poi lo cLral guard:i eu la prLr tle tttctttt¡t'iu lt
e Instrucciún de llanrada a subrutina: estlt irrstrucciixt ditccción dc retorno al prograr-na principrii )' s¿rlta a
sirr''e partr rontllcf l¿i secuenci¿r nom¿rl cle cjecu- e-jecutlr clicha si-rbrtrtin¿r. Cu¿rndo se encuerrtr-rr e-jce u-
ción clel prograln¿r. cargando el cont¿rdor dc pro- taudo SLJBI, rip¿rrece Lln¿i ordeu de saltcl a la subrr"rtin¡r
grama con e1 uuevo valor dorrde comienza la eje- SUB2, por t¿into, guarda la dirección de retorno a
cución de l¿r sulrrutina v guerc]tndo er unu z()r.lll SI rRl cn 1r ¡r1n tle ntante,t'íct v sultl u cjccLrtrr'1u SIrBl.

-.:
;-rril
 0400

0420 OOra ,
"' Salto a la
0420 SUDTUIINA
Programa
O42F JSR O43C H pri nci pa I
Salto a la
042F

0436 OOaa
"* '

0438 ,,n-0" Oronr"*"

043C

Su brutin a

0445 *it

Figura 11.27. Ejemplo de llamadas a subrutina desde un programa principal.

pih de ntetnot'ict de l¿r dirección de retorno al programa

l
principal, retorn¿l a éste hasta su finalización.
¡
I
j Salto a la En este caso, se ha prodr-rcido un anidamiento de
Programa su bruti n a
pri nci pa I SUBl tres subrL¡tinas.
i

t i

X 1, ñ.3. Fi*¿e cle r]aex]x&ria v p¿]l]tere

I
Salto a la
Subruti na su0rut| na
SUBl l
SU 82 cte pil*r
l

El rnétodo más comúnmente empleado para guardar

l
los valores del contador de progrzrma elr c¿ida salto a
Su brutina I Salto a la subrutina es almacen¿rrlos en un¿1 zon¿i de ia mernori¿r
SU82 I
su bruti n a
SU 83 RAM, llarnada pila o sktcli., y disponer en la CPU de
trn registro especial, llanac'lo pLtntero de pilo ct stcLck
pointer qtre, actuando como contador de programa de

'*1
i"l
pila de mernoria, indrque ia posición ciel irltimo valor
ahracenado en la pi1a.
Este procedimiento, que estudiarernos seguidatnente,
puede permitir un niL.el tle cmiclatnientos tle sullrutittcts
prhcticamente ilirnitado (todo el mapa de rnemoria), si
bien requiere maniobras adicionales de la CPU que
precisan de un tiempo consider¿rble.
Figura 11.28. Subrutinas anidadas. Hiry clue destac¿rr que la ¡rila y su purtero no sólo se
Llsan en las subrr-rtinas, sir-ro c1r-re también son emplea-
tlos e I lrts Illtntltdlrs inl(rrrtl( i(,ttc.\. (luc rerelllos en el
Por írltino. mientras se e¡ecllt¡r SU82, aparece L:rrl
signiente bloque de este c:ipítr-rlo.
nue\¡A ordcu de salto a Lur¿r subrLltina SUB]. con lo
clLre guarda il ciileccion tle retot.uo a SUBI cir la 7rl1ri
de nenrctría y s¿rlta a cjecntar la SUtsi. Al finnliz¿rr I+ J Piio
¿ t¡4
.f
SL
r, *,.'-^ri,"
¡¡!! ¡¡¡ltü ¿ú
(Qlnnl,\
\ú¡li{ }t ,

SUB3. recupere de la prlrr dc ntcnr¡ritt la dirección dc

retomo a SU82 y continiut su e.iecución: cr.ttudo SLJ82 Sc dcrlorllirllr prl:r clc Illelnorilt ir Ilnü z()nlt de lll mem.r-
linaliza, recupera de la plkl de ttteutorict 1a drrección de ria RANI cuyo tanl¿Iño v¿tria de ¡.rnos micropfoccsado-
retorno a SUBl y continúa su ejecuciór-r hasta fin¿rli- res a otros, reservada expresamente para que tanto la
zarl¿i. en cLlvo tlomento. \/ previ:r recu¡elación de la CPU como e1 programaclor pttedan guardar los datos
-
qLlc asegrlrcr.l cl fetorno al pfogfalna pfincilral ell las
condicioucs ¿tpfopiadas, cllaltdo se realice un s¿Ilto ¿r
subr utiua.
La pila dc memoria lunciona como Lln¿t tnemoria dc
acceso LIFO (primero eu eutrar, último en salir), pu-
diendo funcionar, según el niicroprocesador. de 1as si-
guientes lortnas:
¡ Pila que se expande hacia arriba (not expandox,rt).
es decir, clrle se cirrg¿r por incrcurentaciirn ¡, se
descarga por decremcntnción.
¡ Pifa que se erpande hacia abajo (expandown), es
decir, que se carga por clecrementación y se des-
crrrgl pol incrcrncrrtlrsión.
Al ejecutarse una subrutina, además del cont¿tdor cle
progf¿rma. c1r-rc siempre se cletrcrí rccord¿rr. puecie scr
necesalir-l ¿rLll¿rcenar los d¿rtos conteniclos en otros rc-
gistros dc la CPU, con el fin cle quc, p¿rr¿I volver al
progr¿rma principai. se re¿rnude su e.¡ecución en las
mismas condiciones existentes en el rnonento cle pro-
clucirse el salto a la subrutina.
El almaccnarniento del contadol de progranla en la
pila de la melnoria RAN'[ sLrele hacerse ¿rutomática-
merte por la CPU, mierrtras que el del acumr-rlador y
el del registro cle cstado sc puede realizar por softu'ale.
si lo dcse¿r cl prograrnirdor, mediante instluccit)¡rcs L-s-
pccialcs.
El pro-ulamador debe prever el tam¿rño nr¿rxinlo cle
la pila, con el lin de obtcncr un óptimo aprovecha-
nriento de la RAM sin quc, cn ningirn caso, interfie la el
crecimiento clc la misma con zon¿ls de 1a RAM clestina-
das a otrc¡s usos: pro-gr¿rm¿rs, tabl¿rs de datos, etc.
D Funfero de pila (Stack Poínter')
Se lliura puntero de pilo ar un registro especial cle la
CPU clue nos indic¿r. dependiendo del tipo cle nricro, la
próxima dirección libre de la pila de memori¿r o l¿r
úrltina clil'ccción ocupada de dicha pila. El plrntero se
de cre menta o incrernenta automá tic¿rmente. clepen-
clicndo clel tipo dc pila, cacla vez qlle se ejecutrr unlL
instrtrcci(rn de llamacl¿r a suLrrurtina.
El ¡rr"rutcro cleberir scr un registro dc l6 bits: para
permitir el alm¿rcen¿rmicnto de una dirección de la
mernoria RAM. su conteniclo inici¿rl es fijaclo por el
prograurildor, cargándolo con la dirección de conricn-
zo de la pila. Existen. sin cnrbirlgo. micloprocesaclores
como cl 6502 donde el puntcro de pila es de 8 bits. ya
que la pila cle rnernolia eurpicza sienrprc en una direc-
ción fija.

l¡\3 lt\f'l nil.ii'Uy,1'-l j lJI\tUii IliT lli'{ iyll :llil .DPii D|ISAiJ üii

I 1.6" l. Funcionanriento
tle una interrupció¡e
Inrcio del
Ltrs irte rrupt'iottes constituyen el lnecanismo más irnpor- programa
pri nci pa
taute para la conexión clel sistcm¿i nicroprocesaclor al
I

mundo exterior. sincror.riz¿rnclo la ejecr-rción de Frro-gra-

mas con entraclas v:o salidas de datos. Todos los micro- Programa
procesadorcs tienen implcmentado. c incltrso potcucilr- principal
do, este mccanisr-no grtrcius al cual sr- \,il ¿r facilitar su
iucorporación ¿r sisten-i¿rs qLre funciouau en tieurpo rcal.
El fLrncionamiento de las interrupciones (Fig. 11.29)
es sirnilar ¿rl clc las subrutinas, de las cuales sc clif'ercn-
ctan c¡rsi exclusir'¿rmente en el procedimiento ccxi clr-rc
se poneu en marcha. L¿rs strbrutiuas se ejecutnn cacla alto ala
vez clue en cl plograuta apafccc la instruccicin de ll¿r- te rr r pción

mada. a clil'crencia cle las iuternr¡tcioncs qLle se pollcu

en t'l-r¿rr-clia al activarse un lerminal dc entracla cle la
Subruti na
CPU. es rlccir. nrecliunte Lln nlcclrnisr.r.lo hardn'arc. t de atención
Llts intcrlu¡-rcioncs sc pLrcclclr prittlLrcir r-u cLutlrl uicf á
j
q
^ l^

pci
monrento clc la cjccLrción clc un llrogram¿r. v:t rluc no lnstrucción final ! nterru
i ón
de subrutina de
están ligaclirs a punlos del urisnto. con'lti succde cn el atenc¡ón a Ia
caso clc las sLrbrr-rtinas. [.u subnttittrt tle atctttiótt u Iu interru pción
irtlerrtrpt'iritt, qLlc se potle elt rlltrcha col.n(l coltsecucn-
cia de una internrpción, debe fin¿lizar colt una instrut-
ción tle lírt de ütterrupc:ic)n. Figura 11.29. Funcionamiento de una interrupción.

¡¡,1't.1.

¡
,'a,
 Cuando un microproces¿rdor, que está cjecutando
un programa, recibe un¿r orden h¿rrdware por medio de
un impulso en la pirtilla de solicitud de intertupción.
realiztt el siguiente proceso:
l. Para 1a ejecucrón del progr:rmtr y guarda en la
pila de memoria la dirección de retorno al pro-
grama principal y en algunos tlicroprocesadores
el v¿r1or de1 registro de estado.
2. Calgri en el contador de programa la dirección
El nombre de eurnascarable proviene de la propie_
dacl, qne posee esta entr¿rda de soiicitud; de poder ser
aceptada o no por la CPU o microproces¿rclor, depen-
diendo del valor en que se encuentre el bit 1 del regis-
tro dc estado. denomin¿rdo bit de máscar¿r. La sccuen-
ci¿r de operaciones genelada por el mictoprocesador y
que ap¿rrece en la Figura 1 1.30 es l:L siguientc:
1 . Finaliz¿u ¿i la ejecLrción cJe 1a instrucciirn en
CLITSO.

de la subrutina cle atención. 2. Si el bit 1 clel registro dc cstado. clenominaclo

3. Al iinal de la subrutina cle atención, el n-iicro-
procesador encuentr¿r l¿r instrucción dc fin dc
interrupción, entonces recttpera de la pila de me-
mori¿r la drrección de retorno ;r1 progtama princi-
pai y, en sLr caso. el r'alor del registro de estado.
E1 mecanisrno de funcionamiento de las intcrrupcio-
nes h¿rce necesario el empleo de lii pilzi de memoria ¡,
de su puntero de pila de forma idéntrca a la descrita
para el caso de las subrutinas.
En los microprocesadores, suelen existir al menos
dos tipos de interrupciones hardivare y Llna software,
jerarquizadas por orden de prioridad: inten'trption¿,\ no
enntascarables e inlerrupciones et'tntctsccu'cLbIe s.
I 1.6"2. fxeterrupciones
eit{lrH.searables
Mediante esta linea de entr¿rda. qLle se sueie denominar
nlQ o 1NZ en los micropro."r,,hor.t. se comunica al
rnicro rrna petición dc interrupcion (lttterrupt Recluest),
cti¿indo pasir de uno (1) a cero (0).
tttáscoro de interrupt'ló¡r. cst¿r iL cero (0)- la CPU
aceptará la interrupción y, acto seguiclo, respon-
derá a dicha solicitud posicionando a uno (l) el
bit de m¿iscar¿r de interrupción /. para evitar c1e
est¿r forrna la aceptación c1e nnevas solicitudes
de interrupción mientr¿rs se esté ejecr-rtando la
presente. Si este bit / está en Llno (l), la tnterrtrp-
ción será rechazada y se continir:L la ejecución
del progrirma principal.
3. Si es aceptad¿r 1a interrupción, se guardará en la
pila de memori¿r con la ayr-rda clel puntero clc
pila. el contenido de1 contador cle programa 1,
del registro de estado.
4. Por úritino, pasará a ejecutar 1¿r subrutina de
atención a esta interrupción, para 1o ctral carga-
rá, mediante un L'ectot', la dirección donde se
encuentra dicha s¿¿bratínct de atent'.i,)tt.
11"6.3" Vec[ores esi tt¡]
lleic x"@pr" o c e s n{áa n'
Se clenomina. en gener¿rl, L,ector cle Lin tnicroprocesa-
dor. al conjunto form¿rclo por dos clirecciones consecll-

Señal de /,RO en el pin No se está ejecutando

del microprocesador ninguna interrupción

Para la ejecución al Es el bit / del Pone a {1) el bit /del

final de la instrucción registro de estado registro de estado
en curso

SI

progfama y regrsrro oe
Se está ejecutando
una interrupción

Busca vector de
i nterrupción-a$ciado al
pin /R0

a de la pila de RAM Ejecuta subrutina

Cont¡núa ejecución del
programa principal el contador de programa asociada al llegar al final
,¡ al ronictrn Ao oct¡dn encuentra RTI

Figura 11.30 Secuencia de operaciones de la orcJen cle interrupción enmascarable

F.?::j
 tivas fijas, generadas de forma automática por é1, don-
de se encuentran almacenados dos bytes que, unidos,
forman una dirección de memoria a la que el micro-
procesador salta por sí solo y comienza la ejecución de
una subrutina de atención asociada a dicho vector.
como se muestra en la Figura 11.31.
0400
tr
I Solicitud de
Programa
principal I *-.-*-l
I cualquier otra orden 1,. por tanto, siempre se ejecuta. Es
Las direcciones de los r,ectores de un microprocesador
son invariables y están definidas por el fabricante del
microprocesador, pero el contenido de dichas direccio-
nes puede ser definido por el programador.
X i "6.4. ánterrupciones
mo enmascaratlles
ttglrypgpl Tal y como su nombre indica, la ejecLrción de esta
solicitud de interrupción posee prioridad absoluta sobre
I
más, aunque el micro se halie gestionando otra inte-
I
rrupción, el paso a cero (0) de esta entrada será adn-riti-
da como interrupción y se gestionará, anidándose con
la interrupción que se estaba ejecutando. E,1 nombre
que se aplica corrientemente a esta entrada es NMI.
La secuencia de operaciones que genera esta orden
hardware aparece en la Figura 11.32 y es la siguiente:

1. Se para la ejecución del programa, una vez ter-

rooo minada de ejecr:tar la instrucción en curso.
subrutina
de atención I
f 2. El micioprocesador posicionará en uno (1) la
rnáscara de interrupción 1 situada en el registro
!lioLi,,"" L,,,o de estado, para inhibir ia aceptación de inte-
\/^^+^- l^
VSLLUI UE trFItr on . rrupciones de menor rango como la /1tQ.
interrupción FFFF FN 3. Guardará en la pila de memoria, con la ayuda
del puntero de pila, el contenido del contador de
programa y del registro de estado.
Figura 11.31. Funcionamiento de un vector de salto. 4. La CPIJ cargará en el contador de programa y
de forma automática el vector de interrupción
de NMl. Dicho vector. como ya sabemos, está
El salto a Lrn vector sólo se puede efectuar por rlna formado por el contenido de dos posiciones de
orden de solicitud de interrupción o por la orden de tnemoria consecutivas fijadas por ei fabricante e
tntcrahzacion RESEI que explicaremos más adel¿rnte. invariables para cada micro.
----_
Señal de NMl en el pin
del microprocesador

Para la ejecución al Pone a {1) el bit /del

final de la instrucción registro de estado programa y registro de
en curso estado en la oila RAM

Busca vecior de
interrupción¡59ciado al
pin NMI

Continúa ejecución del de la pila de RAM Ejecuta subrutina

programa principal el contador de programa asociada al llegar al final
y el registro de estado encuentra RTI

Figura 11.32. Secuencia de ejecución de la interrupción no enmascarable

'ar':

3'
 -5. La CPU pasarir a ejccutar la rutino ¿tst¡ricttltt ¿tl
tlrlalnicnto tlc la inten'rrpción Ñm. Al li rrlrlizur'
esta mtina, y encontr¿rrse con uÍr¿r orclen de 1171,
recuperarh de la piltr de rnemoria los vaiores del
program¿l principal y continuará su e¡ecución.
La orden RI1 se denomina IRET en otros micro-
procesaclores.
Las dos interrupciones hardrvare hasta altora expli-
sorr las mínimas quc pr)see un micloprocesador,
cac'l¿rs
pefo en la mayclría de los microprocesadores l.nocler-
nos. el sistema cle solicitudes cle interrupción hardw¿rre
es l.ltavor.
till:1'il
Al bus de control del nricroproces¿rdor perteueceu.
además de las líneas de solicitLrd de interrupción, una
scrie de líneas que varían mncho de unos modelos ¿r
otros e, incluso. un¿r misma línea puede ser utilizada de
muy diferentes formas, segirn el sistem¿r microplogra-
mabie donde se cmplee el microproces¿rdor.
Seguidamente, ¿rn¿rlizaremos algur.las de las 1íneas
m¿rs comunes a la mayorí¿r dc los microprocesadores
comerciales.
I1.7.1. Línea cle inicialización
RF;gET
La e ntrada de RESf I se ernplen en todos los mrcropro-
ccsndorcs p¿Ira sLl parada inmecliata e inicializ¿rcion dc
sus registt'os internos. En la rnal'clri¿ dc lr)s nricropro-
al flanco dc b;¡ada cle ur.lo a cero )'
ces¿rdores es ¿rctir'¿r
sólo algunos la considera activa en el fl¿rnco de sLrbida.
[-ii ¿ctivación de csta línea c1a lngar ir una secuencia
dc operaciones pilrecida ¿r lit desencadcnlrda por una
solicitLrd de interrtrpción y se indica cn cl csquerna de
la Fiqura 11.33.
Parada inmediata Puesta a cero de los
de la ejecución registros de la CPU
Figura 11.33. Secuencia de operaciones generada
por una orden de RESEL
I 1.6.5. trntcrrupciones )or soft\{¡arc
Muchos microplc'rccsadorcs comerciales poseen una o
varias instrucciones que dctienen la ejecución del pro-
grama como si se hubiera solicitado una interrupción:
estas instrucciones actúan de forma rnuy siililar a la
interrupcrón enmascarable, pii.rando la cjecución y rea-
lizando una subrutina asociada a dicha instrucción. En
el ejernplo de funcionamiento del Bloque 11.4, la ins-
trucción BRK es una intermpción softrvare y' suele em-
plearse purir finalizar los progranas c1e usuario, devol-
viendo el control clel sistema microprocesador al
pro-gram¿I de arranque.
I,l,f ti ? Lf; Ll iiii ¿\D ljii
Al recibirse el flanco activo de l¿r ordcn dc RESfZ.
desde el exterior del microprocesador, se realizan l¿rs
siguientes operaciones:
l. El micro detiene inmediatan-rente la ejecución
del prograur¿l cn curso.
2. Seguidamente, pone a cero todos sr-rs registros
internos.
3. En el flanco de linalizacion de la orden
ffi
dc
RESET, el contador de prograrna se carga anto-
náticamente con los valores contenidos en el
4.
llamado te(t0t' dcl RI-5trT.
El n-ricroproces¿rdor ejecuta la suhrutinct ctsot'ictda
rt lrr tlrdcn dc RgSff.
Es de destac¿rr cpre, colno -va drjimos cn el Aparta-
do 11.6.i, el vcctor ¿c ReS¿l t-s fijo pariL cada micro-
procesaclor, pcro la stibr¡-rtinir asociad¿r a él es fijada
tanto en lclngitud conlo eu contenido pol el programii-
clor c¡uc diseña el sistcnta.
En los sisternas cle desarrollo dc los micronrocesado-
rcs. l¿t actii ¿rció¡r rlc la entlailu nesef suele rc¿rlizarsc tle
frrrnla antor.n¿rtica en el momcuto dcl cr-rcencliclo del siste-
rur¿r. si bien el usualio puede. cuando lo clesee, dar cle
nuevt) dich¿r orden por rncdio de un pulsaclor ¿r1 efecto.
Lrt tirdcn dc R¿:¿r pclrnil.c. cl) ltrs sistr--nrlLs nlictrr-
pro-uraurables. iniciar la ejecr-rción c'le un program¿1 ¿ll-
ruracenado en rremoria ROM o EPRON{. que denonti-
ltafclttos proqr(une da urrtttttTttc o pt'(tqr(nta tttottitor.
que c:ontiene toclos los datcls. tablas y rLrtiuas b¿rsicas
de trebajo del sistcma v le pclmite estar en condiciones
de rc'cibir o ejecLrtur' los pr-oerarn¿rs que el rtstutrio descc.
I E .7.2" E,íu¡¡:¿i qEe ¡l<'ü¡-¡¡'"iEi¡¡
cl+: eiecutión tg¿g-g
Al aplicar un est¿rdo lógico cero (0) ¿r la cntrada HALT,
cl rrricroproccsudr¡r r.iihir¡, un a orclen de cletención.
...a ::,: ,1.
Ji:t 't
 por Io cual, ces¿trii toda su actividad y pL)ltdra
est¿rdo dc alta impedancia sus buses de comrtnicación
con el sistema, así con-io lit mayor parte de las líneas de
su bus c1e control. En ltr Frgura 11.34 aparece la se-
cuencia de ejccución de est¿t orden dada al microproce-
sador.
Posiciona Ios buses
Para ejecución al final de
triestado en estado de
la instrucción en curso
^l+^ i-^^¡^^^i^
orro ililpúuoilurd
CPU envía una señal par
formar al resto del si
están libres los buses
Figura 11.34. Secuencia de operaciones ante una orden
NA HALT.
Normalmente, cu¿rndo el microprocesador recibe un
cero (0) lógico a través de l¿r entrada AStf, no se
detiene cle inmediato, sino que antes finaliza la ejecu-
ción de la instrucción en curso. A continuación. pirra
pasar al estado de HALT" el micro lleva los br-rffers cle
sus registros de datos y direcciones al est¿tdo de alta
impedancia y, paririelamente, desactiv¿r l¿rs líneas de
control que intervienen en los procesos de ejecución.
Por irltimo, el micro comunica al resto de las unida-
des del sisterna sLl cese de ¿rctivid¿rd y desconexión de
los buses por medio de la ¿rctiv¿rción de ut-i¿r 1íne¿r
de diálogo denorninad¿r BA (bus crL:ailoble : bus utili-
zoble ).
u1T{if ? {Jli¿\
f X.8.1. Coaacepte y estr$ctura
ilrterrea c{e nos circuitos
r{e ents:ac{a/salicla
Cuanclo ur.r sistema nricropro-eramable ejecuta Lln pro-
precisa lecibir dlLtos del exterior v enl'iar al extc-
-r¡I¿]mA.
riot' los lesult¿rclos del plograrr-ra. Los circuitos de enlra-
daisalida. denon'lintclos t¿urbión irtar.fircc.: -\ circrrit,rs
ItO (lrt¡tLtt ()trput). cr-rutltlcn clicha fiLncitin clc conrLriri-
c¿iciirtt con el erterior clel sistema. Los circi-ritos intcrftt-
c'e.s plecisnn. par¿t qLle su funcion¿rnticrito esté adccn¿r,
damcnte sincroniz¿rdo. de los dos siguientes elerlentos:
o Hardrvare de entradaisalida: es un circuito o coll-
junto de elementos que realizan l¿r conexión eléc-
trica de los elementos erteriores (peniéricos ¡r cir-
.éi,z'. .¡'
.j..::;
a.rlE
':r.€
en El dúro de iíneas neff - BA corno línels de soiicitr-rd
de parada y respuest:r dc aceptación existe en muchos
microprocesadores, adoptando diferentes nombres:
"a HALT (solicitud) y BA (respuesta).
HOLD (solicitLrd) y HLDA (Holtl Acknovledqe: rc-
conocimientt.' de HOLD).
" EúSRQ (BuS Reeue.¡ : peticiirn de bus) y EUSAK
(llUS AcKnov'letltlc : r'ccol.locimiento de bus).
La trtiirdad de la línea ae nrttf es muy grande en los
sistemas de desarrollo de microprocesadores, pLrdiendo
desempeñar ias siguientes funciones:
* Debugging de programas: actuando correctamente
sobre la 1ínea de fAff o equivalentc, puede con-
seguirse que el rnicroprocesador ejecute el prosra-
rna instrucción a instmcción. deteniéndose en los
intervalos. Estc modo operativo es mLry utilizado
para el debuc|clütq o pLLesto o pLulto de pro]rcunos,
ya que perrnite estudiar con detalle la implicación
de cada una de l¿rs sncesivas instmcciones ejecLt-
tadas ¡r observ¿rr el correcto des¿rrrollo del pro-
qram¿i.
c Protocolos de comunicación con las unidades IIO: eI
par de lineas HAU| BA se utiliza. segírn hemos
visto, para desconectar e1 control del microproce-
s:rdor y, de esta forma, poner los buses y líneas a
disposición de las restantes unidades del sistema
(por ejemplo, para electuar operaciones de acceso
directo o rnemoria). En estos c¿lsos, debe requerirse
la paradzr de1 nicroproces¿rdor ¿rctir,ando la entrada
HALT y aguardar la respuesta del mismo que será
comunicada por medio de la activación de la línea
BA: bus Lrtiiizable. Este procedimiento de dihlogo
consiste en dirigir una petición a la CPU y a-quar-
dar respuest¿r antes de proceder.
!s I D :j {jlji;L {Jl'J'üii }I {iiYl'l'r¡\}
. cuitos de control externo) a los buses de1 sistema
rr r iclo ploccslrd o r'.
s Softrvare dc entrada/salida: es Lln programa. o con-
junto de programas. que está encargado de realizar
la tr¿rnsferenci¿r de d¿rtos a tr¿rr,és del circuito fisico.
En la Figr,rra 11.35 podetnos ver la cstructr-rra dc
bloclLres n'linirn¿r qLre poscen los circLritos cle entra-
cla,'srlici¿r en la que sc distingLren los siguientes bloques:
', ilegistro de progranlación: es uu tegistlo. u crltrj Lttt-
to de elios. cuyos bits dclir-ren l¿r fonl¿r de realizar
la cor.r-r-rnic¿tción con el ertcrior. adctnas controlan
toclo el hlncionamiento de le Lrr-ridad de entra-
da/salida. Los datos conteniclos en este registrr)
son cargados por la CPIJ, en el momento oportu-
no. sieuiendo las órdenes del prosrama.

Sa lida
Puerto salida de datos
I
Entrada
o(o Puerto entrada de datos
^A
/t , t\
vi
0)o- \-;-tl
Registro de
oc|
-.-
cotr
programacron
I
Registro de
estado interno
Figura 11.35. Esquema de bloques mÍnimo
de los circuitos de entrada/salida.
e llegistro de estado: en este registro se memoriz¿r el
estado en que se encuentran las dilerentes partes
de la unidad yio el estado del periférico a ell¿r
conectado. La longitud en bits de este registro
varía mucho de unas unidades a ot;as. Este regis-
tro puede ser leido por la CPU en el momento en
que se 1o ordene el programa que ejecuta.
c Registros de datos o puertos: son dos o más regis-
tros clonde se almacenan los datos que entran des-
de el exterior del sistema o salen al exterior del
mismo. Los puertos típicos son:
Puertos cle entrada. Su contenido es cirrgado
desde el exterior del sistema y el microprocesa-
dor recoge el dato mediante una oper¿rción de
Iectura.
Puertc¡s tle sctliclct. El nticroprocesador es quien,
mcdiantc una operación de escritrlra, c¿lrga en
este puerto el clato que desea sac¿rr al exterior.
P¿rra el rlicroprocesador, el ¿rcceso para realizar
ope raciones cle lectura o escritura en los reqistros ante-
riormente indicacios es iliuy sencillo, pucs óstos ocupan
r-rna dirección f ija, ya se¿l en el rnapa de rnemolia. )l eu
el rnapa de unid¿rdes IiO, según sea l¿r filosoiía cle
cliseño del microproces¿rdor con que se trabaje.
X1.8.2. Clasificacién cle .las &niclacles
rEe cn¡[t'arla's¿rlirla
Son uruch¿rs lus unidadcs de cntrac'la,,'salid¿i intc-{racias
existentes cn cl r-ncrc¿rdo 1,' c1r-re podcrlos encontfar elr
los catíiloqos. Podemos clasificarlus eir clos grandes
gfup()s:
l. Unidades cle entrada,/salida de comunicación. Es
el rlayor grllpo dc unidadcs IiO que se ellcueu-
tra en el mercado. Se clasifican en función c1e la
lorrna en que realizan el envio o recepción de los
datos. en los sisuientes subsrunos:
e Pastillas de comunícación paralelo: piO, pIA,
PPI.
o Pastillas c1e comunicación ser ic: ACIA, comu-
nicación asíncrona UART. comnnicación sín-
crona USART.
e Pastillas de comur-ricación univcrsal (serie/p:r-
ralclo):
- Comunicación asíncrona/síncrona: VIA.
s Pastillas de comunicación con memoria inte-
grada: RIOT, RRIOT, RRIOC.
Hay que destacar qne muchas de las pastillas
menciol-rad¿rs poseen tarnbién en su interior tem-
porizadoresicontaciores y otros elementos.
Unidades de entrada/salida funcionales. En este
bloque encontramos no sólo pastillas integra-
das, sino tambión tarjetas de circuito irnpleso
qr-re realizan la llnción de r-rnid¿rd cle entrada¡
salida:
o Controlaclor¿rs de acceso directo ¿r memorla:
DIVTA.
o CclntrolacJoras dc interrupciones: PIC.
* Control¿idor¿rs dc CRT. control¿rdoras de uni-
dad de disco, etc.
t 1.8.3. Frotocolos
Las operaciones de entrada,.salid¿r deben re¿rlizarse en
lcls lr-iomentos ¿rclecuados de fbrma quc, tanto el micro-
procesador, como el periférico o e1 dispositivo erterior
conectado al sisteu-l¿r estén en condiciones de recibir
y,fo enviar los d¿ltos que intercambian.
Para logr:rr un¿r coordinación adecuada en la tr¿rns-
l'erenci¿t de datos. tanto la CPU. corno el periférico o el
dispositivo exterior deben rr¿intener, rnecii¡rnte el enr,ío
y reccpción de ciertos imirulsos di-citales, un ditíloqo
con la unidad cle entradaTisalida. Dicha secuencia de
impulsos. que deberh cumplirse estrict¿rmente par¿] que
se pueda realizar la colnunicación, es lo que se deno-
mirt¿r t to t' nt tt ¡t r o t o c o u rrn y, trbrevilrd¿rtnente, pr ot o r: o o.
I I
Las normas del protocolo son deflnidas poL el progra-
mador procr,rrando que ¿lsegLlren la integridad de los
datos transl-eridos en el oroceso de comunicación.
11.8.¿$. Fases den pr*ceso
¿ler c&¡¡rrarei caciósa *]Extr"{¡
ei ixrtrq:r'icltr y en extec"i{}r
cEt"$ ¡!.tt'c¡¡ iq
Los trloclues quc intervieneu eu el proccso c1e comuni-
cacirin entrc el interior' ,v cl crterior clel sistctt-l¿t apale-
cen clt la Figula I 1.16. Si oLrscrvatlcrs cliclio csqLtetla,
podeuos deducir las clos fases en las qltc sc efectúa el
proceso de cot.nunicación. Dichas fases son las siguien-
tes:
ti.i;-t
 o Comunicación entre la CPU y la unidad cle entra-
da/salida.
e Cornunicación cntre la unid¿rd de entrada/s¿rlida v
el periférico o dispositivo extenro
rola), o de su mapa de unidades de entrad¿r/salida
(n-ricros de filosofia Intel). donde se pucde leer o escri-
bir. Existen dos lnétoclos birsicos para efectuar lir
transferencia de datos entre la CPU y la unidad de
entrada/salida que son los siguientes:

Busde Bus de
datos datos I Métc¡eio de cornunicacióxr por programa

Este método se caracteriza porque el programa que se

está ejecutando es quien decide cuando se ha de reali-
Unidad de Periférico zar la transferencia dc datos entre la CPU y l¿r uniclad
entrada/salida de entradaisalida.
El rnétodo consiste en diseñar el programa, de forma
qr.re. donde se vaya a efectuar la operación de entra-
da/salida. se incluya la secuencia de instrLrcciones
de
Solicitud Líneas de oportllnas. Dicha secuencia de instrucciones clebe rea-
interrupción protocolo lizar, independientemente de que la operación sea de
entrada o de salicl¿r de datos. las operaciones indicadas
en el diagrzrma de flujo de la Fi-eur¿r 11.38.
Figura 11.36. Bloques que intervienen en el proceso
de comunicación con el exterior.

I f ,8.5. Cornunieación entre CPU

y unidacl cle entrada/salida Cargar el registro de
programación de la unidad de
entrada/sa lida
En la Figura 11.31 se indic¿rn las conexiones entre l¿r
CPU y la unidacl de entrada/salida.

Bus de datos en registro de ----:

--'
estado si está oreparada la

Leer o escribir datos en ios

puertos de la unidad
entrada/sal ida

Solicitud de Figura 11.38. Diagrama de flujo para el método

interrupción de comunicación por programa.
Lógica de
selección L¿r secucr.lcia dc o¡teraciones nccesarias para cf-ectlrar
Bus de A ^+-^^
A ULr ^^^+;ll^^
O) pdJLilrOD
l^l
UEI la cotnunieución c: llr sigtrientc:
d irecciones sistema (memoria, l/O...
l. La CP[J carga. cn el ¡'¿¿l¿sr¡'o tle ¡trctqratttttt'iritt de
la unic'lacl clc cntrada,'salicla. los clatos ¿tclccuados
Figura 11.37" Comunicación entre la CPU y la unidad I O. par-a realiztrl la transÍ'creucia ctin cl pttrtocolr'r
oportul"lo.
La comunicaciirl entre la CPU. o chip nricro¡rloce- 2. La CPU lcc. clc fc'rma rcpelitiva. el rcgistro de
sador y l¿r unidacl clc entrada"salid¿r se rcaliza rnecliante estotlo de la uniclad de entrada,salida, para s¿I-
los buses dc d¿tos y direcciones. Para la CIPU. la ber cuándo dich¿r unidad ha rccibido un clato
unidad de entrada7's¿rlida es un conjunto de clireccio- desde el exterior, o cu¿indo está preparada para
nes, de sn mapa de memoria (micros de filosofía Moto- crlviar un cl¿rto al exterior.

¡ii L1 .ja
[.
3. La CPU, en el caso en que esté preparada la
ur-ridad, coloca en el bus de direcciones la direc-
ción del puerto de entracla o salida dc la unidad
rlo.
4. La CPU da la orden de lectura o escritura al
puerto de entada o salida de la unidad I/O. a
través dc la linea R/W.
5. La CPU enr,ía o recibe el dato transl'erido por el
bus de datos.
r Ventajas:
Fácil de realizar al programar el software.
- El método estir sincronizado con el funciona-
- miento del programa.
¡ [nconvenientes:
-__ El proceso de trabajo es lento, ya qlre la CPU
analiza, repetitivamente. el retlistro de estado de
la unidad, para saber si se puede o no realizar
la transferenoi¿r de datos.
El rendimiento del sistema es malo ya que, al
- encerrarse el programa en el test del re.clistro cle
estado, queda bloqueado y la CPU no puede
realizar ningún trabajo úrtil.
I Método de comunicación
por interrupciones
En este método se emplean las líneas de solicitud de
interrupción que posee el microprocesador, para que la
unidad de entrada/salida le avise del momento en que
se encuentra preparada para realizar una transfeteniia
de datos. De est¿r forma. la CPU no pcrderá el tiempo
preguntando a la unidad I/O si está preparada o no
pullr rcalizar la transfelenciu, sino que i¡nicanlente
atenderá a la unidad de cntradaisalida cuando se acti-
ve una de sus patillas dc solicitud de interrupción. En
dicho momento, la CPU abandonarir momentánea-
mente el programa que esté ejecutando y saltará a
la subrutina de atención a la interrupción" que será
quien se encargue de re¿rlizar la transfercncia de datos.
Una vez fin¿rlizada 1a subrutina de interrnpción, el
microproces¿rdor volverh al program¿r qlle estaba eje-
cutando en el momento de recibir la solicitr-rd de inte-
rrupción.
La secuencia de trabajo deberá adaptarse, indepen-
dientemente de qr-re la transferencia se¿r de entrada o
salida de datos, a las operaciones indicadas en el dia-
grama de flujo de la Figura 11.39.

rNtcto

Cargar el registro de
programación de la
unidad de
entrada/sal¡da

SUBRUTINA DE
ATENCION A LA
INTERRUPCION
Carga ver
de interrup Leer o escribir datos
Solicitud hardware
puertos ode la
los puenos
enr tos
de interrupción r-\ unidad de
desde la unidad de
entrada/sa ida
I
entrada/sa | ída
--/ l

.t-r'\---.---=-=-

PROGRAMA
PRINCIPAL

Figura 11.39. Diagrama de flulo para el método de comunicación por interrupciones.

s#s
 La secuencia de operaciones qtte se deriva del dia- da/salida se conecta a una líiiea de solicitud de
graina de fiujo de la Figr-rra 11.39, es la sigttiertte. intermpción diferente del microprocesador. Si
repasamos las líneas de solicitud de interrupción
l. La CPU carga. en el re.tlistr"o tle prograntctción de
existentes en un microprocesador, estudiadas en
la unid¿td de entrada/salida, los datos adecuados
el Apartado 11.6, recordaremos que sólo suelen
para realizar la transferencia con el protocolo
poseer dos: 1l/I1' NMI; de dichas líneas la segun-
oportuno.
da tiene prioridad de ejecución sobre ia primera.
2. La CPU ejecnta sin paradas el programa prin-
Este sistema par¿l controlar las solicitudes de
cipal.
interrupción aparece esquematizado en la Figu-
3. Cuando la unid¿rd de entrada/saiida está prepa-
ra I 1.40 y sirve para controlar un máximo de
rada parii electuar un¿r tr¿rnsferencia desde o ha-
dos unidades de entracla/salida.
cia el extcrior, solicita wa ¡nterrLtpciótt tt la CPU
por una patilla del chip que la form¿r.
4. Cuando la CPU acepta \a solicitud de interrup-
clón (véase en este capítulo el apartado de inte-
rrupciones), para la ejecución del programa
principal y salta, mediante ei vector de interrup-
ción, a la subrutin¿r de atenciór-r a la interrup-
ción. Bus de
5. La CPU lee el rec1istro tle estculo de ia unidad para 0atos
saber el tipo de transferencia solicitado. Esta ope-
ración no es necesada cu¿rndo el programa de
transferencia es sólo de entrada o de salida.
6. La CPU coloca en el bus de direcciones la direc-
ción del puerto de entrada o solida de la unidad
rio.
l. La CPIJ da la orden de lectura o escritura al
puerto de entratla o saliclu de la unidad IiO, a
través dc la linea R'V. Figura 11.40. Control de solicitud de interrupción a la
8. La CPU envia o recibe e1 dato translerido por el CPU oor sus líneas hardware.
br-rs de datos.
9. La CPU retoma de la subrutina de interrupciór-r y
continúa con la ejecución del programa principal. 2. Control de solicitudes de interrupción por contro-
lador de interrupciones: el co¡rr¡'olctclor rLe ínte-
El rnétodo de comunicación descrito posee las si- rrupciones es un dispositivo que, al conectarse
guientes características: en el sistema, tal y como se indica en la FigLr-
e Yentajas: ra 11.41, perrlite allnacenar, ¿rnalizar y' ordenar
un método de alto rendimier-rto, ¡,a que la las intermpciones que le son solicit¿rdtis por las
--Es
CPU no se p¿rra hasta que recibe la solicitr-rd de nnidades de entrada/salida.
interrupción desde la unidad ilO. En este c¿lso, las líneas de interrupción proce-
Es posible controlar muchos periféricos con di- dentes de las unidades de entrada/salid¿r se co-
ferentes grtrdos dc prioridad gr:rcias al empleo nect¿rn a las diferentes entradas del contlolador
del contrc¡lcLdor de interrupcíou¿s qlle verelnos de interrupciones, de forma que cste circLrito ge-
scgtrid lr rnerr 1e. ner¿r la solicitud de interrr:pción a 1a CPU rne-
diante una única linea.
¡ [nconyenientes: Las funciones del control¿rdor de intert'uncio-
Requiere mayor cantid¿rcl de hardlvare p¿rra sLI nes son:
- luncionamiento.
e lndicar ex¿rct¿rmente qué unidad cle entra-
En la príictlca de los sistemas microprogramados.
d¿r,isalida ha solicitado internrpción. El con-
no existe una sola unid¿id de entrad¿r,"s¿rlicle. sino quc
cristen varias conect¿rdas cade una a un perifér-ico o trolador está conectado al bus dc d:rtos 1' l¿
disposrtivo extefno ciifcrcntc. CLrando se precisa reali-
CPU recibe de éste la infortn¿ición dcl vcctoL
ztir Lnll tlaltsfcrenciir cle clal()s por ei ntétoclo cle inte- de interrupciórr lil que debe salta'; para aten-
rrupciones, se uos plantea el probieura cle 1-rtrcer llegar
der a uua cletcrminad¿ unidacl I,,L).
e Establecer el ordcn de priondades con que
orden¿rdanente las diferentes solicitudes dc irrterrilp-
debe atencler a c¿rda una cle l¿rs uniclades de
ción ¿r la CPU. Para solucion¿rr el plobleura eristen
entr¿rda/salida cuando más de una solicitan
dos posibles soluciones:
simultlineamente interrupción.
i. Control de solicitudes de interrupción por líneas ' Prohibir o permitir cada unaquedeposee.
las entradas
hardware de la CPLI: c¿rda unidad de entra- ' de solrcitud de interrupción
 Figura 11.41 . Control de solicitud de interrupción a la CPU por un controlador de interrupciones
X 1.8.6. Cornunic:ación enÉre unitl¿trl
cle entracla/salida y l¡erifér"ico
La comunicación se realiza por meciio del estableci-
rrriento de ttn ¡trotocolo quc es definido por la CPU en
el retTistro tle proc¡rurrtctt:irin de l¿r unidad de entradit,/
salida. Esta paltc del proceso cle comunic¿ición entre cl
interior y cl c-rterior del sistema rlicroprogramublc
está muy condicionada por el tipo c1e unidad de entra-
cia,"salida que empleemos, ya que toda la estructur¿r
comunicación r.'¿iría mucho clenendiendo de los si-
guicntes parhr-netros:
¡ Forma dc realiz¿rr la cornunic¿rción: en serle o crl
palalclo.
* Núrmero cle líneas dc protocolo clue posee llL uni-
clacl de entrad¿r,rsalida.
I 1.8.7. Comunicaeiórr clirecta erltr{)
rnernoria y perif,érico
Existe un rnótodo cle corlunicación ciirecto eutre nrc-
rurori¿i ¡, periférico sin intervencióu cle la CPU cluc
clenomilla comunicación por acccso directo a nrerrrorir
DNtA (Diract Menrc¡rt' ,4c'c'c.ss). Este rnétodo sólo
Converlir a binario las siguientes cantidades he-
xadecimales:
a) 5Fo1ro b) 3B71ro c) 789110
emplea para rcalizar Lrna transferencia rápida de blo-
ques cle datos entre r.nemoria y periférico. por ejemplo.
para cargaf en r.ncr.noria los datos contenidos en ul.l
disco duro cl un disqnete. Para emplear el métoclo
DNIA es necesario que los bloques de cJatos a transle-
rir se val'an a aln-lacenar o estén ¿rlmacen¿rdos cn posi-
ciolres dc nlcnroriu collsecuti\ es.
E1 ¡rrcrccso de comunicación con cr¡tttrolcttk¡r tle
DMA se resume en l¿rs siguientes fascs:
c'le l. La CPI-i indica al controlador de DNIA (previit-
rnente a la tmnsferencia) las posiciones inicial ¡r
final del bloclue a translerir. o bicn. la posición
inici¿rl ,u- el tamairo del blocluc.
2. Se establecc Lrn proto¿'¿rlo cntrc la CPU y el
controlador cle DNIA con cl fin cle ct¡ordinal c'l
r.r.lonlcnto dc crimienzo 1' linal cle la transf'crcn-
cia. El inicio podria ter-rer lugur traio control del
progrtnr¿r o col.].lo consecucnci¿t cic unlt inlet Ltr¡-
ciórr procedente de r-rn¿r uniclarl cle entradn¡'sali-
cla c¡ue intelviene en la transferenci¿r.
Se establccc. tarlrbién. tn ¡trrttot'okr entrc cl ccrt.t-
tlolaclol cle DN'tA v la r,rniclad dc cntrrda"salicl¿r
cluc controla el periferico. con cl ci-ral se rcaliza
se la tritnsf'crencia de c1¿ttos. La finaliclacl clc dichtr
plotocolo es trnlc'rnizar las velociclldes de ¿rt'n-
se bos clc lolm¿r que no sc ¡rierclan cl¡los.
2" Convertir a binario las siguientes cantidades he-
xadecimales:
a\ 0,018110 b) 5A,A71ro c) C62,12{6
 3. Realizar el cambio de la cantidades B. Converlir a hexadecimal las siguientes cantida-
hexadecimales a binario: des binarias:
a) BB85CAE,289(16 a) '100'1.11100101(2
b) F5F4DgB,C3C(16 b) 1011110001010112
c) BDADE5F,CF3(16 c) 1110,1110011(2
d) 0,'l01 100010(2
1
4, Convertir a binario las siguientes cantidades he-
xadecimales: 9. Convedir a hexadecimal las siguientes cantida-
a) 132011r0 b) l BoFlro
c) C3ADlro d) 1111(16 a) 100011 101,1 1'101001(,
1

b) 110001,01100111(2
J. Convertir a hexadecimal las siguientes cantidades
binarias:
c) 0,1 1001 101(2
a) 101 11 101 101(, tO. Un programa situado en la memoria RAM de un
b) 101010101111100(2 sistema microprogramable tiene su comienzo
en la dirección 8B2CH y su final en la dirección
c) 10101 1001 101 1 1 1 1(2
8850H. Codificar dichas direcciones en binario
y calcular el número de líneas de memoria que
6. Convedir a hexadecimal las siguientes cantidades emprea.

al 101 1010101 10(2 I l. Indicar qué tres números siguen a cada uno de
b) 11110111010(2 los siguientes números hexadecimales:
c) 11 1000000001010(2 a) 20H b) SFEH

.7
c) 762CH d) 8A0FH
Convertir a hexadecimal las siguientes cantidades
L2. Indicar qué tres números siguen a cada uno de
los siguientes números hexadecimales:
a) 1001 10101 ,0101 1 101(2
b) 101 1000,1 101010(2 a\ AD10H b) IA9EH
c) 1011111,0010001(, c) 105DH d) 54FFH

, t:l
 AHALfl$S Y flJg;3fliq#'{3':s) lf lilqjgg#'
il#Fji ffiffiFÉ#ffiga$

Clasificación de las memorias. Memorias RAM comerciales.

Características generales de Memorias ROM comerciales.
una memoria.
Expansión de memorias inte-
Estructura y organización de g radas.
un chip integrado de memoria.
Mapas de memoria.
Tiempos y cronogramas.

ii\l€$iiD$el{ill{9lxl

Todo sistema microprogramable ha de poscer disposi- ntctria). o bien por utilizarlos muy a menudo
tii'os donde se puedan almacenar las siguientes infor- ( caché ).
maciones:
t Prog¡rcuncts ejec:Lttubles 1 residentes.
o Prr.tgronta de cu'rctttcpte.
t Las unidades de memoria son los dispositivos encar-
Tctblcts tle clatos ( ue<:tores tle irúerrupr:iót't, t'outrol
gados de realizar dicho aimacenamiento.
del tnonitor ).
No todas estas unidades están loc¿rlizadas en el inte-
. Direcciones y datos que guarda la CPU para rior del sistema microprogramable. ya que algunas se
poder realiz¿rr cie lt¿rs instrucciones ( pila tle me- encuentr¿ln situadas en los periféricos.

'ftla,31F1iiAil{úF1 Dfl tA$ ii{flFli{iP,la3

En un sistema microprogramable, la CPU puede con-
trolar los dispositivos de memoria de forma directa o a
través de nna unidad I/O. Basándonos en dichas for-
mas de control. poclemos clasificar l¿rs rlemorias en
tres bloques.
1. Vlernoria principal. E,stá fclnnada por tinidudes
de rlemoria qLre sc cr.tcrtentntr.t :ituad¿rs en el
interior de los sisternlrs tricf(rpf()gntnlal¡les v
son ciircclamente regicias pot' la CPU. En cl1as
se ahllacenan los progr¿uras dc arranque, los
datos de la pila dc rnemoria, las tablas de dutos.
1os programas residentes y el ¡rrograt-lra cle ustt¿t-
rio que se encllentra en ejecr-rción. Existen. según
su principio de funcionamicnto, los siguientes
tipos:
. N{emorias de núcleo de l'errita (Fig. 12.1). Son
un tipo de memorias, hoy cn dí¿r en desuso,
lormadas por núrcleos toroidales de ferrita de
al-uurras décimas de milímetro de di¿rmetro, re-
corridos por tfes hilos (dos de selección --v uno
de lectura).
u N{emorias integradas. Son l¿rs irnicas emplea-
clas ¿rctu¿rh.ncnte. Se clasifican en:
' Nle¡norias de lectura ¡' escritura o memorias
RA,N'I. Les siglas RAN.4 significan tnemoria
de ¿icceso alcatorio ( Rttntlom Ac:t:ess Me-
nwrt' ). Son memorias volátiles. quc pierden
los datos al cortar la alimentación, en las
oue se Dttecle leer o escribir.

+41F
 Hilos de selección
1/2 lntensidad y escritura
de magnetización Núcleo magnetizado

("@*-
;.
\IA
,"""lJffi-:-',
w
É

\ .tz Intensidad
de magnetización
Hilo de lectura

Figura 12.1. Memoria de núcleo de ferrita.

Memorias de sólo lectura o memorias ROM. tiempo en traerlos repetidas veces desde la me-
- Las siglas ROM significan memoria de sólo moria principal o desde la memoria masa. Están
lectura (Read Only Memory). Son memorias constituidas por memorias integradas de tipo
no volátiles en las que sólo se puede leer, ya RAM.
que sll proceso de grabado es más complejo
y se realiza, normalmente, fuera del sistema. 3. Memorias masa. Son las unidades de memoria de
más alta capacidad que existen y están situadas
en los periléricos. Su función es almacenar gran-
2. Memoria caché. Formada por unidades de me- des cantidades de datos, así como los programas
moria que poseen una velocidad de respuesta de usuario y el sistema operativo. Las más impor-
rnuy elevada. Se encuentran situadas en el inte- tantes, hoy en día, son:
rior del sistema microprogramable y comunica-
das directamente con ia CPIJ (los microproces¿r- c N,lemorias en disco duro.
dores Pentium llevan parte de la caché integrada r Memorias en disquete.
en su propio chip). Su función es almacenar datos ¡ Memorias en disco óptico o disco CD-ROM.
que se utilizan muy a menudo, para no perder el ¡ Memorias en cinta.

12"2, il¿\&4il?nPqg'TlilA' {'flH$ifl+\lfl$ {} UH¿\ ftAfli?{&&{,{

L2"2.L" Ca¡raeidatl Kilobyte (kB): EclLrivale a 21" bytes o. 1o que es
igual, a 1.024 bytes.
Se define la capacidad como la cantid¿rd de información N{egabyte (MB): Múrltiplo que equivale a lrn b¡ -
que puede aimrrccnlr un¿l uternolia. La r-rnidad biisica tes : 1.048.576 bytes o'también a. 1.024 kbytes.
de inforrnación es el Bir, pero en la práctica resulta muy Gigabyte (Gts): Es un rrirltiplo que equivale a
pequeña, causa por la que se snelen emplear las siguien- 2''('bytes : 1.013.141.824 bytes o t¿rmbién a 1.024
tes unidades: Mbvtes
* Byte: Se denomina así la palabra o información de
8 bits.

3.9#

,rs
:*
.:iF
 Í:t:* El microprocesador Pentium posee un bus de di- 131.O72 x 1.024 = 134.217.728 bytes
if,;"li recciones de 32 líneas. El número de combinacio-
134.217.728 x 8 = 1 .073.741.824 bits
nes diferentes, que el microprocesador es capaz
de formar en su bus de direcciones, será, por
tanto: 232 :
4.294.967.295.
Los microprocesadores de B bits poseen un bus
Por tanto, el Pentium es capaz de direccionar un ,,,,':.
' de direcciones de 16 líneas
máximo:
y procesan palabras
I
de bits. El número de combinaciones diferentes,
232 que el microprocesador es capaz de formar en su
^n
= 4 gigaPalabras bus de direcciones, será por tanto: 216 65.536. :
Por tanto, el microprocesador de 8 bits es ca-
Si en cada *,"Oru almacena un dato de 8 bits, paz de direccionar un máximo:
el Pentium puede almacenar hasta un máximo de
216
4 Gigabytes. : - 64 kilooalabras
ñ 'u
".;,:
. r fi
Un módulo SIMM de memoria DRAM de'128 MB
Como en cada dirección almacena una palabra
::rl,::,lili DOSegfa:
de B bits, este microprocesador es capaz de al-
128 x 1.024 = 131.072 kilobvtes macenar hasta un máximo de 64 kilobvtes.

L2.2.2, Tiempo de aceeso Antiguamente, se habló también de memorias con

lectura destructiva y no destructiva, ya que las antiguas
Se define como el tiempo transcurrido desde que se memorias de ferrita se borraban al ser leídas. Todas las
pide una información a la memori¿r, hasta que éstir se memorias integrtrdas actuales son de lectura no des-
recibe. En la práctic¿r, al existir dos tiernpos posibles de tnrctiva.
acceso, el de lectura y el de escritur¿r, se define corno
válido el valor medio de ambos.
El tiempo de ¿rcceso depende del tipo de memoria v
de la tecnología emplead¿r en su fabricación. En la
\2.2.4. &'lodo cle acceso
Tabla 12.1 r,emos algunos valores de tiempo de acceso Se entiende por modo de acceso el método que la
tanto para menrorias ccntrales como prrra mcmorils rnernori¿r emplea para acceder a un¿r información al-
lIasa. macen¿rda dentro de ella. Los rnétodos más irnoortan-
tes son:
Tabla 12.1. Tiempo de acceso de algunos tipos
de memofla o Acceso aleatorio. En las mernori¿rs que tienen acce-
so alcatorio. sc puede ir a cualquier posición direc-
tarneute, sin tener que pas¿rr por las que se encucn-
tran dclante cle ell¿r. El sistema asigna a cada
Nircleo cle ferrita 0.3¡rs
Cinta r.nagnética 5ms-l¡rs
ls ¡rosición cle memori¿r un código y por él la identifi-
c¿r. El tiempo dc acceso es independiente de la
Disco ma-qnético 10 ms 50 ms
de memori¿r a la que se vaya a acceder.
pt-lsicitir-r
CD-ROJ\,{ 100 ms 400 urs
lVlemorias integrirdls MOS 2ns-- i00ns Un ejemplo de dispositir,os de mcrnoria de este
tipo son las uremorias inte-sradas tipo RAM y
i\'lenrorias inte,sradas bipolares 0.5 ns --. 50 ns
ROI\,{.
a Acceso secuencial. El acceso secuencial tiene como
c¿tracterística princi¡ral que el tiempo que se tarda
LZ "2.:1. Vc¡latiliclacl eti accecler a una infolrnación depende de la posr-
Es la propieclad c¡ue tiene un¿r menloria de relenel o ut'r
ciiln de meuroria cn la que sc \/aya a trabalitt'. Para
acccder ¿i un¿r clcterminada ptrsición es tte-cesario
lu infornración qr-rc posee cr-ranclo sc lc rlescor-rccta la
rccorrer prcviltmertte toclas las posiciones atiteriores.
lulinlentircitin. Se h¡bl¿r itsi rie .
[-as ueuroriits clc lcceso sccttcticial cstlin siit-tlL-
I Nternorias volátiles. Son iiquellrLs que pierclcn la das en perilelictts t' lormtrtt, jutlto a las nrctrlorl¿rs
infornraciiln ¿rl dcsconcctarse. [-.¡crnplo, I¿rs mcmtr- dc acccst.t cíclictl. It t¡tenrc¡ritt ttrtsn del sistenw. El
rias RAM integradas. clisl'rositii't'r ntás c¿rracterístico de este tipo de me-
c Nlemorias no volátiles. Son aqucllus que no picf- moria es la cinta magnética.
den l¿r información al desconectarse. Eienplo. las Acceso cíclico. Este modo de acceso es una comDl-
nrerl<¡rias ROI\4 intesrtdas rrlción entre el ACceso secuetrcial v el acceso alea-
-{
idj .É
 torio. Los dispositivos de memoria que utiiizan
este tipo de acceso son los discos duros y los
disquetes, en los cnales la información viene gra-
bada en pistas concéntricas. En ia Figura \2.2
podemos ver la estructura en que se organiza la
información en un disquete. La cabeza de R/W
e Acceso por cola o acceso FIFO. El significado de
Figura 12.2. Memoria de disco con acceso cíclico
accede, de forma aleatoria, para localizar la pista,
y dentro de ella, de forma secuencial, para buscar
el sector o posición desead¿r.
Acceso por pila o acceso LIFO. Las siglas LIFO
{Last In, First Ottt') significan: último en entrar,
primero en salir.
Este tipo de ¿rcceso a memoria es nruy utiiizado
en los sistemas microprogramables, para crear la
llamada pilo tle ntentorict. Dicha pila es una zona
de la memoria RAM, donde se pueden almacenar
tanto resultados intermedios como la dirección de
retorno en /os sctltos a subrutittct o cL interrupciórt.
En la Figura 12.3 aparece en esquema Llna memo-
ria de este tipo.
Esta zona memoria está en principio reservada
piira el microprocesador, pero puede ser r-rtiliz¿rda
también por el usurrrio siempre qlle se atengeL a
ciertas nor[ras.
las siglas trIFO (First In, Fü'st OuL) es: primcro cn
entrar, primero en salir. La estructur¿r de estas
memorias aparece en la Figura 12.4.
Este tipo de acceso es mlly utilizado en los dispo-
sitivos de memoria que poseen los periféricos para
adaptar 1a velocidad de trabajo entre el interior y el
exterior del sistem¿r microprogramable, ya que, sin
esta estructura de memoria, la CPU iría enviandcr
inforrnación a Llna velocidad muy alta por la en-
trada al periférico y éste tendría que procesarla a
mayor velocidad de la que podría responder.

PILA LIFO
23
*2435i 2435 2435 2ñ51-,:-
2A34- l *F4 2434
I

oó
lA54 2A34[-F¿_-l
2433
2A32- 1
l 2433
--. 2,433
"n 2A33[-B ]
Jñ

-=.-l
¿AóZ

\l
ZAóZ
-2432 -- r-ll
.U tl
a) Carga de la pila

2A357 23-), ZAJS 2435 l,m ¿J 2A.35--- 23

2434 68- 2434 2434 [ ]

2A'33 2433 2433 2433 I

2A.321 - 2432 2A.32 2432,_-. - l

,i
_l
ii

b) Descarga de la pila

Figura 12.3. Estructura de una memoria LIFO

t€::
- - ;::::,--:.,,,

' ¡.i
.:-:i
-

PILA FIFO

Entrada de datos Salida de datos

Figura 12.4. Estructura de una memoria FIFO.

32"3. USTRAIETURA Y ü&GANgAAEION &E UH C${IP EKSNGRA&S

Dfi BIH${ORIA

12.3. 1. Estructura externa Seguidamente, describiremos los terminales que apa-

y patillaje recen de forma habitual en toda memoria integrada, si
bien existen también terminales que sólo están disponi-
bles en memorias PROM y EPROM, como son los de
El chip de memoria ofrece un patillaje similar al que se programación, o en las memorias DRAM los termina-
indica en la Fisura 12.5. les de refresco.

¡ Patillas de alimentación. La evolución de la tec-

nología ha conseguido que sea suficiente una irni-
ALIMENTACIÓN c¿r tensión de alimentación del chip (habitualmente
Bus de direcciones ? gus de datos es de * 5 V). Por tanto, los terminales de V.. y
GND (nnsa / son imprescindibles en todas las pas-
An
" -.1i l tillas. En las memorias MOS, estos terminales se
t--*Dn suelen denominar Voo ! Vss, respectivamente.
A,' r
A,-
F__, Dt Patillas del bus de direcciones (cntradas de direc-
-*] | N-D,
I
ciones). Los terminales Ao ... A,,, van a servir para
A"-i
" -i I |l-------------*D"- poder leer o escribir en cada una de las posiciones
A^- I " de la memoria. Estos terminales son unidireccio-
- F-'Da nales y su número está en relación directa con el
Aq-,
"il-_ l
núrmero de posicior-res que cclntiene la pastilla, de
l acuerdo con l¿ exoresión:
:]
ij
Nítmero de posicione s : 2
Nú¡ncrQ de tern¡inalcs dc 'lirccciones

Así. por ejemplo:

- Una pastilla de 2.048 posiciones debcrá tener

11 termin¿rles:

Figura 12.5. Patillaje de r-rna memoria integrada An.Ar.....A,o

5vó
. -. :--.1':
 Una pastilla de 65.536 posiciones tendrá
- te rminale s:
. Arr, Ar., . .., A6
r Patillas del bus de datos (entrada/salida de datos).
Los terminales de datos son bidireccionales,
decir, en procesos de lectura se comportan corno
salidas, mientras que en procesos de escritnra se
conportan como entradas. Además, clrando
pastilla no es utilizada ni para leer ni para escribir.
estos terminales deberán estar en estado de <a1ta
impedancia>. Dentro de la pastilla, asociado a
cada terminal, deberá existir un buffbr biclirecc:io-
n¿tl triesteclo.
El número de terminales de datos está directa-
mente relacionado con l¿r orgzrnización interna de
la pastilla. En efecto, cada posición de memoria
puede contener uno o varios bits independientes
entre sí, pero compartiendo la misma dirección.
Las organizaciones tipicas de las pastillas son de l,
4,8 y 16 bits. Cada bit es almacenado en una
célula elemental, por lo qr,re el número lotal de
células será:
N." de células:N.o de posiciones x N." de bits por pal:rbra
Por ejemplo, una memoria de 2.048 posiciones de
birs 12 K x 8 bits) tendrá:
2.048 x8: 16.384 células
. Patilla de selección lectura/escritura.
RAM es necesario que la pastilla reciba informa-
ción del exterior, sobre la operación que debe rea-
lizar (lectur-a o escritura) en una posición. Ello se
lerliza a Llavés de [a linea RIW tR : Reud :
: Lectur¿I, Ñ : Write : Escritura), poniendo en
est¿r línea un nivel cero (0)o uno (1)para indicar el
tipo de operación. Generalmente, el cero (0) indica
escritur¿r, mientras que ei uno (1) indica lectura, lo
oue hace clue muchos fabricantes denominen ¿i
16 este terminai como R/W; otros, por el contrario,
sólo lo denominan W.
Patilla de selección de pastilla (CT : Chip Select, o
eE : Chip Enoble). Fundamentalmente, este ter-
minal va a actuar sobre los buffers de los termina-
les de datos. Mientras no se active desde el exte-
es
rior el terminal CS, estos buffers permanecen en
alta impedanci¿r, siendo imposible toda operación.
sea lectura, sea escritura.
l¿r
Al-elinas pastillas tienen rnás de una línea de
seleccrón. rel¿rcionadas entre sí mediante una fun-
ción lógica. Este sistem¿r es empleado parrL simpli-
ficar los circuitos que, pzrrtiendo dei bus de direc-
ciones del microprocesador, sirven para que éste
gobierne a todas las pastillas del sistema u-iicro-
programable.
L2.3"2. Oreardzación inüe¡:na
Cuando se diseña LrnA lrlemoria integrada se blrsca
iempre que ocupe la menor superficie posible en la
oblea de silicio sobre la que se fabrica. La .organización
interna de una memoria que consigue minimizar al
nráximo su tamaño es la estructtu'ct matricicLl, ya qtte
permite redricir los circuitos adicionales de selección y
lectura escritura de cada celclcL cle alntctcenamientc.¡ de
8 un bit.
En la práctica, las celdas de la matriz se encuentran
organizadas por palabras, luego, si se dice (lue unlt
memoria está organizada en 1.024 x 8, en realidad se
está indicando que consta de:
En memorias
1.024 x8: 1.024 oalabras de 8 bits cada un¿t
y. por tanto:
1.014 x 8:8.l9lcélulasde lbit
Organización : N." de palabras x N." cle bits por p:rlabra

EJEMPLOS DE ORGANIZACIONES INTERNAS DE UNA MEMORIA

Indicar la estructura y patillaje de una memoria
organizada en 256 x 1.
Partiendo del dato indrcado, se puede deducir:
" Organización: 256 palabras de I
' N.o total de bits de la memoria: 256 x 1 :
: 256 bits.
9 Estructura de la matriz: ,l?56-16+16 x 16.
I Bus de datos: 1 línea Do.
a Bus de direcciones: 256 : 2, _ n : g líneas
de Ao, ..., 47.
En la Figura 12.6, podemos ver cómo esta pas-
tilla está estructurada en una matriz de 16 filas
por 16 columnas, conteniendo cada posición una
célula de almacenamiento. Para direccionar cual-
bit. quiera de estas células son necesarios 8 termina-
les de direcciones, de los cuales 4 son utilizados
para seleccionar una fila y los otros 4 para selec-
cronar una columna.
La célula que se encontrase en la fila y en la
columna seleccionada sería la que resultase leida
o escrita.

:i
:r .rF
 16=2n
n=4
@

:
o
!
c
e

E
o
o
I

Ao--Jt

D ato

234

Decodificador de columnas

| ru=r" --n=4
A3 A2 A1 Ao

Figura 12.6. Memoria de 256 posiciones de 1 bit.

--: ,a: lndicar la estructura y patillaje de una memoria En este caso, hay que realizar la lectura simul-
:+:..*& organizada en 2.048 x 8. tánea de 8 células que se encuentran situadas en
Pafiiendo del dato indicado se puede deducir: la misma fila, pero en posiciones no consecuti-
. Organización:2.048 palabras de 8 bits. vas, por lo que las columnas están agrupadas en
grupos de 16, de las cuales cada mult¡plexor se-
e N.o total de células: 2.048 x I : 16.384.
lecciona una. Puesto que se emplean 8 multiple-
¡ Estructura de la matriz: .,,T6384 : 128 r xores y todos ellos están gobernados por los mis-
- 128 x 128. 4
mos bits procedentes del conjunto de las
. Bus de datos: 8 líneas Do, .. , D7 direcciones, se accede a las 16.384 células de
ocho en ocho. Por ejemplo, si la dirección es
. Bus de direcciones: 2.048 : 2n n fl - 11 - 00000000000, queda activada la fila 0 y las co-
- Ao, ..., Aro. lumnas 0, 16, 32, 48,64,80, 96 y 112. Estas
En la Figura '1 2.7 podemos ver cómo esta pas- ocho células componen la posición 00000000000
.l
tilla está estructurada en una matriz de 28 filas de esta memoria. La representa.ción de la selec-
por 128 columnas, lo que nos da un total de ción de columnas mediante multiplexores se em-
128 x 128 células de un bit. plea para simplificar la comprensión.

éts4
 128 = 2n c!
Ú)(ú
o

Entrada de
direcciones o(o
uI Matriz de 128 filas x 128 columnas
o!!
-ó v'
(o(I'
16.384 células de memoria
11 it¡
bits bits
3.o
oú,
.:

4o... As
0 15 0 15 0 15 0 15 0 15 0 15 0 15 0 15

4 bits MUX MUX MUX MUX MUX MUX MUX MUX

0 1 2 4 5 o

12818 = 16
lg-)n+¡=[

: Entrada/Salida de datos

8 bits

Figura Organización de una memoria

32,4. ?rflryAPüg Y {l$tütq#tffi¿rvgA$

12.4.1. Simbolosía ¡ Información y cambio de información en un bus.
Cuando un¿r inform¿rción está compuesta por va-
Para poder utilizar Llna memo[ia en un sistena de rias señales. corro en el caso de los buses de direc-
desarrollo de microproces¿rdores. es precriso clLre los cior.lcs v de datos, se Lrtiliz¿t ia represetit¿tción sim-
tientpos de trabaSo y las scirales de gobielno clel niicro- plificacla quc sc indica en la Figura 1l.ij.
procesador coincidan con l¿rs cspecificaciones fijtrcllts
pof los fabricantes de memorils. Esta es la r¿rzón cle Ia
importancia de conocer los cronogr¿lmas y d¿rtos co- Información 1 lnformación
merciales que aparecen en los cat¿rlogos. Los símbolos
más importantes empleados por los fabricantes de me-
morias y microprocesadores son los siguientes: Figura 12.8. Representación de la información en un bus

3ێ
.-,.a:,...'-
,,- {áá:;i:;**,
:
..,'i
,::l_
 En dicho símbolo, el cruce de las lineas snpcrior
e inferior indica que se ha producido un cambio en
una o varias de las líneas clue forman el conjunto.
Cuando las líneas permanecen paralelas, se est¿r
representando que la totalidad de la señal perma-
nece sin variación.
c Estado de alta impedancia en un bus. Se indica con
uu¿I tercerA línea intermedia, tal y como aparecc
en la Figura 12.9.
¡ Cambio de estado en una línea. Puesto que el tiem-
po de cualquier cambio de estado no es nulo, las
subidas y bqaclas de las señales, que en la realidad
serian cercanas a una función exponencial, se re-
presentan mediante los trazos incluidos que apare-
cen en la Figura l2.lt.

lnformación Figura 12.11. Cambio de estado en una línea.

Alta impedancia Alta impedancia

Figura 12.9. Representación del estado de alta . Cambio de estado en una línea en momento indeter-
impedancia en un bus. minado. Si el instante de paso cle cero (0) a uno (1)
o de uno (1) a cero (0) no está determinado o es
r Información no útil o irrelevante en un bus. Cuando irrelevante, se señala el margen cle tolcranci¿r me-
la información presente en un conJunto de líneas di¿rnte un rayado. tal y como aparecc en la Figu-
es irrelevante, es decir, no tiene intcrés para el ra 12.12.
fenómeno que se describe, se utiliza el sírnbolo
indicado en la Fisura 12.10.

Pasode0a'l Pasodela0

Figura 12.12. Cambio de estado indeterminado

Figura 12.10. Información irrelevante o no útil en un bus. en una línea.

Análisis de un proceso de lectura en una memoria RAM.

Empleando un anal¡zador de estado lógico y una memoria RAM convencional, realizar el proceso de lectura
indicado en el cronograma de la Figura 12.13.

1 Tiempo de ciclo de lectura ..-i

Dirección de salida

Entrada CS

Entrada R,NV

l rempo de acceso

Salida datos

Figura 12.13. Proceso de lectura en una memoria RAM.

+!),1
-
instante en que aparecen datos válidos en los termina-
L2.4.2. Froceso cle lectux'a les del bus de clatos de la pastilla de mentoria. el
El proceso de lcctura de una memoria. indicado en el tiernpo de acceso se calcula con la siguiente fórmula:
crorlograma de la Figura 12.13, lleva consigo las si-
guienles operaciones: Tiempo de acceso en lectura : tt - to

. L¿r CPU debe colocar la dirección que se clesea Terminada la lectura del dato, la CPU o micropro-
leer en la entrad¿r del br-rs de direcciones de la cesador'. desaciivará las líneas de CS y RIW de la pasti-
r.nemoria.
. lla de memoria y posicionará en el bus de direcciones
La CPU actii,ará la memoria, rnediante la lógica la si-quiente dirección con l¿i que se va a trabajar. Para
cle selección que actuarir sobre la enttarl¿r de CT que uu rnicroprocesador pueda sincronizar su funcio-
Chip SeleL:t ).
(
n¿rmiento con la memori¿r se deberá cumplir:
¡ La CPU detrerir poner la línca de RIW de la pasti-
lla de memoria en la posición de lectura, es decir. Tiempo del ciclo de lectura < Tiernpo que el ¡r¡; rl¿rntiene
en uno (1). en el bus la dirección ¿ lccr
¡ Transcnrrido un tiempo que denominaremos fi¿rlr-
po tle acceso, la CPU podrá recoger el dato solici-
El tiempo tlel t:iclo cl.e lec:ttu'a, qlre aparece indicado
tado en el bus de d¿itos de la pastilla de mernoria.
en la Fi!.ula 12.13. es nrLry inrportrnte en una merlol'il
El dato presente en el bus de datos de la pastilla
y nunca debe ser superior ai tiempo que un rnicropro-
de mernoria, ¿rntes de pzrsar el tiernpo de acceso, es
cesador mantiene en el bus de direcciones la inflorrl¿r-
erróneo y no debe ser recogido por la CPU. ya
qr-re la memoria no ha teniclo tiempo de responder
ción a leer, ya que si no es así, pneden pr:oducirse
errores en la lectura. De este hecho se deduce que no se
íntegrarnente.
puede emplear cualquier pastilla de memoril para url
Observando el cronograma de la trigura 12.13, si determinado microprocesador, ya que tieue que seL
llarnamos rn al instante en que se presenta en el bus de compatible con la velocidad de trabajo de dicho mi-
direcciones la dirección que va a ser leída y r, al croorocesador.

Análisis de un proceso de eseritura en una memoria RAM.

Empleando un analizador de estado lógico y una memoria RAM convencional, realizar el proceso de escritura
indicado en la Figura 12.14.

: llempo de ciclo de escritura (mínimo)

Direcciones

',' t* j

Instante de referencia

Figura 12.14. Proceso de escritura en una memoria RAM.

,: !i
L2.4.3. Proceso cle escritura
El proccso cle escritur¿r cle una mcmoria, indicado en el
cronograma de la Figura 12.14, lleva consigo las si-
guientes operaciones:
o L¿rCPU debe coloc¿ir la dirección, en la cual dese¿r
escribir. en la entrada del bus de direcciones de la
memclria.
r La CPU activar¿i h memoria. medi¿rnte la lógica
de selección que ¿rctllará sobre la entrada de eS
( Chip Selett ).
r La CPU deber¿i poner lu líncl cle R/ly cle la pasti-
lla de memoria en la posición de escritura, es decir,
en cero (0).
o La CPU establecerá el dato a escribir en la entr¿r-
da del bus de datos de la pastilla de memoria y lo
mantenclrá en dicho bus clurante los llamados
tietrtpo de escritLu'u y tietu¡to de mcute¡tiutiettto.
para permitir que la irrenori¿i realice la operaciór-r
de escritura.
Una vez re¿rlizado el anterior, la líne¿rs dc
procesc-r
fr¡
Para que un microprocesador pueda srncronizar su
nciclllrntiellto cülr la nlemoria se deberá cumplir:
Tienrpo del ciclo de escrituta < Tiempo que el ¡tp manuene
la infonnación en bus de
datos
En el cronograma de la F'igura 12.14 se pueden
observar todos los tiernpos que intervienen en el proce-
so de escritura.
. tr.- Tientpo clel intpulso tle est:ritura: es el tiempo
mínimo durante el cual la entrada Ri lV debe rnan-
tenerse a cero (0).
. t ou. - Tianrpo de est:riturct: es el tiempo mínimo
anterior al inst¿rnte de referencia, paso de cero (0) a
rrno (1) de la entrada R1'W, dur¿rnte e[ cual e[ dato ¿r
escribir clebe permanecer sin val'i¿rr en el bus de
datos.
. t oa - Tieutpo de nnttteniniettt<t: es el tiernpo míni-

eS y RIW retornan a su nivel de reposo, y el micropro- mo posterior al instante de referencia dur¿inte el

ces¿rdor podrá v¿rriar l¿r dirección en el br.rs de direccio- cual el dato ¿r escribir debe permaneccr invariable
nes de la pastilla de mernoria. en el bus de datos.
El tiempo total que dura el proceso de escritura se
denomina: En la práctica, los tiempos de ciclo de lectura y de
ciclo de escritur¿ son silnilares, por lo clue la frecuenci¿r
Tienrpo de ciclo de escritura : tvc máxima de trabajo de uua memoria se define como la
invcrsa de la media aritmética de ¿rmbos tiemoos.

3 fi,'AIVi l0iY.{Eltü:l¿\{.,il$

Estudio del patillaje de una memoria SRAM

comercial.
Observando el patillaje de la pastilla de memoria
1- A. Vcci
t---
16

que aparece en la Figura 12.15, deducir: =

2A, A^ i-', 15
:f
. La capacidad de palabras que almacena. 3 t_-) At RM ),- 14

. El tamaño de la palabra que almacena. + it,ao cr i. rs

. El número total de bits que almacena. si lAs uo4a 12
6Ao t/oz i , ll
" El tipo de memoria integrada. l' -At t/orl i lo
Por último, buscar en el catálogo de memorias 8 l-l Gf\/D t/q )-.)s
las características estructurales y eléctricas de la
pastilla 2112 de la casa National Semiconductor.

Memoria RAM 2i12.

t í:i i::
llir:- .1:
12.5. I . Estudio cle la RAM 2Ll2 " Ana"lizando el resto de la pastill¿I, verfros que posee
las dos patillas típicas de alimentación y masa (V..
y GND), una de selección de chip (CE) y le patilla
de RlW, por lo cual podemos asegurar que se trata
fl Estudio del patillaje de la SRAM 2112 de una memoria RAM.

Del estudio del patillaje de l¿r memoria2II2, podemos

concluir lo siguiente:
o Las lineas que forman su bus de direcciones son 8:
Ao, Ar, Ar" Ar, Ao, Ar, Ac, y Ar.De ello deducimos
que el número dc direcciones dilerentes que con-
tiene esta mernoria es:
28 : 256 direcciones
Es decir, su capacidad de almacenamiento es de
256 palabras.
. Las líneas que forman su bus de datos son 4'. If O,r,
I lO L, I lO 2 e I lO ,, por io que la longitud de palabrn
con la que trabaja es de 4 bits.
o Al estar organizada la pastilla en 256 palabras x
x 4 bits, calcul¿rremos el número de bits que
capaz de almacenar la pastilla:
256x4:1.024bits
! Información de catálogo de la memoria
sRAh4 2112
Del catálogo comercial de la RAM 2112 obtenemos
Ios siguientes datos básicos:
. Tipo: RAM estática.
r Organización:256 x 4.
. Tecnología: NMOS.
c Alimentación: 5 V.
o Encapsulerdo: DIL 16 pines.
. Compatible con lógica TTL.
. Disipación tipica de potencia:2ll2{:225 mW,
2112 A-L : 150 mW.
r Tiempo de acceso máximo: 2Il2A, : 350 ns.
es
12.5.2. Tipos de rnernorias RAM
Actualmente existen en el mercado dos tipos de memo-
rias RAM, así como una serie de subtipos que se indi-
c¿rn en el esquema de la página siguiente:

Ao \41 116l vcc

+o (8)GND
41 (3)
Matriz
A2Ql de memoria
-
,43 (1)

A4(51

Circuitos E/S Colum

F/S1 (e)
Selector columna
E/52 (ol
E/s3fi11

E/54 (21

cE (13)

R,W (141

Figura 12.16. Estructura interna de la memoria RAM 2112.

Áññ
r*iJsJ
l RAM estáticas (SRAM)
'SRAM
Burst
iSRAM Pipcline

DRAM Convencional
F'PM RAM
RAM din¿imi.", (DRAM) EDO RAM
I BEDO RAM
l SDRAM
SegLridamcnte estudiarenros
namiellto de los dos tipos
Por irltimo mencionaremos la existencia de una va_
rrante de las ntemolias RAM estáticas clenorninada
I{AN,I con pila, qr_rc ¡tosee la. característica de ser no
vol¿itil. es decir, no pierde l¿r información al ser desco-
nectada. Este tipo de memoria lleva incorporada en el
misrro encapsulado una pequeña bateríct tle litir¡ que.
según su fabricante. asegur¿r la cstabilid¿rd de los dftos
durante 10 años con el chip extraído del circr-iito. La
solución de ¿rliment¿rr la memoria mediante piliis o
bate rias es uu¿t solución inte resante hasta c¡ue la tecno-
logia no sea c¿1paz cie ofrecer r-ln¿t anténtica RAM no
el principio de funcio- L.olát il.
b¿rsicos:

. RAVI estáticas o SRAIVI. Las celdas de ¿rlmacena-

12.5.3. RAM estáticas
miento de un bit están fornadas por/li¡ry'lops, qLre
penraneceu intleiinidamente cn su estado ser (uno) Las rrcmorias RAN4 est¿itic¿rs se fiibrican emolcando
o reset (cero). mientras qut: no se elimine la ali- dos tecnolo-eías dlferentes. qLle son:
nrcntaciirn o sc le obligue a bascular.
r RAN'I dinámicas o DRAM. Las celdas cle almace-
nanriento están lormadts por ¡tequeñcts cotulenxt- I Memoria SI{.AI\{ en tecnología bipolar
r/ores quc almacenan la información. Tienen el cle-
fecto de que, por la existencia de inevitables Esta rnemoriar emplca sol¿rmente transistores mtrltiemi-
corrientes de fuga. los condensadores se van dcs- sor p¿rr¿r crear cada una de las células de iuformación.
cargando y la informaciór-r se pierde. Para evit¿rrlo. En la Fieuf a 12.11 se mllestr¿r una de ellas.
este tipo de memorias han cle ser sornetidas a Lln
proceso de reescritura periódico denorninado re-
fi'e sco (el tiempo típico cle este ciclo es de 2 milise-
gundos).
El proccso de refresco de las DRAN'l requiere ir
la lcz rrrayor complejidird clcl hardilirfe v un tiem-
po, es decir, la memori¿r dinámica no est¿i disponi-
ble en todo momento p¿lra ser leíd¿r o escrita. ra
clue el proceso de recarga periódica de los peque-
T1 Línea
leer/escribir
ños condcnsadores no es inst¿rntáneo. Por el con-
trario. la DRAM ohecc la r,entaja de sn mayor
núrmero c'le bits ¡ror chii-1, lo qr-re reduncla cn Lu-r
precio rnirs bajo y en ul-las dimcnsioncs rnás rcdu- Linea X
ciclas del montaje, sin olvid¿rr clue el circuito de
refresco encarece ligerumente el conjr"rnto.
En l¿r Tabla 12.2 se p[esenta Lln cu¿ldro con]pa-
rativo dc los dos tinos cle memorias RAN'[.
Figura 12.17. Celda básica de memoria SRAM bipolar.

Tabla 12.2. Cuadro comoarativo de memorias RAM

dinámicas v estáticas El defecto de esta tecnología es el alto consunro de
los transistores qlle plantea prclblemirs cle sobrccalen-
tamiento al chip intcglaclo. Su gran veutuj¿r reside er-r
su ¿rlta vclocidad clc rcspuestn.

Elcmento clc l: l i¡r- Flo p Ctucleusador

lrInurcenenl iento
f iVlemoria SRAN{ en fecnología }'lGS
Dinicn:iolt tl.- lrr .i'ltrlri Pcrir"rcñlt NItrr
En le lrigula 12.18 sc nrLlestra Lln¿i célLlllt cie alnr¿tccna-
Grlclo \,{uv rlto
(celd ls tlieuto NIOS. Aplrrcntenrcnte. ¡-locltia pilrccel' llllts
cotrplicada que la bipolar'. pcro cit llt prltcttca llosee
las sigLrientc-s Venlrt.jlts:
Velocidd de respucsta N4 u¡' altir lVledia ". llu.jo ('ottstrtllo dt'hido tt lcts trttttsistu'cs IVIOS'
4lt,t tlt'ttsitlatl,lc itrlt't¡rtrcit)ri.

4ffiT
 menlori¿rs SRAM; dichos tipos, qr.re nacieron para ser
empleados e n l¿rs ntentorias c'uché, persiguer-r allment¿lr
l¿rvelocidad de respuest¿r de la rnemclria v emlllcan
para elloun¿r circuiteria adicional incluida en el propio
chip. Los citados tipos son los siguientes:

I Men-¡oria SRAM Burst (ráf'aga)

Su denominación proviene de la propiedad que le per-

T1
T
f3 mite trabaj¿1r. a lnLry alta velocidad, sobre bloques
(rálagas) de direcciones. Posee una circuiteria con ia
clrle gener¿l en su interior. cle forrl¿r ar-rtomática, la
T2 T4
siguiente dirección de trabajo sin tener que esperar ¿r
que el microprocesador se l¿r envie. Este modo de tra-
bajo de la menrori¿r que tiene que ser ltutorizado por el
microprocesaclor sól.o cs virlido. p¿rra Lu-r bloque de di-
Figura 12.18. Estructura de la celda básica recclones de memorla consccLltlv¿is.
de una memoria SRAM CMOS.

Debemos cit¿rr los siguientes inconvenientes: [1 Memoria SRAM Pipeline (tubería)

e Velocidatl de trctbajo lento.
o Sensibilidad a la electrit'itlcul estátíccL.
Al clasificar las memorias RAM en el Apartado 12.5.2,
indicarnos la existencia de dos tinos comerciales de
Es una mejora aplicada a las memorias SRAM Burst
parzr los ¿lccesos en los que no se trabaja sobre direc-
ciones consecutivas. Poseen un bulfer especial que per-
miten que la memoria recib¿r Lrn¿r nuev¿r dirección ¿rn-
tes de ternrinar el lrcceso anterior-.

Estudio del patillaje de una memoria DRAM

comercial. .--_
._J .--'--'.-----l-_
Observando el patillaje de la memoria que apare- 1,- Dn
1-1"""¡. t/".[-20
ce en la Figura 12.19, deducir: zl-to. o, [] rs
. La capacidad de palabras que almacena. 3::W D2i 18
. El tamaño de la palabra que almacena. 4-" RAS CAS '- tt
. El número total de bits que almacena. 5
--l
/vc c i-l ro
r El tipo de memoria integrada. 6_-4o nr. rc
Por último, buscar en el catálogo de memorias ti A., tr i- t+
las características estructurales y eléctricas de la g:a,- ¿^[
"+ ls
pastilla MCM5142564 de la casa Motorola. g,-.t ¿. au I n
rcl. vcc no i - tt

I
I
I Figura 12.19. Memoria RAM MCMS142564. I
1
I
L2.5.4" Estudio de la DRAM 9 líneas equivale en realidacl al doble, esto es,
18 líneas: Ao, Ar, Ar., A., Aa, A5, Au, Ar, As, Ae,
MCMSL42-r6L Aro, Arr, Art, A1j, A1a, A1r, A16, Arr. De ello
podemos deducir que el número de direcciones
I Estudio del patillaje de la DRAM dilerentes que contiene esta memoria es:
MCMsI4256A, :'" :
^lQ 'OZ.l++ OlreCClOneS

Estudiando el patillaie de la memoria MCN45l4256A. es decir, su capacidad de almacenamiento es de

podernos dedtrcil lo siguientc: 262.144 palabras
r su btls de datos está lo'nado por 4líneas: Do' D1'
¡ A'alizanclo las patillas qlre no corresponden al
. "l'.f".'i-|":,::: 'j:,:'l:::l:^"::::-:'l
bus de datos o de direcciones de la pastilla, venlos
Dz ! Dr De ello se deduce que la longitud de
palirbra con la que trabaja es cie 4 bits.
que posee las siguientes: o Al estar organiziicla la paitilla en 262.144 palabras
-.- Dos pines de alimentación'. V* y Vs.s, de los x 4 bits (256K x 4), podemos calcular el número
qr," último es el de masa. de bits qtle es capaz de almacenar la pastilla:
"i
L¿r patilla de w, de donde se deduce que se
- trata de una memoria RAM. 262.144 x4: 1.0:18.576 bits
Dos pincs dcnominados eÁS y RÁS que silveu
- pzrrtr realizar el proceso dc refresco de este tipo [l Información de catálogo de la memoria
cle memorias y que, por tanto, las identifica DRAM MCM514256A,
como memorias I)RAM o RAM dinámicas.
En el catálogo comercial de la RAM MCM5I4256A"
. Las líneas que forman su bus de direcciones son 9: encontramos los siguientes datos básicos:
Ao, A,., Ar, A3, Aa, A5, A6,At y Ar. pero teniendo en
cuenta que las memorias RAM dináminas llevan . Tipo: RAM dinámica.
multiplexado su bus de direcciones, dicho bus de . Organización: 256 K x 4.

Ao
A1
A2
A3

A5
A^
"b
A1
Ag
ñ

o
O
ó

Figura 12.20. Estructura interna de la memoria DRAM MCM5142564.

4U$
 ". Tecnología: NMOS. Para leer sólo hay que activar Tr, de forma que el
Alimentación: *5 V. valor almacenado en el condensador permitirá que el
. Encapsulado: DIL 20 pines. transistor T, conduzca o no y, por consiguiente, se
" Compatible con lógica TTL. puede saber si en la celda hay almacenado un uno (1) o
c Consumo típico: 80 mA. un cero l0).
o Direccionamiento multiplexado. Una caracteristica muy importante de esta celda de
" Tiempo de acceso máximo: 80 ns. memoria es que, debido al empleo de los transistores
" Período de refresco máximo: 8 ms. MOS, su consumo de energía es muy bajo.

L2.5.5. RAM qliwálmica I Organización interna de una memoria

DRAiI{
Conro ya dijimos en el Apartado 12.5.2, este tipo de
memoria almacena cada bit de información en un pe-
La organización interna de estas memorias varía mu-
cho con respecto a las SRAM. En la memoria estudia-
queño condensador. El citado condensador no es un
da en la Actividad 4, vimos su organización interna
componente integrado intencionadamente, sino que es
según nos la daba el fabricante. En dicha estructura,
una capacidad parásita que se forma en los transisto-
que aparece en la Figura 12.20, podemos observar las
res MOS, entre su terminal de puerta y el sustrato del
siguientes caracteristicas:
chip que 1o contiene. Dicho condensador parásito se
cirrga al aplicar tensión a la puerta y, debido a la alfa . El bus de dírecciones se encuentra multiplexado.
impedancia del transistor, permanece cargado durante Una de las características más importantes de este
5 a 10 ms, a pesar de que cese la tensión aplicada al tipo de memorias reside en que, a causa del peque-
transistor. ño tamaño de su celda base, se pueden integrar más
Utilizando esta propiedad y aplicando cada 2 ms un celdas en un chip de memoria DRAM que en otro
proceso de recarga o refresco, para compensar las pér- chip de memoria SRAM de iguales dimensiones.
didas producidas por las corrientes de fuga, la celda de Debido a esta elevada densidad de integración, se
memoria funcionará perfectamente. puede reducir el tamaño del chip, aunqlle la capa-
cidad de la memoria sea elevada. Ello trae el incon-
veniente de la falta de espacio en el encapsulado
f, Estructura y funcionamiento de la celda para poner los pines correspondientes al bus de
de memoria DRAM direcciones. La solución a este problema se obtiene,
sin tener que aumentar el tamaño del encapsulado,
Existen muchos tipos de celdas de RAM dinámica,
multiplexando las líneas del bus de direcciones.
uno de los más empleados es el de la Figura 12.21.
Para que la multiplexación de direcciones sea
Esta celda está formada por tres transistores MOS que
efectiva, el microprocesador o un circuito auxiliar
funcionan como verdaderos interruptores.
de control de la memoria deberá enviar a los pines
de la memoria DRAM primero la mitad del bus de
direcciones y, seguidamente, a los mismos pines, la
Selección de lectura
otra mitad.
Línea de
Las operaciones básicas de lectura y escritura
salida son sincronizadas por el microprocesador o circui-
to de control auxiliar de la memoria con ayuda de
las siguientes líneas:
I

-r
J-

I - dirección de columna.
escritu ra
\ MS (Row Address Strobe ): autorización de di-
- rección de hla.
Capaci dad parási LO
W (Wr¡teJ-' control de lectura/escritura.
-
Así, cuando la memoria recibe la primera mitad
Figura 12.21. Celda de RAM dinámica. de la dirección de trabajo, se activa la patilla CAS
y el dato entra en el registro de columnas. Se-
Si 7, se ¿rctiva por medio del terminal de escritura, guidarnente, ¿rl recibirse la segunda mitad de i¿t
la capacidad parásita C se podrá cargar o no a través dirección, se activa la patilla RAS y el dato entra
del tenninal de entrada, dependiendo de que el valor en el registro de filas. Los registros de colttmna
aplicado en dicha entrada sea uno (1) o cero (0). La y fila activarán los correspondientes decodificado-
consecuencia de dicha carga es que el transistor I, res y direccionarán la matriz de mentoria para
conducirá, si el condensador está cargado, y no lo que, en función del estado lógico de la linea lV,
hará, en caso contrario. se efectúre la ooeración solicitada.

.::€s4
;i:',:*ir. '
, ri' .i#eü;*:
..5
rF
 o Existe un¿ cit't'ttiteríu dc ref rcsco. Cotnúnmente, cl
rcfresco cie l¿r memoria DRAM se reduce a un
ciclo dc lcctura en el oLrc sólo es activada la señal
RAS ,t, por tanto, ,. i". ,-,nu file cornpleta de la
natriz para, seguidamente, ser de nuevo escrit¿r.
Este ciclo de lectnra debe afectar a cada una de las
filas de la mernoria dinárnica para que el refresco
sea correcto. Por ello, es necesario disponer de un
circuito contlol¿rclor que genere, una ¿i una, l¿is
succsivas direcciones de fila.
[1 Tipos comerciales de memorias DRAPI
Todos los tipos que segr"ridamente se indican persieuen
siempre disminuir el tiempo de acceso ¿r la memoria
para conseguir así Lrna mayor velocidad de respuesta.
e N'Iemorias FPM RAM (Fast Page Mode RAM):
Est¿r mernoria DRAM está diseñada para trabajar
en modo pagrnado, es decir, para ¿lccesos a blo-
ques de rnemoria consecntivos. Su estructura sólo
diiiere de las memorias DRAM convencionales en
qr-re el clecodificador de filas mantiene validad¿r la
irltinia dirección sobre la qlle se trabajó; de esta
form¿r el acceso a direcciones de memoria consecu-
tivas es n-ruy rápido, ya que sólo h:ry que esperar
h respuesta del mLrltiplexor de colurnnas.
Para ¿rccesos a direcciones de rncmorirt no con-
sccr"rtivas no presenta ninguna diferencia con las
DRAM convencionales.
¡ Nlemorias EDO RAN{ (Extended Deta Out RAM):
Sor.r nna v¿iriante de las memorias FPM RAN{.
que mediante la utilización de un bulfer especial
en su salida, las pernrite, por ejemplo, est¿rr fin¿rli-
zando la lectLrra de nn dato cle ia nratriz y simultá-
neamentc estar decodilicando la clirección del si-
-uuiente dato a leer.
Como las FPM RAM, sólo rnejoran su respllesta
eu ¿lccesos a direcciones de mernori¿r consecutiv¿ts.
precisando par¿l su funcionamiento en ei sistema
rlicroprogramado de ur-r controladclr dc memoria
diseñado especificamente parur este tipo cle chips
EDO.
e N{emorias BEDO RAN{ (Brrrst EDO RAM): Es
tuna vari¿rnte de las memorias EDO RAM qr-re
mejora su velocidad rnediante la inch-lsión, en el
propio chip. de un contador de direcciones. Como
en todos los tipos de DRAM estudiados scilo rle-
.jolan su lcspuesta cr.l accesos a dircccioncs de me-
tnoria ct'rnsecu tivas.
a N'Ienrorias SDRAilt (Syttcltonou.s DITAM): Es cl
ti1-lo dc llremoria DRAN,t m¿ts moclerno de los cnr-
irlcados ho1'. Su cstfllciLrnt c:or-tslA de cios o miLs
nlatrice's. cu)'o fr¡l.lciortanriento sL- org¿rniza de for-
nra qLrc. rnientr'¿is se est¿r rcalizanr'1o el acccso a
runa r.n¿rtriz. otra est¿r ¡rreparaudo el sicrrientc acce-
so. lncorpor¿rn en su cstrLrctura todas las mejoras
dc'las mcmorias DRAM estudiad¿ts y son las miis
rápidas de las rnemorias DRAM.
f] Resurnen de las características
de una mernoria DRAh4
Podenlos resumir las característic¿rs de las mernorias
RAM dinámicas en los siguientes puntos:
. La capacidad de alm¿rcenamiento
de los chips de
memoria DRAN4 es, a igualdad de tamaño, mny
strperior a la de los chips de memoria SRAM.
¡ El consnmo de las memorias DRAM es considera-
blemente inferior al de las SRAM.
r La irdaptación de l¿rs memorias DRAM a los siste-
mas basados en microplocesadores es más compli-
czrda que la adaptación de memorias SRAM, dado
que las primeras obligan a la incorporación de la
adecuada lógica de refresco.
L2.-i.6. Móclulos cornerciales
de rnemoria RAM
Los nucl,os orden¿rdores y programas necesitan cad¿r
día más cantidad de memoria RANI para sll correcto
funcionamiento. Si se quisiera s¿rtisfacer plenamente
este hambre de mernoria con los chips convencionales,
una placa base que emplease 32 Mbytes de RAM,
debería disponer de 128 zócalos para otros tantos
chips de memoria RAM de 256 kiiobytes c¿rda nno.
Esta es larazon por la cual los ordenadores modernos
tuvieron que desarrollar un nuevo sistem¿r de conexión
de memorias que, sin gran aumento de volumen, per-
mitiera contener en la placa base 8, 32,64, 128,...
Mbytes de memoria.
Actualmente existcn dos sistemas modulares para
memorias, constituidos ambos tr)or un cierto tipo dc
zóc¿rlos" denominados bancos cle memoria. qlle se el'l-
crlentran sold¿rdos sobre la placa base del ordcu;rdor, y'
que estlin diseñados para alojar unas pequeñas tarjetas
de circuito impreso. Dichas tarjetas contienen un de-
terminado núrmero de chips de memoria DRAM que, en
conjunto, pueden contener desde 256 kB hasta 128 N;IB
dc capacidad. Dichos sistelnas son:
e Nlódulos SIMNI (Single In lüte Memory): En este
tipo de módulos los chips van coloc¿rdos sobre
ttna soi¿t cara de la tarjeta (Fig. 12.22).
Los rnódulos SIMM de memoria se fabrican
hoy en clía en dos tipos:
M(rclulos SIMM de 30 contactos: con una c¿l-
- pacidad por niódulo de 256 kts a l6 IvlB.
-- Móc'lulos SIMM de 72 contactos: se coustru)iell
con una capacidad por rnóclttlo de I N4 B.
2lvlB."1 N,Ill.8 NIR. 16 NIB 1'32 NfB.
* N'Iódulos DIN'IN{ (Duul In line Mentory-): Eu este
tipo dc móclulos los chips van colocados sobre
ambas caras cle 1a tarjeta. Estos móclr-tlos cle ne-
tnori¿r se f¿rbric¿tn hoy en díii pzrra 168 contactos
y poscen capactclades cle 4 MB, B MB, 16 MB'
32 MB.64 MB v 128 MB.
,*{-fi;1r
 vcc l1l
CAS QI
Dq$l
Ao@l
,41 (5)
DA1$l
A2l7l
,43 (8)
yss (9)
(b) Módulos de 72 pines
DQz 110\
A4 (11l.
A5l12l
DO3 (13)
A6 (14].
A7 (15l-
DA4(61
A8l17l
Ae (18)
Alo (19)
DAsQol
w(211
vssQzl
DO6Q3l
NC (241
DA| Q,l
(26)
-ryg (271
RAS
,vc(28)
NC (291
ycc (30)

(a) Módulo de 30 pines

Figura 12.22. Módulos SIMM de memoria RAM.

3 9"s, &a&$aü&aa$ ffi#efl ü#BflffiffiflaÁLm$

Estudio del patillaje de una memor¡a ROM co-

merc¡al. 1 vss As 24
Observando el patillaje de la memoria que apare- 2 Do A1 23
ce en la Figura 12.23, deducir: ? D1 A2 22
. La capac¡dad de palabras que almacena. 4 D2 43 21
r El tamaño de la palabra que almacena.
El número total de bits que almacena. 5 D3 An ¿u
".
El tipo de memoria integrada. 6 Dn A5 19

Por último, buscar en el catálogo de memorias 7 Dg A6 18

las características estructurales y eléctricas de la o D6 A7 41
pastilla 6830 de la casa Motorola.
9 i iD, A8 to
10 ac^ A^ 15
11 CSr csr 14
12 V, C 13

Figura 12.23. Memoria ROM 6830.

4{t6
x2.6.1 Estuc{io de l¿r ROM 6ii3{}

I Estuclio del patillaje de la memoria

Aa
A1
ROM 6830 Do
A2 D1
Del del pritillaje del chip de memoria
cstr-rclio 6830, A3 D2
podcrrros deducil' lo sie.r¡iente: Decodifi-
A4 cador Matriz de Buffers TRI- D3
memoria estado
. An¿rliz¿rndo las patillas clue no corresponclen al A-
,.c
dirección de salida
Dn
n_
bus tle datos o cle direccior-res de la pastilla. \'enos A
"o
qLle pclsee las sigLrientes: D6
A1
D,
-- Dos pines de ¿rlimentación'. Vr.,1. V".. el irltimo A8
es el de mas¿i. As
'-- Cuatro pines de selección de chip: CS0, CS/,
C.l2 y CS-3.
Al no poseer patilla de R¡lV. podemos ¿rsegllrar
clue se trata de urr tipo clc mcmoriir ROM. Sin cso
eurbar-so, por la clasificación dc las memorias iute- csr
ac^
vv2
gr:rdas qlre ap¿rrece cn la T¿rbla 12.3, vemos que
existen varios ti¡-los cle memorias de sólo lectura,
pero esta pastilla no posee en sus patillas ninguna
que sirva p¿rra su programación fuera dc fábrica,
por lo clue podemos asegur¿rr que se tr¿rta de una Figura 12.24. Estructura interna de la memoria ROM 6830.
tnetnclria ROM programable por máscara.
r Las lineas que forman su bus de direcciones son
l0: 4,,. A1, Ar,4..,, 4o, As, A6, A.," Ar y 4.,. De ello 12.6.2. Tipos ile mernoria ROM
podemos cleducir que cl nirmero de direccior-res
ciiferentes crnc contiene csta nrenroria es: Comenzaremos por ver en la Tabla 12.3 los diferentes
tipos de rnemorias qlle se agmp¿rn bajo esta denomina-
rlñ
[.0]4 direcciones ción, así como sLls c¿rracterísticas principales.

es decir, su capacidud de almacenamiento cs de * RONI (Programable por máscara): Los datos se

1.024 palabras.
o Sn bus de datos está formaclo por 8line¿is: D,r, Dr,
D2. D3. D, Dr, D,. y I),. De ellcl se dec[rce c¡ue la
longitr"rd de palabra con la qLre trabaja es de 8 bits.
o Al estar olganiziida la pastilla en 1.024 palabras
x 8 bits. podemos calcul¿rr el nirrnero cle bits clue
es capaz cle alnr¿rcenar la piLstilla:
1.024 x 8:8.192bits
I Informacióru de catálogo de Ia mernoria
ROVÍ 683{}
Btrscando cn el c¿tt¿tlogc'r colnclcial tle la RON{ 68i0.
obtcnenros los siguicntes ciatos básicos:
"* TiPtr: ll()Nl p,rl nlriscltl'lt.
C)r-uuuizaciiin: i.01.{ x ii.
. Tecnología: NN4OS.
o Alinlcntacicin: +5 V.
o Encapsulacio: DIL 24 prnes.
o Conrpatitrle con 1ógica TTL.
. CousLrmo márimo: 130 uA.
o Tieulpcr cie acccso nr¿trinro: 688304 : 250
graban en la mc'moria durante sll proceso de iabri-
cación. Una de las máscaras utilizadas en el procc-
so fotolitográiico se diseña especialmente para cllle
l¿r memoria contenga los datos deseados. Eviden-
tenlente, estos datos son indeiel¡Ies v ntutt:ct se po-
tlrán borrttr o camhiar.
a PRONÍ (RONI Prograrnable): Las memorias
PROI\'I pneden ser grtrbadas o progr¿irnaclas pot'
el usuario una sola vez. El fabricante sunrinistra
las pastillas en estado virgen, con todos sirs bits
puestos a cero (0) o a r:no (1). se-sírn los tipos. El
proceso de
-srabación de datos sc realiz¿r medi¿rnte
un equipo clenominado ¡trotlrctrrtndor de PROM
que produce fusiones localizadas cle car¿ictcr irre-
versible cle acucrdo con los datos que sc clese¿t
grabar'.
* EPRONI (RO]\I Borrable ]' program¿rble): Son st-
ntilare-s ¿r 1as PRON'l. pero c-l plocesc'r cle gritbaciórt
lttl dcstructit o ettnrtl ct'¿i el caso cic ltcluólllts. l-tls
es
clalos se tthnacen¿ul indtrciendo cargas en clectro-
dos cle silicio policristalilto cotttpletattlcutc aislaclcr
ctt el setro cle Lttt¿t capii cle StO,. La -sl'ablción sc
realiza tnediatttc Lln programador de EPROIVT y a
pa1'tir clc ese molrento los datos peruranecetr intrl-
ns. terables. Por otra p¿rrte. es posible devolver a la

ilj¡;-t,{
 Tabla 12.3. Variedades de las memorias ROM

GRABACIÓN En la fábrica de chips En el laboratorio o fáblica de equipos median- Por el usuario en el

bajo pedido. te el empleo de programadores PROM y/o l¡oer rlc cmnlon
EPROM.

RI]PROGRAMACION NO es posible. NO es posible. Sí es posible SÍ es posible.

BORRADO NO es posible. NO es posible. Mediante el empleo lvlediante sobrcten-

de luz ultravioleta. sión en el propio
Iugar cle uso.

VOLATILIDAD NO volátil. NO volátil NO volátil NO vol¿itil

CAMPO Grandes series de Pcqueñas series de Prototipos y series de Aplicaciones especia-

APLICACIÓN producción. producción. producción reducidas. les.

PRECIO IVIuy bajo en grandes Superior ¿r las ROM Superior a las Muy caras.
series. ROM.

EPROM su estado original, es decir, borrar la

rnemoria, sometiéndola a la acción de rayos ultra-
fl Estructura y funcionamiento de la celda
de memoria ROM por máscara
violetas bajo unas determinadas condiciones. Una
EPROM así borrada se puede grabar otra vez cor-l El procedimiento de grabado de la información no es
ulla nueva inforrnación, si lrien el número de ciclos en re¿rlidad rin proceso de escritura, como sucede ell
de grabado-borrado queda limitado por producir- las memorias RAM. sino que consiste cn variar. duran-
se una cierta de-gradación en el proceso. te la fabricación, el espesor de la capa de óxido, que
o EAROM (ROM Borrable eléctricamente): Son posee el terminal puerta del transistor MOS que cous-
muchos los intentos de la tecnología por lograr tituye cad¿r celda de la memori¿r, en lunción de la
rrremori¿rs no volátilles clryo contenido pueda ser inform¿rción n grabar [uno (1) o cero (0)] Dicha t,aria-
válido iu situ. El ideal a alc¿rnz¿rr es Llu¿r nremoria ción se efectúra, según se rnuestr¿r en l¿r Fi-qura. 12.25.
de lectura-escritura qlle no pierda su contenido al con el siguientc convenio:
eliminar la alimentación. Varios fabricantes ofre-
o Capa grlres¿r (1 rnicra) para
-erabar el
cen en sus catálogos lnelnori¿'rs no volátiles cuyo uno (1).
contenido puede ser alterado sobre el montaje " Capzr fina (0.1 rlicra) para grabar el cero (0).
definitivo, sin necesidad de extraer el chip y sin
rrsar una instrumentación especifica. Los térmi- Transistor que memoriza un cero (0)
nos EARON{ ( ROM elterable eléctricatnetlte ) y Terminal Terminal de puerta Terminal de
EEROM (ROM borrcLble elér:tric'ctntetrrel se utili- de fuente d re nado r
z¿rn par¿r denominar estos dispositivos.

L2.6.3. Memorias ROM

por mascara Oxido delgado
Transistor que memoriza un uno (1)
El conteniclo de cstas rlcmorias es tot¿rlmente invaria-
Terminal Terminal de puerta Terminal de
ble. 1'a que sll grabación se prodLlce eu el mol.nc'nto cle de fuente drenador
la iabricación del chip, siendo un trliiso má"s cle su
proccso dc fabricación.
Str 1-rrttrlucción ltLreclc ser-est¿rndal tl ba_irr ¡tccliclcr
(Cttsf ottt Da,sit¡rt). perr) eu cualquier caso sLt f¿r[llicaciótl
sólo cs rr:nti,rble para grandes series. Hstl cs lt causa cle
qlle este tipo de rlemori¿rs sólo se encuentren en clis¡"rr'l-
sitivos y uráqr-rinzrs programadas. prodr-rcidas en eleva-
do nútmero tales como: lavadoras automáticas, Figura 12.25. Grabación de uno (1) y cero (0)
-qellel'a-
dores de caracteres para TV, videocam¿rras. ctc. en una celda de memoria ROM.

4TJE

. .;'
 Ll crpliclrción lrl rnterior conlenitr se rlet'ir ir dc rluc
la tensión de puerta necesari¿r pala qlre el transistor
MOS concluzca. clepende del espesof dc la capa de
óxido dc su termin¿rl de puerta: así. por eiernplo, su-
pongarnos que p¿rrÍr que conduzc¿r el clc capa fina nece-
sita 4 V, y p¿rra qtre lo iraga el de capa grllesi-r necesi-
ta 40 V. Si a los dos transistores les aplicamos 5 V
a los terminales de pllerta, el transistor que almacena
el ,. l' (capa gruesa) no conducirá, mientras qlle el clue
almaccna el <.0> (capa iina) sí lo harir.
f Organización interna de la mernoria R.OM
En la Figura 12.26 aparece uua pcc¡ueria matriz de
ruremori¿r ROM en la c¡ue la celda está formada por un
transistor MOS, qLle en unos casos posee c¿rp¿r grLlesa
v en otros posee c¿rp¿l firra. Suporrgal.nos que en el br"rs
de clirccciones de la pastilla se posiciona 1a dirección
10; esto ciarir lr-rgtrr a que se ¿rctive la salic'la del decodi-
ficaclor correspondiente a 1¿r fila F2. y clue todos los
transistorcs de esta fila reciban cl-r su terminal de pr"rer-
ta uua tensión de 5 V. Los transistores de c¿rpa gmesa
no conducirán y, por tanto, no derivar¿in a masa l¿i
tensión de alimentación de la coiumna en la que se
encuentran. por 1o qlle en la salida de dicha colnmna
habr¿i tensión, esto es. un uno (1).
Por el contrario. los transistores de capa fina de la
flla F2 conducirán v dcrivarán a masa la tensión de
alimentación de la columna cn 1¿r que se enclrentran, con
lo que en la salida dc dicha columna habrá un cero (0).
L2.6.4. N'Iernorias PROM
L¿rs nrernoriasPROM (Proc¡rcunnrcLble RecLd Only Me-
son memorias de sillo lectur¿r progr:irmables por
rirr.,i'r')
una sola vez por el usuario de acuerdo con sus necesi-
dades. IJna vez -ernbadas no pneden ser borr¿rdas.
fl Estructura y funcionamiento de la celda
de memoria PRONI
La celda de memoria PRON'I estir lolurad¿r por Lln
transistor bipolar o un transistor NIOS, se,eún la tec-
nolo-uía empleada, que lleva tn lhsible conectado en
seric cn uno de sus termin¿r1es. L¿r grabación clc la
celda de rnelnoria consiste en 1¿r clestrucción. medi¿Lnte
la aplicación de nna sobrctensión, del fusible conect¿'r-
do en serie con el transistor. En la Figura 12.27 pode-
ffros ver, en esquemÍr eléctrico 1' en estructttra real. la
celda dc una memoria PROIM.
El fusible es Lin trozo de conexión n-retirlica, general-
mente de aluminio o nicrom, que se dcposita eu serie
con el componente utilizado para la memorización dLr-
rante el proceso de fabricación del chip. En cste método,
erl grabar sobre Lur punto de memoria. se suprime ttn
c¿rmino o conexión dentro del circuito inteerado.

V""

Fila activada
Decodificador

*T- __f--
*rf- _-E---t T
-T
F3

E_*T --T--
_-t* 't f-
-r _r?fl
--r-

Direcciones
__E-l_f-*
i:'l
L
I

_-F -T] t--

I
--r +{ q-7=il .-r
__E--l
-
-l
l¡-
trn

OV OV

Salidas I t 0 0 1

Datos

Figura 12.26. Organización de una memoria ROM programable por máscara.

4LEY
 Diodo Fusible Conexión
normal

Conexión
^ I.t
NpN l--^--
---fR--"
@ I
Zona estrecha
(fusible)
-

Antes

:¿e:.
c:

Figura 12.27. Principio de programación de las memorias PROM.

..i Estudio del patillaje de una memoria EPROM

'iYriX
comercial.
1Q
Observando el patillaje de la memoria que apare-
ce en la Figura 12.28, deducir: 27
n La capacidad de palabras que almacena. 26
e El tamaño de la palabra que almacena. 25
. El número total de bits que almacena. 24
r El tipo de memoria integrada.
z5
Por último, buscar en el catálogo de memorias 22
las características estructurales y eléctricas de la
21
pastilla 27C644 de la casa Philips.
20
19
1B

17
IO

Figura 12.28. Memoria EPROM 27C64A.

4Eü
¡ ,+€r:j*t -.,.
12.6..5" Estutlio cle l¿r EPROM a Tiempo de acceso máximo: 100 Its.
a Modo dc programación: + 12,14 V en la patiila V"".
27 lJ64A o Autorización de programación: * 5 V en la patilia
PGM.

I Esfuclio ttrel patillaje de la memoria

EPROM 27C644 Salida de datos
oo- ot
Obserr,¿tndo el patillaje de l¿r rnemoria 21C644. dedLr-
cimc'rs lo sigLriente:
OE 4 J^
lilil tit
ttt't__._
. Analiz¿rndo las patillas que no correspouden al PGMI
Control
^^^+-^r de
programación
1

6utÍer de datos
tr","l Jf+
]

bus de datos o de direcciones de la oastill¿t. vemos r"

ya selección
que posee:
cE -L
I| Detector de
_-,-- , I cotumnas
-- Dos pines dc alirnentación: Vr., y GND. el irlti- I oeco!lf!!e!9r Y_:'*, __ I

lrlo es el de masa. iii

- Currtro pines especiales: /r,,. -eGU.0E y Cn. Ao- A,z i Decodifi,caoor J 65.b36 BtT
_¡ filas (X) i

Al no poseer patilla de RllV, poclemos ¿rsegurar Entrada de I I lvrarrlz

qlre se trat¿r de un tipo de ROIVI, pero, al tener la direccionesi --- '-, i--- I

patilla de PGM, poc'lemos aseglrrar que se trata dc

una meffroria PROM o EPROM. Para poder dis-
tinguir entre ambas, veremos el encapsulztdo real
parer observar que posee un¿l vent¿Ina de cristal cle
cLl¿rrzo desde la que se puede ver cl chip. Esto es lo
clue c¿rr¿rcterizzt tt l¿rs rnemorias EPROM.
¡ Las líne¿rs que fonnan su bus cle direcciones son
l3: 4,,. A r. A... Ar, Au,45. 46, Ar, Aa, Ar, A,0, A r r y
A, ,. Poclcmos deducir que el número de direccio-
nes quc contiene la nrenroria es:
21r : 8.192 direcciones
es decir, su capacidad de almacen¿rmiento es de
[i.192 palubras.
o Str bus de clatos est¿l form¿rdo por 8 líne¿rs: Dn.Dr.
Dr..D., Do, D., Do, y Dr. por tanto, la lon-situd cle
palabra con la qr-re traba¡a es de 8 bits.
r La organización de la pastilla es: 8.192 pal:rbras x
8 bits (8 K x 8), con lo que podemos calcular el
nirmero de bits que es capaz de ¿rlnl¿lcenar la pastilla:
8.192 x 8:65.536bits
I Inforrnación de catálogo de la rnernoria
EPRO|VT 27C644
Figura 12.29. Estructura interna de la memoria
EPROM 27C644,
I VIoElos de funcionamienfo
de la EPITOM 27C64A
o N{odo de programación. Para progri.rmlr lli
21C64A debeuros tiplicar en la patilla Vo" una
tensión de l2 V. estando PGAI l nilel bajo.
o Nlodo tle standby. El funcior-ramicnto staudby pro-
duce una reducción notable clel consumo del chip
en est¿tckr inactir.'o. Este modo cle rrctu¿rción se
seleccion¿r aplicando V_r.r. a la patilla dc l/n" y r,ttt
r-rivel alto a la patilla CE.
L2.6.{}" Mernoria EPKüft{
Las siglas clue forman ei nombre de estas nleurorir.ts
correspondcn a Erttsul'¡le PROM- es clecir. PRON,{ bo-
rrable: tarnbiér-r se l¿rs denomina UVEPROM ( Ultro-
L'it¡lct L,rusohle PROM ).

Ei crtirlogo conerci¿rl de la EPRON,I 27C64A rrucstra

lrrs siguientes infonl¿rcrones:
-l-ipo:
= El)ROtr{.
Orsanización: 8.192 x
" 'lccnología.
n NMOS.
¡ Alimentacitin: * -r V.
o Enc¿rpsul¿ido: DIL 28 pirtes.
o Clompatiblc con lógica TTL.
. Consun.lr'r márinlo: 20 mA.
I Aspecto externo de una ranernoria EPFdShl
PI{O\'I son r.t.tut lácilcs clc ilistinguir'
L-as Illcurori¿rs E
8. clescle su exterior. ya clue acloptatr utr ettcupsuladcl
DII-. que posee ulrl ventati¿t en el ce'ttlro de stl cara
superior colt un tapón trattsparellte de ctrarzo. Ulra
vez ,srabada l¿r metnoria. dich¿t vetttaua suelc ir cubier-
ta, p¿1ra evitar que l¿r lttz solar, al incidir sobre ella,
pttedil provocar cl trorrado pitrcial de la memoria'

=:l
-
En !a trigura 12.30 se muestra el chip de un¿t lTlemo-
ria EPROM, donde se puede distinguir la uentanq de
cristal cle cuarzo.
Figura 12.30. Encapsulado
de una memoria EPROM.
[l Estructura y funcionamiento de la celda
de memoria EPROlil
Su celda de uremoria está formada por un truttsistor
MOS tipo FAMOS, como el de la Figura 12.31. Este
transistor MOS posee la peculiaridad de qLre su termi-
nal metálico, que forma la puerta, se encuentra aislado
v rodeado de una capa de óxido de silicio (SiOr).
Fuente Drenador
Oxido
de silicio
Terminal aislado de puerta
Figura 12.31. Transistor FAMOS de una celda
de memoria EPROM.
I Proceso de grabado de la información
en Ia celda de la memoria EPROtv-I
Si al transistor FAMOS de la Figura 12.31 se le aplica
cu el tcmrinal clc clrcnaclor un fLrclre impulso negiitivtr
(norrlalme'nlc l'r,r, cs de 10 a 15 \'). sc producini una
inyección de elcctlones en el ternlinal aislado de ¡ruer-
t¿t, debido a ur-l¿r combinación dc los efectos cttrtlunLlttt
t' ltinel que sc producen en la unión PN form¿rda entre
drenador y sustr¿llo. El uúmero de electrones inyecta-
dos depende de la amplitud y duración ciel irnpulso
negativo aplicado.
".},
{i: f
Cuando cl impulso negativo cesa, los electrones que-
dan a.tr¿rpados en la capa dc óxido de silicio y el
condensador quc forma la ¡ruerta del MOS permanece
car-uado indefinidamentc. provocando la conducción
del transistor (al crearse el canal tipo P en el sustrato)
y el almacenamiento de la información.
Teóricarnente, una memoria EPROM puede conser-
val slr infornación por más cie 100 años, pero dicho
tiempo de conservación varí¿r con las condiciones am-
bientales y la densidad de información en la memoria.
fl Proceso de borrado de Ia infbrmación
en la celda de la mcmoria EPROM
El borrado de rina celda de mer.noria EPROM consiste
en anular la infonnación eliminando la carga ne_eativa
¿rlm¿rcenada en la puerta aislac-la o flotante. Este borra-
do se consigue con la exposición de las celdas ¿l una
rcLdiociótt ultrarioleta a trar.ós de la r,entana practicada
en el encapsulado del intc,qrado.
La radi¿rción r"rltraviolet¿t aul.nenta l¿r conductividaci
del óxido de silicio debido a la _{eneración de parcs
electrón-hueco, los cuales dan lugar, ¿l su vez, :r clue los
electrones retenidos en la puerta aislada adquierzrn
energía sLrficiente de los fotones de la luz nltraviolet¿r
como para atravcsar la barrera qlre representa el óxido
de silicio, y pro\iocar la descarga del condensador
puerta-sustrato y el borrado de la inforntación alm¿rce-
nada en el dispositivo.
En la prirctica, el proceso de borrado se realiza ha-
ciendo varios ciclos sucesivos. hasta o ue todos los
bytes de la mernoria queclen en FF thexadecimal).
I Programadores de EPROM
Son circuitos especialmente discñados para la graba-
cíón dc este tipo de memorias. Su funcionamiento está
basado en ir grabando, byte ir byte, cada una de las
direcciones en qLle se considera organizada la memo-
ria. Para ello, un progral'ua dc ordenador, al que suele
estar couectado el programador de EPRON4. sc enc¿lr-
ga de controlar el envío de lu infbrm¿rción a la melno-
ria. así como las señales de control uecesarias descritas
en apartados anteriores.
Este tipo de aparatos pueclen utiliz¿rrse taurbién para
grabar los dispositivos PAL que estudiamos en el Ca-
pítulo 9 dcl presente libro.
I Tipos especiales cle memorias EPRON,I
E,l abarat¿r-nicnto cle los ¡trccios cle los chiP¡, ,-{.' nlL.nto-
riu EPROIt'I. ha clado lLrs¿r ¿r la apariciirn rlc rrna l'ar-ic-
d¿rd denominacla memoria OTPRO\{. que no cs r)tra
cosrl clue uu¿l l'nemoria EPROI\{ uormal incluida cn Lrrr
encapsulado siu vcntana. por tanto. esta mcmol'ia sólo
puede ser _qrabad¿r ulla vez, como sucede con las nte-
morias PROM, pero resulta mucho más barata de
fabricar que las PROM. al enrplear chip de menroria
l EPROM (hoy en día muy baratos) con un enctrpsula-
do más barato que el de las memorias EPROM al no
poseer la ventana.

L2.6.7. lVlemorias EAROM Fuente

Puerta Oxido de silicio

Drenador
O-- l ,-+
l

Son memorias que tienen un funcionarniento sin-rilar a

las EPROM. El significado de sus siglas es: Electrical
Alterable Read Only Mentory.lo cual signilica rremorlas
de sólo lcctura bclrrables eléctricamente. Su estructur¿r
es similar a la dc las memorias EPROM. y emplezin
una variante del tr¿rnsistor FAVIOS parzr cada celda dc
alm¿rcenamiento.
La variante del transistor trAMOS empleado apare-
ce en la Fi-qura 12.32, donde podemos observar cómo
la capa dc óxiclo de silicio que recubre el terminal de Terminal a¡slaOo de puerta
puefta es más estrech¿i por el lado dei terminal de
fuente que por el lado del termin¿rl de drenador. Esto
permitc qne, al aplicar al terminal de puerta una ten- Figura 12.32. Transistor FAMOS de las memorias
sión rnayor que la de prograrnación, pero de signo EAROM.
coutrario, se realice la descarga de la puert¿r y, por
tanto, el borrado de la memoria.
La tensión de grabación de las EAROM es también experiencia de las primeras EAROM, la pernranencia
de 25 V con un tiempo de 100 milisegundos por bytc. de los datos es próxirna a los 100 años.
el doble qlre para las EPROM. Estas rnemorias suponen Lura gran innovación y
La energía necesaria para el borrado no se consigue poco a poco se van introduciendo en el mercado elec-
cou rayos ultravioletas, sino suministrando un pico de trónico, estando destinadas a ser las memorias no vo-
tensión del orden de 35 V. Sesiin los cálculos v la látiles del luturo.

il;'ffAiTS1ül{ }fl ildflHü$ii,{S :lHg'ilüH¿\üAg

Cuando sc diseña la memoria de un sistcma de des¿r- E,l proceso de expar-rsión debe respetar el siguiente
rrollo con microprocesadores. nos encontramos nor- ofden:
r.nalrnente con el problema de que nuestras necesidades
de capacidad dc memoria o de tam¿rño de palabrir
a) Se emplearán tantas pastillas iguales como el
nilurero que resulte de dividir la longitud de
ahn¿rcen¿id¿r no se corresponden con l¿r organización
palabra quc se dcsea obtener. eutre la longitud
de las pastillas de memoria que disponemos. En este
de palabra de la pastilla a emplear.
caso. hay que rccurrir a la intcrconexión de vari¿ts
pastillas (,eeneritlmente igLrales) para lograr los pará-
b) Se conectarnn en paralelo los buses de dirección
de ambas pastillas con l¿rs líneas correspondien-
mr-tros dcseados.
tes del bus cle direcciones del microprocesador.
L¿r interconexión pretende lograr Lm¿r o ¿rmbas cle
las sigLrientes posibilidades:
c) Se conectarán en paralelo las siguientes líneas
de todas las pnstillrrs: C5. R I4-. ctc.
¡ Aumentar la longitud de palabra almacenable en la d\ Se formará Lln ullevo bLrs de datos agrupando
pastilla. los buses de d¿rtos de todas lrs nastillas.
¡ Aumentar el número de palabras ahn¿rcenable en la
pastilla.

L2.7 .1 . Ex¡ransión de la ion¡{tud

¿le palai¡ra ¿¿lrnacqxral¡le
Esta situ¿rción se presenta cu¿ndo el sisterna de desa-
rrollo trabaja con mayor número de bits que la lon-qi-
tud de palabra en que está organizada l¿r pastilla.

**4
É+'* ü
 'l x
:;.'sJ Realizar una memoria de K 8, partiendo de De esta forma, se consigue que, al poner una
,r{: oastillasdel K x 4. dirección en las líneas Ao, ..., As, se active la
Las memorias de 1 K ' 4 poseen las siguien- misma posic¡ón en cada una de las pastillas, al
tes líneas: activarse a la vez. Por el contrario, las líneas del
. bus de datos se mantienen independientes, agru-
Bus de datos formado por 4 líneas: Do, D1, D2
pándolas para formar un conjunto de I líneas que
YDs contienen la palabra de 8 bits que se pretendía
. Bus de direcciones formado por 10 líneas: formar. Los cuatro bits menos significativos perte-
4"..... 4". necen a la oastilla número 1 v los cuatro más
. Terminal de lectura/escritura RlW, en el caso significativos a la 2.
de ser memorias RAM.
. Terminal de selección de chio CS.
Por otra pade, la memoria que deseamos ex-
pandir deberá poseer las siguientes líneas: D7 D6 D5 D4 D3 D2 D1 Do

. rl
illlil
Bus de datos formado por 8 lÍneas: Do, Dr,
Dr, Dr, Do, Du, DuY Dr.
ltlillililiri
ll¡l
-l-..4--)ilL-l-
. Bus de direcciones formado por 10 líneas:
Ao, ..., An.
. Terminal de lectura/escritura RlW, en el caso PASTILLA 2
de ser memoria RAM.
Teniendo en cuenta lo anterior, y aplicando el
método indicado en el Apartado 12.7.1, el número
de pastillas a emplear será de: As
8 bits palabra/4 bits palabra : 2 pastillas. A8
A7
A continuación, según nos indica la Figura A6
12.33, se conectarán en paralelo los siguientes A5
A4
terminales de la pastilla: A3

" Los terminales del bus de direcciones (Ao, ..., ---- A2

A1
An) de ambas pastillas. Ao
. El terminal de selección de pastilla (CQ de
las dos pastillas.
. Los terminales de lectura,escritura (R, W ¿" Figura 12.33. Expansión de pastillas
ambas oastillas. dememoriadel K x 4a1K x 8.

L2.7.2. Expansión clel núunero
de posiciones o p:rlabras
ahu¿rcenal¡les
Hav oc¿rsit'rnes el'l las clue cl núrmero de direcciones de
t.t.lcr.noria quc uecesita nucstro sistema de desarrollo es
m¿Ivor quc
el poseído ¡ror lits pastillas clue \¡amos a
Lttilizar. En cstc caso. lo que clebeuros cxp:rndir es h
clt¡rltcitllrd rle lll rneltrrrl ilr.
L.l proceso cle crpansión de la capuciclacl clebe respc-
tiir cl siguienl.c
ttrden:
d) Sc curplcar¿rn tantas pastillas igualcs como cl
trúmero que resulte dc dividir la capacidad de la
memor-ia que deseamos obtener, entre la capaci-
dad de las pastilias a er.nplear.
b) Se conect¿u'án en paralelo l¿rs líneas de RltV cle
todas las pastillas, en el caso de ser rnemorias
RAM.
¿') Se formará un nuevo bus de d¿rtos, agrupando
los buses de datos cle toda.s las pastillas.
d\ Se conectarán en paralelo los buses de direccio-
rues de toclas las pastillas de menrori¿r con las
corresponclientes lineas del bLrs clc direccirincs
del rr-ricroproccs¿rdor. iVlediante el cmpleo clc
ciertas lineas cle las sobrantes del bus de clirec-
ciones tlcl nricroproceslrlor. 1 con la u1'uda dc
dccodificaclor-es. ¿rctivarcmos las entradas de se-
lección clc chip de cacll un¿r de las pastillas de
l.ne[lorla.

+ i.:
 Realizar una rnemoria de 4 K x 4, partiendo de Al conectar el bus de direcciones de cada pasti-
ێ pastillasdel K x 4. lla al microprocesador, detectamos que la memo-
Las memorias de 1 Kx 4 tienen las siguientes ria que deseamos obtener debe tener 12 líneas
líneas: de direcciones, mientras que nuestras pastillas
. Bus de datos formado por 4 líneas: Do, D1, D2
tienen 10. Utilizaremos, por tanto, las líneas A,o y
Ar., para generar los impulsos de selección de
Y De. chip de cada pastilla. Con la ayuda de un decodi-
. Bus de direcciones formado por 10 líneas: ficador, al que aplicaremos las líneas Aroy A,., del
Ao, ..., As. bus de direcciones del micro, podremos obte-
n Terminal de lectura/escritura RlW, en el caso ner, de sus 4 salidas, las señales de selección de
de ser memorias RAM. chip de cada una de las cuatro pastillas de me-
. Terminal de selección de chip CS. moria.
Si analizamos la Figura 12.34, veremos que:
Por otra parte, la memoria que deseamos reali-
zar deberá poseer las siguientes líneas: . La past¡lla 1 contiene direcciones comprendi-
. Bus de datos formado por 4 líneas: Do, Dr, das entre:
Dz' Y Dr'
. Bus de direcciones formado por 12 líneas: 000000000000 (000H)-00'11 11 111 111 (3FFH)
Ao, ..., A',',.
. Terminal de lectura,/escritura RlW, en el caso . La pastilia 2 contiene direcciones comprendi-
de ser memoria RAM. das entre:
Teniendo en cuenta lo anterior y aplicando el
010000000000 (400H)-0111 11 11 1111 (7FFH)
método indicado en el Apartado 12.7.2, el número
de pastillas a emplear será de: 4 Kl1 K 4 : . La pastilla 3 contiene direcciones comprendi-
pastillas.
Seguidamente, conectaremos en paralelo a los das entre:
correspondientes terminales del microprocesador
los siguientes pines de las cuatro pastillas: 100000000000 (800H) -101 1 11 1 111 1 1 (BFFH)
. Terminales del bus de datos (Do, D,, Dr, Dr). . La pastilla 4 contiene direcciones comprendi-
. Terminales del bus de direcciones Ao, ..., 4n. das entre:
. Terminal de lectura/escritura (RIVV), en el
caso de las memorias RAM. 1 10000000000 (c00H)-1 1 1 1 1.r 1 1 1 1 11 (FFFH)

Da

D1
Do

R.'W

4i
at)

-A: A;

A:

Figura 12.34. Expansión de pastillas de memoria de 1 K x

€i g l';
 12.7 .3. Expansión simultánea de emplearán tantas pastiilas iguales como nos indique el
la eapacidad y de la longitud número que resulte de multiplicar el número de pasti-
lias que necesitamos para expandir la capacidad de
de palabra memoria, por el número de pastillas necesarias para
expandir el tamaño de palabra almacenable.
El procedimiento es en realidad una combinación de
los dos anteriores, con la diferencia de que ahora se

Realizar una memoria de 2 Kx B, partiendo de Teniendo en cuenta lo anterior y aplicando el

pastillasdel K x 4. método indicado en el Apartado 12.7.3, el número
Las memorias de 1 K x 4 tienen las siguientes de pastillas a emplear será de:
líneas:
.
2K ll K:2 pastillas;
Bus de datos formado por 4 líneas: Do, D1, Dz I bits palabra / 4 bits palabra : 2 pastillas.
YDz Total : 2 x. 2 : 4 pastillas
. Bus de direcciones formado por 10 líneas:
Ao, ..., An.
Seguidamente, conectaremos en paralelo a los
correspondientes terminales del microprocesador
. Terminal de lectura/escritura RlW, en el caso los siguientes pines de las pastillas:
de ser memorias RAM.
. Terminales del bus de datos D.,, Dr, Dsy Dq
. Terminal de selección de chip CS. de las pastillas 1 y 2 a los terminales del
Por otra parte, la memoria que deseamos reali- microprocesador Do, D,, D"y D".
zar deberá poseer las siguientes líneas: . Terminales del bus de datos Do, D,, Dry Ds
. de las pastillas 3 y 4 a los terminales del
Bus de datos formado por 8 líneas: Do, D,, microprocesador Do, Du, Duy D,
Dr, D", Do, Du, Du Y Dr.
. Terminales del bus de direcciones Ao, ..., An
. Bus de direcciones formado oor 11 líneas: de las cuatro pastillas.
Ao, "', A,o' . Terminal de lectura/escritura (R/144 de las
. Terminal de lectura/escritura RlW, en el caso cuatro pastillas, en el caso de las memorias
de ser memoria RAM. RAM.

Arc

Da

Rl,4/

|"
;8
;7
;:
A"
Á:
1,
^a

Figura12.35. Expansióndepastillasdememoriadel K x 4a2 Kx 8.

4E&

,'d¡
 Al conectar el bus de direcciones de cada oasti-
lla al microprocesador, vemos que la memoria
que deseamos obtener debe tener 11 líneas de
direcciones, mientras que nuestras pastillas tie-
nen 10. Utilizaremos, por tanto, la linea Aropara
generar los impulsos de selección de chip de
cada pastilla. Seguidamente, conectaremos la lí-
nea A,o del bus de direcciones del micro a los
terminales de selección de chip de las pastillas de
memoria 1 y 3, que forman las 1.024 primeras
direcciones de 8 bits, y, por último, partiendo tam-
bién de la línea A,o, pero, esta vez a través de
una ouefia inversora. la conectaremos a los ter-
minales de selección de chip de las pastillas2y 4
que forman el resto de las direcciones de 8 bits.
Si analizamos la Figura 12.35 veremos que:
. La pastilla 1 aporta los cuatro bits de menor
peso de las palabras contenidas entre las di-
reccrones:
P€APAS fifl 3/gfliV]{}RgA
12.8.1. Definición cle urapa
cle rnenroria
Cada microprocesador posee Lln núrmero de lineas del
bus direcciones fijo, c-le forma que la capacidad de la
memori¿r que puede controlar está limitada. La reprc-
sentación gráfica de toda la capacidad de direcciona-
miento de un sisteura col"r rlicroprocesaclorcs cr)l.lstitu)'c
el llarn¿rdo nwpa tle ttrcnnrict. A l¿r hora de definir un
ttrapa de tnernoria debemos distin-euir entre rnupo.fint-
t'it¡twl y nt(Lpu f'ísico.
. N{apa de memoria funcional. Es acluel que uos
indica el uso que el sistcma dedic¿r a cada un¿r cie
las posiciones de memoria. Es, por tanto. Lrn mapa
soltrvarc.
. N{apa de memoria físico. Presenta la cofrespon-
denci¿r entre c¿rd¿r una de las direcciones y la pasti-
lla ñsica clue las contienc. Es un mapa hardrvare.
En la Fisura 12.3(r de la página siguiente se lrucstra.
corro ejcurplo. el mapa de memoria de un sisterra dc
desarroll<l cle micronroccsadr)rcs re¿il. en el cual sc
clistinguen las siquicntes partes:
r Una mcmoria RAN,t de 4.096 posiciones (.1 K). quc
está realizada flsicamente rncclianle clos ¡rastillas
de 2.0-{it x 8 bits cad¿l ur.r¿r. Esta zona clc- rremoli¿r
serir utilizada pof el sistcma para guardar d¿rtos
temporales, form¿rr la pila de memoria. así comcr
plnr Ios proglll'lrrrs dcl usunrio.
00000000000 (000H) _ 011111111.11 (3FFH)
La pastilla 3 aporta los cuatro biis de mavor
peso de las palabras contenidas entre las di-
reccrones:
00000000000 (000H)
- 01 111 111111 (3FFH)
La pasiilla 2 aporla los cuatro bits de menor
peso de las palabras contenidas entre las di-
recctones:
10000000000 (400H) 11111111111 (7FFH)
-
. La pastilla 4 apofta los cuatro bits de mayor
peso de las palabras contenidas entre las di-
recciones:
'r
10000000000 (400H) - 1 1111 11'1 1 1 (7FFH)
r La memoria RONI de 4.096 posiciones (4 K). rcali-
zad¿r con dos pastillas de 2.048 x 8 bits. En esta
memoria están grabados de lonna perm¿lnente los
datos frjos del sistema, así como cl programa de
nl'ranque qLle \ia a gobernar su funcionamiento.
¡ Diversas pastill:rs I/O, controladas como si se tra-
t¿rsen de posiciones de memori¿r, para los dispositi-
vos de comunicación con el exterior. con Lln tama-
ñodc4K.
Es importante destacar que los map¿rs de l.nemori¿r
leales poscen huecos, es dccir. que existen direcciones
de memori¿r a liis que no se puede acceder por alguna
de las siguientes caLls¿rs:
o No se ha prei'isto en ellas la existencia de chip de
memoritr por p¿rftc clel diseñador.
. Correspouden a un zócalo vacío.
Así. por ejemplo, entre las c¿rracterísticas de los mo-
dcrnos ordcnadoLcs tenenros 8 N{ de RAiVf ampliables
a 128 VL Esto significa cluc cl f¿rbricante nos vende ut"r
orde nadcll cr-ryo lrap¿l cle mcrnori¿r sólo posee chips en
clirccciones corle spontlie utcs a 8 N4. pcro posec zócalos
o rAl.luras libres. clLle nos pe ln"ritiran acceder a l2U Vi
n-irts ile mernoria. csto sin contar las clireccir-'rtrcs clue e1
nricror.rrrrcesaclor podr-íir dil'ccciou¿rr v clL¡c cl tabricautc
ciel orclcnador no h¿r previsto clue pucclan tener chip de
lTlcln() 11a.
4T3
 RAM básica Pastilla 1

variables y pila RAM2KxB

RAM general Pastilla 2
programas RAM2KxB
i Zona no
i utilizada
40960 4000 Inte rface Pastillas
45055 AFFF entrada/sal ida diversas
| ¿ona no
i utilizada
61440 F000 ROM opcional Pastilla 3
63487 FTFF aplicaciones RAM2Kx8
63488 FBOO ROM básica Pastilla 4
65535 FFFF arranq ue RAM2KxB

Figura 12.36. Mapa de memoria de un sistema con microprocesador.

L2.8.2. [rarplenrentación cle mapas Actualmente, y dependier-rdo del grado de comple.¡i-

cle rnernoria
Intplemerúar Lut tl1c¿pct tl.e nrcmoria es diseñar un circuito
combin¿lcional, que denominaremos genéricameÍrte 1ó-
gica de seleL:ciórt, y que servirh para que la CPU active
eu c¿rda urornento. mediante 1os pines de selección de
chip cle cada pastill¿r, una sola de ellas. La 1ógica
de selección será l¿r encargada de que cada pastillii
resulte activada cll¿lndo en el bus de direcciones esté
presente ¿llguna dirección perteneciente a dicl.la pastilla.
dad del mapa de memoria a implementar, la lógica de
selección se puede realizar con los siguientes elementos:
r N{apa implementado con decodificadores. Es el mé-
todo empleado normalmente para implementar el
inapa de un sistema de desarrollo de microproce-
sadores completo, así como para los ordenadores
nrodernos.
c N{apa implementado con chips de puertas lógicas.
Empleado norm¿llmente para implementar un chip
de memoria nlrevo dentro de un sistema en el que
no estaba previsto.

lmplementar con decodificadores el mapa de me-
moria de la Figura 12.36.
Dicho mapa de memoria posee 65.536 direc-
ciones posibles (de la 0000 a la FFFF), es decir,
contiene 64 K direccionables.
Empleando un decodificador de 3 a 8 líneas,
como el 74LS'138. oodemos dividir los 64 K en
zonas de B K cada una. Para ello, conectaremos
las tres líneas de mayor peso del bus de direccio-
nes, 415, Aroy Arr, a las tres entradas del decodifi-
cador. En cada una de las salidas del decodifica-
dor tendremos seleccionados los blooues de la
Fioura 12.37.

-+ (0000-07FF) RAM básica

0 (0000-1FFF) RAM
r;
0

l (zooo-srrr) Salida 0
Att
trt
tl
taL
(0800-0FFF) RAM general
(1000 17FF)
7 (+ooo-srrr)
Atz ¡^
¡1 J (1800-1 FFF)
5 (oooo zrrr)
Atq + (aooo-grrr) 0 { E0o0-E7FF)
A1 S (nOOO-errF)+ I/O ^,.=
Sailda / rl-; ( E800-E F FF)

o (cooo-orrr) loi (F000 FTFF) ROIVl opcional

7 {Eooo-rrrr) + RoM
tc
,1 r {F800-FFFF) ROM básica

Figura 12.37. Decodificador de 3 a 8 líneas Figura 12.38. Doble decodificador de 2 a 4 lÍneas

y las posiciones de memoria que direcciona. v las pos¡ciones de rnemoria que direcciona.

-,.:i 1 51
i -::;
=r

',:i:
 Seguidamente, utilizaremos un doble decodifi- En la Figura 'l 2.39, vemos cómo cada salida
cador 74LS139 de 2 a 4 líneas, para seleccionar, del circuito de selección activa cada uno de los
dentro de las zonas de RAM y ROM, cada una de pines de selección de chip correspondientes al
las pastillas que la componen, tal y como aparece mapa de memoria de la Figura 12.36.
en la Figura 12.38.
Uniendo los dos grupos de pastillas obtenemos
el circuito de la Fioura 12.39

CS ROM

CS ROM
7
Al bus

-X
o 0
I
t/o de datos

Ats
5
A Att-
E 7
;
T-r
[
cs
il
RAM
Atq
;J Atz_ ^

Ats ; CS RAM
0
T
; ------1 A.r-
U
Att- I

;
¿
t- E ^
74S11 38
Bus de direcciones
74511 39

Figura 12.39. lmplementación con decodificadores del mapa de memoria de la Figura 12.36.

,,.ii Pafiiendo del bus de direcciones de un ¡rP, im- Las líneas del bus de direcciones Aru, A,o, Ar"y
;,i,';-: plementar con puertas lógicas el circuito de ló- A,r, no varían su valor en todas las direcciones de
gica de selección de una memoria EPROM de la pastilla de memoria, por lo que podemos em-
4 kbytes, que queremos localizar entre las direc- plearlas, sin posibilidad de confusión con otras pas-
ciones hexadecimales 4000 - AFFF. tillas, para activar la patilla de selección de chip de
Si analizamos los valores binarios oue oueden la memoria EPROM. La ecuación del circuito de
tomar las líneas del bus de direcciones, cuando puenas que debemos realizar es la siguiente:
el microprocesador apunta a una dirección con-
tenida en la pastilla de memoria EPROM, obser- CS : Ars + A14 + A13 + Ae: Aru At4' AB' Ap
vamos oue:
La Figura 12.40 nos muestra el circuito de selec-
Aru Aro Afi 4,, Ar, Aro As A8 47 A6 A5 A4 A3 A2 41 Ao ción.
AOOOH 1 010 0 0 0000000000
lOlOXXXXXXXXXXXX
.10't0111111111111
AFFFH

Arc

Ato Bus datos

An
An

lmplementación de una pastilla en un mapa de memoria.

./.:'i *,
1. ¿Qué significa que un microprocesador de 8 bits 9. Si una memoria está enSK x 4,
tenga 64 K de memoria? calcular:

¿Cuántos kilobytes son 131 .072bits?

a) El número de células de memoria.
b) La estructura de la matriz.
Si una memoria posee una matriz de 256 x 256 c) EI número de líneas del bus de direcciones.
celdas de bit, ¿qué capacidad en kbytes tiene? d) El número de líneas del bus de datos.

4. ¿Cuál es la longitud de cada palabra de una RAM 1O. Indicar las direcciones inicial y final de cada uno
de256 x 4bits? de los bloques que resultan de dividir un mapa
de memoria de 64 K en 16 bloques iguales:
J. ¿Cuál es la capacidad total en bits de una ROM
de512 x Sbits? I 1. Indicar las direcciones inicial y final de cada uno
de los bloques que resultan de dividir un mapa
6. Si una memoria está organizada en 64 K x 4, de memoria de 64 K en 32 bloques iguales.
calcular:
a) El número de células de memoria. L2. Si situamos en un mapa de memoria una pasti-
b) La estructura de la matriz. lla de memoria RAM de 1 K desde la dirección
c\ El número de líneas del bus de direcciones. 0400H, ¿cuáles serán las direcciones compren-
d) El número de líneas.del bus de datos. didas dentro de dicha pastilla de memoria?

¡. Si una memoria está organizada en 4.096 x 4, 13. Si situamos en un mapa de memoria una pasti-
calcular: lla de memoria ROM de 4 K desde la dirección
E000H, ¿cuáles serán las direcciones compren-
a) El número de células de memoria. didas dentro de dicha pastilla de memoria?
b) La estructura de la matriz.
c) El número de líneas del bus de direcciones. 1r{. Indicar qué tipo de memoria es cada una de las
d) El número de líneas del bus de datos. pastillas que aparecen en la Figura 12.41 y qué
capacidad de memoria poseen.
B. Si una memoria está organizada en 8 K x 8,
calcular:
15. Si situamos en un maoa de memoria un módulo
a) El número de células de memoria. SIMM's de memoria RAM de 4 M desde la di-
b) La estructura de la matriz. rección A0000H, ¿cuáles serán las direcciones
c) El número de líneas del bus de direcciones. comprendidas dentro de dicha pastilla de me-
d) El número de líneas del bus de datos. moria?

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I

1 1
t-- D' Dal 14 j cs| 14

1 2 i. -. vss D. ll IJ tzl', cs, cs.

i

i 13

.10.
Figura 12.41. Memorias del Ejercicio

e2*
16. ¿Qué cantidad de direcciones de memoria (ex- 22. Partiendo del bus de direcciones de un ¡rD, rea-
presado en K) existe entre las direcciones lizar el circuito de selección de un chip de me-
0000H y }TFFH? moria RAM de 2 kbytes, situada entre las direc-
ciones hexadecimales 0800-0FFF.
17. ¿Qué cantidad de direcciones de memoria (ex- 23. lmplementar con decodificadores el siguiente
presado en K) existe entre las direcciones
maoa de memoria:
1000H y ATFFH?
FFFF
18. ¿Qué cantidad de direcciones de memoria exis- ROMde4K x 8
te entre las direcciones FF00H y FFFFH? F000

19. ¿Qué cantidad de direcciones de memoria (ex-

OTFF
RAMde2KxS
presado en K) existe entre las direcciones
0000
E000H y FFFFH?

20. Partiendo del bus de direcciones de un ¡tP, rea-

24. lmplementar con puertas lógicas el siguiente
maoa de memoria:
lizar el circuito de selección de un chip de me-
moria EPROM de 2 kbytes, situado entre las FFFF
direcciones hexadecimales F800-FFFF.
ROMde8K x 8
E000
21. Partiendo del bus de direcciones de un pP, rea-
lizar el circuito de selección de un chip de me- 1000
moria RAM de 2 kbytes, situado entre las direc- .RAMde4K x I
ciones hexadecimales 0000-07FF. 0000

691
 AH;b$,$áFj
# ffi ffi á tffi i9'il tj
microcontro-
microcontro-
lrYJ'ii[rD{Jlll1DN
En el Capítr"rlo 11, ya se indicó la existencia de sisiemas
microprogramables integrados en un solo chip. Estos
nuevos componentes-sistema son los microcontroladores.
Los microcontroladores poseen todos 1os elementos
de un sistema de desarrollo de microprocesadores, con
$g,,\g# s/Af,il il $,'{J1T lvil,l Bü l',S I{ g' 8{, LA{j
13.1.1. Evolnr,ron
cle los uriero{"o¡l{.rq¡laclores
En 1976 s¿rlió a la 1uz el ¡rrimer rnit'rot¡rdettador urc¡no-
pastilla ( Sittqle Chip ) que fue el antep¿rs¿rdo dcl micro-
controlaclor'. Dcsde entonces. los esfnerzos por me¡oraf
este tipo de dispositi\¡os se han ido renovaudo y, en
19E2, la c¿rs¿r [ntel lanzó 1a prinera generación de
microcontroladores de 8 bits. Estos microcontrolado-
res puede n contener, entre otros, los siguientes elerncn-
tos ir-rtegrados en una sola pastilla:
. La CPU.
"- N4er-noria RAN4.
N'lcnroria ROlvl o EPRONI.
* Unid¿ides clc ct'lll-lunicación paralelo v selie c-rrn el
eritcrior-.
* Temporizaclores-cor.rtadores.
" Controladores de intcIr'upcitrue:.
a Convertidores A/D y D/A
" Reloj.
+&{i-
Rl'trtra{3 tA# # $afl $
1a írnica excepción de los periféricos y los sistemas de
control externo. [Jna de las aplicaciones típicas donde
se ernplea el microcontroiador es el llamado cLutónwta
pr o clrctntcLble .
ü {d
En l¿r actualidad, la mayor parte cle los f¿ibric¿rntes
producen microcontroladores de 8, 16 y 32 bits.
L¿L evolución de ios rnicrocontroladores continiui con
el llam¿rclo nti t'ro t' ont rolcLd ctr P IC. Éste emplea l';t tu'tluite t'-
ttu'u H¿trt:cu'tl r,' posee r-rn repertorio de instrucciones reclu-
cido pero nny potente denomin¿rdo R1SC. Dicho tipo
de nicrocontrolador lo estudiaremos cu el CapítLrlo 15.
Las r"entajas del empleo cle los microcontroladores
en los sistern¿is micloprogramables son las siguit-ntes:
': Esthn cspccialmente diseñ¿rclos par¿r aplicaciones
indnstriales de automatización y de control de
llf ocesos.
u El harclu'¿rre adicion¿l clue necesitan para funcio-
nar cs pcqueho o c¿tsi nulo.
I Posccr.r un software muv potclrle v sencillo.
La ulrica linritación que poseen los nricrocontrola-
clorcs uacc dc quc sn discño se re¿liza para aplicacio-
nes muy espccíficas. clebido a que tienen limitado. por
r¿izones de tamaño, t¿rnto cl núrnero de unidades de
entrada/salid¿r, como la capacidad de metnoriu citre
pueden integrar.
I 3. I .2 . Familias
de nricrocontroladores
La mayor parte de los fabricantes de microproceszrdo-
res producen también familias de microcontroladores,
entre ellos destaca la casa Intel que ha lanzado al
mercado tres familias:
o Familia N{CS-48: es la primera generación de mi-
crocontroladores de B bits.
o Familia MCS-51: constituyen la segunda genera-
ción de microcontroladores cte 8 bits. hoy en día
una de las más empleadas y en la que centraremos
nLrestro estudio.
e Farnilia MCS-96: está formada por microcontrola-
dores de 16 bits.
Además de l¿r casa Intel podemos dest¿rcar la familia
COPB00 de National Semiconductor. l¿rs familias
M6801, M6804 y M68HC11 de Motorola y las farni-
lias de microcontroladores Siemens, entre los que des-
tacar el SA88051, SAB80C17 y el SAB80C537 todos
ellos compatibles con la familia MCS-51 de Intel.
13. 1.3" Arquitectura y caracterísücas
de la fanrilia MCS-S f
de rnicroeontroladores Intel
Como hemos dicho, la farnilia MCS-51 corresponde a
lzr scgunda generación de microcontroladores de 8 bits
lanzada por la c¿rsa Intel al mercado mundial. Esta
f¿rmilia consta básicamente de seis tipos que son: 8031,
8051. 8751, 8032, 8052 y 8152.
El esquema de bloques de esta familia de microcon-
troladores aparece eri la Figur¿r 13.1.
f CaracterÍsticas de la CPU
La CPU integrada en esta familia posee las siguientes
car¿rcterís tic¿rs:
o Es capaz de proccsar datos de 8 bits y, en algunos
cüsos, cle l6 bits.
o Tienc un contc¿dot' cle prctp1rcuna (PC) de 16 bits,
empleado solamente para la búrsqueda deI códi(to
(nombre dado al programa codificado en código
máquina)localizado en su memoria ROM-EPROM
interna.

Bus ROM
EPROM
datos/direccio nes
' Po -V1- P2 P3
RAM

f-r^>f>r>
i

RESET 128 bytes en 8X5i

lt | | lt
i

;;-,
15trrv
ALE i JLJL]L]I
l
4 K en 8X51
8 K en 8X52
256 bytes en 8X52

li 4 Puertos PARALELO SFR

-EA
de B bits
'lt-'-

CPU

Puerto Controlador TIMER O

r0
Oscilador
SERIE interru pciones
TIMER 1 T1

TIMER 2 T2
X TALl l-l, XTAL
sólo 8032/805218752
L]
RxD TxD INT O INT 1

l2ex

Figura 13.1. Esquema de bloques de los microcontroladores de la familia MCS-51.

¿THé
 e Posee un pwúero tle datos (DPTR) de i6 brts,
empleado como contador de programa cn la birs-
queda de datos en la memori¿r extern:r; cu:rndo
existe, es normahnente de tipo RAM.
c Contiene Lrn pLrntero de pila de B bits: la pila de
memoria se localiza en su RAM interna.
e Tiene una L¿niclacl aritntétíco-lóc1ica qve es capaz de:
Sumar, restar, multiplicar, dividir y comparar.
--
-- Realizar operaciones AND, OR, OR exclusiva
¡ complcmentar.
* Posee LLn procesu(lor bc¡c¡lettno: este procesador es
empleado para electuar operaciones a nivel bit. y
puede llevar ¿r cabo las siguientes tareas:
Trabajar a nivel de bit dentro de un¿r palabra
- de B bits sit Lrad¿r cn u rr regist.r'o.
Realiz¿rr funciones booleanas con i28 fltLcts soli-
\'ore v- nlrmerosos floc1s ltcu'dv'cu'e.
6 Lleva en su interior los llamados re¿lislros SFR
(SpecicLl Functíort Regísters): Estos registros po-
seen múltiples aplicaciones y están localizados en
direcciones de la memoria RAM interna.
o Contiene un osciiador y un reloj internos. Exte-
riormente, sólo se le conecta un cristal, cuyas fre-
cnencias mhs corrientes son: 12 MHz v 16 MHz.
Ü Características de la mernoria
La memoria del microcontrolador sc organiza en dos
bloques:
$ Mentorict de código: diseñada p¿rra contener los
se loc¿rliza sobre l-nemoria de tipo
progr¿rm¿ls,
ROM y EPROM. Admite como máximo 64 K de
rnemoria que se pueden implementar de una de las
dos formas siguientes:
En el interior del chip 4 K o 8 K. según mode-
- lo. mlLs un máximo de 60 K o 56 K localiz¿rdos
en el exterior del microcontrolador.
Toda la capacidad de memoria implementada
- corno melnoria exterior del microcontroiador.
6 Mentc¡rict de tlatc¡s'. diseñada p¿tra contener datos, se
localiza sobre memoria RAM y se implernenta de
l:r siguiente forma: un rnáximo de 64 K de memo-
t'ta exterior ¿rl microcontrolador. rnás 256 b¡rtes de
meuroria interior del microcontrolador. distribLri-
dos. estos irltirnos. en 128 bytes librcs v 128 bvtes
enrplcados por los registios SFR (el ll0-12. 1i052 y
8752 poseen 256 b1,tes libres más 128 b1'tes de
registros SFR).
La selección entre nrentolia intcrior v e\tel'ior se
efectúa en el propio microcontrolador pór medio del
ptn EA del chip.
Ee fl
¿+éé+
;,,:-':.,::::::: I
n Características de las unidades
Entraúa lSalida integradas
Los microcontroladores de esta familia contienen las
siguientes unid¿rdes I/O integradas:
e Poseen 32 líneas bidireccionales de entrada/salida,
que se ¿i.cl'Llpan en cuatro pLtertos parcLlelos dc 8
líneas cada nno. denominados PorL 0, Port 1, Port 2
y Port 3.
* Contienen dos tentporízcLcloresf contatlores pro(Jra-
tttable,s de 16 bits (en los microcontroladores
8032,52 12, existen tres tenporizadores).
' Pueden re¿rlizar comrinicaciones rnediante un
puerto selre que trabaja en rnodo Jíil| cluplex, pro-
grarnable con trcmrcrs de 10 ¡r 11 bits.
e Posccn ttn c:ctntrolcLclcn' de üúert'upr:iones qtrc aduri-
te cinco posibles luentes dc interrupción (6 en los
microcontroladores 8032, 8052 y 8752), con dos
niveles de prioridad programables.
f] Caracferísticas del software
s Repertorict de 111 instrucciones, que, con los direc-
cionamientos producen 255 códigos.
e En sLl repertorio de instrucciones existe una que
permite la translerencia directa de memoria a me-
moria sin pasar por el acumulador.
* Los tiempos de ejecución de cada instrucción es-
tán diseñados para ¿rcelerar i¿i velocidad de trabajo
del microcontrolador; su duración en ciclos má-
quina es la siguiente:
El 58 por 100 del repertorio de instrucciones se
- e¡ecuta
en Lrn ciclo máquina.
- El 40 por 100 del repertorio de instrLrcciones se
ejecuta en dos ciclos máquina.
El 2 por 100 de1 repertorio de instrucciones se
- eJecula cn cuatro ciclrrs nráqLrirtlr.
a E1 ticlo ntácpinu está formado por 6 estados cle
2 ciclos de reloj c¿rda uno, tal y como aparece en la
Figr-ira 13.2. de tal forma que:
I c'iclo rnriqtrinl - ll ciclos de reloj
Ciclo máquina = 12 ciclos de reloj
Jl ' >¿ 5J ' J4 , 55 5b
Figura 13.2. Estructura del ciclo máquina
en los microcontroladores de la familia MCS-S1
 Como ejemplo, ve¿rnlos el caso del microcontrolador
B05l perteneciente a est¿i familia, al que se le aplica un
cristal de 12 MHz, por tanto, el cálculo clel valor de sr-r
ciclo máquina se realizará de la siguiente forma:
cicro clel reloj : 10
t:--: i s
Ciclornhquina: n + 10-n: l0 6s
IL
Para terminar con este apartado, resumimos. en l¿rs
Tablas 13.1 y 13.2,las caracteristicas de los rnicrocon-
troladores c'le la familia MCS-51.
13.1"4. Patillaje cle los
rlricrocontroladores
cle la familia MC3-51
En la Figr-rra 13.3 se representan los dos tipos de en-
cnpsulado en que se suelen preser-lt¿rr los microcontro-
ladores de esta fanlilia.
El encapsulado DIL ( Dual in Lüte ) de 40 pines es el
mhs antiguo, empleirndosc tarnbién l-roy en día el en-
cnpsulado PLCC (Plctsric Lecttletl Clúp Ctn'ier).
Si observamos los encapsulaclos de la Figr-rra 13.3,
pociemos darnos clrenta que existen ¡tines c'on Jiutt'ic¡ttes
ntulti¡tle.toda.s. es dccir. eu Llnos instantes nranejeur una
deterrnin¿rda información y en otros manejan otra.
Esta práctica es muy corriente en los chips de muy alta
densidad de integración y se emplea para disiminuir
el tamaño del encapsulado. En la familia MCS-51 se
encuentran multiplexados los siguientes grupos de lí-
6 neas:
. Las líneas del puerto paralelo 0 están multiplexa-
das cor-r las líneas del bus de datos y con las líneas
de la parte baja del bus de direcciones.
o Las líneas del puerto paralelo 2 estirn multiplexa-
das con las lineas de la parte alta del bus cle
direcciones.
. Las líneas del puerto paralelo 3 están multiplexa-
das con diversas líneas de control.
La exister-rcia de pines multiplexados origina la nece-
sidad de emplear circuitos ¿rdicionales para poder em-
piear, de forma adecuada, las inform¿rciones de 1os
buses y plrertos del microcontrol¿rdor. Dicha circr-rite-
ria está lormada básicamente pol chips que contienen
bíestables típo latc'h de 8 bits, qLle memorizan dur¿rnte
el tiempo que deseemos las informaciones corfespor-l-
dientes a buses y/o puertos.
En la práctica, se pueden emplear muchos integra-
dos tipos lcttch como, por ejernplo, el 8282 o su equiva-
lerrte el 74L5373 y el 8283 (lógica negativa). En la
Figura I3.4, podemos ver el patillaje y lir estructura
interna del ir-rtegrado 8282. constitr-rid¿r por biestables
tipo D activados por nivel.

Tabla 13.1. Microcontroladores de la familia MCS-51 tioo 8XX1

No tiene ;1 kb¡:tes ROM 4 kby'tcs EPROM

RAM ir.rterna 256 bytes 1iL lrvteq

Tin.rer

INTERRUPCIONES

VERSIONES CN,IOS
Las versioncs CMOS poscen rnodos cle trabajo en bajo cor.ISumo (IDLE 1'POWDEI{
DOWN)

Tabla 13.2. Microcontroladores de la familia MCS-51 tioo 8XX2

Nrr ticne 8 kbvtcs RON'I [i kb1'tes EPRON'l

I{ r\ i\'[ irt tcrlllr (l-56 + llE) bvtcs I lE) bvtcs

INTF,It IIT]PCION ES
SOC.iIFA > 8K RON,I 37C'571'B >' l(rK ltON'Í
VERSIONES 83C'IFB > I6K ROI\,I
L¿rs versiones CNIOS poseen 3 'l'inter PCA y 7 interrupciones
 ENCAPSULADO DIL ENCAPSULADO PLCC

R
. (T2) | P1.O 1 vcc ñH
l_i_ 8688
qlss
(T?EX) : P1.1 2 P0.0 Am)
P1.2 3 PO.1 (AD1) SoNrO..O-No
P1.3 4 PO.z (AD2) - - - - - I üo o o
0*o-0-a-a-¿>0*o-ora-
c;

P1.4 P0.3 AD3)

P1.5 o PO.4 AD4) p1 tr I I
PO.4 (AD4)
l
_l
P1.6 7 P0.5 (AD\) P1.6 | P0.5 (AD\)
a P0.6 (4D6')
:r
P1.7 |
l

P0.6 An)
P1.1
RESET I
BXXl 32 P0.7 (AD7 ) RESET
l
i
|

PO.7 (AD7 )
(RxD) P3.0 10 JI -
tA tvppl (RxD) P3.0 =
i I EA (Vpp)
(TxD) P3.1 11 gxx2 30 ALF- PR)G) Nc[l NC
u¡urol P3.2 t¿ z3 PSEN {TxD) P3.1 n ALE enOO¡
ñllt P3.3 28 P2.7 (415) uNrol P3,2 I= I PSEN
(TO) P3.4 14 27 P2.6 {414) rwnl P3.3 = l P2.7 (A15)
(T1) P3.5 26 P2.5 (413) (TO) rc.4 n P2.6 (A14)
(wR) P3.6 to 25 P2.4 (412) (T1) P3.5 =
! P2.5 (A13)

tnol P2.3
I

P3.7 1-l 24 (411)

XTAL2 18 23 P2.2 (r''10) @ r N r OQ O r N O sf
XTALl 1q 22 P2.1 (49) r;@JJ{3¿ññññño-a-o-\0*
0-o-É*-
vss 20 21 P2.0 A8)
XX
FA
r=; ;ñ¿=ñ
+.i---
,>: --SSS
Sólo en 875118752
sóf o en So3iejgoszlal sz,-

Figura f 3.3. Encapsulados de los microcontroladores de la familia MCS-51.

D/oI1 - 2olvcc
Dn l-12 1gI ooo
N;I Dpal3 l1n
= Do1
:\¡ =E
DBii4 17 liDO2
| 7-------
DI4-r'
_1,5 BZg2 _
IñA¡I

lL- 16 Do3
N;I Dt5 l-i 6 1s J Do4
i-luuc) :l
Dt6 tt i4l-l Do;
' F- ---.5 Dn,'8 13t DO6
iL,, .^
I¿ i_ l) UUI
n¡-
--1
^-
Utr,: ^Y
G/vD - 10 11 l_ srB
8282

Figura 13.4. Estructura y patillaje del Latch de B bits 8282.

426"
i+:.+;;¡¿a-
 En el circuito integrado de la Figula
Ila tiene las siguientes fur-rcior.rcs:
13.21
e DI0 a DI7: entracl¿rs a los lrlrclrs c¡ue se conectan
bus multiplexado.
a DO0 r DO7: salidas a los /r¡rc'ñs donde se obtiencn
las informaciones clcmultinlexadas.
e OE: orclen de autolización dc salicLt clc los datos
contenidos en cl integrzido. Cuando valc 1, la pas-
tilla posiciona sLrs salid¿rs en ¿rlta impedancia.
a STB: orden cle cerrga dc d¿rtos cn los /¿i¡¿'fis. Sc
colicct¿l con ALE del microcontrol¿rclor.
o V.,: alinent¿rción a +5 V.
" GIVD: m¿rsa.
Seguidarnente analizaremos cada una dc lns patillas
dc los microcoiltrolaclores de l¿r famili¿r N,l
apareceu en la F-igura 13.3.
I Patillas de alinrentación
Son l¿is siguicntes patillas:
e V.,: alir.nentación positiva de *5 voltios
6 {": conerión a m¿rsa (0 voltios).
I Patillas de alimentación de reloj
Correspor-rden ¿t las patillas XTALI y XTAL2 quc sorl
lr s¿rlid¿1" y la entrada, rcspectivallreute, de Lrn aniplifi-
caclor inr,'ersor. tJna dc las forrnas de empleo de estas
patillas cs r-rsarl¿rs comcr o.sr'¡1¿ulor tlc rc1oj. añadiéndole
tun cristal de cuarzo cle 12 MHz. tal y conto se ir-rclic¿r
en la Fistrra 13.5.
M icrocontrolador
XTALI XTAL\
Ct=Cz=40a20pF
Figura 13.5. Conexión de un cuarzo a las entradas
de reloj.
t Patiiia cie fti-S&'I t€nfra{ia}
C'rlrrcsptrrrde lr llr olrlcn cle inicializuciil-r clcl nriclocon-
trolaclor. CLuurclo csla 1-ratilllt se posicionu crl nir cl I
dnrantc al nrencrs dos ciclos urtiquina. se ¡lrovoca la
inicialización de la pastilla. El vector cle RESET- se
L'ucu!-ntrr cn llt dirccción 0000H de lr RO\'t inlerlra.
cada pati- I Patillas rnrrltiplexadas de puertos paralelos
I' buses del microconfrolador (enfradaisalida)
¿rl
Estas patillas, al estar rnultiplexadas, trabajan con in-
lormaciones diferentcs, segírn el instante de tiempo en
el qr-re nos encontrcmos y la forma dc trabajo del
microcontrolador. Las funciones quc podemos encon-
trar en estas patillas son las siguientes:
e Puertos. Los microcontroladores de 1a familia In-
tel MCS-51 tiencn 4 pr-rertos de comunicación pa-
ralelo de 8 bits denominados P0, P1, P2, P3. L¿t
nourencl¿rtura de los pines dc cacla puelto se obtie-
ne añadiendo, al nombre del puerto, el niu-iero de
bit corlespondiente de cada puerto; así, por ejem-
CS-51 cr-rc
plo. de nomin¿rcloremos P I .5 al pin 5 del pue rto Pl.
Los puertos dcl microcontrol¿rdor son bidirec-
ciou¿rles y ¡rileden ser programados conrc¡ entradas
o cLlmo salidas. Los ¿/r¿¿rc¡'s qLlc poseelt estos pLler-
tos cu cada ur.ro clc sus ten-ninales. ticnen vn lbn
ottt tle salidcL. es clccir, admiten. trabajando cclmo
salidas, que se conecten a sus pines hasta 8 cargas
TTL-LS en el pucrto P(), mientras que el resto de
los puertos sólo ¿rdmiten 4 cargas TTL-LS.
a Bus de datos. Cu¿rndo el niicrocontrolador trzrbaja
con memoria externa, sea ésta ROM o RAM, em-
¡rlea el bus de datos para enviar o recibir datos de
la memoria. Este bus cs de 8 bits en la fanrilia
MCS-51. Cuanclo el rnicrocontrolador tlabaja
sólo con menorilr interna no envía cstas infclrma-
clones por sus terrninllc's.
* Bus de direcciones. Esta fiLn"rilia dc microcontrola-
clores posee un bus de clireccioncs de l6 bits para
trabajar con la rnemoria exterrla. Cuando el rni-
crocontrolador tlabaja sólo con rnemoria interrra.
tuo enr'ía t¿rmpoco por sLrs terminales estas infor-
l-Ilacloltes.
e Líneas de control dirersas. Es un conjunto de 1í-
neus con lrrs fuuciones sicuicntcs:
-- llrD (salidal.
(entrada). Entr¿Lcla c'lel puerto serie.
-- G.TxD Salida clel puerto seric.
1ly'll (cntrrrcla). Entllc'la dc- la intcrrtrpcióu ex-
terna 0.
;F
ILrTI (cntrrrd¿L). Entrada de la interrupcióu er-
terna l.
-- I0 (cntracia). Entrada extcrna del tcmptri'izu-
dor/cont¿idor Tinter 0.
-- f1 (entrada). Entraclu esterna del temporiza-
rlcrr',,corrtador Tiurcr I.
fl (cntrircla). Entracll extcn.ui dcl tcntptll'izlr-
clcrr contaclot' Titttcr l.
- ' T:E.X' (cutntcilt). L:rttt'¿rcla clc ca¡ttLtrlt v rectrga
t1.L tcttt¡rirrizlttltrt cotrtrtdor l.
ll'R (sltlicl¿r). Orclen clc e scritLtra para r-ruidacles 1'
nrenr0r'i¿r c\tcrnir.
liD (sltlicia). C)rclcn ,lc- lectLtra par:r tttriclacles de
rlrent() f ia cxlef 11¿1.
En la Tabla 13.3 se restlme cómo se encuentran
nr I ti 1-rlc'rld ¡r s todas las anterior-cs inform aciones:
u
{tV I
 Tabla 13.3. Líneas multiplexadas en los microcontroladores de la familia MCS-S1

IVIT]LTIPLEXADAS NTULTIPLEXADAS N{ULTIPLEXADAS

a Líneas del puerto P0. o Lincas del puerto P2. ¡ Line¿rs clel puerto P3.
a Parte baja del bt¡s de dirccciones a Plu'te a ltl de I bus dc direccioncs. o Line¿rs de control divers¿rs.
¡ Bus de datos.

P0.0-A0+PQ P2.0 + A8 P3.0 - RxD (Entrada puerto sefie)

P0.1
-Al+Dl P2.l -+ A9 P3.1 - I-rD(Salida pucrto serie)
P0.2-A2-D2 P).1 A10 P3.2 - 1NI0 (Interrupción 0. Externa)
P0.3-A3)D3 P2.3 - Al l P3.3 - INTI (lnterrupción l. Externa)
P0.4+A4+D4 P).4 - t\]2 P3.4 - T0 (Entrada cxterna. Titnu 0l
P0.5-A_5-D-5 P2.5 + A13 PJ._j - {L (Entrada externa. Tintcr l)
P0.6-A6-D6 P).6 - All P3.6 - \]/R (Escritura memoria extcrna)
P0.7-47+P/ P2.7 + A15 P3.7 - RD (Lectura mer¡oria externa)
NIULTIPLEXADAS (sólo cn 8032i8052/8752)
o Dos lineas del pLrerto Pl.
r Entradas de control clcl Titner
Pl.0 - T2 (Entrada externa del Timer 2)
2. Pl.l - T2EX (CuptLrra e impulso de recarg¿r del Timer 2)

I Patilla de ALE (Address Latch Enable) Es preciso dest¿rcar, por último, quc csta patilla ALE
posce, corro segllnda función, la de entrada (PROG )
Es la salida de autorización de carg¿ par¿r el /arcft c¡ue qlre ¿Iutoriza la programación en los microcontrol¿rdo-
debe memorizar la parte baja del bus de direcciones en res cle esta familia que emplean memoria EPROM
Ios accesos a la memoria externa. Indica si l¿r informa- para implementar la ROM interna. conlo es el c¿rso del
ción presente en las líneas del puerto P0 corresporrden B75l y el 8752.
a un dato o a la pafte baja de l¿r dirección de trabajo
en el exterior. Así se cumple que: I Patilla ¡Je EÁ (External Access)
o Si AI-E : 0, el microcontrolador presenta Lin d¿ito Si v¿rri¿rmos el nir,el lógico aplicerclo a est¿r entrada,
en el puerto P0. podcmos obte ner los dos modos de trab:¡o cllle poscen
. St ALE : 1, el microcontrolador prescnta en el los tnicrocontroladores. clLle son los siguientes:
puerto P0, la pzrrte baja de ur-ra direcciór-r dc traba-
jo en ei exterior. o Si EA : 1, el n-]icrocontrolador trabaja en tnodt¡
tnicrot'r¡ntrolcttlrtr 1- rlsa la memoria RON4,'EPRON,{
En la Figur¿i 13.6. se muestra l¿r form¿r clc cone,riona- lntcrna si la clirecclirn especiflcacla está comprendi-
do de esta patilla ¿rl circuito latclt para conseguir, cle d¿r entre 0000H ), OFFFIJ (0000H y 1FFHH en el
forma permanente, la inlormación del bus dc datos y 80-52¡. y la mcmoria externa si excede dicho v¿rlor.
del br-rs de drrecciones, cuando el microcontrolaclor " Si ¿A : 0, el lnicrocontrol¿rclor sc dispone cn nrtdr¡
cstá trabajando con mentoria cxtclnt. rricroprocesulory no traba¡a sobre su nrcrnoria
RON,I/EPROI\'1 intcrn¿r. sólo utiliza la rnernoria er-
te fn¿1.
M icroco ntro ador
P¿tra terminar', indicaremos rlue esta p¿ltilll dc- EA es,
I

Bus de
couro sc-sunda función. lii patilla cle entrad¿i (\,',,,) del im-
Puerto P0
datos pulso cle programación en los microcontroladores dc csta
Parte baja
Bus de direcciones l¿rmilia que ernplean mer.nori¿r EPROM. par¿i implemcnt¿rr
la RON{ intcrna. como es cl caso del 8751 v el ,3752.
LATCH 8282

DI DO
?,. .re
\/ orfecclones I Patilla de PSEN (Progrunt Store Enable)
ALE i hs llt sliliclu cle ltutori/uuiun rlItL- 1'rcrrrite- slbcr cLnilldo
se trabaja sr¡bre memorit RON{ interna y cuaudc) sc)-
Puerto P2 brc RONt e\tcnta.
arte alta
Bus de direcciorres . Si P-S&V : 0. el microcontroladol indic¿r clue esta
trabajando soLrre memc)ria ROM externa.
Figura 13.6. Circuito para demultiplexar el bus de datos . Si PSEN : 1, el microcontrolaclor inforrra quc
y direcciones paftiendo del puerto P0. trll¡n.jr sr''lrrc l.l.l.-ll.roril RON{ intcnra.

€=#
 N4 ic rocontro la dor
Puerto P0
Parte baja
Bus de direcciones
ALE
Puerlo P2
Parte alta
Bus de direcciones
PSEÑ
ra no wn
Figura 13.7. Control de solicitud de interrupción a la CPU por un controlador de interrupciones.
Si tenemos en cuenta est¿r il.lform¿lción, podemus
cmplear esta patilla para activ¿rr y deserctivar el termi-
nal de C-g ( Chip Seler:t ) de la pastilla de memoria
ROM, qlre se utiliza en el exterior. En la Figura 13.7,
podemos l'er el esquema de conexionado de un rnicro-
controlador- trabajando como microprocesador con su
lnernori¿r ROM y RAM externa.
13.1.5. Organización cle la nremoria
Como ya henros indicado en las c¿lractcrístic¿rs genera-
les de la far-nilia MCS-51, la nrerrori¿r se organiza cn
dos grandes bloques o map¿rs de memoria que se-euida-
rrcnte estucli¿rremos:
[J N{emoria de código
Implerrenlzrda sobre rncmori¿r ROMiEPRONI. contie-
ne los progr¿lmas que ejecutir el r.r-ricrocontrolador. En
la Figtrra 13.8. se inc'lica el mapa de merlori¿r de códi-
go. así conlo su or-ganizaciirr. tam¿lño y localización.
Si la patilla EÁ : l. el microcontrolaclor trabaja en
tttodt.t tni('rocotrrolutlor y, por t¿rnto. lee v cJecuta ins-
trucciones de la memoria dc cóciigo intenrll. sieurpre' i
cuairdo !a clirección uo e\ceda de 0FFF H. en el
8051'87-51 o de 1FFFH. en el 80-52187-51:cn dichas ciirec-
cion.-s. la pltilla P,SE,N estri en nircl logic,r l. Ilrr cl resLo
clc l¿rs direccioncs. 1000H-I;l F F ll o l(X)Ot t-F I-'l- F H.
cl microcoirtrol¿rdr¡r acccdc u la r.nemoria c1e ctidigo
e\Lcnta. ¡'lot' tittttrt. lu ¡l.ttillit P.S,aV :c l)onü a uit'cl
lirgico 0. tln d¿r1o ¿r destacaf. crrturclo el nricrocontrola-
c'lor traba¡a cou su mcrroria de código interira. es que
los ¡rrrerfo.s P0 y P2 del microcontrolador quedan libres
l no nrrrltiplcran cl hus de direcciones.
Bus de datos
Bus de
DI direcciones
DO
STB ÓE
Si ia patilla de entrada EA esta a 0, el microcontrola-
dor trabaja en tnodo nticroprocescttlor y. por tanto. lee y
ejecuta instrucciones de la memofi¿r de código extern¿l,
sea cnal seir la dirección de trabajo. En este caso. el
microcontrolldor posicionr lír prrtillrr P5trN pelmancn-
temente a nivel 0.
Desde el irunto de vist¿i del soltri.'¿rre, no crister.l
instrucciones dilerentcs para traba.jar con la rnemori¿t
de código intern¿r o extern¿r. )'a que el contador de
progr¿rma (16 bits) direcciona libremente una u otr¿l
mcmoria de código sin alterar el tiempo de búsqueda
de la instrr-lcción: por t¿rnto. sólo rnediante la vari¿rción
harclu'al e en la patiila ¿.t det nricrocontrolac'lor. es
posible difelcnciar de fc¡rma clara cntre rncurorin de
códi,so intern¿r y erterna.
Par¿r tclminar con este ¿rpaftaclo indicarenios quc
ios microcontroladores 8031 y 8032. al no poseer lnc-
moria ROIVI intema. trabajar-r siemprc en mrrdo micro-
procesado r.
E Vlemoria de datos
Inrplr'ment¿rd¿r sobre uremoria R¡\i\f. contienc los da-
tos almacenaclos en los registros internos clci micro-
controlador. irsi cono la pila ric urerrori¿r 1' las tablas
rle d¿rtos enrprleadas en los progr¿ur¿rs. En la FigLr-
ra 1-1.9. se inclica cl trana dc urctnriri¿t de d¿ttos. asl
conro sLl orglrnizacitin. tuntaho ¡, localizrción.
Ill u-rupa cle la mcnlrrt'iu cle tlittos sc tlivide ctl dos
zottas cie ueurtiria que potiemt)s ver eit la i:igLira 13.9.
Est¿ts z0r-tits srlr-t:
o Nlemoria dc datos extcrna. Pclsee tttl trttlllrñtr tlc
64 kb¡'tes.
o Memoria de datos interna. Tieue un tamaño' que
varía segirn el ntoclelo de microcontrol¿rdor, entre
É:l¿Y
 EXTERNA EXTERNA
60 Kbytes 56 Kbytes

Indiferente del lndiferente del

valor de EA valor de EA

Si PJF/V-= O Si PSF/V = O

INTERNA EXTERNA INTERNA EXTERNA

4 Kbytes 4 Kbytes 8 Kbytes 8 Kbytes
siFT=1 S¡E7=O S¡EÁ=r S¡87=O
Si PSEIV= 1 ^.:;
bl rutlv = U Si PSFN= 1 Jl rJts/V = U
^.'ffi

MEMORIA ROM.EPROM MEMORIA ROM-EPROM

8051/8751 8052/8752

Figura 13.8. Mapa de memoria de código de la familia MCS-51 de microcontroladores Intel.

256 y 256 + 1.28 bytes. Se divide en tres bloques - Bloque adicional de RAM de 128 bytes (sólo
distintos que son: accesible en el803215218152).
Bloque de 128 bytes de registros con funciones
Bloque bajo de RAM de 128 bytes. especiales, denominado bloEte SFR.
-

MEMORIA RAM MEMORIA RAM

EXTERNA EXTERNA
64 Kbytes 64 Kbytes

INTERNA INTERNA
OOFF OOFF
Registros SFR's Registros SFR's
128 bytes 128 bytes
128 bwes
007F 007F
1 28 bytes 1 28 bytes
0000 0000 0000

803 1 /805 1 /875 1 80321805218752

El accesso a memoria interna o externa controlado por instrucciones específicas. Indiferente del valor de E7 v PSEÑ.

Figura 13.9. Mapa de memoria de datos de la familia MCS-51 de microcontroladores Intel.

43&
. .: .:- : :.-.
r .'..#*!**¡i::
ijFi
:8
 Esta familia de microcontrol¿rdores distirrtue. por
medio clel software, cuirndo lia dc trabajar en cada un¿r
cle l¿rs zonas dc la memoria de datos, es decir. eurplea
instruccioues diferentes para saber si traba.ja con RAM
externa o interna. Dcntro de la RAM interna, utiliza
modos de direccion¿rrnicnto distintos para diferenciar Se emplea
entre las tres zonas que la componcn. para localizar
la PILA de
MEMORIA
Con Con
direccio direccio-
Con direccionamiento namiento namiento
d¡recto directo indirecto 48

255 FF 255
Registros SFR
Registrosl RAM
80 128 80 SFR adicional 128 1 6 bytes
7F 121 7F 127
direccionables
RAM baja RAM baja
00 00 0 b¡ts a bits.
Trabaja con el
procesador
Con direccionamiento
directo o indirecto boolea no

RAM interna enel RAM interna en el

8051/8751 8052/8152 20H
1FH 3'1

1BH
11H )2 Ba ncadas
Figura 13.10. Estructura de la memoria de datos interna 10H to de
tf,
de la familia MCS-S1 de Intel. OFH
reg srros
r

OBH 8
07H 7

Estudiaremos ahora, con más arnplitud, la estructu- 00H 0

ra ]i car¿lcterísticas de la memori¿i de d¿rtos intern¿r, la
cual, como ya indicarnos, sc dil,idc en las zon¿ls o
bloques que ap¿lrecen det¿rllados en la Figura 13.10, y
que sou lt-is siguientes:
. Bloque bajo de la RAN{ interna. En est¿t zona de la
merrrori¿r de datos intcrn¿r, se loc¿rlizan la pilo tle
tnerrrctrio, cu¿rtro bctnccLtlcts de registros uuxiliares de
8 bits, la zottct tle trabajo tlel ¡troc:esatlor booleartct y
dirccciones de libre empleo por cl usu¿lrio. Dicha
estrulctur¿1 aparece inclicada en la Figura 13.11.
* Bcuttatltt de rer¿istros uuxiliures. Este bioclLre de
la RAM interna esta formado por 32 direccio-
nes de r"rn b;-te. contenidas entre 00H y' la 1FH.
Cacla ciirección funciona couro Ltn registro
aLrxiliar clel microcontrolaclor. en el que se pue-
clen ¿rlmacen¿rr o leer datos cle 8 bits. La deno-
rninaci(ln cle cstos rcgistros se fealiza agruplin-
dolos en cllatro -qrupos o b¿rnc¿rdas de ocho
registros c¿rda una, de est¿r fonn¿r. lo llarlrare-
mos registrer R0. Rl. R2. R3, R4. R-5. Ró y R7
de 1¿r bancada 0. 1. 2 o 3.
Cuanclo el nriclr'rcontrolac-lor estlt operando.
só1o cs 1-rosiblc trabajar siniLrltáncarrentc con
los ocht¡ registros dc una dctcrminacla bancacla.
La lorm¿r clc especil'iclrf nrücliantc e I softu"arc
con clttó registrc'r se traba-i¿r tlenll'o cle una ban-
cuda. ¡rucdc h¿tccrsc lriu-n inrlicantltr cn llt iirs-
trL¡ccit''rn su clirccciirn e n la RANI o. simplcmen-
te. em¡rleanclo el sírubolo tlel registlo: R0. R1.
Itl. Rl. R4, R-5, R6. R7. La selcccitjn clc la
bancada activil sc clectúra con los bits RSl 1'
Figura 13.11. Estructura de la parte baja de la memoria
de datos interna de la familia MCS-51.
Bloque tpe tralxt.ju con el ¡trocesutlor boc¡leutt¡.
- Está contenido entre 1as direcciones 20H y lii
2FH y consta de 128 bits distribuidos en 16
bytes, que pueden ser utilizados bit a bit o byte
a byte, y que trabajan conjuntamente con el
procesador booleano.
Bloclr"re de'libre uso /S('r'rlr('h Pud : Blot' de
- rtottts). Este blocpre de la RAVI interna. que
consta de 80 direcciones cic un L'r¡rte. puede etn-
plearse libremente por el usnario, pero se Lls¿r
nL)n)ralrxente prra pclsicionar cn él la pila da
tutctttorio 1-1FO. neces¿rrilt en los saltos lt iute'-
rfupci()ncs v st¡hrtrtin;.ts.
En estc microcontrolador la pila cle nrr-mofiit
se er¡ritnde lraci¿r arrib¿t (not c\putttl don'tt ). cs
decir" se ca[ga p(rf increnrentllciirrr y se descar-
ga por decrenreutaciilti. El pttnter() tle ¡tilo
(Stttck Poiuter ). cle 8 bits, itpttttta a la direccitir-r
correspottclientc al irltirno b1,te irltnacc-tllrdo e lr
esta zona cle t.nellrcrri¿r LIFO.
* Illoque adicion¿rl tle la RA\l interna. En la Fi-'ltr-
ra l-1.9 1tr-rclinrtts vcl' rluL- este. blotlttc sóltr cri:ir- c'rl
lc¡s nricr occlntrol¿1cl()rcs 8031r8052,/E752. ¿tsi como
cltrc e'l blocltrc adiciorl¿l v cl blcic¡tre de registrtls
SFR. ctlrttpitt tcn llts urismtts tlireccitlnes tlc ucl.tlo-
t-ilr. Estrr. ittll)rllle irlttsLtll-lt ttittu[trr ¡.r¡tr-
ll0 pl(r\ (re

RSO dc uno de los re-eistros SF R. llarrado P.ttr4/ tl otro blcque se

blem¿r real. ya qr,rc el ¿tcceso a uno
( Pt.t'tlr0til .SIr/¡¿l.\ W,¡rd ). efectÍra mediatlte cl empleo ds m¡rdos de direccio-
-
namieuto distintos, qLtc gcncran dilerentes códigos
mirquinzi, los cualcs. itl ser interpretados por la
13.f .6. Registros de funciones
CPU del microcontrolador, perrniten acceder a especiales (SFR)
uno de los dos bloques de 128 bytes que ocupau
aparentemente las r-rrismas direcciones de meinotia En este apartado, v¿u.nos a describir las funciones m¿is
de datos. importantes de cada uno de los registros que ap¿lrecen
Por lo demas, estc bloc¡ue es de uso tot¿llmente en Ia Tabla 13.4, para ello. agruparemos clichos regis-
lible plrra el Lrsruu'ir'r. tros se-eún el trloque del microcontrolador al clue perte-
Bloque de registros SFR de la RAM interna. El necen.
bloqLre de reclistros pttru luncioues especiales ( re-
qistros StrR) poscc nn t¿turaño de 128 direccioues, I Registros SFR pertenecientes a la CPU
que no están ocupircl¿rs en su totalidad debido a a Acuntulcttlo¡'. Es el rcgistro principal para -gr¿ut paf-
que solamentc existen 26 reglistros SFR. En Ia Ta-
te de las instruccior-lcs. Los nemónicos dc instruc-
bla 13.4 se indica el símbolo de dichos registros, su ciones que empleen el ¿rcumulador utiliz¿rmn parzr
descripción y su dirección cn la memori¿r RAM
éste el símbolo A.
interua. * Re.clistro B. Es el registro utilizado en las opelacio-
Los registros SFR clLrc ¿rparecen en la Tabla 13.4
nes de mLrltiplicación y división. las cuales se de-
pueclen denoilinarse pof su dirección o por sll
ben lrtr'llef a ltt sigrriciltc estrilcturt:
símbolo. Esta lacilid:rd clue poseen los legistros
SFR se debe al diseño de los pro-srama ensaurbla- División : Aill, Multiplicación : A' B
dores realizados para esta farnili¿r de nicrocontro-
Para otras instrucciones pucde utilizarse como
lador es.
registro auxili¿rr.
Por otra parte, los registros SFR que ap¿rrecen * Registro tle ¡troclranutción de la palobra de estodo
en la Tabla 13.4 rnarcados con un asterisco tienen ( PSI4/ ). Este registro posee dos funcioncs que son:
la propiedad de poder leer y escribir en ellos bit a
bit; cada uno de sus bits posee un simbolo y Llna -- Contene r los./lags que reflejar-r el estado interno
dirección de este bloque de direcciones de la RAM de cn la unidad arit-
l¿rs operaciones re¿rlizadas
lntema. mético-lósic¿r del microcontrolador.

Tabla 13.4. Registros SFR de la familia MCS-51

Acumul¿rdor EO H
B Registro B FO H
PSW Pro-sramaciór.r de l¿r palabra de est¿rdo DO rt
qp Puntero cle pila 8l H
DPL Puntero de clatos (pafte baj¿r) 82 H
DPH I)untero de datos (i)arte alta) ÓJ H
PO PLrerto P0 80 l-¡
DI Puerto P I 90 H
,l
P] Puelto Pl AO H
P3 Pucrto Pi BO H
IP Prioiid¿rd de interrupciones B8 H
IE Atrtorización dc intcln¡Pcionr's A8 H
TN,IOD Contlol clel r.tiodcl c1e traba.jo clc los lilri¿r' l) r, Tiutar I 89 H
1'CON Ccrntrol de interrupciones r'lel Tinter 0.'l-itn¿r l v cxtcrioles 88 H
T]T]ON Crrntrcrl y program¿rción clcl 'l'inttr 2 C8 H
THO Tinu,r 0 (p¿rrte ¡1ta) 8C H
TLO 'l'intcr 0 (parte baja) 8A I]
THL Tit¡tar I (purte ulta) 8D H
TLI 'l
in¡cr I (prlrtc Lr-la) IJB H
f ril l'intcr I {plrte altlll cif il
TL] Tinter ) lpnrte baja) CC H
RC'A P]II Ctrntlol rle capluras v uut()rrcc¿rrga del llrirr'r' cll II
l¡
RCA P]L C'orttr-ol de c¿lpturas _\ ilLlt()rrcclrq¡ dcl 7-irl¿r' CA H
SCON C'ontrol dc pue rto sclie 98 H
SBUF Pucrto seric 99 LI
PCON Control de potencia consumicla por el inte-urado 87 H

Áe4
¡+üé

a¡:¿
 Programar Ia b¿lncacla ¿rctiv¿r de re-uistros au\l-
liare s.
AC FO RS1 RSO OV F1 P
BitT Bir6 Bits Bit4 B¡t3 B¡t2 Bitl Bito
Figura 13.12. Registro PSW del microcontrolador.
En la F-igura 13.12 aparece la estructur¿r cle
este registro. El signilicado cle cada bit es el
siguientc:
- Bit de carrl' (CYl. F,sfe lloq se activa. ponrón-
dose a nir,el 1, cuando se produce Llu acarrco
en un c¿ilculo realizado por la unidad aritmé-
tico-iirgica del microcontrc'rlador.
Bit de acarreo auxiliar (AC). F,stellar7 se acti-
vit. 1-roniórtclose ¿r nivel l, cLrando sc producc
un acafrco entre los bits 3 y 4 en una operit-
ción aritrrética. Este hccho sc r"rtiliza. por
ejcrnplo, en operacioncs en cirdigo binario
BCD.
Bits libres definibles por el usuario (F0 t' FI).
Sólo en dctcrminadas versio:res.
tsits dc programación de la bancada de regis-
tros activa (,RSI, RS0). Estos./7cr7s sirven para
progralnar cuárl c1e las cuatl'o bancadas de
rcgistros dc 1a RAM interna bala estír actiia.
Si escribimos RS1 : 0 RSO : 0. se activa cl
huttc'o 0'. si escribitnos RS1 : 01,RSO : 1. se
"v
activa el |lunc'o 1 y, así, sucesivarnente.
Ilit de overflorv (OV). Este flu¡1 se ¿ictir'¿r, pc'r-
nióndosc a nivel 1. si se prociuce un dcsborda-
miento de la ctpacidacl del ¿rcumuiadrlr.
cLtlndo sc t|rbiljir cn ()nefrlciones c()n sicno.
- Bit dc paridad (P). El valor cle este lktu de pen-
cic dc la ¡raridad del registro acur-nulador', sc-
s[rn el siguicnte corlreni.r:
tt\ Si el nírmero de unos del ¿rcuuiul¿rclor es
inrpar. P - l.
1,) Si el nirmel'o dc ¡lnos del acumulador es
par.P-0
Putttcrt¡ tle ¡tilu l5P). Es el pturtero dc kt pilu clc
memoria LIFO, c'londe se guardan las clireecionu-s
de rctorno en los saltos l interrupción v submtinas.
El fttrrcionanriento del prrrrtero tl<, ¡tila es autontirti-
co, ilrcrementi.rnclose cn la carglr Y decreurentunclose
en 1u clescarglr. Tarnbión poclcmos cr.nplcar la ¡lila
LIFO para guardar culrlc¡uier clato clue' clesc'c- el
pr ogt'itt.naclor. Lrtilizanclo par¿r cllo las iustnLccio-
ncs PLiSH (grrirrclal err la trrrla) I POP (sucar dc ll
irilrL). l-it L-st()s ersrrs. ':l pLrtttt'r't, Llt' lt pi!tr sc rircrc-
nrelrta ¡" clect'cnrenta t¿rll1bien clc fornra uutrrlllalticlr.
Ll lr clato inil-roltantc u tcucf crl cr-lcltla e1r cstu
ljrnrilia de nricroconlrolutlore's cs clr.lc. clcspues rie-
ejcctrttrrsc ur.tit rtt-clett hurtltvarc cle RáSL7-. cl pLutlt,-
ro da pila sc queda ciirgaclo con 07. Esto nos
plantca un ¡rroblcma va que. si no modificarlos cl
puntcro de pilu. el primer dato ¿r cargar en ia pila
LIFO se alnraccnaría cn la posición 08H, qué se
corles¡ronde cc'rn el legistro R0 del bancct 1. por
est¿r razón l¿r subnltin¿r del RESET debe modificar
el valor clel purttelo de ¡tilu ¿l ul.l¿t dirección del
bloque liblc cie la RAM interna. que es el lugar
doncie se localiza la pila LItrO.
Pttttaro cle tlutos ( DPTR IDPH. DPL] ). El registrtr
puntero cle datos (DPTR) es1á formado por cl
resistro DPH cpre contiene su byte alto. y itor el
registro DPL qLre contiene su byte bajo. Str iun-
ción es conter'ler la dirccción dc trabajo cle 16 bits
en la memori¿i RAN4 externa. Pr-rede trabajalse
con él conlo un registlo de 16 bits o como dos
registros indcpendientes de 8 bits.
Tt ltegisfros pertenecientes
a los puertos
de comunicació¡a
Puerlos pcLrttlt'los P0. P1. P), P-i. Es{r-ls r-egist|trs
cclntienen l¿r infolntación que cntr¿r o sale dc los
puertos P0, P1. P2 y P3 de cor.nunicación paralelo
del microcontrol¿rdot con el exterior.
Búler tlel ¡tucrto serie (SBUF ). Está formado por
ilos registros independientes que son cl bufÍbr cle
transurisión ¡, cl buffer de recepción.
La carga dc tur byte en SBUF in-rplica el inicio
cle un¿r transrnisión de datos al cxterior. rnientri-rs
que la lect¡,rra de un b.u-te clesdc SBUF implica uua
reccpcitin o toura de datos dcsde el crterior.
Reqistro de proururnctcirin del prret'to serie ( SCOI{ ).
Este registro se encargrl de est¿iblece r los pitrurle-
tfos p¿rra la tr¿tnsmisión o reccpción clc datos cn
una comllnic¿ción serie con cl exterior. E,n É'l se
deiinc', si se tr¿rt¿r de un¿r tlansmisión o recepcicin.
el lc¡mr¿rto dc la palabr¿r a trausnlitir (Lrit c1c .sr¿¡rr.
bits cle datos, bit de stop). la velocidacl cle' transn-ri-
sitin. etc. En r.rn próximo aplrtaclo vcrelnos su
esif uctrlril.
n R.egistros perf enecientes
a los ternporizadoresicoiltadores
o R¿rl¿s¡l'¿rs ! a rtt prtr i zotl r¡ re,s,' t'ottt u I rtres d t' 1¡r.s Titrter
0. J'irncr 1 r' Tirrer 2 (TH]-TL]. THl-l'Ll v Tl12-
TL) estt'Ttcrr xilo en al iJ03),10-51 (S7-tll. Sor-r regis-
tt'os contackrles de l(r bits clondc se cfectitatr las
tenr¡-rr-rlizaciones v cr¡cntas de los 7'itttt,r 0. Tiutct' I
(¡ Tirncr I cn cl 30-ll S05l fi7-51). En ttn prórirtttr
aplu'tlcio \crclltos su estructLlfa.
'- Ilt'(lislrr¡ lt'¡tt'otTrttrttttcii¡tt dcl tttc¡tlt, tla truhtt.jtt lt'
1os'l inrcr'() r' iinrcr' 1 ( !.\i{)!).¡. Sit't,: lr¿t!-ir Ir!'()Si'it-
trar cl t.ttoclo rlc tntblt.jtt t-lc los'fitncr I t Titttcr 0.
6 RcLlislrt¡ tle tt¡tttt't¡l I l'iags ¿/¿'1 Tittlet' 0. Ttrl-ier I ,t'
('()tll t'()l tlt' l,t.s íttlarrtt¡tt itttt¿.s ¿'\f¿'r'¡¿¡l'¿'s ( TCON )'
És1u' cs tllt rcgistro cliseñltcitl ¡rltra el cc¡tllrol cle l¿rs
irttcrrtr¡rciottes proceclcittcs clc los Zirrrcr' 1, Titt¡er ()
v clcl crteric-rr'.
AAft.
 : Reqistro cle prop¡rornación cle modc., y control clel
Timer 2 (T2CON ). Este registro re¿rliza las mismas
lunciones que los registros TCON y TMOD, pero
aplicado al Timer 2.
tr Registros del controlador tle interrupciones
. Registrc¡ tle uutctrizac:ión de interrttpciones ( IE
un registro que permite habilitar las interrupciones
procedentes de cada una de las cinco o seis fuentes
que posee ei microcontrolador. Dichas lirentes son:
El prrerto selic.
Lrr patilll del microcontrolador 1ñ7.
- Ll pltillr del microcontrolador l-lVT?
- El Tinrcr l.
- El Tittter 0.
El Tuner 2 (sólo en el 8032/805218152).
Q Re(Jistro dc pr'íoridod tle interrupciones (lP ). Cada
fuente de interrupción pLtecie ser programacia en el
nivcl alto o bi¡o cle prioridad, poniendo a 1 o a 0
ios bits de este registro. Una interrupción de bajo
nivel de prioridad se puede interrumpir por otra
de uu nivel más alto. Una ir"rterrupción dc alto
nivel de prioridad no puede ser interrr¡mpida por
otra interrupción de un nivel nrás bztlo.
fl Registro de control tle consurno
En esta familia de microcontrol¿rdores existe un registro
). F.s denomina-do PCON (Pou,er Control Reclister), que se
emplea p;irtr aplicaciones donde la característica de con-
sumo sea crítica, la versión CHMOS ofrece dos modos
de trabajo de bajo consumo, el modo Pr¡tver Dotrn y el
rnoc-lo 1lle. Este registro ofrece también posrbildades de
variar la velocidad de comunicación en el canal serie.
13.1.?. Froceso cle lectura
en la rnenroria de ¿:ótligo
exterLa
EI proceso de lectura en la memoria de código (progra-
ma) externa. qlte se muestr¿r en la Figura 13. 13 es el
siguiente:

M ¡croco ntrol ador

Puerto P0
Parte baja
Bus de direcciones

Bus de
DI direcciones
DO

ALE STB OE

Puerto P2
Parte alta
Bus de direcciones
PSElV

EA RD WR

: máquina
Un ciclo Un ciclo máquina

, St. SZ 53. 54 55 56 51. 52 53 54 55 56

ALE

PSFN

¡,
",
"o

Figura 13.13. Proceso de lectura en memoria de códiqo externa

é+é4

,::al
i;-
 e El Puerto P0 emite la parte baja del contador del
progr¿rma (PCL) de la dirección exterior en la que
se va a leer y, simultáneamente, se pone a <1> la
señal AIE ( Address Latc:h Enoble
Iotch74LS313. Al mismo tiempo el microcontrola-
dor emite, por el puerto P2,la parte alta del conta-
dor del programa (PCH) de la dirección exterior a
leer.
* Seguidarncnte, el lnicrocontrolador, por medio de
la patilla PS¿¡/ la lectura en la memoria
¿iutoriz¿r
de códi-so externa, recibiéndose en el microcontro-
lador el códi-eo leído a través del Puerto P0.
En la Figura 13.13 podemos ver qLre la señal PStrV
se activa dos veces por ciclo máquina, para autorizar
la lectura en la rnemoria de código externa; por
contrario cuando la CPU está leyendo un progr¿In-l¿l en
la memoria de código interna. P-S6¡V no se activa y las
direccioncs no se er.niten por los puertos. Sin ernbargo,
AIE se sigue enitiendo dos veces por cada ciclo miiqui-
na, pudicndo ser utilizada como señal de reloj externo.
Es importante tcner en cuenta que, para el progra-
mador, no existe distir-rción entre leer en l¿r memoria de
código interna y la" erterna, siendo el contador de
programa (16 bits) el que direcciona libremente una y
otra merroria sin altcrar el tiernpo de búsqueda de la
) que controla el instrucción.
13.1.8. Proeeso de lectura
en la menroria cle clatos
externa
E,n la memoria dc datos extem¿l, se puede tanto leer
como escribir, ya que está localizada en una RAM. El
proceso de lectura que se muestra en la Figura 13.14,
es el siguiente:
el
o El Puerto P0 emite la paite baja del puntero de
datos (DPL) de la dirección exterior en la que se
va a leer 1,, simultáneamente, se pone a <1> la señal
ALE (Adtlress Intc:h Encúle l que controia cl latclt
14L5373. 41 misrno tien-rpo el microcontrolador
emite, por el puerto P2, la parte alta del puntero
de datos IDPH) de la dirección exterior a leer.

M icrocontrola d or
Bus de datos
Puerto P0
Parte baja
Bus de direcciones

Bus de
DI d i recciones
DO

STB ÓE

Puerto P2
Parte alta
Bus de direcciones

Un ciclo máqu¡na Un ciclo máquina

sl s2 s3 s4 s5 s6 sl s2 s3 s¿ s5 s6
AtE

PsEñ

FD

Figura 13.14. Proceso de lectura en memoria de datos externa.

453
,.-.':o.¿¡i;ii*:l
 o En el flanco de bajada de la señal ALE e1 Latclt
ahnacena la ¡rarte ba.ja del puntero dc datos (DPL)
dc la dirección exterior a leer.
' Seguid:rmente, el microcontrolador, por medio de
la patilla RD ¿rutoriz¿r la lectura en la memoria de
datos externa, recibiéndose en el microcontrolador
el dato leíclo a tr¿rr'és del Puerto P0.
Corno \¡emos cu l¿r Fiqura 13.14, al producirse ur-r
acceso a la menroria de datos externa, lto se -qeneran
irnpulsos dc PS&V, puesto que dicha ltelnori¿r no los
necesit¿r, utiliz¿rnclosc por el contrario las señales RD
(lectLrra) y l4lR (cscrituirr). Estas señales son generadas
a¡-rtomátic¿rmente por el microcontrol¿rdor.
Para que un microcontrolador pueda distinguir cuán-
do debe trabajar en la memoria de datos interna o en la
memoria de d¿rtos externa el programador posec nenló-
nicos diferentcs clue clan lu_ear zr códigos clc operación
distintos. Vear.r.ros el si-guiente ejcntplo:
o La instrucción NztOV A,40H carga el acumulador
con el dato contenido en la dirección 40H de la
RAM interna.
e La instrircción MOVX A,(;1. DPTR carga el acu-
mulador con el dato contcnido en la dirección cle
la RAM externa a la cluc ¿rpltnta el pr"rntero cle
datos.
13. 1.9. Interr"ul)ciones
en los rnicl'ocontrolaclores
En la zona más baja, o zona inicial, de la memoria de
códi-eo intern¿r (ROM/EPROM). existen una serie de
direcciones rescrvadas p¿rra que contengan las mtinas
de atención a las cir-lco o seis fuentes de interrr"rpción
existentes en esta f¿unilia de microcontroladores. En
dicha zona se encuentra también el r,cctor de la orden
hardrvare de RESEI.
Cu¿rndo en cl microcontrol¿rdor se produce un¿r soli-
citucl de interrupción, ya se¿l por c¿rus¿rs internas o
externas, éste analiza la fuente de la solicitud y, cn
filnción de ella. c¿rrga, de forma autornlitica, la direc-
ción de comienzo de la subrutina de atención corres-
pondiente a dicha fuente. Las direcciones de dichas
subrutinas estirn cornprendid¿rs entre las posicioncs
0000H a 002BH en el 8031/8051i87,51 y r:ntre las posi-
ciones 0000H a 0033H, en el 8032i8052,18752. En la
Figura 13.15 se indican las direcciones de comienzo y
final de c¿rda una de dichas subrutin¿rs cle atención a [a
inte rrupción.
Como se puede obsen,ar en la Figurzr 13.15. el inter-
valo hsico entre dos interrupciones consccutir,as es de
B bytes, espacio éste suliciente par¿1 albergar bien una
pcqueña rutina, o bien, si este espacio no fuera suii-
ciente, un¿r instrucción de salto incoudicional (JMP) a

Memoria ROM/EPROM interna

Subrutina de atención l .T 0033H

a la interrupción
procedente dei TIMER2 ]

Subrutina de atención
a la interrupción
procedente del Puerto Serie
0023H
Subrutina de atención
a la interrupción
procedente del TIMERl
OO1 BH
Su¡rut¡na 0".t"*¡án-
8 bytes por subrutina a la interrupción
exter¡or lNTl
001 3H
Jrbrrt''"" du u-tu*rn
a la interrupción
procedente del TIMER0
NNNRH
SUDrutrna de atencton
a la interrupción
exterior lNT0
0003H
,\
, r-¡-^
VEL I UH UEL HTSET

0000H

Figura 13.15. Mapa de memoria de subrutinas de atención a interrupción

otra zona tlás amplia de l¿r mcmoria de ccidigo intern¿r
o extcrnA. dondc se localizarí¿r l¿r subrurtina dc atención.
Por irltimo. destacarerros qLle en l¿r dirección nilis
baja de memori¿r está localizado el vectoL c'lcl RESEI
5fjI'l'TfAÍr'fl #n UIT
13.2. l. Moclos cle tlireccionanriento
de la farnilia MCS-S1 cle [ntel
Antes cle con-rellz¿lr. vamos a indicar la estmctura típica
qr¡e poscen _urau partc cle las instrucciones de los dispo-
sitivos microprogramables Intel. Dicha cstnrctur¿r es la
siquiente:
xtvtóNIco opERANDo DESTINO . oI,ERANDo FUENTT:
E,sta estmctura perrnite que la orden, incluida en el
nernónico de la instnicción, se ejecute partiendo del
opercnilo,fitente y sobre el o¡terontlo destino: el resultado
se guarc'la en el operurdo tlestino.
Los modos de direccionamiento o formas clilerentes
dc ioc¿ilizar trl clperando involucrado en Lrna operación
son los siguientes:
flDireccionarniento por registro
Ya s¿rbemos qlle est¿r familia de microcontrolaclores
puede tener acceso ¿r cll¿rtro bancadas de ocho registros
cletrabirlo cad¿r trna. dcnominados R0 a R7. Estc moclo
cle dilcccion¿rmiento ernplea dichos fc-cistros. vA sea
corro ()p¿r¡'¿lrulo .fitente o como operttrulo destittL¡.
La codificacitin cle este direccion¿rmiento sc realiza
corl uu solo bvte -v el código de operación ¡rosee ei
fbrm¿rto indic¿rclcl en la I'-igur¿r 11.16.
1 BYTE
f-tn nn{a N /V /V
tl .T
Registro con el que se opera
Figura 13.16. Formato de las instrucciones
con direccionamiento oor registro.
Op code
Figura 13.17. Formato de las instrr-lcciones con direccionamlento inmediato en el acumulador.
que en este c¿lso coltst¿r de tres direcciones para poder
loc¿rlizar en ell¿rs una instrucción de s¿rlto incondicion¿rl
(JMP) a l¿r clirección c'londe se cncuentre la subrutina del
RESET.
lyllf":iiOü{jffi'{t JfAf DIi
Los tres bits menos significativos dc código de opera-
ción de las instrucciones indican, en binario. el rcgistro de
l¿r bancada ¿rctiva con el qr:e se tfabaj¿t en la instrucción.
Un ejcmplo cle este modo de drreccionamiento sería
la sigLricnte iustrucción: ADD A.Rl.
I l)ireccionan¡iento inmediato
El direccionamiento inmediato se utiliza principalmen-
te para cargar un dato numérico de 8 bits eu el acur-nu-
lador, cn un re-qistro de las bancadas o en una direc-
ción de la RAM interna. El opercurtlct fuente es, por
tanto. un valor const¿rnte de 8 bits.
El clato ¿1 scr c¿lrg¿Ido debe ir precedido cn ia ins-
trucción del sieuiente símbolo: S. denominado normal-
mente ahnoh¿rdill¿r. Esto se h¿rce para clue t¿rnto el
¡rrograrnador col11o el proglamtr ensamblador puedirn
distinguirlo dc otros modos cle direccior-r¿rmicnto.
La codificación de este direccion¿rmiento se realiz¿t
cmpleiindo dos o trcs bytes. scgúrn los casos sigtrie ntes:
a Si el dato se carga en el acumul¿rdor, el primer
byte corresponde al código de operación y el se-
gunclo b¡,te al dato. El lormato de Ia instrucción
eu estc caso aparece en la Figura 13.17.
o Si el dato se c¿rrga en un registro dc las b¿rncadas,
el prirner bvte colresponcle ¿rl códi,so dc operación
de liL instrucción con la inclicación. eu sus tres bits de
menor peso. clel registro a cargar. El segLrndo byte,
en las mismas condiciones. corresponcle al d¿rto.
* Si cl dato se carsa en una dirección cle la RAN4
intern¿r, el primer b¡'tc corresponcle al código cle
operación. el seguncio Lryte a la dirección de [a
RAN,l intcrna y el tcrcero a[ da1o.
Ejemplos r1e este tipo de direccion¿rrnicnto son l¿rs
siguicntcs instnrcciones: ADD A.#3¿lH: N,IOV Rzl.#12H:
IWOV 80H.#3AH.
[)or ítltimo. clircrrit'ls que eriste Lnr c¿tso particttlar. eu
cl cual el clatt¡ cargaclo pueclc ser dc l6 bits. c¡rte cs c1
2 BYTES
I
l
rdll ¡'
siguierrtc: MOV DPTIt,#67F F H. Dicha instrucción
ocLrpa trcs bytes, el printero ¡rara el código de opera-
ción y el scgundo y tercero para el dato.
n Direccionamiento directo
Con estc tipo de clirecciolt¿u-nicnlo se ¡rLrcde ¿rcceder a
cualqLrier de las direccitrnes )' fcsistfo espectales SFR
contenidos en l¿r mernoria de datos iliterna (RAM in-
terna).
Cuando la direccióll incluida en la iltstrucción estir
complendida cntre 0 1' 127 (00H-7FH), un¿r dc las 128
posiciones bajas de la rlremoria RAM intcrna es selcc-
cionada, ¡ror el contrario, cnando dich¿r dirección estir
cornprendida entre 128 1' 255 (SOH-FFH), podrernos
a"cceder a los puertos de E/S y los re-eistros SFR. Este
direccion¿rmiento permite leer, escribir y usar corxo
operiLndos todos los registros de fi-rnciones especiales.
La coclificación dc cste dilecciona.rtriento se re¿rliza
errpleanclo dos b1'tes: uuo p¿rf¿r el código de ope ración
de la instrucción y otro pafa la dirección dc 8 bits de la
RAI\f interna. El formato de la ir-rstrucción aparece en
la Figula i 3.18.
Ejemplos de este tipo de direccionamiento son l¿rs
sigtrientcs instrucciones: MOV A,40H; ADD A,41H;
MOV 4OH,A.
X Direccionamiento indirecto por registro
En este ciircccionanlicnto se utiliza urt rcgistro corno
prultero cie ur.r¿t dirección de l¿r memolia RAN{ de da-
tos. donde se va a trab:rjar. Por tanto. el operando al
que se rcfieren las instrucciones con este direcciona-
tniento corresponde al contenido de la dirección de
mernorir RAN{. a la que aprrnt¿r el rcgistlo empleaclo
como /)¿1r¡rc¡'o. Los registros que pucden emplciLrsc
colTio p¡ln¡:¿,/'()¡i son:
e Para la rnernoria RAi\{ interna, los registros Rl ¡,
Il0 clc cada una de las b¿incadas.
o Par¿r la rremoria RAVI erternir, cl legistro DPTR.
Lrrs lcrTl.stlos ¡tLtrrlcro,s. ent¡rlcados en estc mttcltt dc
clireccionurliento. r,an ltrececlidos del siguiente síurbo-
lo: (a . clenor.uin¿rc1o nonllalnlente arroba. Esto sc hlLcc
para !lue tanto el prograurador col.lto el pro,uranta
ensamblutlur puedan clistingLrirlo de otros modos cle
direccionautielt to.
L¿i cocliflcación clc este dircccionunticuttt se realiz¿r
cmpleauclo itn bvte. en cl cual el bit ntelios signilicatir tt
clel cricligo cle opc.raciirn cle las instrucciones. indica. cn
Op code
Figura 13.18. Formato de las instrucciones con direccionamiento directo
43S
binario, qué rcgistlo va a Lts¿rrse como 1,¿//?t€r'o (R0 o Itl).
El lonnato dc 1¿r instruccit'rn aparece en la FigLrra 13. 19.
1 BYTE
Registro a Ltsar como puntero
Figura 13.19. Formato de las instrucciones
con direccionamiento indirecto por registro.
L,jcniplos de este tipo cle direccionanticnl-o son lirs
siguier-rtes instruccioncs: MOV A.(qirl10; ADD A,(¿i R1;
lvfov rlr RO,A: N4ovx ¡\,i¡i;DPTR.
D Direccionamiento indexado indirecto
E,ste clircccionamiento sólo es posible en l¿r uremoria de
códrgo (ttoMiEPROVI). Es utiliz¿rc1o para clos firncioncs:
d Lct'lttt'ct dc tttblas turqutlas ett utt,ttrc¡riu ROI4,EPROful.
Un registro de l6 bits actúla conto pttrú(ro (DPTR tr
cont¿dor de pro-granra), que apnrrta a l¿r base dc l¿r
tabla ¡r el contenido dcl acumul¿dor actúa como
olfset que pcrnite ircccdcr, lnedilntc l¿r stutta tle putt-
lero t off.set. a la lectura de un¿r posición dc la tabla.
En lii Figula 1-j.20 aparcce nn ejernplo. en el cual cl
dato quc es llevado al acur-nulador es el contenido el-r
la dirección a la quc apunta el rcsultaclo cle stur¿u'el
contenicio del registro DPTR con el contenido del
acumulador antes dc ejecutarse Ia instrncción.
MOVC A.@A+DPTR
| 16-8rr
IDPrR
-'
I e-eral n
F6-Bif--l Dirección de trabajo efecriva
Figura 13.20. Ejemplo de una instrucción
con direccionamiento indexado indii-ecto.
s Direct'iottes iudcxados eu ínstrttcciottt,s de sallc¡ itt-
cr¡ttdicir¡nul. Etr estc c¿rso. la clil'ecciiin cie clestino
ciel s¿tlto sc oltticne clc [¿r surrli rle'l puntero DP-t'l{
r, clcl ciato conleuicltl eu cl acunlulucltrr. Un ejcnt-
plo ts: .l NIP ,,r,\ + DI)TR.
Direct addres
13.2.2. Repertorio de instrtrcciones fl Instrucciones aritméticas
cle la farnilia MCS-S1 E,stas instruccioltes son las siguientes:
Esta fan-rilia de microcontroladores posee un conjunto
de instrucciones que incluye un total de 111, de las
cu¿rles 49 ocup:rrr un byte,45 ocupan dos bytes y 17 > -
ADD A. <fi¡enlc A* <fttente A <lirente) cs: Rn,
ocllpan tres bytes. Scguidamente, se indic¿r un resumen fdato. dirección.
simplificado de dichas instrucciones y sus funciones. 1o Ri

ADDC ¡\. <fuenle> A+ <fuente> +C + A <luente> es: fdatto,

I lnstrucciones de transf'erencias de datos

Dirccción. /¡i Ri

SL-lBIl A. .: fue ntc A- <fuenl.e> -C - A <fuente> es: Iln.

Existen trcs modalidades segirn en qué rnernoria se ftlato. Direcciirn,
(i Ri
realice la transfcrencia:
o Transferencia en INC A
RAM interna.
[NC < desrino > <clestino> + I + (destino> es; Rn.
< destino > Dirección, ii Ri
Nf OV A. <fuente> <luentc> - A <lircnte> es: I{n. INC DPTR DPTR+l-DPTR
#cl¡to. Dirección,
rr¡ Ili DEC A

lvlOV < d¿stino >,A ¡\ + .-:(jcstino>. <dcstino> es: Rn. DEC -< clestino > <dcstino> -- I - <alestino> es: Rn
Dirección. 'ri Ri < destll'lo > Direccii¡n. (r' Ri

lr.f OV < destino > <fucnte> + <fuentc> y NIUL AB B x A+B(alto) y

< fuente > < destino > <destino> son: Rn. A lb¿jo)
Sclato. Dircccitin.
ra Ri DIV i\B A7'B-[:Cociente,
B : Resto
N,IOV DPTR.#dato l6 #dato de 16 bits
DAA Ajtrste decrmal
lncremcnta SP:
<dirección> - pila

POP < dirccción > ¡rila - <dirección>

Decrenlentr SP
n Instrucciones lógicas

XCH A,<fucnte> Intercrr¡bia contenidos <fuente> es: Rn- Son las siguientes:
entre A )-<fuente> Dilección. úi Ri

XCHD A.iir Ri lnte¡cambi¿r nibble

bnjo <icl contcniclo ANL A- <fuente> A ¡\ND <fuente> - A <fucntc> es: lln.
entrc r\CC y #dato, di¡ección, (rl Ri
clileccitin
ANL <dilccción>.A <clirección> AND A
* <dircccit¡n>
. Tr¿rnsfel'encilr en RAM extcrnlr
¡\N[- .< dilección < direccitin > AN l)
#tlato #dato -
< dirccción >

\l()\¿X ,\.i¡ Ri Clontenitlo di¡eccion erlerna ric Rr\Nl apLtntach

ORI- A. .: lirentcl A OR .:fucnte> + A <luente> cs: Rn.
por ,,i Ri - ,\C(' #ri¿to. direccitln. r,¡ Ri

NIOVX ,r¡ Ri.¡\ ¡\ - dirección crterna dc RANI apuntatlrt ¡rolir Ri ORL ' rlircccirirl '. ,\ <clircccitin> OR A =
.: clircccirin >
NIC)VX A.¡¡¡ DI'j'IR Contenido dirección ert,lrn¿ de RAIVI aprrntada por
',r DPTR + ¡\
ORI- <clirccción>
i\lOV\ ,, I)PTR..\ A - tlircccitin erlcrnlr tlc RAi\l a¡rrtntatll #(llt!r
¡rtrr
'.r l)P'l-R
\ R l- i\. -:: lircntc : ¡\ XOR <lircnlc> - A afucltlc,- cs: Iln.
#t1ato. Llircccitin. 'i Ri
o Trrursfet'encia cn memoria ROi\'f /EPRON,l sólo
\llL..::dirccrir¡n > X()ll
iiircccir'rl A
parir lccturur cie tablas. > : 1li¡¡'¡¡i1r¡1 -

XRI- ,: dircccirin .difccción> XOR

#tlrl rr #tlal,t -
< tlirceeiirLr:,

C:LR.\ 00-A
NIOYC A.,I A
CPL A NOTA+A

€ 4f,n
+ü7
,-::::a..
 En cniilqr.rier caso, el programaclor solanlcnte
especifica la dirección de destino, bicn con uua eti-
Iltrtrr izrluiclLi;r I bi1
queta o con uu clato clc 16 bits. sienclo el proglur.na
cl rcunrulirtlor
ens¿unblac'lilr el c¡ue sc cncarga de d¿rrlc el forrl¿rto
Rotar izquiercia con
carrl. l bit cl
el
correcto al código de olreración. Si cl programa-
¡curnulador dor da un forrrato clue no soporta la distancia dei
Rotlr ilerecht I bi1
salto, apareccr¿L ur.r nrc'nslLjc c()nrr) estL-: <<Dcstinn-
cl acuÍt)ulit(i()r tion orii of range>>. qlle nos previene del error.
l{otrr derech¡ ctrn el e Instrucciones de s¿ilto condicional.
cafrv 1 bit cl
lteullt Ll I lId () I'

S\\'i\P.'\ Intcrcambiir krs nibbles

cl rcLrnrulrrlor .: oll.sct -,
.lZ SalLa si ¡\ - t)

Nl +
f] Instrucciones de salto
J < oflsct ;. Srlta si .,\ t)

DJNZ .< clcstino > Dccranrcnta 'a de slilio .> :clcstirro> es: Rn.
Se dividen eu los clos bloqucs siguientes: < olIse | > ¡ salta si no cs cer() cl i recci ón

a Instmcciones de salto iucondicional S¿lta si

'\ = <fucnlc> <flrcntcI' es: Srlrto.
dircceitjrr

CJNE -ticstino;' <tlcsti¡.r> cs: Iln. ,¿ Ri

fdattr. ... ofl\e t >
J\lP.:dircccirin> Saltr r la dirccciein inclicrrlit

JNIP ri¡.\ + DI'TR Salta ¡r la ciireccitln aprrntutlt por lA 'l- DP'l'll )

C.\Ll, < direccirin > Salta a la subrutina dc h dirccción fl Instrucciones boleanas

Rctolno clesdc srrbruliur
Estas instrucciones tr:abi¡an con el procesador boole¿r-
Rctorno drscle interrupciorr no. incluiclo en el chip. Dicho procesador er-nplea cier-
t¿rs direcciones de la zona baj¿r de la RAM intcrna clue

Auuque sólo fi_sura la instruccitilr <JN'II' <direc- pueclen ser clirecciones bit ¿r bit. rrsí corr-to los rcgistlos
ción>>. se derivau de ella tres tipos: SJMP, LJN1P, direccion¿rles bit a bit qLre están scñalados con Lul ASte-
AJN{P. clLle difieren en cl formato de la instrucción risco en la Tabla 13.4. Las direcciones dc dichos bits
de salto. ¿rpareceu en la Tabla 13.5
Las instrucciones boolerrnas son las siguicutes:
SJN'IP <offset> ( Short Jwn¡t ). L¿r dii'ección de
- destino viene dada por uu cllset. La itistrucción
'-¡',1:.r,.fi: .i... ,1ii,,i:;'.:{*l',l,"lil-glj."lt'*'ior,:lL:,tt'ilj.;Jli..:i:,t1,)P
tienc clos bytes. corrcsponclicntes at código dc
o¡leración ,\' xl b)'te dc offset. El t'augo dc-l saltcr -\-wL C. ': tlilecciirn tjc lrit' clrrrr -\N[) .-l¡it tlilccciirnatirr,] : ciill'

está limitad() ¿r - 12fi y + 127 b¡-tes desde cl \N[, C. --tlircccirin tje bit > calr¡ ,\N[) NOT .,1 hit (lircccior]rr(lo
_ crrr)
r'¿ilor clel coutaclor clc pro-qr¿ul)¿r actualizad()
(clircccion de lrr siguicnte iustfucción a la de ORL C. : tlirc.-ci,rn tic bir > e;rrn C)ll .: bil !lir ccci()rrr(l(\ > - cirrr\
s¿ll t() ). ORL C., <tlireccion de l¡i{ can¡ OR NOI- < t)it tlilcccionaclL
-' ¡\.INII'<dirección l l bits> (Al't,vtlttte Juru¡t ). Ltt
direccicin de s¿rlto ricne definid¿l por ll bits. El \lC)\ C.' tlircccir¡n tlr lrit blt LlrIiLü1.)lti¡dr) .i tiil f

fomlato de la instnrcción poscc 2 b¡'tes. el pri- l\lO\' .: rlirceciór rlc bit :-..C' clirr\ - [¡it tlirccciontdir
ncro conlienc el código de opcracicin ltsi con'lo ('t, R c
3 dc los 1 1 bits de la dirección c1e salto. El ('[-l{ .:.dircceii¡n tle bit (l < bit tlircccirrnirtltr
-
segunclo bvte- contienc los 8 lrits mls Lrajos de
st:t-B ( fr)
la clilección c1c salto.
El clcslino cle saltt-l ticne cluc estaf colrprcu- SE'fB .:rlircceirin tlc hir I + .:l¡il rlireecir,nrclr

didrr cn un nr¿irimo cle 2 kb¡'tcs hacia uclelante C'I)L C NOT cirrlr - C

o hacia ¿rtr¿is c'lescle la clireccióu de lii sigLrientc ('l.l) <dif('ceir)rl rlc bil > NOI- .. hil (iircccionir(1{).. }
instlrrccii¡n u llr dcl sulto. ' [-)it riL cü.i,ruiLd()

n-..t lll' <d¡¡'c¡-'ci<irl dc tó i¡iis> ( Lt¡¡t,t .l ttitt¡ ).l-;t \,il1.1:l !.ltl,\

tlir-ccción clc sirlto vie nc c1ac1a p()r ilna c()llstlntc .l N( r olf:e I sltitrr siclrrrr - ()
cle I6 [-iits. I-l instrrrcciirn csttL fr-rlnltLclu por
.l ll : .lirJ..i,)rr Jc hit .. Lr[l¡ci ',rlt., ri l',¡ .lir.., i, r,.r,i l

-l b,rtu-s" un brte para cl cócligo dc o¡-rcrecitirr r

dos plrra lu clircccitin tlcl salto. Pol tanto. llr .l\ll :clircecir¡n dc bit -. otl\cr- rrrltr ¡i - bit tlir¡ceiLrlrrlt¡ ' - ()

dirccción de clestir-ro cst¿r ubicacl¿r dcntro de ltts .lli(- .-riirccciiin d. [rit ]-..:toll.\et s,ilta si .: hil tlireccitrntirlo:- - I

borrr trit riircecio¡lrtio >'

6ri kbytes dc l¿r r-nemoria clel pr()sralril.

4J{U
 Tabla 13.5. Direcciones de los bits direccionables de la RAM interna

RAN'l baja ItAN'l alta Simbolo

interna intern¿r registros
dirección (N'fSB) (LSB) dirección (NISB) (LSB) Sr-R
7FI-I OITFH
i0H 0Ft)H F1 r"6 F5 r+ I) r -!. FI FO
2f.H 7F 7E ?r. 1C lt) l() 78
'74
2BH 1l 76 15 l3 72 7l 70 OEOH E] r.o E5 E,1 tr1 t, /- EO A
]DH 6F 6E .t t; JL 6B 6¡\ 69 68
:Lrl 61 66 65 64 6 6l 6l 60 0D0H D7 D6 D5 t)1 D3 D2 DI DO PSW
2BH 5F 5E )L 5C 5ts SA 59 58
2AH 57 56 55 )4 i-l -)a Í 50 OB8H BC Bts BA B9 B8 IP
t9H 1L- tr\ 1C 4B 4A 49 4E
28I-I t11 16 45 14 +-l ,41 .11
40 l u6 B5
OBOH t5 B4 B3 B2 B1 BO PJ
?.lH 3F 3E -1D 3C 3B 39 38
26H _.r 7 l6 -r5 -1 _l -tl 30 OAiiH AF AC' AB AA A9 A8 IE
2-rH ]F 7E ]D ]C ]B 29 t8
.,4 TJ 27 26 i.) 2i 2) 2l 20
1,.1 ()AOI.I A6 A5 A¿I A-l ^-) A] AO P]
l3H 1F IE ID lCl tB IA l9 l8
:- 11 I] ló t5 t4 13 I2 ll l0 9EH 9F 9E 9D 9C 9rl 9A t)9 98 SCON
2lH ]F OE ]D I OB OA 09 0s
20H 0l 06 0-s 04 t,l 0l 0r 00 90H o7 96 95 ol o1 92 91 90 P1
1F'H
Banco 3
t8H
17H
l0H Banco 2 88H 8F 8E 8D 8C EB 8A 89 88 TCON
OFH
Banco I
08H
07H
00H
Blurco 0 , 80H 87 86 85 84 8i 82 81 80 PO

[I Instrucciones espcciales
Sólo existe la instrucción NOP que, al cjecutarse. no
realiza otr¿l oper¿rción cluc ta pérdida de un ciclo ur¿r-
qurn¿1.

ji¿\| ¡i:i ü n ii tT'j'ii¿\li¿\/i¡\Il]JA ll\'l n üiiAf Aii

UI\I
üY,UH r[i Lliili llOl\x ii ritu\f tjii

1 3.3. f . Pnertos paralel{t Iuttlt" vn tlrirar y ut bufler. Se pucde uccccler a clichos

pue ft0s de dos foln.l¿rs:
cle entr¿rcla¡lsalit.la integra{los
; '\cccs(r ct-rrtro si sc trat¿tse dc utt rcgistrtt de
ocho
r-¡l X¡¡s ¡itii'¡'{i{r{¡*a!¡.<;!asX¡¡i';';
biis. I)ot- cje trr¡rlo. prrclctllos llcr ttl cl coritcnido cicl
de [a fandli¿t ]tCS-5 ] pLlcrt() Pl al acumul¿iclor cotl la ilistrttcciótl: VIOV
\.Pl o con N'lOV '\.,40H.
Cornr'l estos t.nicrocclntroIadorcs rlis¡tonen
v¿r sabeti-lcls. * Acccso a l¿ls ocho direcciotres dc cacla utlo de los
cie cuatro puertos ptiralelos de 8 bits; cada bit clc cacla bits clLre ltts ctturpotteu. Por ejcnlplo. podeuos llevar
p'.lerto está conectado ¿t un pin espccífico del cliip. el contenido del bit 5 del puerto Pl al t'lag de carry
Cldu puerto constl en cada uno de sus bits de un con la ir.rslrucción: MOV C.Pl.5 o con MOV C'95H'

a f €
-
[1 Puertos P0 y P2
Estos puertos pueden utilizarse para las dtrs siquientcs
funciones. que son incompatibles entre sí:
. Puertr¡s de entrodaf salida pttrale/o. Estos pllertos
pneden ser prograuraclos corno entrad¿rs o salicias
cle datos p¿ira comullicarse con e1 exterior.
o Trulto.jttr cort lus utenu¡ries e\tenu:ts de c'ód.iur¡
(ROMIEPROM¡ 1' cle ]uLr¡s (RAM). Ambos pLIcr-
tos forman el br"rs de dirccciones p¿rr¿r el acccsc'r ¿r
dichas rnernori¿rs. El pLrerto P0 funcion¿r. ¿idcniirs,
como bus de cl¿rtos para la corrlrnic¿rción con las
uremori¿rs cxternas.
I Puertos PJ y P3
Las funcioncs de estos ¡rr.rcrtos son las siguientes:
o El puerto P1 lirnciona siemple collo un plrerto
bidireccion¿Ll de cntrada/salida en los rnicrocontro-
ladores 8031r'8051i8751, pero en los 8032,18052''87-s2
dos de sus bits. el P1.0 y cl P1.1. poseen doble
lrrnción, al emplearse pal:¿r el control del Tinter 2.
o El puerto P3. por el contrario, sólo puede funcio-
nar conro puerto bidireccional de entrada,lsalida.
si las interrupciones externas, datos externos y co-
nlt¡nielrciones seric no sc utilizan.
I Progranación de los puertos paralelo
La programación como entradas o salidas de los puer-
to del rnicrocontrol¿Ldor depende del valor almacenado
en los lalt'll.s que existen conectados a cada uno de los
pines del puerto- Despuós de ejecutarse una orden de
RI:SET. los larclrs de todos los puertos quedan car_r¡a-
clos cot-l trn 1^ lo cluc si-unifica ciue todos los pr-rertos se
configuran corno entradas.
CLrando ur.ur instrucción escribe r,rn 0 en iilguno clc
los /¿¡rc'lr.s clLle posee Lrn pue rto. l¿r línea correspcrnclie nte
c¡ueda conect¿rda ¿l ln¿lsa )', por tanto. el pin correspou-
clic-ntc se programa colno salida cle forrna permane ute,
tirr pucliendo volr,cr a lirncion¿rr colno entf¿lcla hasta
que algunn instrucción vnclr.a a escribir un I en dicho
ltÍ t'lts.
Por otra purte, si un pucrto ha sido programadcr
ci'lmo salida.
p¿1ra quc- r'nelva a f'uncionar conto entr¿l-
c1aes preciso escribil en él cl dato ffFFH, o bien.
gencr¿rr uua ortlcn de RESEZ.
E ? ? ') T'-"-'-loriziiclc¡res'e
L7t..r.¿. s¡¡lta¿l¿¡¡"¡)s
É f ,trll
ÉIi ¿
:
{":l¡'Ai Ii ¡F
erl ios rtricroco*trolatloe'es
cle la f ar¡rili¿r ll'{tlS-5 f 'IRlPt)lle.
Los microcontroladorcs 803 l/805 1 87 5l poscen
reqlstros de l6 bits que se delrontinan:
t!,ir?¿
c Tit¡rcr 0. lormado por los registros cle 8 bits THO y
TLO.
e Tinter /. formado por los registros de 8 bits TH1
1'
TL1.
Los r.nicrocontroladores 8032,'8052'8752 poseen.
adcmás. otro registro denorninaclo:
@ Titner l. fi¡rrnado por los registros de 8 bits Tt{2 y
TL2.
Los fini¿¿r' pueclen funcionar conro temporizadorcs o
corro cor-rt¿ldores cle slrcesos de 16 bits. Cuanclo ftrn-
cion¿rn como c()nlrrdores tle sl1.'c.sos. el registro se incrc-
r-nenta en el .fktu<'tt de bajudu de l¿r señ¿rl aplicada eu su
correspondicnte pin de entr¿rda externo, 70. TI o 72.
Por el contraric'1. ctr¿urdo funcionalr como f(,,ilp(trizudo-
i'es. se increr-nentan con cada c:ir:lo urtíc¡Ltinc dcl rricro-
control¿rclor'. es clccir, cada I 2 impr.rlsos dc re loj.
El esquema de bloc¡ues qrre corresponde a l¿r estnrctura
intertra de los Time r I y Tinter 0 es cl que aparece en la
I--isura 13.21.
f Programación de los Timer0 y T-imer I
La programación se realiza en dos registros SFR dcno-
minados TIVIOD 1,TCON.
o Registro de control del modo de trabajo de los Zi-
mer 0 y Timer 1 (TN{OD). Este registro perrrite
seleccionar el modo de trabajo. así corno la actir'¿r-
ción 1' dcsactivación de los Tinter. I-a estmctura 1,
el si-enilicaclo de sus bits aparece cn la Tabl¿r 13.6.
e Registro dc c:ontrol de las interrupciones proceden-
tes del Tinrcr I, Timer 0 ¡' erteriorcs (TCON).
Cttanclo |os 7'invr lle-lran a coutlif rr tenlpt.lr-izlLr
hasta cl duto F FFFH. un impulso urirs los clcsbor-
d¿i. Para señalizar diciro clesborciamicnto. eriste-n
eu este registro dos bits denominaclos TFI 1, TF0,
que actúan corlo flrrr1s indic¿rtivos clel desborda-
ntiento.
Taurbién sc incluven en este registro el control I
los liarTs de las solicitudes de interrupcitiri quc pro-
r iencn tle Ios ¡rines ericlnos 1ñ7T c 1,,Vf¿). Eu la
Tabla 13.7 aparece la estructura y el signific¿rdo de
sus bits.
I-lav clue clcstucar en le l'abla 13.7 l¿r lirnciór-r dc
los siguicntes [rits:
T'Ii'l ) l'F0: F/¿¡¿ls de otcrllotr da lr¡.s TIllER.
Por hlrrrlrvarL' sc llr)lrc ¿i " l, lt1 l¡r'oclucilic trr c-t-
llotr cu cl lcgistltr -fllvlLR. Cuantlo cl ltr.trccsiL-
dor litir-u(lc lri rutinrr de inierlrr¡'rción dcl Timcr
5e Il()l'harcl\\'e|c. r-1 .,0,.
r -tR0: 1J¿¡ l(, (()ntt'()l tle liuri'irtrttuttit'tttrt de
los TINIEI?. Por soltrvalc. sLl pllest¿l a 1,, o <0r'
<<
dos provoc¿r cl arrarrcluc c'r ¡rarada dcl funciona-
rlic-rrtrr dc los rt'!'istros TIXIEII
 Controlador
Controlador por c¡clos
C,t (n¡t de TMOD) máquina

8 bits 8 bits
T
Control de {pin externo)
acceso al TIMER
TR
{bit de TCOM)

GATE
{bit de TMOD)

ñÍ
(pin externo)

Figura 13,21 . Estructura interna de los Timer 1 y T¡mer 0.

Tabla 13.6. Estructura del reqistro TMOD

Habilitación Selector de fLrnción Selcctor N4ODO Habilitación Selector de función Selector N,IODO
del pin externo I- Cor.rtador 00 - N,Ioclo 0 clcl pin externo I- Coirtadot 00 * Nlodo 0
IN7'1 0l - l\,!oclo INT) (Jl+ N{oclo L

0r
1
Terlpoltza 10 * N,Iodo 2
0- Temportza 10 + lr'lodol
11 * Modo l ll - Vloclo l

Tabla 13.7. Estructura del reqistro TCON

C'ontr-crl clc-l
'I-itttt'r l

I -' I'larcha
0* Pataclo

ti ,aa.
t¿
r,r**
I Vlodos de traba.jo de los Tímer I y Tinter
Posee cuatro t-nodos. que sol-l los si-quielltes:
u Modo 0 contador de trece bits. En este tnodo, el
registro Tinrcr está configurzrdo como ut-l cont¿l-
dor de trece bits. Los trecc bits del registlo co-
rresponcien a los ocho bits del registro TH y los
cinco bits urcrlos signilicativos del registro TL. Los
tres bits rnás signific¿rtivos de TL son incletermina-
clos. ¡, c'leben ser ignorados. La cllenta márima es
1l1l l11l - I 1111 - lr3. Un incrernento en el
legistro con toclos sr"rs bits a Lrno provoca la puestir
a cero dc todos ellos y la activ¿rción del lla¡1TF en
el registro TCON.
e Nlodo I contador de 16 bits. Opera de forrna sirni-
lar al n-rodo 0. con la excepción de qr-re el re-gistrcr
Tütrcr esLá, conligurado con todos sus bits.
u N'Iodo 2 cont¿rdor de 8 bits con rccarga automática.
Este modo confi-sur¿r el registro lin¡er colllo r-tt'l
contador con carg¿i ¿rutomiitica. El contador ver-
cladero cs T[- y, cuando se produce su desborda-
miento. provoca la activación c'le TF- y la carga de
TL con el contenido de TH, cargado éste previa-
rrente por software.
' N,lodo 3 dos contadores de 8 bits. En este modo, el
fr¡ncionamiento del Tinter 0 y Tinter I varía de la
sisuiente fornxt: el Tinrcr / sirnplerncntc mrtntieuc
su cuenta. El electo es el mismo que st se poue cl
Lrit TR1 del regrstro TCON a cero; por el contra-
rio. el Titnet' 0 establece en TLO y THO dos conta-
dorcs independientes. con el siguiente funciona-
miento:
TL0 utiliza los bits de control dc Tiner (/: C/T.
GATE, TRO. 1lml, TFO.
TH0 funcion¿r corno tenlporizadot (cuenta ci-
- clos tnriquina) y hace uso de las seirales TRI y
TFl ciel Tittter L
tr Estructura y prograrnación del Timer 2
Está forrnado por los registros que ¿Ipafeceu e n
F igura 13.22.
"e Registros del ten-rporizadorlcont¿idor; TH2 y'TL2.
Re-uistros de contrctl de captulas v aLttorrecarga:
RCP2H y RCAP2L..
m
I rHz I rLz
illi
I
I
lrl¡
m
I RCAP2H I BCAP2L
I
Figura 13.22. Estructura del Timer 2.
4:*;€
0 La programación de I Tituer 2 se realiz¿r cn el registro
SFR denorrinaclo T2CON, cuya estructllra ¿rp¿lrece ell
la trigura 13.23.
(MSB) rLSB/
TF2 E.XF2. RCLK TCLK EXEN2 TR2 CII2 CPÑ
Figura 13.23. Estructura del registro T2COM.
El Titner 2 pLrcde operar segúu tres nlodos distintos:
('opluro. (LLtto('urqa y rlenercttlor tle bctuclir,¡.s. Éstos se
scleccionan segirn la configuración de los bits dcl rcgis-
tro T2CON.
'fll2:
Cc¡ntrola lir marcha,'p¿trada del Titnet' 2. Con
"
rrn .lr.
nermite 1a rnarcha del Tinu,r.
u Cl''T2': Sirve para seieccionar si el 7i¡r¡tt¡'l v¿r a
fur.rcionar corno Cont¿idor cle sLlcesos o colno
Ternporizador. Cot.l ,,0, ¿tctita colno tentporiza-
clo r.
o TF2: Flaq de tlcsbt¡rdontierlro del Tinrcr 2.
. CP/RT: Flacl de captura/trutorrelarga.
" EXEN2: Habilita el pin de entrada Z2¿-r.
'o EXF2: Señaliz¿r un¿r captura.
RCLK: F.s el llao cle recepción dc reloj. Cuando
está a l origina qLrc el puefto serie utilice los
pulsos de desborilarniento del Titncr 2 para stt
reioj de recepción. En cambio, a 0, hace que el
desbordarniento del Tinter I sea usado por el reloj
de recepción.
e TCLK: Flaq de reloj dc transmisión. Cuando se
poue a 1. origina que el pllerto serie utilice el
desbordamiento del Tirner 2 pa,rit su reloj de
tr¿rnsmisión. Por el contrario, a 0 hace que sc use
cl desbord¿uricnto del Titner 1 par:r el reloi de
transmisión.
13.3.3. Controlaclor
de interrupciones integratlo
la
en los microcontrol¿rclores
dc l¿r f¿tnrilia MCS-51
E,stos nricrocontroladores posee n citrco lue ntcs de ir-rtc-
rrtrpciirn. que son llrs siguie ntcs:
o Dos solicitudcs externas desde los pines INl :
: P3.3 e I,Vrt) : P3.2.
'¡ Dos solicitLlclcs intcrnas dcsdc los Tintt'r. al pt'odLt-
cit'sc cl tlcsbtrlclanricnttr tlc cLrcntlr dc sus teglstr()s
r ¿rctivarsc TFO o TFI cn cl rcgistro TCON.
e Una solicitLrcl intcrna desclc cl pucrto scric. al conr-
plctar unil transmisión o I'ecepcióu.
. En los 1i032,'E052,8752 se disponc de un¿r interrup-
ción adicional, al producirse el dcsbordarniento de
cuenta tlel Tüner 2.
-
Todas las fuentes señaliz¿rn su solicitud de interru¡-r- RL Flag de fin de recepción.
ción en un b¡r de .fluu y generan, sicrnpre que esté - Tl. FIa(t dc fin cle transntisiór-r.
autorizada por su correspondiente bil tle uítst:aro. untt - ItliN. bit vale 0, habilita la transrrisión:
interrupciótl, cuyo ueL:lor de interrup<'irjr¡ está predefini- - si valeSi1,cste
habihta la rccepción.
clo y localizaclo en lzr partc baja de la ROM interna. La interrupciór-i del puerto scrie se genera cotr la
suma lógica c'le los r,alores de los bits TI y RI.
[l Control y programación de interrupciones Ninguno de estos /lr¿¡ls se borran por harclu,are. de
forma que la rutin¿r dc atención ter-rdrá que deter-
Son varic'ls los registros clonde se señaliz¿rn, habilit:rn y rlinar si el lluu que provocó la internrpción fue TI
conlrol¿rn lrs intermpciones. Veamos. seguidamente. o Rl y electuar sn borradcl por software.
cr-ráles son dichos resistros. e n función de la fuente que
s Registro de autorización de interrupciones (IE). La
produce la interrupción: ¿rutorización o inhibición de las fuentcs de inte-
rrupción se controla, a nivcl global o ¡runtual, por
e Señalización de las solicitudes de interrupción inter- tleclio de las rir¿í.sc:¿¿i'¿rs existentes en el recistlo oue
nas procedentes de los T'üner. Cu¿tndo estudiarncls ¿rparece en la Figura 13.25.
los Tinrcr del rnicrocontrolador. viuros ciimo en los
registt'os TCON y T2CON sc encuentran sus flcrT.s
de señalización de dcsbordanriento ) los de con- EA ET2 ES trt I EX1 FIO EXO
trol de funcion¿rrniento. El borradr-r dc los ffuqs tlc
los Titner, se efectúa dc forrna rLrtomática por B¡t7 B¡t6 BitS Bit4 Bit3 B¡t2 Bitl Bit0
h¿rrc'lrvare al ser ¿rtendida la solicitud de intc'r'rur1r- NOTA: Máscaras a 1 permiten las interrupciorres;
ción. a 0, las prohíben
a Control 1' señalización de las solicitudes de interrup-
ción externas. Anteriormente herlos visto ccimo Figura 13.25. Estructura del registro lE
desde los pirres ertcliolcs /lVl : P-1.1 e \NTU : de autorización de interrupciones.
: P3.2 pueden ser solicit¿idas interrupciones al
microcontrolador. Los flugs de señalización así La función dc cacla uno de los bits del registro
corno l¿r progriinitción cle si va a ser Lrn¿r variación IE es la siguiente.
de flanco o nn cierto nivel en los pines lo que - EA. Prohibición global de las interrupciones.
activc la solicitud dc interrupción. se efectú¿r en el Si EA : 0 - No se reconoce uingttnit inte-
re-eistro TCON. tal y como se indicó en la T¿r- rrupciirn.
bla 13.7 cuando se estudiaron los TIMER. Si EA: I - Dependerá del permiso local
En dicho registro TCON podemos ver los.//a.r7s de cad¿r interrupción.
de señ¿rlización qr"re corresponden a los bits IEI e ET2. N4¿rscara de interrupción del Titner 2.
IE0, mientras que los bits ITl e IT0 ¡rrograman kr - ES. de interrupción del puerto scrie.
transición o nivel de la seña1 cluc uctivan la solici- - ET1.Mhscara
Máscar¿r dc inte rrupción ciel Ti¡trcr 1.
tud de interrupcirin.
El borrado de los.llrros de interrupción depende- - EX1. N,lirscara de interrur¡rción crterna 1.
rá de la fbrm¿r eu c-prc sc actil'ó la interrupción. Si - ET0. Mltsc¿lra de interru¡rción del Tiuter 1.
EX0. Nll¿iscara interm¡'rción exteru¿r 0.
fr-re por cambio c'le flanco, el borrado se elect[ra de -
u llegistro de prioridades dc las interrupciones (IP).
fonna ¿rutomática por hardrvarc una \¡ez clue se
P¿tr'¿r cada fuente cle intcrrupción se pueclc, indivt-
aticnde a la peticiill cle interrLrpción. Por el con-
clrralr-nentc. prograrrar su ¡ri¡'¿,/ de prioridutl. Exis-
trario si se actiró por nivel cs lu ¡rlo1-ria fuente clc
petición extern¿l qLrien debe desactir,ar el llau. ten dos niveles de prioridad para cada intefrup-
ción, segírn cl estado dcl bit correspondieute del
" Control 1' señalización de las intcrrupciones proce- registro IP ( Interrttpt Prioritt, ).
dentcs del Puerto serie. Se electira en cl rcgistlcr
Una interrLrpción de bajo nivel de prioridad po-
SCON. En este rcgistlo. se localizan los f1r¡4s que
cllit ser interrurnpida por otl'a de nial'or uivel y ut-r
señ¿rlizan el fin¿rl cie una comuliicación realizad¿r
por el pucfto serie. En la Figura [3.221 rrparece str al rer'és. En la Figura 1i.26 aparcce la estrttctura
dc este resistro.
locrliz¿rción cn cstc registro.

--r
i I I IFE/vl I iriRll B¡t7 B¡t6 B¡t5 B¡t4 B¡t3 B¡t2 B¡t1 B¡tO
B¡t1 B¡t 6 Bit 5 Bit 4 B¡t 3 Bit 2 B¡t 1 B¡t O
NOTA: Bit a 1 corresponde al nivel de mayor prioridacl'

Figura 13.24. Estructura del registro SCON Figura '1

3.26. Estructura del registro lP de Prioriciades
que afecta a las interrupciones. de interruPciones.

13,E=
es'i+=
 La función de cada uno de los bits de reeistro solicitud dc interrupción. Exrsten dos excepciones
cle l¿r
IP es ia sigr-iiente: ¿resta norrn¿t. que soll el flaq del pr-rerto serie y e[ del
Tinrcr 2 que han cle ser borrados por softnare.
PT2. Nivel de prioridad de la interrupción fi-
- mer 2.
PS. Nivel de prioridad de la interrupción piler-
- to serie.
PTl. Nivel de prioricld de la interrupción7.imer 1.
13.3"4" Fuerto de se¡:ie integraclo
- PXl. Nivel de prioridad c1e la interrupcrón ex- enl la fanrilia MCS-S1
terna 1.
- PT0. Nivel de prioridad de la interrr-rpción Zi- El puerto serie de csta farnili¿r N4CS-51 de Intel pcrn-iite
tner 0. corrunrc¿rr en Full duplex (transmitir y recibir simr-rltir-
PXO. Nivel de prioridzrd de la intermpción er- neamente), datos de 8 o 9 bits ¿rdemás de nn bit dc
- terna 0. start y otro bit de stop. Los d¿rtos son enviados y
En ei c¿rso de producirse peticiones sinrulthneas rccibidos por los signientes terminales:
del mismo nivel de prioridad, el servicio se darh a la * Terminal RxD = P3.0. Entrada de datos desde el
definida por el bit de rnenor peso cn el rcgistro IP.
exterior del microcontrolador.
En 1a Tabla 13.8 se resumen .flott, rrtri.sr'ar,t r ¿ Termin¿rl TxD
uector de c¿rd¿t fuente de interrunciór. = P3.1. Salida de clatos al exterior
del microcontrol¿rclor.

fl Ft¡ncionanliento de l:rs interrupciones Los registlos pertenecientes

nicación son clos:
I este plrerto de comu-

Los.'flogs de intermpción son muestreados ¡, registra-

dos en ia segunda parte del 5.o estado de cada ciclo * Registro SBUF donde dato recibido y
se recoge el
máquina, pero ia interrupción no se reconoce hasta el descie donde se enví¿r eldato a transm.itir.
5." estado del siguiente ciclo máquina. Al recor"roccrse * Registro SCOI{ o registro de programación y de
se genera un LCALL al vector correspondiente y se Jluus de señalización del puerto serie.
guarda en la pila el Clontador de Prograrna.
No se produce la -eeneración de LCALL en los si-
-euientes casos:
f Registro ile programación SCON
* Se está procesando nna interrupción de igr-ral <r
L¿r estmctur¿r de este registro aparece en ia Figr,na 13.27.
Ixlr)ror prioridlrtl.
" El ciclo mhquina en que fue lr-conocida la inte-
rrupción no corresponde con el ciclo iinal de la
ir-rstrucción en curso. SMO SM1 SM2 REN T88 R88 TI RI
s La instrucción actual es un¿r RETI o cu¿rlotricr
acceso tr los registros IE o IP. B¡t7 Bit6 B¡t5 B¡t4 Bit3 Bit2 B¡t1 Bit0
La aceptación de la solicitud de interrr-rpción. borra
autom¿rticamente por hardware el flat1 de señ¿rlización Figura 13.27. Estructura del registro SCON.

Tabla 13.8. Flag. máscara y vector de interrupción

SOLICITUD
pin 1N71 IEl = TC]ON 3 EXI = IE.2 ITI = TCON.2 0013 H
E,XTERNA
pin 1N-f0 IEO = TCON.I EXO = IE.0 IT0 = TCON.0 0003 H

SOLICITUD
lin 7"iut¿t 1 TF I = TCON.7 ETI = tE.l TR I = TC1ON.6 OOIBH
Toda la lamilia
T inte r
Itn 7-innr 0 TFO - TCON.5 ETO = lE.l TIi0 - TCON.-I (x)0tsH

SOLICITUD
PUERTO
fin recepción TI = SCON.I REN = SCON.-I
SERIE
fin tlansmisiíiir RI = SCCN.0 ES=lE1 I Recep.0 Trursnt. 0021 Fl

Só1o 8032i8052.87s2 SOLICITUD lin Titner 2 TF2 = T2CON.7 TR2 = T2CON.2

Zl¡ncr EXTRA c¿rptura pin 12 EXF2 = T2CON 6 ET2 = IE.5 EXEN2 = T2CON.3 OO]BH

*j'=.$

',i,:
r

La funcrón de cada uno de los bits de la Figu- La señal de reloj para sincronizar los desplaza-
ra 13.21 es la siguiente: mientos se obtiene por la línea IxD. Con cada
* SN{0-SMl. Progr:iman impulso de reloj que se enr'ía por LrD se des-
e1 modo de trabajo del plazan en el registro SBUF los bits que llegan o
puerto serie, entrc cuatro posibilidades. salen por R,rD.
I SM2. En los modos cle trabajo 2 y 3 perrnite la La velocidacl de comunicación es fija y su v¿r1or
cornunicación multiproceso. expresado en bits/segundo es de 1¡12 de la fre-
6 REN. Permite la comunic¿rción. Si vale <1> autori-
cuencia del reloj que aliment¿r el microcontro-
za la recepción y si vale ,.0> autoriza la translni- lador.
sión.
s '[88. 9." bit del d¿rto a tr¿rnsmitil cn los modos de N{odo I de trabajo: Las c¿rr¿rcterísticas de funciona-
trabajo 2 y 3. miento de este modo de trabajo son las sigtrientes:
e RBs. 9." bit del dato recibido en los modos de
trabajo 2 y 3. En el moclo de trabqo 1 es el bit de -- Es un proceso de comunicación asíncrona.
stop si el SM2 : 0. Los datos salen del microcontrolador por Ia lí-
'P.l. Flapl de fin de recepción. nea TxD y entran por la línea RxD. En este
d Tl. Flctq de fin de tr¿rnsmisión. modo cle trabajo el puerto serie envía o recibe
10 bits:
I {otlos de trabajo tlel puerfo serie
i bit de srarr (0) que señala el comienzo.
- bit de datos qlle son recibidos o envi¿rdos
8
Existen cuatlo modos de trabaio que se resumen en l¿t
en o clesde SBUF, comenzando por cl bit de
lTrenor peso.
Tabla 13.9.
- 1 bit tle srop (1) que señal¿r el final.
13.9. La velocidad de comnnicación se puede r,ariar
Tabla Modos de trabaio del Puerto serie - por el programador dependiendo dei valor c¿rr-
gado en el Timer I o en el Timer 2, ya que los
desplazamientos en el registro SBUF se produ-
cen cada vez qlre el Tinter se desborcla.
Es habitual emplear el Timer 1 trabajando
corno temporiz¿rdor cotr ¿]Lltorrec¿lrga; en este
caso la velocidad en bits/segundo se obtiene
Asrncron¿t Variable cor.l por la si-euiente fórmula:
TIMER 1 o TIMER
Velocidad en bits/sesunclo :
Aslncrona 9 bits
ts\{oD Frecuenci¿r ciel reloj

Asincrona Valiable con 32 12 . (256 rHl)

T'lL,lERloTI\IERl
Comienzo del proceso de comunicación: En los cua-
tro modos de trat-rajo el proceso de conlunicación
lurr¿rnc¿l de la srgLriente forma:
donde SNIOD es el bit dc mayor peso de1 regis-
tro PCON. que estudiaremos m¿is ¿rdel¿rute.
Modo 2 de trabajo: Las c¿rr¿rcterístic¿rs de fitnciona-
rniento de este rrodo cle trabajo son l¿rs siguientes:

-- Transmisión: Se inicia con cualquier instruccióir - Es ur-r proceso de comunicación asíncrona.

que emplee como destino el registro SBUF.
Recepción: Sc inicia cuando:
- E,n N4odo 0 si se cumple clue los bits de regis-
tro SCON valen: RI - 0 y REN : l.
En 1os Modos l, 2 y 3 si se cnmple que el bit
REN del registro SCON t,ale ., 1', 1,' se recibe
el bit de s¡r¿¡'r.
Nlodo 0 de tr¡liaio: Las caractcrísticas clc firne ionir-
miento de este modo de trabqo son las siguientes:
- Es ur-r pl'oceso de comunicación síncrona.
Los datos entran o salen por la línea ft¡I). En
estc modo dc tlltlr:lj.r el puet-to sel'ie enviu r'
recibe 8 bits. El primer bit que entra o s¿rle es el
b,, del registro SBLIF.
-- Los datos salen del microcontrolador por la lí-
nea TxD y entran por la línea RxD. En cste
rnodo de traba.lo el puerto scrie envía o recibc
I I bits:
1bit de .srai'r (0) clue señala el cotnienzo.
'. B bit de datcls que son recibidos o enviados
en o desde SBUF, comenzatrclo por el bit dc
1ner.l0f peso.
I bit de daios qr-tc cs el 9." biL cnviatio tr
recibido ]/ se colresp.r¡ds ¡-o11 el contenicltl de:
e El brt TB8 del registro SCON eu los proce-
S()s (lc t rlt tlsltlisitllt.
r El bit RB8 del rcgistro SCON en los proce-
sos de recepciótt.
- 1 bit de srop (1) qLre señala el final

4{47
 La veiocidad de comttnlcaclon es fija aunque el
programador pucde elegir entre:
- ll32 de la Frecuencia del reloj dei microcon-
trolador.
f 164 de la Frccuencia del reloj del microcon-
trolador.
La elección se efectil¿r mediante e1 valor de
SMOD que es el bit de mayor peso del registlo
PCON.
N{odo 3 de trabajo: Las características de luncion¿r-
miento de este modo de trabajo son las sigtricntes:
Es un proceso de comunicación asíncrona.
- Los datos salen del microcontrolador por la lí-
- nea TxD y entran por la línea RxD. En este
modo de trzibajo el puerto serie envía o recibe
1l bits:
1 bit de stil't (0) qLre seña1a el comicnzc.r.
- veiocidad cle comunicación del puefto serie cu¿rndo
8 bit de tlotos que son recibidos o enviados en
o desde SBUF. comenzando por e1 bit dc
meltor peso.
- 1 bit de rlato qlle es el 9." bit enviado o recibi-
do y se corresponde con el contenido de:
r El bit TB8 del registro SCON en Ios proce-
sos de transmisión.
¡ El bit RB8 del registro SCON en los proce-
sos de recepción.
- 1 bit de srop (1) que señala el linal.
-^ La velocidad de comunicación se puede variar
por el programador dependiendo del valor car-
gado er-i el Timer I o en el Timer 2. va que los
desplazamientos en el registro SBUF se produ-
cen cad¿r vez que el Timer se desborda.
Es habitual emplear el Timer I trabajando
como ter.nporizador cor.r ¿tutorrecar-q¿I, cn este
c¿rso la velocid¿rd en bits¡segundo se obticnc
por la siguiente fórmul¿r:
Velocidad en bits/segundo : cuenta de que el estado iDLE no elimina la ali-
2sNloD Frecuencia clel reloj
- l: tr c:o -THt)
dorrde SNIOD es el bit de myor peso del regis-
tro PCON.
f 3.3.5. Conlr'oles eslleciales
{le corrsl¿nro
I
en nricrocontroladores [ntel
Los tnicrocontroLiclores Intel cle la fanrilia
NICS--5I
re¿rlizados en tecnología CHN{OS, poseen dos modos
de trabajo cle ccrnsurno leducido. que se progr¿unan en
el registro PCOfi. dichos modos de trabajo son:
Modo de trabajo ralentizado o IDLE.
- lVlodo de trabajo de baja potencia o POWER
- DOWN.
€4*:
'¡ l:.'
t",,:'.1-
Estructura del registro PCON: La estructura J^
LIU
este registro illl¿1rece en la Figura 13.28.
aAtñr
I L]rl GFO PD IDL
B¡t] B¡t6 B¡t5 B¡t4 Bit3 Bit2 Bitl Bitj
i
l
Figura 13.28. Estructura del registro PCON.
IDL: Cuando este bit vale <1> se ¿rctiv¿r el rnodo
de trabajo IDLE.
PD: CLrando este bit vale <1> se ¿rcl-iv¿i el modo
de trab:i.1o Power Dowr1.
GFI - GF0: Estos bits son de libre uso para e1
programador. que pucde emplearlos, por e.lenrplo.
corno /ar7s qr-re scñalice n algirn suceso.
SN{OD: Cuando este bit l,Ale o1" se duplica la
Lrtiliza el Titner 1 en los modos de trabajo 1. 2 y 3.
Los Bit6 Bit5 Bit4: Han sido reservados por la
c¿rsa Intei para futuras aplicaciones cle sus micro-
controladore s.
lVlodo de trabajo IDLE: Para comprender la acti-
vación de este modo de luncionamiento, en la Fi-
-eura 13.29 vemos cómo se encuentra conectado el
reloj del microcontrolador al resto del chip.
Segirn la Figura 13.29, al poner un <.1> en el bit
IDL del registro PCON, la puerta multiplicadora
que controla el paso de la señal de reloj a la CPU
recibe Lln ,.0,', con lo cuai la puerta bloquezr el
paso a la CPU de la señal de reloj y, por tanto, ¿rl
no recibir in-rpr.rlsos de reloj, la CPU se para. En
estas condiciones el microcontrolaclor queda para-
do. pero sin perder ni l¿r información de su RAM
intcnla. ni le cle sus registlos.
Por otra parte al ver ia Figura 13.29, nos d¿rmos
mentación de reloj para liis interrupciones proce-
dentes de los Tinter o del Puerto serie, de est¿r
fon-n¿r se puede reactivar ia CPU del microcontro-
lador siempre qlle se solicite una de dichas inte-
rmpciones.
Por tanto, las fbrmas de salir del modo IDLE
SOIl.
-' Solicitar una interrupción por el Puerto serie o
por los Timer.
Activar la patilla de RESET.
Tanto en Lrn c¿rso como en el otro el bit IDL dei
registro PCON. cs pLrcsto a <0,' por harcll'¿rre.
Vtodo de trabaio Porver I)ou,n: Teniendo en cuenta
la Figura 13.29. r'emos cómo a1 escril¡ir un <1, el
bit PD del registro PCON. ia puert:i nultiplicado-
ra que controla el paso de la señal de relo¡ a todo
cl interior del microcontrolador bloquea el paso
de dicha señal de reloi. caLlsa por la cual todo cl
 XTALl

Interruptores
TIMER
Puerto serie

PD nt

Figura 13.29. Estructura interna de los Timer 1 y Timer 0.

chip se para. En estas condiciones el microcontro- La única forma de salir de este modo es mediante
lador queda parado, pero tarnpoco pierde ni la una orden en la patilla de RESET.
inlormación de su RAM interna, ni la de sus rcgis- En dicho caso el bit PD del registro PCON, es
tros. puesto a <0> por hardrvare.

l. Indicar el tipo de direccionamiento que lleva la 6. lndicar el tipo de direccionamiento que lleva la
siguiente instrucción y la operación que efectúa: siguiente instrucción y la operación que efectúa:
O57B MOV A,RO. O57B XCHD A,@RO.

,. Indicar el tipo de direccionamiento que lleva la Indicar el tipo de direccionamiento que lleva la
siguiente instrucción y la operación que efectúa: siguiente instrucción y la operación que efectúa:
O43F MOV DPTR,#4A3BH. 056 CALL BUCLE.
.) {}
J. lndicar el tipo de direccionamiento que lleva la f!. Indicar el tipo de direccionamiento que lleva la
siguiente instrucción y la operación que efectúa: siguiente instrucción y la operación que efectúa:
AO5B MOVX A,@DPTR- O4O7 JMP @A+DPTR.
lndicar el tipo de direccronamiento ^, ^ lt^. ,^ t^
,
ry. Indicar el tipo de direccionamiento que lleva Ia
siguiente instrucción y la operación que efectúa: siguiente instrucción y la operación que efectúa:
O44A MUL AB. OO4O7 DJNZ R7,BUCLE.

). Indicar el tipo de direccionamiento que lleva la 1O. Indicar el tipo de direccionamiento que lleva la
siguiente instrucción y la operación que efectúa: siguiente instrucción y la operación que efeciúa:
O63F RR A. 0506 CJNE Rl .#F3H,CICLO,

é4-d-4'V
 r1. lndicar el tipo de direccionamiento que lleva la
siguiente instrucción y la operación que efectúa:
AO5B JB PSW.3,INICIO.
L2. Programar el registro TMOD y TCON del 8051
para conseguir que el TIMERl funcione como
contador de B bits autorrecargable, contando
impulsos procedentes del pin T1 (P3.5).
13. Programar el registro TMOD y TCON del 8051
para conseguir que el TIMERO funcione como
temporizador de 16 bits, contando ciclos máquina.
11. Programar el registro lE y TCON del 8051 para
conseguir que sean aceptadas las interrupcio-
nes procedentes del Pin lNTl (P3.3) cuando
llegue un flanco de bajada.
.t 5. Programar el registro lE y TCON del 8051 para
conseguir que sean aceptadas las interrupcio-
nes procedentes del T|MERO.
16. Programar el registro lE e lP del 8051 para
conseguir que sean aceptadas las interrupcio-
nes procedentes del TlMERl, Puerto serie y pin
externo lNTO, estableciéndose un orden de
prioridad igual al orden en que aparecen en el
enunciado.
17. Programar el registro lE e lP del 8051 para
conseguir que sean aceptadas las interrupcio-
nes procedentes del Puerto serie, pin exte¡no
lNTO y TlMERl, estableciéndose un orden de
prioridad igual al orden en que aparecen en el
enunciado.
18. Programar el registro lE, lP, TMOD y TCON del
8051 para conseguir que sean aceptadas las
siguientes interrupciones, con un grado de prio-
ridad de unas sobre otras igual al del orden en
el que las vamos a definir:
1.o lnterrupciortes procedentes del Pin /Nr7
(P3.3) cuando llegue un flanco de bajada.
2.o lnterrupciones procedentes del TIMER0
funcionando como temoorizador de
16 bits.
19. Programar el registro SCON del 805'1 para reali-
zar una iransmisión por el puedo serie con las
siguientes características: Transmisión asíncro-
na de 9 bits a velcidad fiia siendo el noveno bit
un ..1,r.
2$" Programar el registro SCON del 8051 para reali-
zar una recepción por el puerlo serie con las
siguientes características: Recepción asíncrona
de 9 bits a velocidad variable controlada por el
TlMER2, siendo el noveno bit un "0".
,1 Programar el registro lE, lP, TMOD y TCON del
8051 para conseguir que se cursen las siguien-
i,1 ir, tl
;e
tes solicitudes de interrupción, con un grado de
prioridad de unas sobre otras igual al del orden
en el que vamos a definir:
1.o Solicitudes de interrupción procedentes del
pin /-NfO (P3.3) activadas por nivel.
2." Solicitudes de interrupción procedentes del
TIMERO funcionando como temporizador
de 8 bits con recaroa automática.
3.o Interrupciones procedentes del Puerto serie.
22. Programar los registros lE, lP, SCON y TCON
del 8051 para conseguir que se cursen las si-
guientes solicitudes de interrupción, con un gra-
do de prioridad de unas sobre otras igual al del
orden en el que las vamos a definir:
1.o Solicitudes de interrupción procedentes del
puedo serie para que efectúe una recep-
ción síncrona de 8 bits a velocidad fija.
2.o Solicitudes de interrupción procedentes del
pin /NIO (P3.3) activadas por nivel.
23. Programar el registro lE, lP, SCON, TMOD y
TCON del 8051 para conseguir que se cursen
las siguientes solicitudes de interrupción, con un
grado de prioridad de unas sobre otras igual al
del orden en el oue las vamos a definir:
1.o Solicitudes de interrupción procedentes del
TfMERO funcionando como temoorizador
de 13 bits.
2." Solicitudes de interrupción procedentes del
pin /Nñ (P3.3) activadas por flanco de ba-
iada.
3." Solicitudes de interrupción procedentes del
puedo serie para que realice una recep-
ción asíncrona de 9 bits a velocidad varia-
ble controlada por el TlMERl, siendo el
noveno bit un .0".
4.o Solicitudes de interrupción procedentes del
TIMERI funcionando como contador de
16 bits.
2,I. Programar el registro lE, lP, SCON, TMOD y
TCON del 8051 para conseguir que se cursen
las siguientes solicitudes de interrupción, con un
grado de prioridad de unas sobre otras igual al
del orden en el oue las vamos a definír:
1.o Solicitudes de interrupción procedentes del
TIMER1 funcionando como contador de
16 bits.
2.o Solicitudes de interruoción orocedentes del
pin /NIO (P3.3) activadas por flanco de ba-
iada.
Qo Solicitudes de interrupción procedentes del
puerto serie para que realice una transmi-
sión asíncrona de 8 bits a velocidad varia-
ble controlada por el TIMER'I.
Ao Solicitudes de interrupción procedentes del
TIMERO funcionando como temoorizador
de 8 bits con recaroa automática.
 illTiBr\lyilIlnl'J'¡\S DI ?ii.D ü_it¿\lYl¡r,[] Df l

Proceso de programación. Programas ensambladores.

.l
Ityl'it Lt D ri Li Lli Lrr

Como ya indicar-nos en el ClapítLrlo 11, todo sistem¿r
microprograrrado. independienternentc de que esté ba-
sado en un microproces¿rdor o en un microcontrola-
dor. necesita para su funcion¿rmicnto ademlis de un¿r
circuitería, o hardu'arc, Lln progr¿rma o softrvarc que
contengn las órclenes oportuuas clue cada elemento del
rnicroprocesador o microcontrol¿rclor c'lebe re¿rlizar,
par¿r que el sistema pueda electulLr Lrn determinado
trtrbajo.
En este capítulo analizaremos cl prnceso tle prot¡ru-
tutac:ión de un sistema basacio cn el r.nicrocontrol¿tclor
cle 8 bits 805 I de lntel. cn el c¡ue sc inclr,rye el alqr¡t'ittut¡
dc resc¡lut'iótr, al orc¡crn.i(yutnu, el proqrutrrct .f uerúe, cLc.
Los conce ptos qlle aqui se indican. arrnque particulari-
zados pa ra u n clctermin¿rdo s istcm¿r rnicropro-ur¿ruracl o,
son cle c¿tr¿rcter general v pueden ser aplicados a cual-
q uier sistema m icropro-9r¿rrl able qtre emplee nricro plo-
ccsadores. con las úniclrs ciit'erencias siguientes.
Rc-pertorio de iustrucciorrcs diferente scgun el rni-
- croprocesaclor o miclocontrolador ernpleado.
-- Difelenci:Ls cle registlc'rs internos que poseen cada
rnicroproces¿rdor o rnicrclcontrolacior'.
Tanrbión se indic¿rn el1 cste capítLrlo. l'¿s lrcrrotttietttcts
sofit'ara cmplcaclas ¡rara fircilitar la obtenciirn i, coclifi-
cncirin dcl progr-arn¿r. cont() son los proqr(ntt(t,\ (nsuril-
b latlorc s. tl i re t'Í it a s tle c tt suttil¡l o¿1or'. c'tc., cl rrc ltplicare-
n-los y particulurizlLren.ros pilllt los microcontroladores
de 8 bits cic Intel. pero cuyos conceptos t¿rmbién son de
aplicación a los microprocesadores.

?ii lJ llniirii D PTi [) ül,¡\ill¿\{ilDl']

Análisis de un programa para un sistema microprogramable con microcontrolador.

Realizar el análisis y estudio del programa de temporización regulable que aparece en la Figura 14.1 , cuya
función es cargar en el puerto P1 el dato que se encuentra en la dirección C7H de la memoria RAM interna, a
intervalos de tiempo cuya duración es programable por el usuario.
 Inicializar
M icroco ntro lado r

Llevar dato
a Puerto P1

Figura 14.1. Diagrama de flujo del programa de carga temporizada

de la Actividad 1.

f 4.1.l. Descripción del progranra
En el diagr¿ima de ler Figura 14.1 se indica, de forma
grlrfica, el ultlctritttto mediante el cual henlos realizado.
de form¿r cíclica, el prograrna de carga en el puerto Pl.
del dato situado en la memoria RAM interna cotl una
temporización regulable. El proceso posee las siguien-
tes etapas:
. Comienza por car-qar los valores necesarios para el
arrauque e inici¿rlización del uriclocontrol¿rdor. Se
pr"rede subdividir en las siguientes etapas:
Indicar ia dilección donde se va a comenzat el
- pro-qrarna en la memoria de código (RONÍ o
EPROM), para poder aplicar un salto a dicha
dirección desde el vector de RESET, con el cual
arranca siempre el microcontrolador.

é52
! :;; :::.1,..::
.
l3'
--ris
 Cargar el dato 30H en el puntero de pila (SP)
para tener loc¿rlizada la pila de memori¿r en el
lugtrr destiniido para cll¿r en la RAM bqa.
Programar 1os puertos como entrada o salid¿r
según nuestras necesidades.
" A continuación se carg¿ln datos, en cada uno de
los registros R0, R 1 y R2 contenidos en la RANI
baja del microcontrolador.
' Seguidarnente. se decrementa el último registrtr
cargado. es decir, el 112, y se pregunta después si el
v¿ilor de dicho regrstro es diferente dc cero. E,n
caso afirmativo, volveremos ¿r decrementar y pre-
guntaf, hasta que llegue a cero. En cada pasa-
da por este bucle de trabajo, hemos introducido,
mediante el uso de la ir-rstrucción NOP que existe
en la rlayoría cle los microcolrtloladores, Lrn tiem-
po mi-rerto en el que el micro no realiza nin-
gúrn trabajo, par¿i conseguir cle este modo una m¿l-
yor duración y, por tanto, una temporización
mayor.
. Cu¿rndo el registro R2 vale ceio, pasamos a de-
crementar el R 1 y preguntamos si dicho registro es
diferente de cero. En caso afirm¿rtivo, volvemos a
cargar el R2 con el dato inicial y, seguidamente,
repetiremos todo el bucle de trabajo del registro
R2. Al salir del br-rcle de R2. volveremos a de-
crementar el R 1 y, al igual que antes, t'olt,eret-r-ios a
pfeguntar si el registro R 1 es diferente de cero.
Este segundo bucle de trabajo, anidado con el
bucle de trabajo del registro R2, se repite hasta
que Rl llegi:e a cero.
I Al llegar a cero el registro Rl, comenzamos a
decrementar el R0. qlle corresponde al br-rcle más
extcrno. _v. sestridarnellte. prcguntanros si este re-
gistro es difercnte de cero. En c¿rso ¿rfirmativo, se
volr,erá a cargar el R i con el valor inicial y se
repetirá todo el ciclo de trabajo del registro R 1
¿rnidado con el ciclo del R2.
El proceso se repite con el re-uistro R0 como er-r
e1 caso del R1. hasta que R0 llegue a cero. Pode-
mos \¡er ¿ihor¿r cómo el registro R0 está tarrbién
¿rnidado con el Rl y el R2.
. Al llegar el registro R0 a cero, el programa sale clel
irltirno bucle de temporización y realiza la carga
en el puerto P1. del dato contenido en la dirección
C7H dc la rnemoria RAM b:¡a. Scguidamente se
vuelve a c¿ilg¿ir ltrs tres rcgistlos crnpleados en la
temporizacion y el pfograma sc repite cn buclc
cerrado.
Est¿i cstnrctuta clc bi-rcles ¿rniclados qr:e funcioruur
couro col.]tatlores en decrcrnent¿ición, permite multi1rli-
car entre sí los retardos producic'los poi el ciclo de
trabaio de cada br-rcle. De esta forma se obtiene una
temporización fácilmente n-rodificable variando el dato
riili' ic r'il l'l.l .'ll uil(i:t l r'ti'.1 l','.
14.1.2. Fases tlel proceso
t{e prosa"¿ir}}a{:ión
La obtención de un programa que realice una determi-
nada función se efectúa cumpliendo determinadas eta-
pas o fases. Seguidamente analizarernos cuá1es son di-
chas fases y las particulariz¿lremos al programa
delinido en la Actividad I dc este canítulo.
I llefinición del prolllema
En esta fase se detallan y defir-ren los siguientes puntos:
" Cuáles son 1o dzrtos qr-ie recibe el programa desde
el exterior o cl intcrior clel sistema.
, Cuiiles sou _v a dónde cieben ser enviaclos los resul-
tados obtcnidos.
En el prograrn¿r cle l¿r Actividad 1 no se recibe nir-r-
gírn dato de1 exterior del microcontrolador, pero parti-
mos de:
ü Los registros ¿ruxiliares R0, R1y R2 localizados en
la RAM baja que trnbajan como temporizadores
anidados. El nirmero de registros a emplear será
mayor o menor, depcndiendo del tiernpo que de-
seemos que dure lzr temporización.
¡ La dirección cie 1a RAM ¿1lta C7H donde se en-
cuentra ei dato.
La salida de este prograr-na al exterior se hace a
travós del puerto paraleio P1.
D Obtención del algoritino de resolución
Se deline ei algoritmo de resoh-rción como el conlunto
de operaciones a que deben ser sometidos los datos del
programa para obtenel los resultados deseados. Para
poder reerliz¿rr esta etapa. cs preciso tcncr en cuenta e1
repertorio de instrucciones del microprocesador ¿r em-
plenr, asi como las instrucciones cie inicializución nece-
sarias para ¿rrrauc¿rr el micro con que vamos ¿r tra-
bajar.
En el pro-eram¿r de la Actividad 1, el algoritmo de
resolución ha srdo cxnlicaclo en el Ap¿irtado 14.1.1 de
este capítulo.
I Obtención del diagrirrna de fluio
Ei diasrarr¡t cie fltt1o 11o es trtra L()sa qtlc la I'e¡rreseuia-
ciitn grhlica tlel algoritmo de resolttción del programa.
En este diagraura se emplean un¿ serie de símbolos
normalizados, uniclos por 1íneas en las qtte se indica el
senticlo de evoiución del programa. Los símbolos más
importantes empleados en la representación de los dia-
qrirnrrrs c1e flrr.jo se indicrtr cn 1a Figtrra 14 2.
.€R€

INICIO O FIN OPERACION O PROCESO DECISION
I
tt A
[,
PAGINA
SUBRUTINA ENTRADA/SALIDA CONECTOR
ENTRE PAGINAS
Línea de flu jo
Figura 14.2. Símbolos empleados en los d¡agramas
de flujo.
Explicamos segllidamente el uso de cad¿r uno dc los
sírnbolos de la Figurt 14.2:
r Símbolo dc inicio o fin de programa: se emplea
para indicar el comienzo o el final de la secuencia
de operaciones.
. Símbolo de operación o proceso: con este símbolcr
se representa la mayor p¿rrte de las operaciouc's
rea,lizadas cn un progr¿lur¿r.
" Símbolo de entrada o salida de datos desde o hacia
el extcrior: se emplea para inclicilr rlue se cstit
enpleanclo Lln pLrerto para la conrunic¿rción y crt-
vío cie datos. clescie o hacia cl interior clel sistcm¿i.
o Símbolo dc dccisión: por medio cle este símbolo sc
rcpresenta la toma de una decisión en el progra-
n'ra. Siernpre se produce una bifurcación entre los
dos c¿rrrinos posibles. dependicnclo de que l¿r rcs-
pr-rcsta a la pregnnt¿r re¿rlizada cn el progrurma se¿r
sí ct no.
r Símbolo de subrutina: con estc síurbolo represcnta-
mos uu con-junto de operitciclnes cllyo et.npleo se
rcpitc varias vcccs a lo largo clel program¿i. y qlle
nosotrc)s clclinircrnos en ulgirn lirgar de éste.
" Línea v llccha de llujo: sc trata dc la líne¿r ciuc ul.lc
los síirbolos cle rrn trr-slLrri_srunril ,\ LlLle nos inclic¿r.
con su scnticltl. el canrino scgLrido p()r un pfr)grl-
tla cltitncltr se eltcuentnr en c'jcctrción.
LItttt ttr¡t'nttt ntr.t irtt¡trtt'ltutt( (luc Llt'bctt cttntllir ltts
líttetts da llttjo dt tut ()t LlLut¡!Jt'(//ti(/ (',\ Llt(e ttutl('u s('
¡rtretlett L'()rlur.
e Conecfor('s: clebido a quc- algun(rs progranras s()n
mtty lar-uos 1, no caben eu Llua l1¡rja. se h¿rn icle¿rcltr
sín-rbolos patra inc'licarnos. bien dcntro de una mis-
ma hoja o bien entre hojas diferentes. cLrál es el
camino scgLrido por cl plogt'itnta clt sLl L-iL-cucii)n.
Estos conectores, que sienr¡'rre son utilizados cli
rr-unero par (uno para indicat'el lugar desrie clon-
de partimos -y otro para lrarcar el lugar hacia
dondc valros), llevan cn su interior uu nittncro
con el cual indicamos cuiiles son el lrrgar dc parti-
da ¡' el de destino de un c¿unino en el cliagrauta.
En 1a Figu¡'a lrl. 1 ya se rcpresentó el organi-r¡ra-
ma dcl pro-qfama de l¿r Actividad 1, y er-rel Aparta-
do 14.1.1 se explicó dicho organi-erama.
[J Obtención del programir thente
Siguiendo lzrs operaciones indicad¿rs por el otgattigrit-
ma, .v empleando eI repertorio tle instrut'ciottes del ttú-
croprot'esudol'. col'r el cual vAmos tr trabqlrr. asi cot.l'lrl
las .sea¿i¿r¿l¡sIruc(:ioIles o tliret:tit'cts deI progrctttto et1s(tItt-
blutlor qLle va\¡Anros ¿r utilizar. realizarelnos bien sca a
lurAno o, conlo sc realiz¿r en cl uruudo profesioual. cotr
un tr(rtontietttr¡ de t¿-\ros, el .fit'hero Jirertte o fit'lrcro
est:rito cott trc¡ttóttic:os. Hay clue clcstacar que sólo 1'ltte-
den en-rplearse tr¿rtamientos de texto siinples en código
ASCII. que no incluyan en el fichero cabeceras o fina-
les de códigos espcciales (tal y como sucede en trata-
mientos como: Word, Wordperfect. etc.). Se recomien-
da emplezrr el Edit del DOS. cl Norton Editor. r.rn
entorno de ensamblado que contcnga su editor cle tex-
tos, o bien guardar como ASCII.
El fit:hero .fitettte sólo contieue uemónicos directivas
y comcntrios, ssto es, no contieue el programlt en leu-
guaje máquina. En próximos apnrtados explicareuios
las instrucciones y dircctivas empleadas en l¿r obten-
ción del fichero fuentc correspondiente al programa dc
lir Activiclad l.
lJ Ensarnblaclo o compilación del pr('gr'¿rma
firentc y obtenciírn del prograrna ob,ieto
El ensambl¿rclo cle Lln progr¿rma se puede re¿tliz¿rr cle
dos fon-nas:
¡ A r.n¿tno. con el emplco cle tablas de iustrtrcciollcs.
" De fonla autom¿itic¿r. con el empleo de pro-grantus
cusaurbladores.
E1 ob.jetivt-r cn an'ibos casos es la codificaci(ru en
ler-rguaje urac¡r-rina cle los uemirnicos eniplcados v la
rrbtencióu así clel pr()qrantu olt.icto. En el tnuncltt 1rt'ttl-c-
sionll el cnslr.ntrl¿Lclo se hacc por orclenador ettt¡rlcatr-
cfti prcl-gr¿ulas ensambladrtrcs c1tte, además. tros ciittl
listacios con cl lugirr -r,'l¿ts razoncs de los posiblcs cl'r,-
res le .sitttu.r¡s ct-rr.ne titlos cn la e lat¡0ración clel progra-
ntlL lr-rcnLc.
|J iln¡cba J, depuración dci llr{igrasna oiljctc
Par¿r saber si uu program¿r ftlrtciol-ra correct¿llltcltte )'
depurarlo cle posibles elrores, se pueden emplcar tres
nrétr¡tlt-rs:
 r Depuración con programas simuladores: estos pro-
gramas parten dcl programa en lenguaje máqr"rina y
permiten simular su eiecución instrucción a instruc-
ción, siendo visible en todo lllornento el contenido
de los registros internos del microcontrolador y las
direcciones de la rnernoria. Al ejecutar el programa
podemos visualizar fircilmente las instrucciones
donde se producen Íuncion¿rmientos no desc¿rdos.
. f)epuración con sistemas de debugging: una vcz car-
gziclo el programa objeto en l¿r memoria del sistem¿r
microprogramable, se p¿ls¿l ar su ejecución, instmc-
ción a instrucción. con el auxilio de nn prograrna
denominado Debuct o de eiecuciórt pttso rl p¿¿srr, clue
servirá para detectar problemas de funcionamiento
de forma simil¿rr a los programas simuladorcs, pero
trabajzrndo con el sistL'rntr rnicrop|ogramable real.
r Depuración con emuladores: los emuladores son
sistemas uticroprogramables similares a los siste-
mas rcales. pcro diseñados especialmente para ha-
cer accesibles al programador todos los puntos de
su hardlvare. Esto, junto con un softrvare especial
que controla la evolución del program¿r a depurar.
perrnite comprobar los failos de sincronización de
las señales digitales que circulan por el sistema,
criando se estir ejecutando el programzi a su veloci-
dad real y sin las pa"radas que snporlc la ejecución
instrucción a instnrcción.
Es cl rnótodo de clepuración más sofisticado que
se emplea ¿rctualurente y con é1 se puedc optirnizar
el tiempo cle ejecución de un programa, al ver qué
instrucciones son las más adecuadas para realizar
un¿r detelurinada tarea.

Análisis del fichero fuente de un programa para un sistema con microcontrolador.

Realizar el análisis del fichero fuente que aparece en la Figura 14.3 y que corresponde al programa de
temporización regulable de la Actividad 1 de este capítulo, realizado para la familia de microcontroladores del 8051.

. ******************************-******************************
;* Pnograma de carga temporizada en el Puerlo P1 del dato
;* conten] do en la direcciórr C7H de la RAf4 alta.
;* El programa se efectúa en bucle cenrado o repelitivo.
. *******J.J.********t<**J<******:k*******************************-k

JMP 200H ;Programa conten.ido en el Vector RESET.

ORG 200H ;Djnección de inicio del programa.

l'10V SP,#30H ;lnjcializa el Puntero de Pila.
i"10V P1 ,/10 ; Prognama como sal i da el Pue¡'to P1 .

NUIVO: l40V R0,#OFFH ;Cargar registros con valores para

BUC LEO : MOV Rl,#0FFl :temponización máxima.
BUCLTl: MOV RZ,#OFFH :
BUC LEZ : NOP ;lnstrucción que sólo hace un netando.
DJNZ R2,BUCLEZ ;Decrementan en fonna airjdada los
DJNZ R1, BUCI-E1 ;r'eg j siros.
DJNZ RO,BUCLT() ;
MOV Pl,0C7H ;Canga en el Puerto P1 el dalo contenido
;en la d.i rección C7H de la RAlvl alta.
Jl,lP NUEV0 ;in a nuevo ciclo de canga temporizada.
END

Figura 14.3. Fichero fuente del programa de la Actividad 1.

!4.. |";3" $i¡t*nr:iór¡ ¡lq:l fichcro ft<:nl¡: En la F-igura 1.1.3 podcmos vcr el tichero fuente del
I I'cit1''o trlgaui-era-
plogranta. clcfinitlo clr la Actividad
Corno ya erplicamos en el bloqLre anterior, el fíclrcrct o rla se indicó cn la Figtrra 14.1. Dicho fichero ha sido
¡tr o r a nw .fue nte se obtienc traduciendo las operaci oncs
c1 realizado o traducido a los nemónicos del microcon-
que ¿rparecen indicad¿rs en el correspondiente organi- trolador de 8 bits 8051 de INTEL. Seguidamente, ana-
gmlnx l los nernóIlicos clcl nricrocontrollclor c'urpleurltr. lizlrremos sLI estructLtra:

4.5S
 Como ytr indicarlos en el Apartaclo 11.1.2, el tlchcrcr
filente sc obtiene cscribiendo. bicrr a lr)¿uro o colt url
etlitor tle textos de ordenador, l¿t sccLteucia de neutóui-
cos en que se traduce el organigr¿una del program¿t.
Recordemos que sólo es posible emplear editores cle
textos simples er-r código ASCII. que no introduzcan
caracteres especiales.
Todos los ficheros fr-lente poseeu una estmctur¿r si-
milar t¿rnto en los rlicroproces¿rdores como en los mi-
crocontrol¿rdores 1,' const¿ln cle los siguientes bloqr"res:
a) Ilnunciado del programa: cl fichero de la Figu-
ra 14.3 comienz¿r con el cnunciado del progra-
n.la, cn cl cr¡al cada líne¿r del mismo esta precedi-
da por un punto y corn¿I. La función de dicho
plrnto ]i com¿I es indicar al proc¡rann enscuttl'¡lu-
r/or', clue posteriormente utiliz¿ireu-ros, qLle cstas
líneas no dcben ser ensambl¿rcl¿rs o traducid¿rs a
código maquina.
b) Dcfiniciones iniciales del programa: este bloqLre
corrcsponde A Llna serie de líneas quc no se
indican en el organigrama del programa. Est¿rs
líneas informan al progrema ensantblatlor sobre
ciertos datos que necesit¿r perra obtener el pro-
grama codificado en lcnguaje máquina. L¿rs
principales informaciones que puede contene[
esLe bloquc son:
o Asictnc¿r una tlirección de IcL tnetnorio RAM in-
tenlo o extct'rlu ct ut"t itlentil'ir:atlor que u(r (t
ser ernpleutlo en el proqrenlo. Se emplea unir
settdoinstrucc'idn del programa ens¿rnrblador
denomin¿rdo EQU. Las seutloittstrucciottas o
tlirectit'os del eusatnbl¿¡¿lor son órdenes dadas
ai program¿r ens¿rmblaclor y no tienen traduc-
ción al cógido urhcluina cle los rnicrocontro-
ladores. En el lichero lr-rente de lir FigLrra 14.3
no cxiste este tipo de líne¿rs por no ser ne-
cesari¿rs, pero en otros programls podrían
us¿lrse líneas similarcs ¿r las siguientes:
VALOR-A EQU 3A0H
VALOR-B EQU 0F00H
MEMO]. EQU 95H
. ntrrnérict's con rriuncr()s o ctiquctlls.
De.l'inir la direct:irirt en Iu tltta deben de ('onl(,tl-
zor e ser ettsctntblatlus utta st,rie tle ittstrutt:it¡-
n¿,.s. En el pro,erar-r-ra cple estalnos analizanck-l
apafece la siguientc líuea:
ORG 2OOH
I-¿t seucloinstrucción OItG se e nrplea pra inc-li-
citt' a[ progruma cnsanlblaclor cluc los códigos
máquina correspondicutes a las instrucciorrcs
que ¿rp¿rrccen en las líneas si-euicntes. debcn
ser ens¿rrnblados loc¿rlizac.los
e n la memori¿r cie
código, a partir de la dirección 200H.
Si l¿rs instrucciones dc un programa comien-
ztn a cscribirse sirr indicur ORG. el ensunrbltr-
dor considera quc dcbe erlpezar a colocar los
códigos máquina dcscle l¿r drrección 0000H.
¿\sí cn cl pro-grarrrr c¡uc esttrmos estucliando l¿t
instrucción: JN'IP 200H ¿rparece delante de la
directiva ORG. c¿lus¿r por la cr"ral dicha ins-
tntcción se ens¿rrnbl¿r en la dirccción 0000H
clue coincide con cl \¡ector del RESET c'lel mi-
crocontrolador. De esta forma ¿rl arranc¿ir el
micro y c¿irgar el vector del RESET. se ptrsi-
cioua en la dirección 0000H ¡i se encuentnr lrt
orclen dc salto a la clireccicin 200H quc cs
clesde donde se ensarnbla el resto del prograura.
Por írltimo indic¿renros clue en Lur progra-
ORG depcnclienclo
rnzt pueclen aparecer r'¿Irios
cle nuestras necesidacJes.
c) Progrrrma: en este bloclr-rc se tradllce a nemtinicos
las operaciones clel organigramii del progritnra.
Antes de cornenz¿lr. clescribircmos la estructura o
formato estánd¿rr enrplcado en la elaboración dc
estas líneas t1e los lichcros fuente. Dicho lornrato
consta de cu¿rtro ccunpos: etirpteta, códip1o, ctpe-
rondo y crlntentcu'io. Un ejemplo es el sigr.rieute:
Etiqueta Códi_uo.tOperando Comentario
NUEVO: MOV R0,#OFFH ;Carga registro...
o Etiquetu. Es un símbolo que identifica ¿t Llua
determin¿rda instrucción dcl prograrn¿r" de ur¿t-
ner¿r que se corresponcle con la dirccción dc
meuroria donde couiienz¿r dicha instrncción.
De esta form¿r. la clirección de memoria se
el progr¿rrna por el nombre clc lir
clesir¡n¿ en
etiqLrcta. lacilitando l¿r iclentiiicación cie las cli-
recciones. Dependicndo clel progr¿unA cusanl-
bi¿rdor quc v¿ryamos a emplear despLrós para
la obtención del código urhcluina, será neccsa-
rio or.rt-r ir-rchrir dos ¡runtos (.) al final clel
nourbre de la etiqueta.
o Código. En este calrpo se pueden escribir ins-
tlucciones r o scr¡drrinstrLrccioncs.
o Operutdo. Puede acompariar a cad¿r instruc-
ción o directiva. indic¿udo direcciones v datos
El opcrar-rdo, cuando se presenta en forur¿t
uutlórica. puede escribirse en diferentes lrases:
la nlavoría de los ensanlblaclores admiten c¡ue
el opcrando se escrib¿r crr: dccirral. birturirr.
hcxadecirnal.
t Cometúario. Los conrL'l'rt¿rios son trytrclas ¡rara
el progranr¿clor. el rtsu¿rrio del pr-ogritn.rlt o
culrlc¡rrrcI pcrs()nlr rlLrc Icirgu qUc il]tcfl)r'ctitf
lol; lrrtrgrarlas escriltrs p()r c)tras pcrsonits. Ncr
cn cuentlr por- el cnsamblrtcic¡r ]'
scrn tenidtts
por tant() no se codilican. Son consiclct'ltclos
comelttanos:
LTnr líuc'u prcccdidlr por punto v c()ntil.
 -- CLralquier carircter situ¿rdo detr¿is de una
instmcciilt v separaclo por punto ,v corna
de ella.
Volviendo al or-eauigrama de la Fi-sura 14.1 el
primer blocluc ¡r realizar es: ittir:ializctr ntit:rt¡c.ctu-
trolctdor. Dich¿r operación se ha traducido a ne-
rnóniccls mediante las lineas sieuientes:
JMP 200 H ;Programa contenido en e1 Vector RESET
ORG 200H ;Dirección cle inicio de1 programa.
MOV SP,#30 H ;Inicializa eL Puntero de pila.
MOV P1,#0 iPrograma co¡no salida el puerto pl.
I-a función dc las dos prirncras liueas y:r la
hcrnos indicaclo. Seguiclarrente inicializ¿rmos el
Putttero le ¡tilu. cuyo síntbolo es SP. con el datcr
301-I cluc es la c'lirección clisponible en la RAVI
bitja parn localiz¿u la pila cle memori¿r. tal y
corno se indicó en cl Apartado 13.1.5 del Capí-
tulo 13. La instrucción enpleada para ello es 1a
lvlOV, que nos permite movcr d¿rtos entre direc-
ciones cle la RAM interna. Recurdemos que er1
la estructnra cle las instrucciones lntel ¿lDarece
en primer lugar la clirección o registro clestino 1,
clespr-rós la fucnte.
La irltim¿r Iínea de este bloqr_re pro-gral-na
corno salida las líneas del puerto Pl al colocar
en ellas cero <0>.
Los bloques segundo. tcrcero y cuarto ciel or-
-qauigr¿lma cle la Figura 14. 1. c¿rrgau los legis-
tros eutltleadcls para ternporizirr. Estas líneas
son las siguicntes:
NUEVo: MOV R0, #offg
;Cargar registros con vaLores
BUCIE0: MoV R1, #OFFH ;para temporización máxima.
BUCi,El: MOV R2, #0FFH i
El proceso cle carga se efectira lltttvienclo ¿rl
rcgistlo correspontlicnte el dlto. c¡ue en nuestl.o
casc¡ ser¿r FFLI ¡tara ¡troducir el rnárinlo cle tent-
¡rolizacitir-r. Ha1"'rlue dest¿rc¿rr. qLle cs plccist-r
pouer el cero que ap¿rrecc clelante del dato l-'F H.
por exigencia cle los prograt.uas ensumblutirlr.es,
clebiendo antcpolterse a toclos los dattts nul'nL1ri-
cos c'luc con.ricncen prrf lctllr piu'ir Lllle no sc¿ur
confLurcliclos con itlentificlrtlorcs o elicluetlrs.
En llrs instrr¡ccir¡ne-s clcl ¿rntelior blc'rclLrc u1-lu-
rcc:cr.l tlcs ctit¡rtt:ttrs. NLJ EVO. IILiCI-[0 r,BL]-
C'1.F- l. rlr- Ilts (luc lr(r\ scrrinl,rs l-lr nr in.licllr lrl
lll ()grlunu cnsantbl¿ttlor', de cionric ¿r dirrrtle sc
rcaliza rLn sulto eit la .-jccircion del l)rogf¿ll.l.l11.
I-1 blotiLrc c¡ trc sigtrc cn cl org¿rnigr'¿rnut cs ¡¿o
ol)()t'ut'. clttt- hrr siclo traclucicj¡r lr nenlilnict,s lror-
l¿r sisuiente líne¿i.
BItaT,F?. ¡lñp : T¡<f rlte e ij. \/1r
á¡ rro
{ \r = cÁl n h¡^o
Dicha opcración tiene por. función producir
run retardo n-r¿iyor en 1a temporización del pro_
gr¿rma y en ella cl uricrocontrolador no ,eálizu
ninguna operación, pero emplca un tiempo en
leerla de ia merloria de códi_so y dccoclificarla.
En est¿r instrucción tambión se define la etiqucta
BI-JCLE].
Siguen en cl or-qauigrama del programa dos
bloques muv relacion¿rdos entre sí. que son rle-
cretnente' el reqistrc¡ R2 | soltar si R2 * 0. La
instrucciór-r eu que lian sido traducidos ¿imbos
bloclues es:
D.lI\¡z R2,BUCLE2 ;Decrementar en forma anidada...
El nemónico DJNZ represent¿t a una instnlc-
ción cont¡ruesta del rnicrctcclntrol¿rdor. qLle per-
luite declerlentar eu un¿r unidacl el registro indi-
caclo en el cantpo destino v seguidamente saltat
a la dirccción indicada en el campo fuente si la
de'crerncntacirin ha dado un resultado cliferente
de cero (en nuestro caso s¿rlt¿r a la dirección
representtrda por la etiqueta BUCLE2). En caso
de que el rcsultado c'le la decrcmeniación fuera
cero. el micro no salta y continit¿r la ejecución de
la siguiente instrucción.
En el organiglama clc la Figura 14. I aparcccr-r,
seguidaurente. cllatro bloques destin¿rdos a de-
crcmentar y colnpar¿lr colt cero los registros R I
y R0. Estos bloques se tr¿rdncen, siguiendo el
misuro criterio empleado para el registro R2. en
llts siguicntes illstlrrcciollcs:
D,INZ Rl,BUCLE1 ireg.. .
D.JNZ RO, BUCLEO i
Una vcz linalizado el trrroccsr-l de tcmporrza-
ci(rn, el [rltino bloque del organigr¿rrna llev¿r el
d¿tto conteniclo cn l¿r dirección CTfl de 1¿r me-
urori¿r RAM intcrna al puerto Pl. Est¿r opcra-
ción se tesuclvc de fonl¿r similar :r la cmpleada
para c¿rrgar los registros. cou la siguientc- ins-
trurcciili:
Mov pl,0c7H ;carga en e1 puerto p1 e1 dato contenido
;en la dirección C?H de Ia RAM alta.
Por ttltiuro. r' tenicntio prcsentc c¡ue cl progr¿1-
rlllt clebe c-jccutlrrsc cn buclc- ce|r¿ido. tladucire-
tt'tos la llecha f inal. qLlc tlparcce cn el rrr-ganigla-
l))it. l)rrl' lll :istri¡lltc illstt'ttt'.i,itl.
JMP NUEVO ,'Ir a nuevo ciclo d-e carga Lenporizada.
dl li'inal dc c¡rsalr.rblado: para inclic¿tr rtl plogr¿tltla
ensatnblador clue se ha fin¿rlizacltt el pt'ograma v
que no clebe seguir tr¿rducieudo a código máqLri-
lll. sc c-t-lrt.lcl llt sr'¡r¿i¿rltl,\lrt((ci(it1 El .\D.
4,5F
 P
g.ü,ü f; Arll¡\3 il lil g /\1ld 3 l_,a|a.{r {i fl ii

Análisis del fichero listable de un programa ensamblado para un sistema microprogramado.

#:.i
:/J'); Realizar el análisis del {ichero listable que aparece en ta Figura 14.4 y que corresponde al programa de
temporización regulable de la Actividad 1 de este capítulo, realizado oara la familia de microcontroladores 8051.

1 , ***************t(***)k*************************-k********,k*r(*
2 ;* Prognama de carga lemporizada en el Puerto P1 del dato **
3 ;* conlenido en la dirección C7H de la RAI! alta.
4 ;* tl programa se efectúa en bucle cernado o repetitivo. *
5 . ****-t************)k************r(**********rr*******J.r(*******

6
0000 4100 7 JtlP 200H
B
0200 9 ORG ZOOH
l0
0200 758130 1l f40\/ PS , #30H ;Inicializan el Puntero de Pila.
0203 759000 T2 t'10v P1,#c ;Prognama como salida el Puento P1.
0246 TBFF 13 NUEVO: l'10V R0,#0FFH ;Cargan registros con valores para
O?AB 79FF \4 BUCLEO: f'10V Rl,#0FFH ; te'rpori zacióe máxi qa .

O2OA TAFF 15 BUCLEl : 1"10V R2,#0FFH

020c 00 16 BUCLE1: NOP ;lnslrucción que solo hace un retando.
O2OD DAFD I7 DJNZ R2,BUCL12 ;Decrementar en fonma anidada los
020F D9F9 1B DJNZ R1,BUCLEi ; negi stros .

021i D8F5 I9 DJNZ RO,BUCLIO ;

0213 85C790 20 t'40v P1,0c/H ;Canga en el Puerto P1 dato contenjdo
27 ;en la dirección C7H de la RAI{ alta.
0216 80EE ?2 JI'1P NUEVO : Ir a nuevo ci cl o de carQa Lempor i zoda.
?3 END

NOI"IBRI T I PO VALOR LINEA

BUCLIO C ADDR O2OBH I4
BUCLT1 C ADDR O2OAH 15
BUCLFZ C ADDR O2OCH I6
NUTVO ... ... C ADDR 0206H L3
Pi......... D ADDR 0090H
SP........- D ADDR O(]BlH

Figura 14.4. Fichero listable del programa ensamblado de la Actividad 1.

con netnónicos. El lormato ¡, los campos quc cieben

contener l¿rs line¿is de dicho programa son explicados
en el apartado siguiente. Al fichcro de terto cre¿Ldo se
le d¿r un nourbre y la ertensión _.AS\,{, par¿r indicar
i,1ue estli esclito con nen.lrir.ricos.
Ltts pasos a seguir en el ensamblado profesional e
Medi¿rntc e I enrpleo de un pro-ur¿una ens¿imblador (o
irlfo|illirtizado dc urr pr','lftullu ftLentc apal'ecen indiclr-
rlÍrcroensamblador) se pueclen generar c¿rd¿L uno de los
dos en el esquerua cle la FigLrra 1.1.5.
fichercs it'rdicados en la F'igura 14.5:
Mediante un progr¿rm¿r editor cle textos (como e1
EDIT del DOS, el Norton Editor o cualquier otro que . Ensambladores que generan un fichero
no introduzca caracteres de control), creamos un fiche- -.HBX.
Er"rsambl¿rdor empleado p¿rra prograrnas que v¿1n ¿r
ro de texto que contclrga el progratra fuente realizado ser directameute e ur,iadrrs r Lrne r.ncmoria EPRON'1.

;:ar'i;
t-
PROGRAMA
FUENTE
FICHERO
FUENTE. ASM
EDITOR DE
TEXTOS
FICHERO
REFERENCIAS. REF
PROGRAMA
ENSAMBLADOR

FICHERO FICHERO
EJECUTABLE. EXE HEXADECIMAL. HEX

Figura 14.5. Proceso de ensamblado de programas por ordenador.

Es el tipo ideal de ensamblador para trabajar con por Lrn orden¿rdor. Los ensambladores de este tipo
microcontroladores y puede gener¿rr alguno o tcl- pueden generar alguno o todos los ficheros si-
dos los licheros sigLricntes: gulentes:

-- Fichero objeto (con extensión _.OBJ). Este fi-

Un fichero objeto (con extensión _.OBJ) que
chero quc no está escrito en ASCII, es utiliz¿rdo - es utilizado pol el proqrilln linkodor p¿Ira po-
por el prog¡rcnrut linkodtir'(también llamado plo-
cler generar el fichero ejecutable de extensión
qr(ünfl reubic'utlorl par¿r geuerrll' el fichcro de
extensión _.HEX. _.EXE. No está escrito en ASCII y por su
visr"ralización en la pantulla de un ordenador no
Fichero listable (con extensión _.LST). Contic-
- ne, en código ASCII, el prograrna fuente, los
cs comprensible.
liichero listable (con extensión _.LST). Contie-
códigos máquina. las direcciones cle cada ins- - ne. erl cridigo ASCll. el prograrna luente. los
trucción. A veces también contiene los errores
códigos rnzicluina. las dirccciones dc cad¿r ins-
de sintaxis encontrados por cl ensn¡nblador.
trucciirn 1,' el listado de errores si los hay.
-- Fichero de ref'erencias (con extensión _.REF). -- Fichero de ref'erencias (con extensión _.REF).
Clonticne. en códi-so ASCII. la clefinicitin cle las
Contiene. en c(rdigo ASClll, la definicion de las
etiqnctas y variables utiliz¿rdas.
- etiqLletas,,,'' r,ariables utilizadas.
Fichero de errores (con extensión _.ERR). No
-- Fichero ejecutable (con extensión _.EXE). Es el
lo -qeneran todos los ensambladores. L'n caso de
pro-qraur¿r directamentc ejectrtable por un orde-
generarlo contiene los errc¡rcs c1e ensanbl¿rclo.
nador' 1i couticue los códi,qos máquinrr.
También estír en ASCII.
'- Fichcro de heradecimal (con crtensión _.Hli\).
Cr-rntiene en heradecirnul los códigos rrrir.1 Lrinrr
ciel prograur¿r. Su enrio al glabuclol EPItONI o qlel !q¡g f'i+:lae,:t'*¡ri
clc I't.ticlocontrolaclolcs. se lcaIiz¿r rlorntaIltrclttc
E € "2.2" $,'q¡s'sa¡¿¡ts¡
vra pucrto scric cjc Ut1 OrdculLdor. L:s cli|cctl- r¡il¡ g,r:i,jir!::i l:!r l:i ;ll-t:tr,:str
lnertte elecutablc por cl uricrt'lcontrollclol o rni- .¡.. !-dl¡a{ala
! !q-
..".,.,,".¡.¡..,¡,.
¡rt(ailat
croplocesaclor qLre kr tecibc.

" Ensambladores que generan un lichero _.EXE. Es Clotno her-nos visto en el Apartado 14.2.1. al realizar el
el empleado cuaudo se van a cnsnr.nbl¿rr progra- ensamblado dc un pro-r¡r¿rna por orden;rdor, se -sene-
rrlrs de tipo inlormhtico directllnentc ejccutll'rlc rrn clifererrtes iicheros. clcpendietido éstos del tipo de

r:]*?i'
progran.)¿ ensan-iblador emplc¿rdo. Veamos, se-uuida-
mente, la estructura de los mirs intportantes.
r Estructura de los ficheros listables. Este fichero es
más irtil que el fichero de texto que contiene el
código en lenguaje ensamblador y
resulta muy
adecuado para la depuración del programa o para
modificacioncs posteriores ¿rl poder comprobar,
por ejemplo, las dirccciones clue han resultado del
ensamblado y verificar si entran en conflicto con
zonas reserr,¿rcl¿ls ¿r otr¿rs funciones. Los campos o
inform¿rciones qLre contiene v¿rrían de unos pro-
gr¿rrnas ens¿rmbl¿rdores a otros. ¿rllltque la rnayoría
de los ensambladores geueran: dirección, código
máquina, númcro de líne¿r y línea de ensamblador.
Un ejemplo dc este fbrmato es la siguiente lír-rea
correspondiente ¿rl licl-rero ensamblado clc 1a Figu-
ra 14.4:
Dirccción Código N." líne¿r Líne¿r de ensanrblador
020c 00 l6 BUCLE2:NOP ; fnstrucción
que só1o hace un
Estructura de los ficheros de referencias. Ficherc'r
muy irtil para cl scsuimiento del progran-ra, ya qlle
clasifica tod¿rs las etiqr-retas y sírnbolos definidos.
Los programas ensambladores efectír¿n normal-
mente dos pasadas a través del programa fuente.
En la primera de ellas creau una tabla de etiquetus
v símbolos dcfinidos c¿rlculando sus correspon-
dientes valores; en la segunda pasada generan el
cóciigo objeto. colocándolo en memori¿r v ell-
pleirndo. en toclas l¿rs referencias a etiquetas v sim-
bolos definiclos cluc ap¿rrezc¿ln en el o¡rerando. los
valoles ast-lci¿tdos contenidos en la iabla generacla
en la priurera pasada. Los campos o inforrlacione.s
qLle nos d¿r estc fichero varían de unos progr¿rrnas
ens¿rmbladores a otros, aunclue la mayoría gene-
ran: simbolo, r,¿11or, tipo y linea.
En algunos ensarnbl¿rclores este fichero forma
partc del ficllero listabie.
Un ejemplo de este lorur¿rto es la siguiente línea
correspondiente al fichero cnsambl¿rdo de la Figu-
ra 14.4:
Silllholtr fip,r \/ltlt'l Lirtcrr
BUCLE1 C ADDF, O2OCH
-' Nirurero dc datos de la linea: formado por clos
caracteres c¡irc indican en hcxadecimal el núrure-
ro cle datos quc contienc la línea (rnáximo l6
bytes).
Dirección clcl primer dato de ia línea: consta de
- cuatro c¿rracteres her¿rdecimales, que señalan la
dirección de carga del primer byte de datos de
la línea.
Separacior: dos c1ígitos iijos que son el 00. si en
- la línea hay datos. o cl 01. si en la línea no hay
datos.
- Datos: secucncia de clatos del pro-ulama, cadil
tuuo de cllos está formaclo por dos c¿rracteres
heradecinlrles.
Bit de thet'l¡sun¡: dos caracteres hexadecim¿rles
- dc courprobación, qlle se obtienen complernen-
tanclo a 256 la surn¿r cle los valores rlel resto cle
campos en módulo 256. Como ejemplo cle ii-
chero ob-jeto hcradecimal emplearel-nos el co-
rrespondieutc al progfar-na ensamblador dc la
FigLrra i4.4. cltre es cl siguiente:
retardo. :020000004100BD
: 1 002 0 0 0 07 5 8 i 3 07 5 900 07 8FF7 9FF7AFF0 0DAFDD9AB
: 0802 1000F9D8F585C79080EED6
:00000001FF
14.2.3. Directivas
o seu{loirrstrtre eiorres
clel progralua ensaurblaclor
Los programas fuentu- contienen. colno va sabernos.
dos tipos cle órclenes: instruccioncs del rlicrocontrola-
dor y clirectivas o seucloinstrucciones clel programu
ensamblador. Dichas seudoirrstrucciones pucden r,ariar
de unos programas ens¿rmblaclores a otros. pero ltr
rnayoría ¿rcepta cl juego dc seudoinstlr,rcciones de los
ensambladores Intel. Las seucloinstruccioncs más iur-
DOrt¿lntes son:
DB: perrnite inicializar posicioncs dc rncr.r.lorra con
bytes. Los datos pr-reden ser constantes o expresiones,
tanto nurléricas cou.ro literales. La aplicación m¿is ha-
bitual clc lu seucltrir.rstrr-rcción DB es la clefinición cle-
tablas v mensajcs. El lormato de empleo es cl siguie utc:
16
LeLlqLeLa: I Du clatoll,OaLoZ, ...
F'
I

listructura dc los fichcrr¡s hcradecirn¿lles. Estc li-

chcro. que siguc el fortlatt'r intel, est¿i colnpucst()
por liueas clc c¿Lr¿rcieres ASClll, cn lrrs c¡rc sc suec-
den los siguieutcs bloqucs.
ldentificaclor de inicio dc línea: es cl carir"crer
- ASCII dos puntos (: ) ir se encuentra al princi-
pio de cacllr líne:r.
l)S: rcscrt a rirr n[rnicfir rlc ü51]lcios c()llsccr.lLi\ os (lc
lllenoria iuicializ¿rdos ¿r ccro. La erpresiriu entrt- pl-
ióutcsis sc Lrsa pirll inicializar lu memorir cor.l un clc-
ten.l.linucfui valor. El r'¿rlor nr¿irinro dc crprcslrírr 1 cs
IJK. El fbrm¿rto de eurpleo es el siguiente:
[et i.qr.reta. ] f S e-r¡'r:es i ón1 [ I e-!r:es ión2 ) ]
'

€60
 DW: similar a DB, pero con la particularidad cle
inicializar la memoria con d¿rtos de l6 bits (x'o¡'d). E1
fonrato cle cmpleo es el siguientc.
[etiqueta:] DW dacol[daL02, -. .f
EQLI: asigna un valor a un identificador. El valor
puccle se r el resultado de una expresión compuesta por
otros identific¿rdores y lan compleja corlo sc dcsee. El
fortrato de ernpleo cs el siguieute:
símbo1o trQU expresión
ORG: especifica la dirección cle memoria a partir de
la que se colocarh el código generado. E,l formato cle
empleo cs el siguiente:
ORG expresión
RADIX: dcfine la b¿rse numórica en la clne se \/au
re¿tliz¿rr los cálculos de las expresiones. Las bases uu-
méric¿rs vlilidas son las compre ndidas entrc la binaria y
la hexadecimal. El forurato de empleo es el si_quiente:
RADTX exnres i ón
END: sirve para inciicar fin de programa )'es obliga-
toria. Si se detect¿r el carácter fin de fichero y no se hir
encontrado la directil'a END, se procluce error. El
fonnato de cmpleo es el siguiente:
LetLqueta:l Et\U
EXTERN: permite decl¿rrar un cor.rjunto cle símbo-
los corno cxternos. plfx poder hlLce'r' re[crenciu a ellos
arrnrlue cstén en otro fichero. Los sírrbolos clne se
dccl¿rren como externos en un módulo debcn serlo
corro p[rblicos o globales en el c¡ue estén definidos. El
hlr:urato dc empleo cs el sigr.riente.
EXTERN sÍmbolol [, sÍmbolo 2, . . .)
INCLUDE: sirve ¡rara incluir linciLs dc otro fichero
en cl ac-tual, evitanclo el tener qtre r-c'petil líne¿rs de usc'r
habitual. El nombre clel fichelo ha1' que introclucirlc'r
como Lm literal, entre cor-nillas, tarllrién se puedc dar el
los INCL-UDE hasta
Trrrrlr. Se pucclen ¿rnid¿rr -5 nir,cles.
El fornlato de eurpleo cs el siguicutc:
INCLUDtr nombre de frchero
PLIBLIC: pertttite clecl¿rr¿rl urr conjLrnto dc sínrbolos
L-s dccir. clrrc estun clcflniclos c-n el ntti-
c,,rnto pirblic()s"
clLrlo actuul. pero cluc pucdcn scr t¡tilizaclos L'u otros
módulos. El lorntato cle eurpleo es el sigLrientc:
PI-IBLIC símbo1o1[, sím.bolo 2, . . .1
1,&"2.4" Elenrentos ernpleados en los
Prograrrl¿rs ensarnblacl ores
Los programas ens¿rrlblaclores. además cle poseer la
ventaj¿r de poder codilicar a lenguaje mriquina los ne-
mónicos dc ur.r microcontrolador y de calcular saltos
con ¿rvuda de las etiquetas. perntiten el empleo de
otros elementos cpre facilitan ¿rirn más l¿r tarea del
prograrnador. Estos clemcntos son:
o ldcntificadores. Se utilizan ¡rara hacer rcferenci¿i a
direccioncs cle rlemoria y para asignar: nombres
sirlbólicos ¿r valores o expresiones. Deben empe-
zar por letra y 1ue-qo admiten letras. nirmeros y el
car¿icter ,'_r, (luttlerl¡rrc). Su longitud rnáxima es de
l5 car¿icteres. El ensambl¿rclor c'life reltcia lcls c¡rr¿lc-
lercs en rna-r'irscula de los c¿lr¿rcteres crr mirrúsculas
en los identiiicadores. Pueden ser clc dos tipos:
¿l
-- Etiquetas: estirn ibrmaclas por Lrr.r identificador
opcionalurentc segLrido por los dos ptrntos (:).
El valor asignado a una eticlueta es el conteni-
do del contador de pro-urama en el momento
cle su definición. Facilita enonnemente el cálcu-
lo de saltos dentro de un prograruir.
Literales: se tr¿rta de un texto encerrado entre
- las conillas sinples (') o dobles (") llarmadas
caracteres delirnitaciores. Si el literal contiene
un solo car¿icter es considerado constante alfa-
nulnérica. En este caso toma el valor del código
ASCII del c¿rrhcter enccl'rado (nótese que eris-
tir'á difereircia entre el carácter eu rnayirsculas y
en nrinirscul¿rs). Par¿r introducir con-rillas dcntro
de un litcral se r"rtilizan como delimitaclort:s las
r)t l'as C(.)tnillils.
E jen-r¡rlo: 'Liter¿Ll con "conlillas"'.
¡ Constantes numéricas. Una colrst¿rnte es ur.r v¿ilor
numérico cxpresaclo en Llu¿i dctermin¿rda base dc
numeración. Diclia lrnse puecie scr \¡¿lriacla me-
cliante la directiva RADIX. Por clef'ccto. cl ens¿ru-
blador ton')a couro bilse la decimal.
Se r-rtiliz¿ur los sufijos B. O, D ¡, Fl detrás de l¿rs
const¿rntes numéricas pirrr c\nrcslu' su base:
B: Binario.O: Oct¿rl.D: Decirnal
Y H : l--Ierltdecinlal
Las cclnstantcs hcraclecitnales cltte ct'rtttir--ttce'Lt
corl uua letra (A-F) clebcmn ir prece-didits clc uu
ccro il¿tra clLlc lro sc¿rtl coufituditlas ctttr Lrrl idelttif i-
cldoL. [:.jcnrplti: NlOV Rl. #().\7t].
Operadores lógicos ¡' tnatemáticos. Eu los clpcrau-
clos de lits linc'as clc ctlsat.ltbl¿tcJor. ptrcclerl ¿tllarecer.
si se dese¿t. crpresitlttes lilgicas o t-t-i¿rtenriticlts
l'alor uunrórictt ser¿i calculado por el ptclgra-
cr-t1,'o
ma ensambl¿Ldor en e1 lr-iotlento de ens¿rmblar el
progranra fr¡ente.
qe: fr
 pol la
Al-qunos de los opcradores más ¿rdrnitidos Empleando un programa editor de textos (que no
mayoría dc los programas ensatnbladores y que introduzca caracteres de control), creamos un fichero
pueden utilizarse en los progr¿rmas fuente son: de texto que contiene el prograna fuente en lengua¡e
ensamblador. Al fichero de terto creado se le da un
OP1 + OP2 Suma nombre y la extensión para indicar que está
OPl OP2 Resta escrito en ensamblador. -.ASM.
-oP1 Equivalea0 - OPl Empleando al fichero fuente (-.ASM) y mediante el
oP1 * oP2 Multiplicación empleo del programa ASM51.EXE que corresponde al
oPLloP2 División programa ensamblador se generarán los siguientes ii-
OP1 MOD OP2 Resto división cheros:
0oP1 SHR oP2 Desplazamiento OPl
izquierda según OP2
OP1 SHL OP2 Desplazamiento OP1 . Un fichero objeto (con extensión _.OBJ) quc es
derecha segúin OP2 utilizado como partida por e1 programa OH.EXE
OP1 OR OP2 Suma iógica para generar el lichero hexadecimal.
oPl AN oP2 Multiplicación ló-eica n Un ficl-rero listable (con cxtensión _.LST) que
OP1 XOR OP2 Suma exclusiva contiene en códi-eo ASCII el programa fuente, los
HIGH oP1 Devuel.,,e el byte alto de OPI códigos meiquina de la iamili¿r de microcontrola-
Low oP1 Der,uelve el bytc bajo cie OPl clores INTEL. las direcciones de cada instruccióu
y el listado de er-rorcs si es que existen.
Se recomienda usar paréntesis para no tener
prrobleilzrs con las prioridades de los operttdores. Seguidamente, empleando el programa OH.EXE y
aplicándoselo al fichero objeto (-.OBJ), se obtiene el
lichero hex¿rdecimal (con extensión _.HEX), que con-
tiene el prograna en código máquina preparado para
L4.2"5, fjn ensarnblaclor real: ser enviado, mediante una comunicación serie, e un
grabador de EPROM que lo grabe en l¿r EPROM del
el mracroensamhlaElor microcontrolador. También se puede emplear este fi-
hgCS-Str Versión 2.3 cle [ntetr chero para enviarlo ¿r un simulador del mictocontro-
lador.
Una ventaja de este ensamblador es poder indicar el
En lir Figura 14.6 aparece esquernatizado ei proceso trtrbajo con un registro SFR, tanto mediante su direc-
de ensamblado cmpleado por el macroensamblador ción en RAM interna, conlo cou sll símbolo; por tanto,
N4CS-51 de la casa Intcl podremos escribir tanto P0 corno 80H. Asimist-no, los

.LST
CONTROLES DE ENSAMBLADO

EDITOR DE
TEXTOS

ENSAMBLADOR
ASM51.EXE

FICHERO
OBJETO

\,,,-
T

I
I
FICHERO
HEXADEllfvrt
I

i l

-.HEX
Figura'l 4.5. Esquema del proceso de ensambfado de un programa con el MCS-51 de Intel

4*=
bits bidireccionables pueden ser escritos en los progr¿l- DSEG AT <dirección>: Define la dirección de
utas por su dirección o por su símbolo. comienzo de los datos cn la rnemori¿r RAM inter-
na. Va asociada a ia directiva DS.
XSEG AT <dirección>: Deiine la dirección de co-
n Directivas específicas de este ensamblador mienzo en memoria externa.
BRRORPRINT: Es nn control de ensambl¿rdo
Este programa ensamblador emplea directivas simila- que permite obtener un listado de errores en el
res a las empleadas por otros ensambladores; sin em- momento de terminar el ensamblado. Puede colo-
bargo, existen algunas qlle son específicas cle é1. Las carse en dos lugares:
rurris irnportAntes son:
Siguiendo el nombre del fichero fuente, al
- arrancar el ensamblador. Ejemplo:
¡ NAME: Sirve p:rra delinir el nombre del prograrna.
o CSEG AT < dirección >: Define la dirección de co-
ASM51 Fichero .ASM ERRORPRINT
mienzo del programa en la memoria ROM inter-
na. Si no se indica. se considera oor defecto CSBG -- En la primera línea del fichero fnente, antepo-
AT 0. Ejemplo: niendo el símbolo $. Elemplo:

CSEG AT lOOH $ ERRORPRINT

1. Realizar el análisis del fichero fuente de la Figura 14.7 correspondiente a un microcontrolador de la familia 8051 .

. \1SU|'1AS
Ix*******************L*****************************
;* Realizar la suma en doble precisión de los *
;*dalos que vdyalr apareciendo en el Puerto P0 y P1. x
;* Los resultados se cargarán en ios puenL.os *
;* P3 parte alta y P2 pante baja. *
.* Fl nrnnn¡ma sp np¡ljzaná en el bUCle CernadO *
vY¡ u'ilu
. **********************************Jr********t(******

Jt'4P 200H ;Vector del RESET

CSEG AT 2OOH
r'10\/ sP,#30H ^,,ñ+^ñ^ :^ ^i l .
PUrLtrrUUgprro.
l"lO\/ P2,/É0 P2 como salida.
EI']TRADA: f'10\/ P3 , iÉ0 P3 como salida y
pante alta del

r'to\/ A, P0
ADD A, Pl
.]NC SATIIIA
I frc ll
SHLiDA: i,]OV PZ,A
,ll'1P tNTRAt^)A
it'tLr

Figura 14.7. Programa del Ejercicio 1.

¡.:*.=
 2. Realizar el análisis del fichero fuente de Ia Figura 14.8 correspondiente a un microcontrolador de la famillia
del 8051.

; CONVEBCD
, *t(Jr**trt(*************t(**********************Jr**rk**Jr*********
;* Covertir un número binario intnoducido pon e.l puerto P0 *
;* en su equivalente BCD, obteniendo las centenas en el *
;* puerto P3 y las decenas y unidades en e1 puer"to P2. *
;* neal izar el programa en bucle cerrado. *
. ***************************r(*****************************)k*

Jl'lP 200H ;Vector" del RESET

CSEG AT 2OOH
|fOV SP,/É3OH ;lnicializa puntero de piia.
MOV P2,#0 ;lnicjaliza P2 como salida.
MO\/ p3,#0 ; Inicjal jza p3 como sal ida y
BUCLE: f'10V A,P0 ;Cargan P0 en el acumulador A.
1"10V B,//100D ;Cargar el dato i00D en el acumul adon B.
DIV AB ;Divr'djr el dato P0 entre 100D para
;obtenen las centenas.
MOV P3,A ;Llevar las centenas a P3.
MOV A,#10D ;Cargar el dalo 10D en el acumuladon A.
XCH A,B ;Inter"cambiar acumulador A y B.
DiV AB ;Dividjn resto de 1a primera división entre
;10D para obtener las decenas.
St^lAP A ;intercambiar niveles del acumulador A.
ADD A,B ;Unir a las decenas las unidades que son el
;resto de la división que quedó en B.
l'10V P2,A ;Llevan decenas y unidades a P2.
JMP BUCLE ;Repetin el pnoceso.
END

Figura 14.8. Programa del Ejercicio 2

3. Analizar el automatismo de control de las dos . Ciclo de trabajo: Al activar el pulsador de mar-
cintas transportadoras A y B, que aparecen en la cha M, se activa la cinta A, desplazándose por
Figura 14.9 y cuyo programa fuente, empleando ella piezas que caen por la resbaladera 1 a la
un microcontrolador de la familia del 8051, se cinta B. Al pasar las oiezas activan un sensor
indica en la Figura 14.10. luminoso FA que para la cinta A y activa la
cinta B. Cuando la pieza que se mueve por la
cinta B cae por la resbaladera 2, se activa el
sensor FB que detiene la cinta B.
. Se dispone de un pulsador de parada P que
detiene el automatismo al final de ciclo.
. También existe un pulsador de emergencia E
Cinta A que al activarse para inmediatamente ambas
cintas. La emergencia se anula pulsando un
pulsador de rearme R que al ser activado rea-
nuda el ciclo de trabajo en la posición en la que
Cinta B
se detuvo al activar la emergencia.
Sensor tt
G_ . El programa será diseñado para realizar ciclos
Resbaladera 2
de trabajo sucesivos al pulsar M.
. La asignación de terminales de entrada y salida
será:
FiEura 14.9. Cintas del Ejercicio 3. P0.5 = P0.4 = E, P0.3 = P, P0.2 = FB,
R,
Las condiciones de funcionamiento del automa- PO.1 = FA, P0.0 = M, P1.1 = Cinta B,
tismo son: P'l.0 = Cinta A

4G¡+
-

JMP ZOOH ;Vector del RESET

ORG 2OOH

r40\/ sP,#30H ;lnicializa punteno de pila.

lNICIO: f40\/ P1,#0 ; Desactj var ambas cj ntas.
CLR O ;lnicjaliza la memoria de pulsar P.
ESPERA-I'1: JNB PO. O, ISPERA_I'4 ;Preguntan si el pulsador M vale cero.
FASE1: STTB P1 . O ;Activar Cinta A.
CLR 1 : za f ase I de I ci cl o de tnaba j o.
l'4emori
C I NTA-A: JNB PO.4,SALTOl ;Pregunta si no se aclivó e1 pulsadon L.
JN4P EMERGEN ;SaIta a Ia subrutina de emer"gencia.
SALTOI: JNB PO.3,DATO1 ;Pnegunta si no se actjvó el pulsador P.
SETB O ;Memonjza la pulsación de P.
DATO1: JNB PO.I,CiNTA A ;Pnegunta si no se activó el sensor FA.
FASE2: CLR Pl.O ;Desactiva Cinla A.
SETB P1.1 ;Activan Cinta B.
SEIB 1 ;lt'lemoriza fase 2 del ciclo de trabajo.
C I NTA-B : JNB PO.4,SALTO2 ;Pregunla sj no se activó el puisador E.
JMP EI'4IRGTN ; Sal ta a I a subruli na de emergenci a.
SALTO2: JNB PO.3,DATOZ ;Pregunta sj no se activó el pulsador P.
SETB O ;lt4emor^iza 1a pu1sación de P.
DATO2: JNB PO.2,ClNTA-B ;Pregunta si no se activó el sensor FB.
CLR Pi.1 ;Desactiva Cinta B.
JB O. INICIO :Pregunta si se pulso P dunante el ciclo de trabajo.
JMP FASTl ;Comenzar otro cic.lo de trabajo.
EMERGEN: MO\/ Pi,#0 ; Panar ambas cintas.
ESPElA-R: JNB PO.5,TSPTRA-R ;Pnegunla si no se activó el pulsador R.
JB 1, FAST2 ;Pnegunta y salta si estaba en la fase2.
Jf'1P FASIl ;Salta a la fase 1.
END

Figura 14.10. Programa del Ejercicio 3.

4. Diseñar un programa para un microcontrolador de 5. Diseñar un programa que empleando un micro-

la familia del 8051, que controle un receptor con un
único pulsador M que al ser pulsado active el re-
ceptor si está parado y lo pare si está activado. La
asignación de terminales de entrada y salida será:
P0.0 = M, P1.0 = Receptor
controlador de la familia del 8051, controle el sis-
tema de giro de piezas de una cinta transpoftado-
ra C1 a olra C2 situada 90" con respecto a ella
que aparece en la Figura 14.11.
Programa de trabajo: Al ser pulsado el pulsador
de marcha M se activa el motor de la cinta C1.

Cinta 2

Cinta 1
H- Cinta 1
E G. derecha Cinta '1

U
Sistema Sistema Sistema
de giro de giro de giro

Figura 14.11. Automatismo del Ejercicio 5.

¿[65
Cuando una de las piezas transpoftada por la
cintaCl activa el fin de carrera A, se para la cinta
C'l y se activa el movimiento de giro hacia la
derecha del sistema de giro, arrastrando dicha
pieza hacia la cinta C2. Al ser activado por el
sistema de giro el final de carrera B, se desacti-
va el giro hacia la derecha y se activa el giro
hacia la izquierda y el movimiento de la cinta C2.
En su retorno el sistema de giro activa el fin de
carrera C; entonces se para el giro hacia la iz-
quierda y la cinta C2, reanudándose el movimien-
to de la cinta C1 y comenzando un nuevo ciclo de
trabajo.
Se dispondrá de un pulsador de parada P que
al ser activado detiene el funcionamiento del auto-
matismo al finalizar el ciclo de trabajo. Existe un
pulsador de emergencia E que al activarse para
inmediatamente el automatismo. La emergencia
se anula pulsando un pulsador de rearme R que
al activarse reanuda el ciclo de trabajo en la posi-
ción en la que se detuvo al activar la emergencia.
La asignación de terminales de entrada y salida
será:
P0.6 = R, P0.5 = E, P0.4 = P, P0.3 = C,
P0.2 = B, P0.1 = A, P0.0 = M
P1.3 = Giro izquierda, P1.2 = Giro derecha,
P1.1 = Cinta C2. P1.0 = Cinta C1
dr. Diseñar un programa que empleando un micro-
controlador de la familia del 8051, controle la tala-
dradora de columna automática, para planchas
de PVC de la Figura 14.12. El programa de traba-
jo es el siguiente:
Al pulsar la marcha M, se inicia el movimiento
de descenso de la plataforma que contiene el
portabrocas y se activa el giro de la broca. Cuan-
do la plataforma llega al fin de carrera Fb, se para
el movimiento de descenso de la plataforma y se
activa el de ascenso sin detenerse el giro de la
broca. Al activar la plataforma el fin de carrera Fs,
se detiene el movimiento de subida de la platafor-
ma y el giro de la broca.
Se dispone también de los siguientes sistemas
de seguridad:
Contacto de plancha sujeta Cp, que si se de-
- sactiva para inmediatamente la taladradora.
Pulsador de parada P que al ser activado, para
- inmediatamente la broca e inicia el movimiento
de subida de la plataforma hasta pararse en Fs.
La asignación de terminales de entrada y salida
será:
P0.4 = CP, P0.3 = P, P0.2 = Fs,
P0.1 = Fb, P0.0 = M
P1 .2 = Subida olataforma.
P1.1 = Bajada plataforma, P1.0 = Giro broca

t
Motor Mtl
p lataforma i

-rl p
Motor
lataf orma
Motor
I b roca
V

Broca

Figura 14.12. Automatismo del Ejercicio 6

l-
¿u\¿\l_,I313 lE
fI ¿\i"C ul'j'
La familia de los microcontro-
ladores PlC.
del
Arquitectura interna
Plc16c84//16F94.
Patillaje del P|C16C84.
Puertos de entrada.'salida.
lLYl ii rili Ll LlLll riN
Un microprrrcesador b¿isiciulcnte es un circuito intclu-
cio c1r-re conticne la Unid¿rcl Centlal cic Proceso (CPU).
cltre esta fbrmada por Llna unidircl de control. clue intcr-
plcla las irrstruccioncs que elecuta 1 cl camino clc los
clatos.
Las ¡ratillas dc ur.r r.nicroproccsuclor s¿rcau al crtcLittr'
las iíncas clc sus buses cle clircccioncs 1' control. tr-rirla
perr-nitir concctalle l¿r nrcnroril clc clatos temporules
(RAN,{) 1' c-lc 1'rroglirnas (RON{). los pcriféricos clc en-
tt-ltdlt sitlidlt ) errr¡l'i*,,'",'' lrsÍ un sistcnlir llricr()nr'()ccsi.l-
11o con varir'rs circr,rilos intcgnrdris clcntrtr cle rrnr.r ulis-
mir placa clc cilcrrito ir.r.r1-rrcso.
La rctLtltl clLpucic'LLd clc intecri.rcion pelnrite cluc t()-
clos los e letlcr.ltos clc un sistcnrr lnicr(rl)r'oceslr(t() pLlü-
clan inclLtilsc cu Lln sollr chi¡r. e'l crurl r-ecibc cl nonrll'c-
t t'rl Iurlrl r- o nricrt'lctrr.r tloIadol ll o ltocIt i l).
clc nticlt'rcon
Torlrt¡ los tlticfocr)utt.tilltrltllcs rlis¡trrncn clc [rlot¡ rrcs
csenciales: [lr()ccsaclr]r. l.nL-nrrlfiil rlc cllrttls c- ilrstrtrcci()nc\.
líncus cie- E S. oscrleclor cle lclo j -r urórlult-,s control¿rclo-
res clc periltr"icos. Sin embargc'r. c¿tcla fabric¿inte rcsalta
las c¿rr¡rcter'ísticas cle los recursos nrrs iclóneos para las
ltPliclciottc-s lt llts tlttc sc lt-i'.1,'stirllttt ¡'r1.¡l-¡1.'t.'lctttattl-'.
UiT iyll üituil ulYl ii#LAD Dji
Uji¿\ fllr t, ,II F3'f !'lc'll,Ettr
El set de instmcciones.
Las subrutinas.
l Los temporizadores.
,...:.;. Las interrupciones.
- -,:
Circuitería del reset.
. Modo de bajo consumo.
En cstc c:rpí1ulo nos ccnlr¿lremos en uno de los
tnicroproces¿rdores cle la curprcs¿r ñl icroc-hip. clue ha
siclo cleclar¿rd¿r dur¿rnte 1998 la cmpres¿l niulc-r'o 2 del
n-tunclo en la fabricación cle r.nicrocontrolaclt¡re s cle
E bits. Sc trata c'lel microcontrol¿idor PICl6C84 {() el
PIC l6F fi-{) que pc)r srrs car¿lcterísticas. nLrs pcrmitilii
estLrdiar su fi.rlrcionamir-ntcr. su plogfruraci(ln y reali-
zación clc aplicaciones cc)n ó1. dis¡ronienclo clc un orclc-
naclor pcrsonal. una pcclueria ¡rlaca de cilctritt'' impt'.'so
v so{'tri'arc necesaric'1. Si [rien cn cl r.nc'rcaclo cristen
nrtrchc.ls sisten]lrs de clL-si.rffr)llo pare traba.iltr cr)n ltts
PIC. n()s()tros rcci)urr'n(llimos l¿ placlt i\liero'PIC'
Tlltiner rle la erlrples¿r N{icrosi'stcllrs Etrgittcertltg:
ltant ttlts inlonnaci[rrr lisitlr ll direcciitrl clc Itttcrttet
http: n n u.ulntliis.cs - lns)'selrS o [ricrr cl cit'cttit,.r grltlrli-
clttr ctllt soliriar-e inclLtititl pttbliclLtlo ctr ei tltttllcro lÓ1 tic
l¿L t'c'r istrt /l¿'s¿ sl¡r¡' ct-t\ () pt'ce i(i e s cle .1(X) ptas. La
1
ellll)r't:il \lie|trelriP stllllitltstl'il sl'illtlititlllclltc ll il':rri'\
cle stt rlit'ccciiin de Ilttcrlte t httll: n.u u.tllicrtlchill.cotrl
tanto cl e nsatnblaclor, M PASNI para DOS cotlro cl
sirlr¡-tlucjor eu pautalla del llricrttcotltrol¿tdot' IvtPLAB,
l.ltlt \\'itl,lou s 1.1 1. \\/illtlou's l)5 r' \\¡irrdon's
q8.
t.+?
 LA fl'ffHALlA Sil g"#3 P{l{-;it{¡{#tq.d.g{-pL,#E'ü$afl$
La empresa Arizona IVlicrochip dispone en el mercadc'r
dc una ampiia gama de microcontrolaclores PIC (Pe-
ripheral Interf¿rce Controller), como no queremos con-
veitir este apartado en un c¿itiilogo, nos limitltrcmos a
conrentar tan sólo algLrnos cle los microcontroladores.
rcrnitiendo a los rnás intcres¿rdos al catálogo clel fabri-
cÍrntc, a sLr hoja cle inform¿rción electrónica Lluc se
encuentra en la clirccción http://r.vrvlv.tnicrocltip.com o
¿rldistribLridor en España Sagitrón cLrya dirección elec-
trónica cs lrttp: ' www.sr.rgitlon.cs.
Podcmos cl¿rsiiicar los microcontroladores cn tres
grandes bloqr"res dependiendo de los recrlrsos dc que
disponen y por supuesto de su coste:
. Nlicrocontroladores enanos: estos microprocesl-
dores disponen t¿ln sólo de 8 pines, una ntclnoria
de pro-grarna de 512, 1 K y 2 K palabras codi-qos
de 12 bits clue pueden ser tipo EPROIV (qLre pLrc-
den ser borradas por cl usuario mediante rtryos
ultr¿rvioletas), OTP (es decir. que sólo pueden ser
grnbadas Lln¿r vez por el usuario) y ROM. La me-
moria de datos pr-redc ser de 25, 4l y 128 palabras ¡r
todos ellos disponen de un temporizador (TMR0)
y un Perro guardián (WDT). Dependiertdo de que
disponga o no de periléricos integrados se divi-
den cn:
Gama básica.
Gama mcdia.
- ¡
En el momento c'le conleccionar este libro. estirn
comercializados o a punto de hacerlo los que se
muestran en la Tabla 15.1, en la que se rcsalt¿rn
algunas de sus caracteristicas.
. N{icrocontroladores de la gama básica: elt esta mo-
dalid¿tci se encuentr¿ur los microcontroladores de
la Tabla 15.2 en la que se muestran también sr"rs
principales caracteristicas. Corno puede apreciarse
l¿r mcmoria de programa puedc scr de tipo ROIü.
EPROM y OTP y su c¿ip¿rcidad puede oscilar
entre 384 y 2 K palabras de 12 bits. La memoria
de c'latos pucde oscilar entre 25 y 73 bytes. Sólcr
disponc de un teni¡rorizador (TRM0) 1' eu alui"rnos
casos de perro guarclián (WDT) y un repertorio dc
3i iustrucciones. cl nirmero cle patilliis clc E S r¿t-
t:í¿r entre 12 ¡' 20. La tensiirn dc alimeutrteion ¡'¡¡s-
dc r'¿tri¿rr entre 2.5 V 1 5.-5 V.
e \licrocontrohiiores de la ganra nredia: itrs cienrun-
tos dc cstlr l1ilnrir irrtegrirn rluc\ i.rs n|csL¿rci' rr)cs il
Itrs cle la gatna b;.r-jlr ct-'nt,, s()n c()lrVCr-ticlore s :\ [)"
cotl¡ritradorcs analógicos (Cl.'\) c internrpci()l.lcs
cxternas (Tabla 15.3). Adem¿is existen tlc>ciclos cr.rlr
tnemolia de programas ROM. EPROM. OTP v
EEPROM (Tabla 15.4).
4é&
Pg,il
e lVlicrocontroladores de la gama alta: en este espa-
cio se incluyen microcontroladores de estructur¿r
abiert¿i, lo que qniere decir que se pueden ampliar
el micl'ocontrolador cc'rir elementos externos. Tie-
nen Lut set de 58 instnrccioncs de l6 bits y un
potentc sistema de gestión cle las intcrlupciones.
Aclen-r¿rs tienen puertcl de comrtnicación serie y
paralelo. mLrltiplicador hardrv¿ire de B x 8 bits y
controladores de perifóricos. Estos microcontrola-
clores son dc arcluitectura abierta, lo que les pcr-
mite ampliar el microcontrolador con elemetrtos
externos. En la Tabla 15.3 se mLrestrAl-r algunos dc
1os elementos de esta sLibfamilia.
En el monrento de escribir cste libro. IV{icrochip
está resaltando las vent¿Uas dc l¿r l-rueva larnilia
PICl6F87C. tales como:
. Hasta 8K x 14 palabras cle mcmoria trLASH.
r H¿rst¿r 368 x 8 b1'tes de memoria de datos RAM.
¡ Hasta 256 x 8 bytes de clatos EEPRON4.
. Compatibilidad con los PICs: l6c62l 631 641 651
661 67i 12t 73i 14t 16t 17.
c Ocho niveles de pila. Hasta l4 fuentes de interrup-
ción.
. Direccion¿irniento directo. indirecto 1' relativo.
Perro -euardi¿in interno (WDT) con oscilador pro-
¡rio indcper-rdiente.
r Protección de ccidigo prograntable.
. Program¿rción con 5V solamcnte.
. Dcpuración cle prograln¿rs mediante dos pines
(lCDl.
r Tiruer r/ cle 8 bits temporizac'lor¡contaclor asíncro-
no corl preescaler de 8 bits.
o Tirrter' I dc I bits ct-rn pfc r
) postcsclrlcl rcuistlr)
clc periodo cle 8 bits.
r l)os nrirclulos cle captulu. conrl.ttlución y P\4W.
o Convcrtidor anlrlócico,'disiial de l0 bits uritltica-
nal.
c Prrcrlo c'le courlrnicacii.rn sincrorro (SSP) con:
nttldo SI)ir\1 (ntlrcslto \ () csellt\'()),r lutltl Ltlt, Jr('r\l
{nllestr'0 r o cscllrrol.
o Cuulil USART SCI con dctccción dc clircceior¡ cic
9 bits.
e Puerto paralelo esclavo asincrono dc B bits (PSP).
¡ Deteccitilr de lalta de alirnentacirin (B o R).
 Tabla 15.1. Los diferentes PIC 12CXXX de la serie enana

PIC12C5O8 512Wx12 2.5 V a 6.25 4 NtlHz oscil¿rclor interncr

PIC 12C509 1kWx12 2.-5 Va 6,25 I MHz oscil¿rdor

PIC12CE518 5l2Wr12 2.5 \¡ a 6.25 Ir{Hz oscilaclor interno

16 datos EEPRCM

PTC12CE5I9 lkWx12 2.5 V a 6,25 MHz oscilador internc

l6 datos EEPRON4

PIC12C671 1kWx12 MHz oscilador intcrno

4 ADC
Ptcl2c672 2kWx12 75 Vr 5 5i lvlHz oscilador interncr
4 ADC
PIC12C673 1kWx12 TIVIRO l.-5 V rL 5.5i MHz oscilaclor interno
WDT 4 ADC
16 datos EEPROX.'I

PIC12C674 2 kW x 12 2.5 V a 5.55 4 tvlHz oscilador interncr

4 ADC
l6 d¿rtos EEPROIv1

Tabla 15.2. Microcontroladores PIC de la qama básica

PIC16C52 384Wxf2 25 8 ó
ffi
TN/tR0

PIC 16C54 5l2Wx12 25 8 ó TMRO

WDT

PICloCi5 5l2Wx12 25 8 6 TN,TRO

WDT

PIC 16C505 1kWx12 72 ó ó TI\,1R0

WDT

PIC] 1 6C56 1 k\\¡ x 1l l) l8 t2 TN,l R0

\\.DT

PIC 16C57 2kWr12 72 ]E 20 TNf RO

WDT

PIC16C5E 2kWx12 73 18 I2 TMRO

WDT

4S€
 Tabla 15.3. Microcontroladores PIC de la qama media
7.. ü.lJ l ':;' :' '- t".,.,i',Ési* * ;,,1;,1 ;: ^', .;;;ir,4f# l-*
*1ü*iLt" i ;,'';ryi'ii,,,:.''.'o1, r.,,,,:+

PIC lóC'555 512 X 1,1 80 l2 l+WDT -) t-l

O,a,66.5_s(r lKx1.1 80 1l I + \\'DT -1

PICI6C558 lKx1.1 EO 1l I + \\'l)T _l

PIC l(rChlA 2Kx1-1 118 -1: ] I \\,DT I l'0 7 22

Prc róc6i 4Kxl-1 192 ,+0 1,\\'D'f ) ll l0

PIC 1 6CÓ1A 2 K x 14 118 il -l r- \\'DT I l0 8

PIC 16C65;\ +K .14 l9l 4) I + \\¡DT l I'l lt -) _l

PIC IÓCÓ6 SKxll 368 -19 ] + \\,DT tl l0

Plc r6c67 l3Kxi3 368 4i i+WDT ) l,l 11
?
., ,'i",
',,

;*i".it.iit , '-' . a.r' ,""

1:..:

PIC'l6C(r20 511 ^ l+ ti t) t6 I |' \\'l)-f 1 1l

PICI(,C61I tKx14 80 t0 I+WDT 4 L3

PIC 1 6C62] 2Kx14 t28 lo ] + \\'DT 4 li

Pl c I 6C611 4Kxl-1 n6 IE I r \\'DT 4

1 + \\'l)T
-)l
PIC I 6C661 4Kx14 t76 )
,ijii# iY 'r,, ,--,,'r:r j.r ,1,-;¡¡,1;ri**itl' ,1.
*lii,: +
PIC 1 6C710 i12 l4 36 t5 1+WDT 4 canalcs A'D 4 13

PIC l6CT l 1 l¡\X l.t 6i.j ll lr \\'l)T -1 clLnlles A I) J L]

PIC l(r('71-i I K x l-l [8 t7 I i- \\;l)T -1 clLnrrius .-\ D l l-l
PIC I6C'7] I K x l-1 [8 -lt + \\¡DT i can¿Llcs ,-\ D s I

1'4 I( r l1 l9l
PIC 16C7]A tl1
-l + \\/l)T 5 canlles ,,\ D il la

Ptc ióc'7-+.\ 4Kx1:1 192 ..t <

l+WDT 8 canales A,D ll ll
P l(' I 6C'7(r 8 K x 14 368 -+l -l + \\'DT crrtttlt-s.\ [) lt
PIC I6C'77 llKxt-l 168 +0 + \\/DT fi canalcs ,'\ [) 1l

PIC'l+000 -iKxll 191 -11 I' \\'DT l() canllcs A I) t0 tl

Tabla 15.4. Microcontroladores PIC de la qama media con memoria EEPROM

Pl(- I6t-si ll x 1l l( (r -.1 l-1 I : \\'l)l- J ll

Plc l6l s"l lK>rl-l I 6S hJ l-+ I - I l)l' l
Plc l6('8.3 i12 X l+ ó (l-+ ll l +- \\jl)l- +ll
PIC 16C'S4 lKxll l6 (]+ I+ tI[Dl l 1l
 Tabla 15.5. Características más interesantes de los PIC de la oama alta

PICI7C42A 2Kx16 232 48 4+WDT 2 2 t1

ffi*w
33 | 8x8 40144
PIC17C43 4K t 16 454 Aa 4+WDT 2 2 IL 33 8x8 40144
PICI'IC44 8Kx16 454 48 4+wDT 2 2 t1 -)
-1 8x8 40144
PIC1rc752 8Kxt6 454 76 4+WDT 4 3 l2 t8 50 8x8 64¡OS
PICI7C756 16 Kx 16 902 76 ,1 + WDT 1
3 tl t8 50 8xu 64i68

,\ ii .¡ rg1'J ¡'l]TU,iir\ ltT'l jiTtiI¡\ f L P{,ü i ú,ti8+ T{jd}tl'

El PICI6C84 al i-qual que los demás miembros de Seguidamente conentaremos cada una de estas ca-
su farnili¿r de la garna media. se caracterizan por dis- racterísticas para aclarar su significado.
poner de:
Procesador segmentado @ipelfue): el r.nicroprtrccsa-
u Procesador scgmenttrdo pipeline. dor aplica la técnica de segmentzrcion que pelmite rea-
" Procesador tipo RISC. liz¿rr simultáneamente la ejecución de una instrucción
' Disponer cle arc¡uitectura HARVARD. y la búrsqueda del código de la siguiente. De esta m¿rne-
"¡ Formato de instrucciones ortogonal. ra se puede ejectuar una instrucción en un ciclo de
Una mism¿r lon-situd de instrucciones (14 bits). máquina. Cad¿r ciclo máquina equir,alc a cuatro ciclos
" Arquitcctura en banco de registros. de reloj, como puede verse en las Figuras 15.1a y b.

Ciclo de instrucción

I 01 | a2 | 03 | 04 | 01 | 02 | 03 | 04 | 01 1 02 I 03 | 04 |

oscl I

o1
a2 Fase
i nterna
n?
clock
o4
PC
OSC2/CLKOUT
(Modo RC)

ol

I CtCLO 1 CICLO 1 CICLO 1 CTCLO 2 CICLOS

Se inserta un ciclo vacio

Búsqueda 1
en instrucción de salto
Búsqueda 2

Búsqueda 3

Busqueda 4
Ejemplo:
1. MOVLW 55h Búsqueda SUB_1
2. MOVWF PORTB
3. CALL SUB_1
4. BSF PORTA,BIT3

Figura 15.1. Procesador segmentado pipeline.

t;i!
 Procesador tipo RISC: las CPLIs atendiendo al tipo
de instrucciones que utilizan pueden clasilicarse en: DE
BUS BUS DE
DATOS DIRECCIONES
. CISC (Conrplex Instructirn Set Computer)'. com-
putadores de juego de instrucciones complejo, que
disponen de un repertorio de instrucciones eleva-
Fyr#él.-tr MEMORIA DE
INSTRUCCIONES

do (unas 80), algunas de ellas muy sofisticadas y

potentes, pero qLre como contrapartida requieren
muchos ciclos de máquina para ejecutar las ins-
Lrucciones comple.jlrs.
. RISC ( Reclur:etl Instructiot't Set Corn¡tutcl'/: courpu-
t¿rdores de juego de instrucciones reducido. en los
qr-re el repcrtorio de instrucciones es muy reducido
(en nuestro caso 35), las instrucciones son nuy
simples y suelen ejecutarse en un ciclo máquina.
Además los RISC debe tener una estructLira pipeli-
irc y ejccutar toda las instrucciones a la misma
velocidad.
n SISC (Specific' Instruction Set ComputerJ: compu-
tadores dc juego de instrucciones específico.
Arquitectura Harvard: tradicionahnente los rnicro-
procesadores se basan en la estructura de Von Neu-
mann, como la de la Fi_eura 15.2, qlre se ceracteriza
por disponer de una única memoria principal en la que
se almacenan los datos y las instrucciones. A esta me-
moria se accede a trar,és de un sistema de buses iinico:
r Bus de d¿rtos.
¡ Bus de direccioncs.
¡ Bus de control.
Figura 15.3. Arquitectura según el modelo HARVARD.
Arquitectura ortogonal: cualquier instrucción puede
r-rtilizar cualquier eiemento de la arquitectura como
fuente o destiuo.
Arquitectura basada en banco de registros: irnplica
que todos los eiementos del sistema. es decir, tempori-
zadores, puertos de entrada/salida, posiciones de me-
moria, etc., están irnplement:rdos físicarnente como re-
glstros.
E,n los PIC el manejo del banco de registros, qr"re
participan activamente en la ejecucióir de las instruc-
ciones, es muy interesante al ser ortogonales. En la
Figura 15.4 se muestra cóino la ALU (Unidad Aritrné-
tico-Ló-eica) efectúa sus operaciones con dos operan-
dos, uno que proviene del registro W (Work), que en
otras CPUs recibe el nombre de acumulador, y el otro
qlle se encuentra en cualquier otro registro o del pro-
pio código de instrucción.

BUS DE DIRECCIONES BANCO DE REGISTROS

INDIRECTO

REGISIRO DE BUS DE DATOS TI\1RO

INSTRUCCION
PC

BUS DE DATOS

Figura 15.2. Arquitectura según el modelo PUERTO A

de Von Neumann.
PUERTO B

PUERTO C

El urodelo H¿rrv¿ird, represenlado en l¿r FigLrra 15.3. -----

REGISTROS
tlisptrrrc de dtr: lllerrroIilts: IDE
PROPÓSITO
o Memori¿r de clatos. i GENERAT
e Mcr.r-rori¿r de prourar-na.

Además dc cada r-nemoLiu clisponc c-lc su lespeclivct
bLrs, 1o c¡ue pcrntitL- Llue l¿r C'lrU puccla ¿cccclei cle
ftrrma inde¡rendiente r, qinrultirnea a 1¿r rler"noria cle
datos y ¿i 1¿i de instmccioncs. Aclenrís. como los buses
son independientes éstos pueden tener distintas direc-
cl(]nes.
Flgura 15.4. Registros que pueden enviar dato a Ia ALU.
El resultado puede ir a cualquier registro o al registro W.
En 1a Fi-slrra 15.-5 se representa el ditrgrzrrn¿r de blo-
del PICl6C84 del qLre podemos resaltar las si-
qr-res
qtrientcs car¿rctcrísticrs.

ñ'i: eE

l
:.a*
 Contador de Bus de datos 8
EEPROM/ROM Memoria de datos EEPROM
programa
Memoria
oe programa
1Kx14

RAM
Banco de registros
B Niveles de pila
36x8
(13-bit)

Registro de
¡ nstrucc¡ones

Direccionamiento directo

Registro FSR
RA4iTOCKI

Registro de estado

Temporizador
puesta en marcha
Decodificador de Puerta E/S
instrucciones y Temporizador
unidad de control a rranq ue

Reset conexión X na.,nno

alimentación
R87:RB1
Base de
tiempos
Registro W
RBO/INT

f-
i\;'l
l./- \l
OSC2/CLKOUT
X E
Mcr-n Voo, V SS
OSCl/CLKIN

Figura 15.5. Diagrama de bloques de la arquitectura interna del PlC16C84.

o Nlemoria de pro-urama EEPRON4 de 1 K x 14 bits el 16C84 sólo clispone de I KB de memoria inple-

c Vlemoria de datos dividida en dos áre¿rs: mentada).

' La arcluitectura del PIC16CB4 se nantiene para to-

Area RAlvf formada por 22 registros cie propó-
dos los microcontroladores de esta subfamilia. diferen-
sito especifico (SFR) 1' 36 cle propósito -qener¿rl
ci¿rndose unos de otros por las si-etiientes caracteris-
(cPR)
tlCAS:
- Arca EEPRON'I fonl¿rcl¿r por 64 b1'tes.
" PICt6Ir84: la mcr.noria de progr¿lma es de 1 K
ALU 8 bits 1' rcgistrr-r dc trabqo W clel clue
cle palabras de 14 bits. pero clc tipo Flaslr. La metno-
nrrrnralrlente recihc un ()¡-rc|anclo qLlc ltLrecle ser na clc d¿rtt¡s RA\,[ tienc 68 registros de tatlltño
cr-ralquicl registro" nlcrlrof i¿1, pLrerto c1c h,utlada,Sa- bytc cle ploposilo geircral. etr Lirgi-tL cic -16.
lid¿r oel propio código cie instmcción. c PIC16CR84: la mcmo;:ia clc proqralna es de I K
Reculsos conccleclos al LrLrs clc rlatos: PorlA cle palrLbras cle i.1 Lriis iípo flOtul i'la cle datos ticue
5 bits < RA0:RA4>. Po|rB cle 8 bits < RBO:Rl]7>. igLralcs c¿rracterísticas clue el PICl6F8;1.
ternporizador con Preescaler TlvIR0, etc. e PICI6F83: la tnemoria de programa es de 512
Contador de program¿r de 13 bits (lo que en teoría palabras cle 14 bits y ln RANI de datos tiene 36
perrritiría dircccionar ,tr KB dc nrcmoria. aunque b¡'tes dc registros de propósito general.

.EZ?'
 . PICI6CR83: igual que el PICl6F83, pero la me-
moria de instrucciones es de tipo ROM, o sea, sólo PCH PCL
grabable durante el proceso de fabricación y utili- 12 11 10 81
zada en grandes series.
GOTO, CALL

El elemento diferencial más importante del

PIC l6C84 respecto al resto de los elementos de la
familia media de los PIC, es que la memoria del pro-
gr¿rna es del tipo EEPROM y en el caso del Código de
PIC16F84 es que su memori¿r es cle tipo Flash, por lc-r operación.10:o
demás, otros dispositivos de esta familia disponen de
más memoria, tienen más periféricos, etc.
PCLATH

15.2.1. El contador cle prograrr¡as Figura 15.7. Estructura del contador de programa
con las instrucciones GOTO v CALL.

Los microcontroladores de la gama media disponen de

runcontaclor de programa (PC) de 13 bits, cuyos bits de
Un Reset provoca qLre se pong¿-ul a cero todos los
rnenor peso corresponden a los B bits del registro PCL,
bits de los registr:os PCL y PCLATCH, forzando qr.re
implementado en la posición de memoria RAM 02h la dirección de inicio sca la 0000h.
(y duplicado en la posición B2h), y los cinco bits de
Como puede verse en la Figura 15.8 el vector de
mayor peso del PC corresponden con los 5 bits de
reset se almacena en la dirección 0000h, mientras que
nlenor ¡reso del registro PCLATCH, in-rplementado en
el vector de interrupción está en la dirección 0004h.
la posición de memoria RAM OAh (y duplicado en
La memoria de programa de usuario propiamcnte di-
la posición 8Ah), lo que le permite direccionar hasta clra, comienza en la posición 0005h y llega hasta la
8 K x 14 bits. Sin embargo, el PICl6C84 dispone tan 03FFh.
sólo de 1 K x 14 bits de memoria implementada,
desde la posición 0000h h¿rsta la 03FFh, los 3 bits de
ll-r¿ryor peso del PC no los tiene en cuenta, asi pues, la
ilirección 30h, 430h, C30h, 1430h, 1830 y 1C30h se
consider¿r como la rnisrna. PC<12:o>
CALL, RETURN 1
PCH PCL RETFIE, RETLW

Nivel de pila 1

Nivel de pila 8
PCLATH<4:0>
Vector de reset 0000h

== I nterruptor periférico 0004h

f de vector
'.
E
(D

PCLATH E
0)
!
Figura 15.6. Configuración del contador de programa. ';
o_
a
L!
Eti las instruccirines CALL 1'COTO los l[ <0.10> 3FFh
bits de lnenos peso corresponden al código de opera-
ción. mientras que los 2 bits de ntavor peso < 12:11> 1 FFFh
los suministran. respcctivalnente. lcls bits 4 y 3 del
registro PCLATH que reahnente apuntan ¿r una cle las
cuatro piiginas del rnapa de memoria que puede dircc- Figura 15.8. Organización de la memoria
cionar el PC. de programa.

\_s +:

-l
..t
 15.2.2. tr,a pilrr
La pila es una zona de r.l-lcmoria, que se encuentra
separada tanto de la memoria de programa como de la
dc datos. Tiene una cstructura LIFO ( Last In First.
Out ), por lo que el irltimo valor clue se guardn es el
prirnero clue sirle. Dispone c1e ocho niveies dc profundi-
clac-1,c¿rda uno de eilos con una longitud dc 13 bits. Su
f'uucion¿rmiento es como el cle un br-rffer circular. dc t¿rl
f'r¡rrna clue el valor clue se obtiene ¿rl realiz¿rr uucve
cles¡'lhzamieirtos. es igual al prir.ner clesplazarnicnto.
L¿r [uric¿r n¿lnera de cargar la pila es a trar,és cle la
insLnrcción CALL (llarnada ¿r subrutina) o por cual-
cltriera de las interrupciones, que hacen que se c¿lrgue
cl contenido del PC en el valor superior de la pila.
Para recuper¿rr cl conteniclo dc la pila en el PC hay
clue ejecutar Lln¿l instrucción RETURN, RE'|LW o
RETFIII (vuelta del programa cle atención a una sulr-
t'utin¿r o intermpción).
No se dispone cle ningirn flag (identificador)
indicpre un desbordamiento de la pila.
I 5.2.3. Pal¿rhr¿rs rle con{i[+rración
e iclcntificacií)rl
Los PIC de 1¿r _sam¿r media disponen de ur-r¿r palabra de
c:oufi-r¿uración de 14 bits c¡ue se escribc di-rr¿rnte el pro-
ceso cle grabación ciel dispositivo v que debe h¿tcerse
de acuerdo con el sisterna cn el c1r-re se \¡¿r ¿r insert¿rr.
Dichos bits ocup:rn lu posición reservad¿r dc uremclri¿r
cle pro,erama 2007h. En la Fi_cura 15.9 se muestra la
estnlctufa de la palabra cic configurlción.
Aclcurás dispone cle cuatro posiciones c'le meurori¿r dc
progr¿rrr¿l Lrbicadas cn l¿rs ciirecciones < 2000h:2003h >,
PALABRA DE CONFIGURACION
u-1 u-1 u-1 u-1 u-1
13 12 11 10 I 8 t 6
Bit 4 CP: bit de configuración protección de código
i =Protección de código desactivado
0=Protección de código activado
Bit 3 PWRTE: Activación del temporizador "Power-Up"
1=Desactivado
0-Activado
B¡t 2 WDTE: bit de configuración habilitación del Watchdog
1-WDT Activado
0-WDT Desactivado
B¡t 1 y 2:FOSC1:FOSC2: bit de selección de oscilador
1.1 : Oscilador RC
10: Oscilador HS (8-20 Mhz)
01: Oscilador XT (100 Khz 4 Mhz)
00: Oscilador LP (baio consumo 32-200 Hzl
Figura 15.9.
reserr,adas para lus palabras de iclentiiicación ID. Es-
tas palabras se escriben durante el proceso de graba-
ción, sólo emplean los 4 bits de menos peso y se utili-
zan por el programador para indicar el código del
dispositivo, el nirmero de serie, la versión del progra-
ma. etc.
| 5.2,4,. Or:ganizteció¡r tle l¿r rr¡nEl'¡o¡':i¿l
tlql t[¿t[t¡s
La memori¿r cle datos está dividida en clos zon¿ts clara-
mente cliferenciadas:
Área RANI estática, compuest¿r por dos b¿rncos de
"
registros de 128 by'lcs cada Lulo, allltque sólo los
48 primeros de cad¿r b¿rnco sc ctrctteutrart imple-
mentados flsicamcnte en cl PIC16C84 (80 en el
PIC16F84) eI l'¡ancr¡ tle retlistros es¡tecílit:os (SFR)
cornpuesto por 24 posiciones tamaño byte, aunque
clue t'los de ellas uo son operativas. Algttnos de 1os
reqistros especíiicos se encucntrau clu¡rlicados en
1¿r misma clirección de lcs dos b¿rncos, para simpli-
ficar su acceso. así pues. el registro dc ESTADO o
STA'IUS se encuentra en la posición 03h y 83h.
El btutct.¡ tle re qistros de propósito generul (GPR)
formado ¡ror 36 posiciones dc r.ner.noria (68 para el
PIC16F-84) de las que sólo son operativas l¿rs 36
posiciones del banco 0, porque los del banco 1 se
lr¿lpean sobre e1 b¿Lnco 0. es decir. cuando sc
apuuta a uu rL'gistfo -uener:rl del bancrl l. se accede
al urismo del bar-rco 0.
Par¿r scleccionar el b¿rnco ¿I acccdcr ha¡- que
rnanipular cl bit ,5 iRP0) del registro cle STATUS.
Con RPO : 0 se accccle a[ b¿rnccr 0 ¡,'con RPO : 1
se ¿rccede ¿rl banco l. Despuós cle r.tu Reset se
selecciona automatic¿rn-lcnte el banco 0.
u-'1 R/P-u R/P-u
CP PWRTE
5 43
R=Bit de lectura
W=Bit de escritura
-n=Valor del bit después
de un resel
U: No definido se lee'1'
u: no cambia
Palabra de configuración del PlC16C84
5:e V
 c Area de EEPRONI que dispone cle 64 bytes donde
BANCO O BANCO 1

00h 80h opcionrlmente se pueden aln-Iacen¿rr datos que no

se pierden al desconectar la alimentación. Para
01 h 81 h
más información sobre el modo de acceso a esta
02h 82h zona de memoria. consultar el Apartado 15.8.4
03h 83h Interrupción por Jinalizac:ión tle escritura en lct
04h 84h EEPROA,I de dcLtos.
cÉ
L
a 05h PUERTO A 85h
06h PUERTO B 86h f5.2"5. Registros tle pr"{}pósito
07h 87h especial (SFR)
08h EECON 1 88h
09h EECON2 89h En la Tabla 15.6 se muestra un resumen de los resis-
tros especiales del PIC16CB4.
0Ah 8Ah
o Registro de STATUS: ocupn la posición 03h del
0Bh INTCON BBh
banco de registro 1. En la Figura 15.11 se nmestra
36 registros de
propósito general el significado dc cada uno de sus E bits.
(SRAM}
*1 0x2F MAPEADAS
o Registro de OPTION: ocllpa la posición 81h del
o-l
(,l SOBRE EL PIC,]6F84 banco de registro 1. En la Figura 15.12 se muestr¿r
BANCO O
I 0x4F el significado de cada uno de sus 8 bits. En los
program¿ls de este libro en los que se utilice el
registro OPTION, le denominaremos OPCION,
para que el programa ensamblador no nos dé
mensajes de error, ya que en los PIC de la gama
Figura 15.10. Estructura de la memoria de datos baja existe la instrucción OPTION.
del PlC16C84 v el PlC16F84.

REGISTRO DE STATUS (DIRECCION O3h,83h)

R/4/V-A R,4/V-0 R/VV-? R-l

l. itr
R-l
F-j L-r tr
R,üV-x R/VV-x R,W-x

IRP RP1 Fro TO PD Z DC L R= Bit de lectura

W= Bit de escritura
B¡t7 B¡t 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 B¡t 0 -n= Valor del bit después
de un reset
Bit 0 C: Flag de acarreo en el octavo bit
1:Acarreo en la suma v no en la resta
0: Acarreo en la resta v no en la suma
Bit 1 DC: Flag de acarreo en el 4.o bit de menos peso
1:Acarreo en la suma
0: No acarreo en la suma
En la resta lo contrario
Bit 2 Z: Flag de cero
1: El resultado de la última operación aritmética o lógica es cero
0: El resultado de la última operación es distinto de cero
Bit 3 PD: Flag Power Down
1: Tras conectar VDD o al ejecutar la instrucción CLRWDT
0: Al ejecutar la instrucción SLEEP
Bít 4 TO: Flag I rmer Out
1: Tras conectar VDD o ejecutar CLRWDT o SLEEP
0: Al desbordar el temporizador de WDT
Bit 5-6 RP1:RP0: Selección del banco para el direccionamiento directo
00 Banco 0 (00h-7Fh)
01 Banco 1 (B0h-FFh)
10 Banco 2 (100h-17Fh)
11 Banco 3 (180h-1FFh)
Bit 7 IRP: Selección de bancos para el direccionamiento indirecto
1: Bancos 2 y 3 (100h-1FFh)
0:Bancos0vl(OOh-FFh)

Figura 15.1'1 . Registro de estado o status

4F6

:ji..F
 Tabla 15.6. Resumen de los registros especiales del PlC16C84 y PlC16F84

Ilanco 0

00h INDF Utiliza cl contenido de FSR como clirccción de memoria de datos

(no cs un rcgistro lisico)

0l lr TMRO Contador de reloj de 8 bit en tiemlro rcal XXXX XXXX uuuu uur-_lu

02li PCL U bit dc rnenor peso del Contador cle Programa (PCl) 0000 0000 0000 0000

03h STATUS{2) IRP RPI RPO TO PD Z DC a

0001 lxxx ññña
vvvv ¡"..'.
vuuu

04h FSR Puntelo indirecto de datos de dirccción de mernoria 0 )<XXX XXXX uuuu uuuu

05h PORTA RA4/TOCK I RA3 RA2 RA1 RAO _X XXXX

06li PORTB RB7 R86 RB5 R84 RB3 RB2 RBI RI]OiINT XXXX XXXX uuull uuuu

07h Posición no irnplementada, se lee como <0> 0001 lxxx Oñña

vvvY
nl,,rr
Ysqe

08lr EEDATA Registro de datos EEPROM XX><)' XXXX uuuu uuuu

09h EEADR Registro de direcciones EEPROM xxxx xxxx uuuu uuuu

0Alt PCLATH Bufler escrito con los 5 bits más altos del PC(tl ---0 0000 ---0 0000

0Bh INTCON GIE EEIE TOIE INTE RBIE TOIF INTF RBTF 0000 000x 0000 000u

Banco I

80h INDF Contenido utilizado de FSR it la dirección de rnernori¿r de datos

(lto es u11 r'cgistro lÍsico)

lJllr OPTION RBPU INTEDC TOCS TOSE PSA PS2 PSI PSO 1111 1111 1111 1111

82h PCL ó bits m¿is bajos del Contirdor cle Plogriinra (PC) 0000 0000 0000 0000

u3h STATUS(T) IRP RP1 RPO TO PD 7

DC C 0001 lxxx nnn^
wvu9 ,-1111r
Yuuu

,34h FSR Puntcro indirecto de datos clc clireccionamiento 0 XXXX XXXX uuuu uuuu

rJ5h TRISA Rcgistro cle datos de direcciór.r PORTA -,-1 1111- ---1 1111

86h TRISB Rceistro de datos de dirección PORTB 1111 1111 L 111 1111

87h Posició¡r no implementada, se lee como <0,

sEh [rECONl EEIF !VRERR WREN WR RD -O x000 -0 q000

89li EECON] Registro 2 dc controi de EEPROIVI (no es ult registio fisico)

0Ali PCLATH Bulfer cscritc'r cou los 5 bits más altos clel PC(') - ,0 0000 -0 0000

0Blr INTCON LJIL EI]IE TOII-- Ir.\TI: RRIE TOIF INTIT RBIF 0000 00Cx 0000 0O0u

I-crcncla: ;i-dcscor.rocido.u:incanrbieble.-:noirnpleurcntltdo. leercorno.[]-.q-el lulorclepg¡¡1.'delacr¡ndicitin.

clePCLATH¡ltrec1ctr.itttsf.er.irscalb¡''tcsrrpcriorilc]cirtrtadordeprogranla.pc|oclcolrtel)
PCLATH.
'r' L.r. bil.clel srulus fO I pf l nr\ son :llect:rrlúS pr)r'unl1 irlicirr]izrrción .ic ITICRL
(3) Otras
inciicaciones incluiclas lno-rearraucar): inicialización externa por H¡Ct-R n(rr tir cle tiernpo del Perro guarcliin.
"
*==
'e¡i ¿F
 REGISTRO OPTION (dÍrección 8 t h)
R^¡/-1 R,^/V-l R/VV-1 R^¡/-] R,^/V-1 RA/ü-1 R,^/V-l R^¡/-1

RBPU INTEDG I UI-J TOSE PSA P52 PS1 PSO R= Bit de lectura
W= Bit de escritura
B¡t 7 Bit 6 Bit 5 B¡t 4 Bit 3 Bit2 Bit 1 Bit 0 -n= Valor del bit después
de un reset

Bit 2-0 PSA2: PSO: Rango con el que actúa el Divisor de frecuencia

PS2 PS1 PSO

Divisor Divisor
del TMRO clel WDT
00 0 1:2 1:1
001 1:4 1:2
010 1:B 1:4
011 1:16 1:B
'l 00 1:32 1:16
101 1:64 1:32
110 1'.128 t:o4
111 1:256 1:128

B¡t 3 PSA: Asignación del divisor de frecuencia

1: El divisor de frecuencia se asigna aIWDT
0: El divisor de frecuencia se asigna al TMR0
Bit 4 TOSE: llpo de flanco en TOCKI
1: Incremento de TMR0 cada flanco descendente
0: Incremento de TMR0 cada flanco ascendente
Bit 5 TOCS: 'llpo de Reloj para TMR0
'l : Pulsos introducidos a través de T0CK1 (Contador)

0: Pulsos de reloj interno Fosc/4 (Temporizador)

B¡t 6 INTEDG: Flanco activo control de interrupciones
1: Flanco Ascendente
0: Flanco Descendente
Bit 7 B-PRU-: Resistencia Pull-up Puerto B
1: Desactivadas
0: Activadas

Figura 15.12. Registro OPTION.

Registro de interrupciones [NTCOf,l: ocupa la po-
sición OBh del banco dc registro 0 y la 8Bh del
banco de registro 1. En l¿r Figura 15.13 se muestra
la estructura de c¿id¿r uno de slls B bits. de los
cuaies unos actúan colno señaladores del estado
(flags) y otros coixo bit cle permiso o autorización
p¿rf¿r qrle se puedii prodllcir la interrupcirin. Cuan-
do se estudien las interrupciones se entenderíl me-
1or el luncionantiento del registro.

{*;i'ü

..É,,i
.:::a
 REGISTRO INTCON (Dirección OBh, 8Bh)

l--r l--, Fr
R^¡/-0 R/VV-o R/W-o RA//-0 R/W-0 R/W-0 R/W-O RA/V-x
GIE EEIE TOIE INTE RBIE TOIF INTF RBIF R= B¡t de lectura
W= Bit de escritura
gft7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 B¡t 1 Bit 0 -n= Valor del bit
después de un reset

Bit 0 RBIF: Flag de estado del Port B

1: Cuando cambia de estado cualquier línea de PB (RB<7:4>)
Se borra por software
0: Ninguna entrada de PB ha cambiado
Bit 1 INTF: Flag de estado de la interrupción externa INT
1:La entrada de la interrupción se ha activado. Se borra
por software
0: No hay interrupción externa
Bit 2 TOIF: Flag de rebosamiento del TMRO
1: El TMR0 se ha desbordado. Se borra por software
0: El TMRO no se ha desbordado
B¡t 3 RBIE: Activación de la interruoción del Port B
1 : lnterru oción activada

0: lnterruoción desactivada
Bit 4 INTE: Activación de la interrupción externa INT
1 : lnterrupción activada

0: Interrupción desactivada
Bit 5 TOIE: Activación de la interruoción del TMR0
1 : Interrupción activada

0: Interrupción desactivada
Bit 6 EEIE: Activación de la interrupción de la memoria EEPROM
1 : lnterruoción activada

0: Interrupción desactivada
Bit 7 GIE: Activación global de interrupciones
1: Concedido el permiso de interrupciones
0: No hay posibilidad de interrupciones

Figura 15.13. Registro INTCON.

?¡\'lill,¡\jI flf ?ll-L 6t-',¿4

El microcr-rntrolador PlC16C84 es un chip que col'uo

pr-redc apreci¿rrseen l¿t Figura 15.l4 clispone de l8 RA2-,,.41 18 I r' -RA1
patillas: sesuidanrcnte descritrirelnos c¿rcla una de cllas. p43. -,_,,2 11;
"l
L
. -RAn'
n VSS v YDD (pines 5 ¡' l4): son. rcspecLivanrente. RAalhCKl. - r3 16 i OSCI|CLKIN
las patillas de masa ]' alimcntación. Y qr-re estir 16 - . nSOtCl K.OU
!_
MCLR i
courprendid¿r entrc 2 V ¡' 6 V.
-- _l +
=
rv I : vev-tvL'\

* OSCI/CLKIN ),OSC2 CÍ.KO[-iT l¡rincs 15 r l6). vss 'l5 J

14 i -- Voo

son los pines cle la entrada de crist¿rl,ifLlcute e\ter- RBOItNT. . ,6 O 1? . -RFt

@
RB1" " _ 5 'toi +.PaA
na dc rcloj 1, salicla de oscilaclor a crislul, respecti- 7
venrentc. Los distintos cler.nenlos clc la faulili¿t RB2. ,,:i.- B 11 i. * RBl
l6Xti4X, depencliendo dc l¿ llolrencl¿ttLuu qur' Llt.i- RR?.-+ o tai-+
rv - i >Aa¡
lizan tienen distintas características de:
- Frecuencia nrirrima dc- frrncionanricnto. Fiqura 15.14. Patillas del microcontrolador PlC16C84.

¡7i';:,
 Tipo de osciiador utilizado para generar fre- ra 15.15 y depende de los valores c1e Cl, C2 y del
- cuencias de reio.1. cristal para el br:en funcionamiento del mismo. En
-- Margen de la tensión de alimentación. la Tabla 15.7 sc muestran los valores recomenda-
bles por el fabricante para distintas frecuencias de
Así pues, los modelos que contienen ias letras C,
oscilación. La resistencia RS no es necesaria nara
F o CR admiten tensiones de alimentación com-
la versión XT.
prendidas entre 4 V y 4,5 V como mínimo hasta
5,5 V a 6 V con-io máximo. Los modelos que
contienen las letras LC, LF o LCR adn-riten desde Tabla 15.7. Selección de resonadores cerámicos
2Y a6Y. y cristal para el PlC16C84iPlC16F84
Los microcontrol¿rdores PIC, permitcn cuatro
tipos de osciladores externos para aplicarles la fre-
cnenci¿r de funcionamiento. Durante el proceso de
grabación. antes de introducir el programa, debe 32 kHz 68-100 pF 68-100 pF
200 kHz 1,s-33 pF 15-33 pF
indicarse el trpo de oscilador emple:rdo en los bits
FSOC1 y FSOC2 de la palabra de configuración. 100 kHz 100-150 pF 47-100 pF
Los tipos de osciladores qlle puede utilizar nuestro 455 kHz 47-100 pF 15-33 pF
microcontrolador son: 2,0 MHZ 1-5-33ptr 15-33 pF
4.0 MHz 15-33 pF
Oscilador de cristal o resonador de alta veloci-
- dad <HS> (.High Speed CrystallResonator')'. en un
8,0 MHz 15-33 pF
oscilador t¡na frecuencia comprendida entre 4 r0,0 MHz i5-33 pF 1 5-1? nF'
MHz y 20 MHz.
Oscilador o resonador cerámico <<XTr> (Crystalf
- Resortator): se trata de un oscilador estándar
Oscilador tipo .<RC>>: es uu oscilador de bajo
que permite una frecuencia de reloj comprendi- - coste lormado por una red RC, sr.r circuito de
d¿r entre 100 kHz y 4 |dHz.
aplicación obtenido es el que se muestra en la
Oscilador de cristal de cuarzo o resonador cerá-
- mico de baja potencia ..LP>' (Lotv Potyer Figura 15.16. Se trata de un oscilador de baja
precisión que depende de la estabilidad de la
Cr,-sto|)'. Se trata de un oscilador de bajo con-
red RC, pero como contrapartid¿r está su bajo
sumo con un cristal o resonador diseñado para
trabajar con frecuencias comprendidas entre
precio que lo hace interesante parrr muchas
aplicaciones.
32 kKz y 200 kHz.
En la Tabia 15.8 se mllestran algunos valores
El cir"cuito para cualquiera de las configuracio- de R y C para obtener algunas frecuenci¿rs de
nes anteriores es el que se representa en la Figu- oscilación.

A la lógica
interna

q ¡(3)

PIC l6FXX

Figura 15.15. Oscilador a cristal para el PICl6CXX válido para la configuración HS, XT y LP;
la resistencia RS sólo es necesaria para algunas versiones del tipo HS.

in
tv
 Cext

PIC 16FXX
Vss
OSC2/CLKOUT

Figura 15.16. Oscilador R-C externo conectado al pin OSC1/CLKIN,

donde Rext debe ser un valor comprendido entre 5 k0 y 10 kO y Cext > 20 pF

Tabla 15.8. Algunos valores de frecuencia de oscilación ¿rdelante veremos cómo se realiza el reset del mi-
deoendiendo del valor de la red R-C externa crocontrolador y qué formas hay de hacerlo.
RAO-RA4iTOCKI (pines 17, 18, 1,2 y 3, respecti-
r,,amente): corresponden ¿l cLlatro lineas bidireccio-
nales de E/S ctel PORTA. Es czrpaz de entregar
4,86 MHz 3,3 kO
3.94 MHz 5,1 kQ
niveles TTL cuando la tensión de alimentación
2,34 N4Hz. r0 kf) aplicada en VDD es cle 5 V + 5 uA.Elpin RA4, si
250.16 kHz r00 ko se programa colno salida es de colector abierto.
Como entrada pr"rede programarsc cn funciona-
1.49 MHz 3,3 kQ miento normal o como entrada del contador/tem-
1,12 MHz 5.1 kQ porizrdor TNIR0.
620.30 MHz 10 k() RBO-RB7 (pines 6, 7. 8, 9, 10. 11,12 y 13, respecti-
90.25 kHz 100 kf¿ vamente): corresponden a l¿rs ocho líne¿rs bidirec-
cionales de E/S del PORTB. Es capaz de entregar
524.34 kHz
niveles TTL cuando la tensión de alimentación
415,52 kKz
270.33 kHz aplicada en VDD es cle 5 V + -5'%. RBO puede
25,37 kHz programarse ¿rclemirs conro entr¿lda dc interrup-
cioncs extern¿ls INT. Los pines RIl4 a RB7 pueden
programarse para rcsponder a interrupciones por
caurbio de estado. La patilla RB6 y RB7 corres-
' N'ILCR/Vpp (pin 4): entradzi de resct si está a nivel ponden con ias lineas de entrada de reloj y entra-
bajo y entrada de la tensión cle programación da de datos. respectivermente, cuando está en
cuando se estir programando cl dispositivo. lvlás modo nrosramación.

1 5,4" PiUfl-niTüg DI 81fi'JiAD¡\/3¡\1 1üA

El PICI6CB4 clispone de dos pueftos paralelos dcuo-
rurinaciosPORTA, que se encucntra en la posiciirrr
clc uremoria SFII 05h. v PORTI]. clue se eucucutf¿r
cn la ptisición de nrcnroria SFR 0óh. Las lincas dc
c-stos puertos se prreclen progralri¿tr iuclividu¿rlnrelrte
cr'lnlo entr¿rda o corllrl slrlidu. segúr'l se ponga a I o
0. respectivamentc. cl bit asociado del registro clc con-
figuración de cada pucrto TRISA y TRISB. que sc
encuentra en la posición de memoria SFR 85h ,v-.
resnectiv¿rmente.
Teniendo en cuenta que este circuito integrado tiene
sólo 18 pines. detcrminacias linc¿rs de estos puertos se
conlpartell c()n otf()s fücLl|s()s intcfnos: cr)mo !a hc-
irL)s vist() al dcscribir' los pines dcl intcgra(lo.
* t'll l'OR'fA. Dis¡rotrc cle 5 bits. Las líneas RAt) a
llA3 adniten nivelcs TTL de entrada y de salida
CMOS. La lír.rea ttA4/T0CKl disponc dc un cir-
B6h, cuito Trigger Scl-rmitt qLle propol'cioua uua buena
inr-nt¡nic'lad al ruido v que cuando se confi-Qura

séE
 como salid¿r es de drenador abierto. RA4 rnultiple-
x¿r su función E/S con la etttrada de impulsos
externos para TMR0.
En la Figura 15.17 se mlrestra el diagrama de
una de las líneas RAO a RA3 del puerto A con las
1íneas dc controi y del br"rs de datos del procesador.
Escritu ra
PORT A
Latch Dato
Escritu ra
TRIS A
Lectu ra
PORT A
Figura 15.17. Circuito de una línea del RA0-RA3
del ouerto A.
Cuando se realiz¿r un reset todos los bits dc 1os
rcgistros TRIS se ponen a 1, por lo que los pue rtos
de entrada quedan configurados como entradas.
Cada linea dc salida puede suministrar una co-
rriente máxima de 20 rnA y con-lo entrada puede
absorber h¿rsta 25 rnA. Como existe ¡lna limitación
dc disipación máxim¿r de la potencia del chip, está
lirnitada l¡r corriente máxima de absorción de1
PORTA en 80 mA y de corriente de s¿rlida ¿r
50 nrA y el PORTB puede absorber r-rn m¿iximo de
150 mA y suministrar un maxirno de i00 mA.
. El PORTB. Est¿i form¿Ldo por 8líneas dc ErS RBO
a RR7. cuya intbrnración se ¿rlm¿icena en ei rcgistltr
PORTB (dirección 06h del SFR). Su registro de
configuración es el '|RISB (dirección 86h clel SFR).
l-a linea RBO'fN'f tienc dos luncioncs rnultiple-
xadas. la propia de entradaisalida del puerto y la
petición de interrirpción ertent¿r.
A todas las líneas de este puerto se les puede
conectar una rcsistencia de pull-up de un valor ele-
vado conectadas a la tensión de alimentación. Para
esta opción hav quc prosramsr el registro OPTION
E's*
j.€
en el bit RBFÚ:0, afectando a la ccnexión de las
resistenci¿rs de todas las líneas de1 pr-rerto. Con un
r¿us¿:/ tod¿rs las líneas quedan conliguradas como
entradas y se desactivan 1as resistencias de pull-up.
Las líneas R84-R84 cuando actúan como entra-
das, se las pr-rede programar para generar una iute-
rrupción si alguna de eilas cambia su estado lógi-
co. Esia posibilidad es mLry iriLeresante cn el
control de iecl¿idos. En lii Figura 15.18 se rrlLrestra
el diagran'ra interno cle ur-r¿t cle estas puert¿ls y sus
líneas internas correspondientes al bus interno de
datos y la señal de control.
RBPU
P puil-up
Dato Latch
Escritu ra
Port B
Latch TrisB
Escritu ra Buffer de
Tris B
entrada TTL
Desde otros
pines R87:R84
Figura 15.18. Circuito interno correspondiente
a las lineas R84-R87 y sus señales de control.
El circuito permite detect¿ir l¿r vari¿rción de una c-le
estas señalcs cu¿rndo esl¿i cn nodo entr¿rcla- va qr-te
conrpaf a la irltir"na scñal meurolizacla \.1ut:Irt,uda\ ciuratt-
te la irltin-ra lectur¿r de PORTB. E.l c¿rmbic'r cle una dc
las serlales dc cntrada produce una inten-upción que sc
reflela en el f.lag RBIIr del registro INTCON.
Ademhs. en el modo programación la línea RB6
soporta la grabación y el bit RB7 se utiliz¿l como
entr¿rda de dato serie
 flt $flT F:U gi{5?'Hfl1ilile8P1fl5

El PIC16C84 está compuesto por ur.r¿l CPU de tipcr
RISC con un juego de 35 instmcciones. En los 14 bits
quc fon.nan las instrucciones rnáquina del PIC se in-
c1u1cu el códi-qo de opererción propiiimentc dicho v los
()l)cr'ilndo\ L'il cirso dc qLre eslos eri:iilrr.
Todas las instrucciones son de ciclo iruico ercepto
las c1c salto. que cluran clos ciclos. L¿Ls instruueiones
pueden ser de tres tipos:
. lnstrucciones orientaclas
o Instrucciones orientadas a bits.
o Inslrucciones cle control y con literales.
Las 35 instrucciones dc que consta esle microcon-
tlolador se mucstran en la l-¿rbla 15.9.
La nomenclatr¡ra que utilizan est¿rs instrucciones es
la siguiente:
" En las instrucciones orientadas a b¡rtes o registros
f
represcnta un registro y d rcprcsent¿r e1 destino.
Sr d es 0 e1 resultado de 1a operación se sitúa en el
registro de trabajo (W), mientras que si d es 1 el
a byte o registros. lesultado se sitira en el mismo r:egistro f.
o En las instrucciones orient¿rd¿rs ¿r bits b representa
cn birrario la posición (0-7) del bit deseado dentr:o
Tabla 15.9. Jueqo de instrucciones del PlC16C84

[nstruccit¡nes orientadas a registros

ADDI^/tr F¿1 Vü+ f 0 0 0111 dfff ffff C, DC, Z

ANDI'.J¡' +A I/'J fAND 0 0 0101 dfff ffft Z
CLRF' F clear f 00 0001 lfff ffff Z
CLRI{ clear I,V 00 0001 0000 0 011 Z
col4tr ,d l-¡mn l émén l- o def 00 1001 df Z
DECF ,d Decrementa una unidad 00 0011 df Z
DECtrSZ ,d Decrementa ^- n --l !- 2) 0 0 1011 df NTr ndrlñó

II.ICF ,d Incremenfa una unidad 0 0 1010 df Z

II'JCtrSZ ,d Incrementa es 0 salta 2) 00 i111 df ¡Irnguno
IORI¡/F ,d VJORf 00 0100 df Z
t'{ovF ,d Mueve f 00 1000 df Z
I'io\"{',JF l4ueve W af 00 0000 If
I.IOP l\T^
^nar¡-r
ñn 00 0000 0xx0 000 Ninguno
RLtr frl F.o'¿a f a la -q a rraves del 0 0 1101 df fff C
IT.I?.F' fr: F.otafaladcha a través del 00 1100 df fff C
SUB'ldF f,d F -I'f 00 0010 df fff C ,DC, Z
SV]APtr f,d intercambra los nibbles de f 0c 1li0 df fff
XORIIF' f,d t.I XOR f 00 0i10 df fff Z

Instrucciones orientadas a bit

aa,F f l- Ponea0elbit h d=l rorri <] rn f I 01 00bb bf ff ffff l\Ji ñ-rrnó

Ponealelbit h rlc I reoi q rn 1- 1: L 01 clbb bf ff ffff
RTraa f li Skip si el brt b de1 ::egistro I es U (2) 01 robb bf ff ffft
ETraQ F ll ql.in ei ol l-iI b del regristro f es 1 1 l2) 01 llbb bf ff ffff
Instrtrcciones con literales ¡' de control

hDDLI¡: !t + Llteral I Il, 1llx kkkk kkkk C,DC,Z

iJ.iDLl'l Liieral
l'!'-AL'JD it r001 hhkk kl-:f,k Z
C¡-1,1, Llamac'La a sub:utrna 2 10 0rki< kkkk kkkk
CLtr.i"iDT Clear deL iernpor:izad-o¡ del i¡ilD I OO 0000 o i10 0100 TO, P'
GOTIj Sal:o incondic-:ional 2 r0 lhkk kkkk lJinquno
f ílF Lt'I rr f rF Lt].:i:l I
t1 I 0()il kl:k k kki;k '7,

iia',--:i r1Ji,t !rL!:la, i

rl
Li t-:- t- - t-t-t-:. fl r lrgJlla
RETF IE Feto]:no rle rrr-ra rnterri.r¡rr:ión 2 00 0000 0000 10 01 Ninc;uno
?,llrL:,i ' c r'r. i -: r 1 1i. kkkk N lnctuno
¡-.tr'i'UF,f .j F.etorno Ce una s',,ri:r'utina 2 00 00c0 r1 000 i000 l'trrnguno
Si,trE P i"iod,o Scar-rclbi' I 00 00c0 011,0 00i1 TO, PD
Ii'tg Li teral 1l 110r kkkk r-1-t-t- C,DC.Z
SUBL.ui 1
XORl,l¡Í I¡l xUtl 1,r teral 1 1l_ 10i0 kkkk kkkk Z

¿p!:t.:r
 del byte, f representa el byte o registro. El bit 0 es (-
PA2 PAI PAO TO PD Z DC
siempre el bit de menor peso.
. En las instrucciories con literales y de control k X
representa una constante o literal que según los
casos puede ser de 8 o 11 bits.
.x corresponde con un valor indeterminado que
C Se pone a I si se produce un acarreo desde el bit de mayor
peso,
puedeser0ol. DC i
Se pone a si se genera un acarreo dr;l bit 3 a los 4 bits de
rnayor peso.
El ensamblador MPASM, para expresar números en
Z Seponeaisi el resultado dc la opcraciór) es cero.

distintas bases numéricas. utiliza los sisuientes formatos:

EJEMPLO:

ADDLW 0xl5
Hexadecimal 0x0aoh'0a'o0aoOah Si antes de la instrucción:

Binario b'0000i010'
w: 10h : 0001 0000 b

Al ejecutarse la instrucción

15.5.1. Descripción W : 10h + 15h :25h

de las instrucciones w: 0001 0000 b+ 0001 0101 b : 0010 0101 b

Las 35 instrucciones del PIC16CB4 cumplen las carac- ADDWF ADDWF

teristicas de un procesador RISC que como ya hemos ADD W and f
dicho no sólo supone tener un juego de instrucciones
reducido, además sus instrucciones cumplen las si- Operación (w) + (f - (dcstino)
euientes características: Sintaxis [Etiqueta] ADDWF f,d
Operadores 0<f<127
Las instrLtcciones sott sintples v rápidcLs. Todas las de[0,1]
instrucciones tienen un tiempo de ejecución de un Palabras
ciclo de instrucción (cuatro ciclos de rcloj) a excep-
ción dc las de salto que tiencrr un tiempo de eje- Ciclos
clrciirn de dos ciclos de instrucción. Código de
¡ LcLs ittstrucciones sot'L ortoqouales. Casi todas las operación
00 0l l1 dfff ifif
instrucciones tienen una longitud de 14 bits y los Descripción Añade el contenido del registro W al coi.r-
datos un¿r longitud de 1 byte. tenido del registro f, 1' ahnacena el resul-
tado en W si d- 0, y en el registro f si

ADDLW ADDLW
(-
PA2 PA1 PAO TO PD Z DC
ADD Literal and W
Operación (w) T k-(W)
Sintaxis [Etiqueta] ADDLW k
C Se pone a i si se ploduce un acarreo clesde el bit de mayor
Operadores 0<k<255 peso.
DC Se pone a i si se genera un acarfeo dcl bit i a los 4 bits de
Coc1. C)pcr 0001 ildf f ff f
n]¿lvor peso.
Palabras Z Sc pone a I si cl resr,iltado de la operación cs ccro.

Cicltrs
E,JEI.f PLO
C odr-so de
operación
ll 111x 1-1-1-1,
NNNN
t-t-t-t,
NNNN

ADDWF FSIT.O
Dcscripción Añade cl conter.rido del registro W ¿rl iite-
ral K, y alm¿rcena el resullado en w. Si antes de la instrr"rcción:
Nora.' Esta instrucción no existe en el
PIC16C5X.
W:17hyFSR: C2hcomod:0
,1i t;,2=

:
 Al ejecutarse:
PA2 PA1 PAO TO PD Z DC C
W:17h+C2h:D9h X
FSR : C2h
Z Se pone a 1 si el resultado de la operación es cero.

ANDLW AI{DLW
EJEMPLO:
AND Literal r.vith W
Operación (w). AND. (k) - (W) ANDWF FSR,I
Sintaxis [Etiqueta] ANDLW k
Si antes de la instrucción:
Operadores 0<f<255
P¿rlabras W : 17h : 0001 0111 b
Ciclos
FSR : C2h : 1100 0010 h
Código de
1l 100 1 kkkk kkkk
operación
Al ejecutarse:
Descripción Electúa la operación AND lógico cntre el
contenido del registlo W y el literal k, y
almacena el resultado en W.
W : 17h : 0001 0111 b

FSR : 0001 011i b AND 1100 0010 b :

P.A2 PA1 PAO TO PD Z DC L-
: 0000 0010 b : 02h
X

Z Se pone aI si el resultado de la operación es cero. BCF BCF

Bit Cle¿rr I
EJEMPLO:
Operación 0 - (f <b>)
ANDLW 0x5F Sintaxis [Etiqueta] BCF f,b

Si antes de la instrucción: Opcradores 0<f<127

0<b<7
w:A3h Palabras
Ciclos
Al ejecutarse:
Código de
W : 0101 1111 b AND 1010 0011 b : operación
0t 00bb bfff ffff
: 0000 0011 B : 03h
Descripción Pone a cero el bit nírmero b del registro f

ANDWF ANDWF PA2 PAI PAO TO PD Z DC L,

AND w rvith F
Operación (W) AND (0 (destino)
'
Sintaxis lEtiquetal ANDWF l.c{
EJEMPLO:
Ope lldorr-'s 0 < | < 117
de[0.1] BCF'FLAG-REG.7
l)u la bra s

Si antes de la instrr-rcción el registrt-r

Ciclos
(iodigo de
00 0l0l dtff ffff FLAG_REG : C7l.r : 1100 0111 b
operación
Descripción Efcctira Ia operaciirn AND lógico entr-e cl Al ejecutarse la instrucción, cl rcgistro quc'da con c-l
contcnitlo del registro \\' v cl conteniclo \¡¿1lO r:
del registro f, y ahnacena el resultado en
Wsi d:0.r,enfsi d:1. FLAG REG : 47b :0100 0111 b

4€*
 EJEMPLO:
BSF BSF
Bit Set f HERE BTFSC FLAG,I
(f <b>)
FALSE GOTO PROCBSS CODE
Operaciór'r TRUE
Sintaxis [Etiqueta] BSF f,b
:
Opcradores 0<f < 127
0<b<7 Si ¿¿ntes de ia instrucción:
Palabras I
PC : dirección HERE
Ciclos
Al ejecutarse:
Cóc'ligo de
01 lbb bffi tfff
iIFLAG<1> :0,
1
operación
Descripciór.r Pone a 1 el bit b del reeistro l. PC : dirección TRUE
if FLAG< 1> : I,
PA2 PA1 PAO TO PD L DC (- PC : dirección FALSE

BTFSS BTFSS
Bit Test, I Skip if Set
EJEMPLO:
Opellción skip if (f<b>¡ : 1

BSF FLAG_REG,7 Sintaxis [Etiqueta] BTFSS f,t)

O1'reradores 0<f<127
Si antes de la instrucción el registro tiene el valor: 0<b<7
Pirlabras 1

FLAG_REG : OAh : OOOO IOIO b Cliclos (2)

Códi-co de
Al ejecutarse l¿r instrucción, el fegistro qlreda con el operaciór.r
0l I lbb bfff ffff
valor: Descripción Si et bit nirurero b del registro f est¿i a l.
la instrtrr'ciirrt r'1ttc sigtre a ósta se ignola l'
FLAG REG : SAh : 1OOO IO1O b sc trata como uu NOP (skip). En estc
caso. y sólo en
este c¿lso. la instrucciou
UTFSS l)lt'cislt tltrs ciclos l)rttlt cjcctllitlsL'.
BTFSC BTFSC
Bit Test- I Skio il Clear PA] PAI PAO TO PD Z DC C

Operación skip il (f <b>.¡ : g

Sintaxis IEticlueta] BTSF-C f,b

Operadore s 0<i<127 E.IEMIPI-O:
0<b<7
Palabras
HERE BTFSS FLAG,I
FALSE GOTO PROCIJSS CODE
Ciclos I (2) TRUE
Circligo cle
olrerución
0t r 0bb bfff ftff :

Descripcion ii el bit niu'uero b del registro f cs cero. lu Si ltlltes tl.'llt instluetion:

IrstIttcción rlr.rc siSuc lt istlr sc'i!rtt.rt'lr _r :c
irat¿l cornr) un NOP {skip). En cste cuso. PCI : clircccitin ll E It E
) solt¡ ett cste casr). ltt iltstl'ttceittn LITFS('
¡rccisn dos ciclos para ejecutarsc. Al c.jecutar-se:

if Ft_,{cl<1> - 0.
PA] lr.A, I I',40 TO PD Z DC t pC : cliiecciirn FALSE
if FLAG< l> : 1.
PC : dir-eccicin TRUE

4é@

:=
.-f
CALL CALL PA2 PAl PAO IO PD Z DC C
Call Subroutine
Operar.rdos 0<k<2047
Sint¿rxis [Etiqueta] CALL k Z Se pone a 1 si el resultaclo de la operrción es ceÍcl

Operaciór'r (PC) + [ +Topof Stack

k + PC<10:0>: E,IEMPLO:
PCLATCH(<4:3>) - PC(< l2:tl >)
Palabr¿rs I CLRF TTEG

Ciclos
Si antes de la instrucción:
Cócligo de .l1.1.1. 1. t.1.1 - t.1.1.1.
10 NNAA
oper¿rclorl
REG : 5Ah
Descripcrtrn Salvaguarda la dirección de vuelta en la
piln y después llarna ¿r l¿r snbrutina situa- AI ejecrLtarse:
cia en la dirección car-eada cn el PC.
El nrodo de c¿ilculo de l¿r dirccciór.r efecti-
r,¿i diliere se-qún la farnilia PICI utilizada. REG : OOh
Tambiórr hay que posicior.rar PA2, PA1 y
PAO (PlC16C5X) o cl registro PCLATCH ilttgZ: I
(err los clemás PIC) ¿rntes de ejecutarse la
instrucción. Utiliz¿r dos ciclos de instmc-
ción. CLRW CLRW
Clear W
PA2 PAI PAO TO PD Z DC C
Operacrón 00h * (W)
| -Z
Sintaxis [Etiqueta] CLRW
C)pcradores No tiene
EJEMPLO:
Pulabrls t

HERE CALL THIIIIE Ciclos

Código de
Si antes cle l¿r instrucciól.r: 00 0001 0000 001 I
operación

PC dirccción HERH Descripción Ei registro de traba,io \\' sc carga con

- 00h. El flag Z se pone a l.
Al ejecutarse
-)
D^ PA1 PAO TO PD Z DC C
PC : drrección THERE
I
TOS - clirección HERE + 1

Z Sc ponc a I si ei resultado de la operncitiu es cero.

CLRF CLRF
Clear I EJEMPLO:
Operlción 00h*I
l+/. CT,R\\'
Si ntaxis IEtiqLreta] CLRF' f
Si ¿rntes de la instnrcción:
C) ¡reraclo r cs 0<l<117
P¿rlabni I W - -iAir
Cie itrs
Al c.¡ccutarse
trcltgo ric
C
00 000 1 fff itff
opcfilclor1
w:00
Dcscripciórr Se borr¿r el contenido del reeistro f v el
flag Z se activa. flagZ - 1

.4.¡ T
 CLRWDT CLRWDT D^ ) PAl PAO TO PD DC C
Clear Watchdog Timer X

Operación 00h + WDT

0 - WDT preescaler Z Se pone a I si el resultado de la operación es cero
1+T0
1'PD EJEMPLO:
Sintaxis [Etiqueta] CLRWDT
COMF REGI,O
Operadores No tier.re

Palabras Si antes de la instrucción:

Ciclos t
REGI:i3h como d:0
Código de
00 0000 0110 0100 Al ejecutarse:
operación
Descripción Se borra tanto el registro WDT (Watch- REGI : 13h : 0001 0011 b
doig) como su preescaler. Los bits T0 y
PD del registro de estado se ponen a <l>. w: ECh : 1110 1100 b

PA2 PAl PAO TO PD Z DC C

flagZ:0
I DECF DECF
T0 Se ponea I cuando se ejecuta la instnrcción CLRWDR o Decrernent f
SLEEP. Sc pone a 0 si el temporizador Watohdog se des-
borda.
Operación (0 |+ (destino)
PD Se pone a I cuando se ejecuta la instrucción CLRWDT o Sintaxis [Etiqueta] DECF f,d
SL[,EP.
Operadores 0<f<127
EJEMPLO: cl e [0, 1]
Palabras I
CLR!VDT
Ciclos
Si antes de la instrucción: l-Ádion r'lc
00 001 1 dfff ffff
WDT : OAh operación
Al e.jecutarse: Descripciór.r Se deci'ementa el contenido del registro f
cn ul1a unid¿rd. El resultado se almacena
wDT : 00h en f si d : I y en \1'si d : 0, en este
Preescaler : WDT i) caso f no v¿iría.
bit de estado T-0 : I
bit de esrirdo PD : I
PA2 PAI PAO TO PD DC C

COMF COMF
Cornplenrent I
Z Se pone aI si el resultado de la operación es cero
Operaciór-r ([¡ - ldestino)
Sir.rtaris [Etiqueta] COMF i.d EJEMPLO:
Operudores 0<f<127 DECF CNT,I
de[0,1]
Palabr as Si antes de l¿r instrucción:
Ciclos
CNT : Olh
C óclico cle
0t) i00t dfl I lf f f
operacicin Z:O
Dcscr-ipcion Hace cl cornplemer.ito clcl contenido del
resistlo f bit a bit. El resultac'lo se ¿rlr.na- Al elecLrtlu'sc:
cen¿l en el rcgistro f si d : I 1' en el
registro W si d : 0, cn cstc caso f no CNT : OOh

v¿r¡ía.
bitz: 1

:J q)
É*é
"s Q,

.;é.'
 DECFSZ DECFSZ GOTO GOTO
Decrement f, Skip if 0 Go to dirección
Operación (0- 1 - (destino); skip ii result : 0 Operación K - PC<10:0>
(PCLATH<4:3>) i (PC<12:1I >)
Sintaxis [Etiqueta] DECFSZ f,d
Operadores 0<f<r27 Sint¿ixis [Etiqueta] GOTO k
de[0,1] Operadores 0<k<2047
Pal¿rbras Palabras
Ciclos I (2) Ciclos 2

Código de Código de
operación
00 1011 dtff ftff operación
t0 I kkkk kkkk kkkk

Descripción Decrementa el contenido del registro f en
una unidad. el resultado se almacena en f
si d : I yen W si d : 0,en estecaso, f
no varia. Si el rcsultlrdo es cero. se isnonr
la siguiente instrucción v. en ese caso, la
instrucción ticne una duración de dos ci-
clos.
Descripción Salto incondicional, normalmente se uti-
liza para llamar a la subrutina sitnada en
la dirección que se carga en PC.
El modo de cálculo de la instrucciór.r car-
ga de bit 0 al I0 del valor de la constante
k er.r el PC y los bits 4 y 3 del registro
PCLATH

PA2 PAI PAO TO PD Z DC C PA2 PA1 PAO TO PD Z DC C

EJEMPLO:
EJEMPLO:
GOTO THBRE
HERE DECFSZ CNT.I
AI eJectltarse:
GO'[O LOOP
CONTTINUE pC : dirección THERE

TNCF INCF
Increment f
Si antes de la ir-rstrucción: Operación (0 + |- (destino)
Sintaxis [Etiqueta] INCF f,d
PC : dirección HERE Operadores 0<f<127
de[0.1]
Al ejecutarse: (0+t-(destino)
Pal¿rbras

CNT : CNT I Ciclos

Código de
SiCNT:O operación
00 r010 dftf ifff
Descripción Se incrementa en unA unidad el conteni-
entonces do del registro f. si d : I el resultado se
almacena en f. si d : 0 el resultado se
almacena en W. cn este caso el resultado
PC : clirección CONTINUE de f no variu.

Si CNT*O PA] PAI PAO TO PD DC C

entonces

Z Se pone a I si el resultaclo de la operación es cero al haber

PC - dirección HERE r 1 dcshr¡rcl¡nriento FFh + th '-- 00h.

4&9
j:;,::=::¡
 EJEMPLO:
IORLW IORLW
INCF CNT,l lnclusive OR Literal with W
Si antes de la instrucción: Operación (w).oR.k + (w)
CI{T : F'F'h Sir"rtaxis [Etiqueta] IORLW k
flagZ:0 Operadores 0<k<255
Al ejecutarse: Palabras I

CNT : OOh Ciclos 1

Código de
flagZ: I operación
11 10000 kkkk 1.1.\.1.

Descripción realiza la operación lógica OIt entre el

INCFSZ INCFSZ Se
registro W y el literal k. El resultado se
lncrement t, SKIP if 0 almacena en el legistro !V.

Operación (tl +t' il result :

(destino), skip 0
PA2 PAl PAO TO PD Z DC C
Sintaxis lEriquctill < lNCl-sz f.d
Operldo res 0<f<127
de[0,1]
Palabras Z Se pone a I si el resultado de la opcración cs cero.

Ciclos I (2)
EJEMPLO:
Códi-eo de
operación
00 1111 diff ffff
IORLW 0x35
Descripción Incrementa el contenido del registro f en
una unidad, cl resultado se almacen¿r de Si antes de la instrucción:
nuevo el1 fsi d : 1, y en lY si d : 0, en
este caso. f no varía. Si el resultado es w:9Ah
cero, se igr.rola la siguiente instrucción 1',
en ese caso, la ir-rstrucciór-r tiene una dura- Al ejecr"rtarse:
ción de dos ciclos.
w: 1001 1010 b+ 0011 0101 b:
PA2 PAl PAO TO- PD DC C : 1011 1111 b : BFh

IORWF IORWF
Inclusive OR W lvith I
EJEMPLO:
Opc'ración 1Wt.OR.10 ' ldestinol
HERE iNCFSZ CNT,I
GOTO LOP Sintaxis [E,tiqueta] IORWF f,d
CONTINUE Operadore s 0<i<127
de[0,1]
Palabras
.
Ciclos
Código dc
Si antes de 1a instrucciór-r: operación
00 0100 dfff ffff
PC : dirección HERE Descril.rción Efectúa la operaciór'r lógica OR entre el
A1 e.jecutarrse:
contenido del legistlo \\¡ y el contettidtt
del fe-eistro f. v almacena eL resultacio cn f
CNT-CNT+1 sitl-Ivcn\\'siti:{}.
Si CNT : 0. Entonces
PA2 PAI PAT) 1-O PD Z DC] C]
PC : dirección CONTINUE
Si CNT I 0. Entonces
PC : dirección HERF' I I Z Sc pone a 1 si el resultado de la operación es cero

4q*

;i
E.IEMPLO:
PA2 D^ TO 7
1
PAO PD DC C
TORWF RESUL, O

Si antes de la instrucción: X

RESUL : 13h : 0001 0011 b Z Se ponc er I si el rcsultaclo de la opcr-ación es cerc)

w: 91h : 1001 0001 b EJEMPLO.

Al ejecutarse: N,IO\¡F fiSR,O
RESUL : 13 h Al ejecutursc.
w: oR 1001 0001 b :
0001 0011 b W : ¿rl valor del FSR
: 1001 0011 b : 93h
MOVWF MOVWF
MOVLW MOVLW lvlove W to I
N{ove liter¿rl to W C)per:rción (w) (0
OPcrlcrórr k (!v) Sintaxis lEtiquetrLl N,'IOVWF I
Siirtaris [EtiqLreta] N,IOVLW k O¡reradores 0<f<127
Ope r.adores 0<t<255 Palabras 1

Palabras 1
Ciclos t
Ciclos I Código de
opelación
00 0000 rffl ffff
Código de
operación
ll 00xx l. l.1.1 -
kkkk
Descripción Muevc el contenido del re-gistro \\¡ al re-
De sclipción El registro \Y se calga con el valor de gistro f.
8
bits del literal k.
PA2 PA1 PAO TC) PD Z DC C
PA2 PAl PAO TO PD L DC C

EJEMIPLO:
EJEMPLO: N,IOVWF- OPTTOI{
NIOVLW 0x5¡\ Si ¿urtes dc [a instrLLcci(rn:
Al ejecutarse OPTION : FFh
W:5Ah W:4Fh
Al ejecrrtarse
MOVF MOVF OPTION - 4F'h
N{or,e I !V : ¿lFh
Operación (f) - (destino)
Sinta\is [Etiqueta] MOVF i.d
NOP NOP
O¡re radores 0<f<r27 No operation
de[0.1] Opcrrciirn No oper-acrón
P¿rla bras Sintaris
I
IEtiqLreta] NOP
Ciclos Ope raclores No tic:ne
Codigo dc Pala b¡as
opcfilcl(tn
00 1000 dtff tftf
Ciclo
Dcscliltciirn El contenitlo tlcl registro f' se cars¿t e n el
r-eqisLro riestino clepcnriicndo dcl r,alor. cle
Cticlig.',,1.- (x)00
00 0xx0 000{)
ope ración
d. Si d -
l) cl ciestino es c! registro W. si
d - I el destir.ro es el plopio registro f. Descripciór'r No realiza operación alguna. En realt-
Esta instmcción pennite verilicar dicho dad, se consumr: ur.r ciclo de instrucción
regrstro. va que el tlag Z quecla afectado. sin h¿icer nada.

€*?
 PA2 PAI PAO TO PD Z DC C PA2 PA] PAO TO PD Z DC I

EJEMPLO: EJEMPLO:
NOP .ALLTABLA
;yJ"T:'""'il.:lo'"
.
RETFIE RETFIE ;W nuevo valor de tabla
TABLA: ADDWF PC ;W = offset
Return frorn lnterrupt RETLW kl ;Nueva Tabla
Operación TOS - (PC)
RETLW K2
1-GIE
Sintaxis [Etiqueta] RETFIE
Operadores No tiene RBTLW kn ;Fin de tabla
Pll¡bras Antes de ejecutarse la instrucción:
Ciclos )
w:07h
Códi-so de
opelación
00 0000 0000 1001 Al ejecutarse la instrucción:

Descripción Carga el PC con el valor que se encuen- W : toma el valor de k8

tra en la parte alta de la pila, asegurando
así la vuelta de la interrupción. Pone a 1
el bit GIE, con el fin de autorizar de
RETURN RETURN
nue\o que se tengirn en cuento las inte- Return from Subroutir.re
rruDciones.
Operación TOS - PC
Sintaxis [Etiqueta] RETURN
PA2 PA1 PAO TO PD DC
Operadores No ticne
Pelebras
Ciclos 2
EJEMPLO:
Código de
00 0000 0000 1000
RETFIE operación
Dcscripción Car-ua el PC con el valor que se encuen-
Al ejecutarse: tra en la parte superior de l¿r pila, ef'ec-
tuando así un retorno de subrutina
PC: TOS
GIE:1 PA2 PA1 PAO TO PD /, DC I

RETLW RETLW
Retr-rrn lvith Literal in W EJEMPLO:
Operación k-(W) RETURN
TOS - PC
Sintaris
Al ejecutarse i¡i instrucción:
[Etiqueta] RETLW k
PC - TOS
Oper adores 0<k<255
Palabras I RLF RLF
Ciclos I
Rotlitc Left throLrgh Carr.i
Códi-eo de Operación
operación
t1 0lrr 1.1. l -1.
NANA kkkk

Descripción Carga el registro W con el literal k, y

después carga el PC con el valor que se
encuentra en la parte superior de la pila,
electuando así un retorno de subrutina. Sintaxis [Etiqueta] RLF f,d

a:?¿

:,.?
 Operadores 0<f<127 Descripción Rotación de un bit a la derecha del con-
de[0.1] tenido del registro f, pasando por el bit
Pal¿rbras de acarreo C. Si d : 1 el resultado se
almácen¿r en t si d : 0 el resultado se
Ciclos 1 almacena en W.
Código de
operación
00 1t01 dfff ffff 76543210
Dcscripción Rotación de un bit a la izquierda del con-
tenido del registro f, pasando por el bit
de acarreo C. Si d : 1 el resultado se
almacena en f. si d : 0 el resultado se
almacena en W.
PA2 PA1 PAO TO PD Z DC C

EJEMPLO:
RRF REG1,O
PA2 PAI PAO TO PD Z DC (-
Si antes de la instrucción:
X REG1 : 1110 0110 b
bitC:1
EJEMPLO:
Como d: 0.
RLF REGI,O Al ejecutarse:

Si antes de la instrucción: REG1 : 1111 0011 b

REG1 : 1 110 0110 b

w : l1l1 0011 b
flagC:0
birc:0
Como d: 0 el resultado queda en W. SLEEP SLEEP
Go into Stand by Mode
Al ejecutarse:
Operaciór.r
- WDT preescaler
00h
REG1 : 1110 0110 b 0- WPT
1*TO
w : 1100 1100 b 0'PD
Sintaxis [Etiqueta] SLEEP
flagC: I Operadores No ticne

RRF RRF
P¿rlabras

Ciclos
Rotate Right through Carry
Código de
O¡relación 76543210 00 0000 0110 001 I
operación
Descripción Pone al circuito cu modo Sleep (bajo
corrsumo) con pamda del oscilador. Po_¡lg
a 0 el flag PD lPou'er Don n) y el flag TO
(Timer Out) se porle a l. Se puede salir dc
Sintaris IEtiqucta] RRF f.d
este est¿rd0 p()r:
() ¡rc ¡'11¿,,
".
0<f<1r7 l. Ae tir ación ¿e HlCt-tt prtrir provocar
'
de[0.1]
un Reset.
Pllablas l. Desbordamiento del Watchdo-s si que-
Ciclos dir operativo en el rtodo reposo.
3. Generación de un¿r interrupción que-
Código de no sea TMR0, ya que ósta se desactlva
operación
00 r 100 | diif I ffff con la instrucción SLEEP.

493,'
,r,i,l=:l+!
 Al ejecutarse:
PA2 PAl PAO TO PD DC L,
w : FFh
0 flagC:0;el resultado es negativo
TO Se pone a 1 al ejecutar la instruoción SLEEP
flagZ :0
CLRWDT.
PD Sc pone a 0 al ejecutar la instrucción SLEEP. SUBWF SUBWF
EJEMPLO: Subt¡act W from f
SLEBP Oper:rción (0-(W) *(deslino)
[Etiqueta] SUBW
SUBLW SUBLW
Sint¿¡xis

Operador-e s 0<i<r27
Ld

Subtract W from Literal de[0,1]

Operación k-(w) r(\,V,) Palabras I
Sintaxis [Etiqueta] SUBLW k Ciclos 1

Operzrdores 0<k<255 Clócligo de

Palabras operación
00 00 r0 diff ftfl
Ciclos Descripción Resta en complemento a dos el contenido
del registlo f nienos el conterrido del re-
Ctidigo de tl gistro W. alm¿rcena el resultado en W si
1L t0x kkkk kkkk
operación d:0venfsid:f.
Descripción Rest¿r en complemento a dos el contenido
del literal k en el contenido del registro PA2 PA1 PAO TO PD Z DC C
W, y ahnacena el resultado en W.
X X X
DA') D^ PAO TO PD Z DC C Z
1

Se ¡rone a I si cl resnltado de la operación es celo.

DC Se pone a 1 si se genera un ac¿lrreo clel bit 3 al gnrl:ro de
X X X 4 bits superior.
C Se pone a I si se -senera r¡n ¿rc¿lrreo del bit tie m¿r)'of peso.
Z Se pone a I si el lesultado de Ia operacióu es cero.
DC Se pone a I si sc genera un acarfeo del bit -1 el r:rupo de EJEMPLO:
4 bits superior. SUBWF REGl,I
C Se pone a I si se genera ull ¿lcarreo del bit dc mayor peso.
ct) Si antes de la instrucción:
EJEMPLO:
REGI : O3h
SUBL\\'OX 02 w:02h
Si antes de l¿r instrucción: flagC:?
w : 0llr Al ejecr"rtarse:

flagC:'? REG1 : OIh

Al ejecutarse:
w:02h
flag C : 1; el resultado es positivo
w:01 b) Si antes de la instrucción:
fla-e C : l; el resultado es positivo REGI : O2h
Si antes de la instrucción: W:02h
w : 02tt fla_eC:?
flagC:'l ilztgZ: )
ilttg Z : ') Al ejccutarse:
Al ejecutarse:
REG1 : OOh

w:00h
w:02
flag : l: el resultacic'r es ccro
C
:
flag C 1: cl reslrltado es cefo flagZ: I
flagZ: I
¡') Si antes c-ic la instruc,ci(ru:
Si antes de la instrucción: RECI : 01h
w:03h w:02h
flagC: ? flagC: ?
fla-q Z : 'l fh,qZ: ?

494

r:¡¡:
 Al ejecutarse:
PA2 PA1 PAO TO PD nl- t-
REG1 : FFh
Y
w:02h
flagC : 0; el resultado es negativo Z Se pone a 1 si el resultaclo de la opcración es cefo
flagZ :0
E.IEMPLO:
SWAPF SWAPF XORLW 0xAF
Swap Nibbles in f
Operecion (f<3:0>) + (des no<7:4>) Si antes de la instrucción:
(f<7:4>) +(des no<3:0>)
w:10110101 b:B5h
Sintaxis [Etiqueta] SWAPF f,d

Operadores 0<f<127 A1 ejecutarse la instrucción:

de[0,1]
w: 1011 0101 b @ 1010 1111 b :
Palabras 1

Ciclos I
: 0001 1010 b : 1Ah
Cócligo de
dffi ffif
operación
00 1 110
XORWF XORWF
Descripción Los cuatro bits de más peso del registro f Exclusive OR With I
se intercambian con los 4 bits de menos
peso del mismo registro. Si d : 0 el re- Operación (W). XOR. (l) + (destino)
sultado se almacena en W. si d : I el Sintaxis IEtiqueta] XORWF f,d
resultado se almacen¿r en f.
Operadores 0<f<127
-)
de[0,1]
DA PA1 PAO TO PD Z DC t- Palabras 1

Ciclos
Código de
operación
00 01 10 dfff ffff
EJEMPLO:
Descripción Realiz¿r la lunción OR-Exclusiva entre el
SWAPF REG1,O contenido del registro lY y el contenido
del registro f , y alm¿icen¿r el resultado en f
Si antes cle la instrucción: sid:lyenWsid:0.
REG1 : A5h : 1010 0101 h
Como cl : 0 el resultado se almacen¿uá en W D^
IN:
-)
PA1 PAO TO PD DC C]
Al ejecutarse:

REG1 : A5h - r0r0 010r b ^

w: 5Ah : 0101 1010 b
EJEMPLO:
XORLW XORLW
Exclusive C)R Literal With k XORWF REG,1
Operación (w).xoR.k * (\\') Si antes de l¿r instrucción:
Sintaxis [Etiqueta] XORLW k
REGI : Atrl.l - 1010 1111 b
Ope radores 0<f<t55
PrrLrbras I w: B,5h - 10ll 0101 b
Ciclos I
el rcsultado se almacena en REGL.
Clorno cl - 1.
Código de
clpe racion
II 1010 l.l-l-1.
NNNN t-t-t-t-
NNNN
A1 ejccutarse:
Descripción Rcaliz¿ la función OR-Exclusiva entre el
REG1 : 1010 1111G) 10110101 :0001 1010: 1At
conLen do del registro W y la constante k
de8bi s. El result¿rdo se alrnacena en \Y. w-B5h
4SS
-:.:.:,:'l>::::
 ilA$j gUEP,iLIT'{l\IAg

Al estudiar el jLrego de instrucciones de1 PIC16C84,
nos herlos encontr¿rdo con la instrucción CALL que
sirve para llamar ¿r una subrutina; esta instrutcción
realmente lo qr-re hace es gulrdar en la pila la dirección
de la siguientc instrucción que dc.bcria ejecntar después
de la instrucción CALL ¡r, despuós. s¿ilta a la dirección
indicada en l¿r instrurcción.
Para que el sistema pueda regres¿rr al progra.ma
principal después de te¡mintrr la ejecLrción de una sub-
nrtina. es necesario ejecutar una instnrcción qLre indi-
que el final. El PIC16C84 dispone de dos instrucciones
cle retorno de subrutina: RETURN que es uu retorno
de subrutina sin más ¡, el RETLW que es un rclorno de
subrutina que devuelve un valor en el re-eistro W.
Como yzr hemos clicho el sistema disponc de ocho
niveles de pila, una subrutina por tauto puede llam¿rr ¿t
otra y ésta ¿r sll vez, ll¿rm¿rr a otra y así hrrsta ocho.
Las subrutinas deben colocarse entre las 256 prime-
ras posiciones de memoria de cada página, debido a
que el bit 8 del PC se pone a 0 al ejecutar una instruc-
ción CALL o por cualquier otr¿r que modifique el PC.
Cu¿rndo se llama a una subrutina como ya hemos
comentado se guarda en ia pila el valor de retorno de
PC, pelo las subrutinas pueden modificar el valor de
los registros qLle Lrtiliza el programii principal, por
tanto, lo primero que tendremos qlle hacer en el pro-
grama de atención a la subrutina es gnardar el valor de
los registros que utiliza nuestro pro-qranta de atención
a la subrutiira en la rnenoria sin modificarlos y lo
último quc deberá hacer el pfogranta de atención a la
interrupción sera devcllver el r,¿rlor de los registros que
tenía el programa principal.
A la vista clel jr-re-eo de instrucciones clel rnicrocon-
trolador, salv¿rr y restaLlrar los rcgistros sin modificar
sus contenidos no es inmedi¿rto, va qLle no dispone de
ninguna instrucción que io haga directal.uente. Y ¿rde-
más el contenido del registro W debe guardar er-r pri-
mcr lr-r-ear. ya qLle todos los registros deben pasar por
\\' para el ahltacenarniento temporal cie sus valores.
El hccllo de mover W a otlo rcgistro corrompe el
flttg Z del registro de STATUS: Microchip recomiend¿r
la secuencia de códi-eos quc permitc salvar y restrLurar
los registros sin modificarlos qLre se lnuestra en el cua-
dro de esta página.
No podernos utiliz¿rr la instrucción N{OVF para
trairsferir los registros a la zona de memori¿r donde
queremos guardar los datos, ya que esta instrucción
pr"rede modificar el flag Z del registro cle STATUS.
Para solucionar este problema se utiliz¿r la instrucción
SWAPF que rrueve los datos sin alectar los flag dcl
registro de STATUS, ¿runqLre los 4 bits de menos peso
se intercambi¿in con lcis de mayor peso. por tanto,
Iuego habrá que volver a intercambiar los nibbles del
reglstro para restaurar sLt valctr inicial.

; secuencia de instrucciones para salvar los datos en la subrutina

.*** *** * * *** * ** * * *** * ** ** * * * *** *** * * *** ** * * * * * * * ** * * * *** ** * * * * * **
MO\¡WI P.LLA ;Guarda contenido de W en memoria, esta
;instrucción no modifica e1 registro de Status.
swanf qTATI Iq 0 ;Intercambia el nibble alto por el bajo y deja e1
;resultado en W, modifica e1 registro de Status
mo!'wt P-LLA+ I ;Guarda e1 contenido del Status en memoria.

; Secuencia de instrucciones que devuelven el valor de 1os registros

-*** ** * * *** * * ** * ** *** * * * * * ** * * * *** * * * * * * * * * * ** * * * * * ** * *** * * ** * ** * * *
swapf PfLA+1, 0 ;fntercambia nibbles para dejar el Status como
-^^F-L-

mow.;f STATUS desLdurd el ST;TUl¡

svrapf PILA,1 InLercambia n ibb'l es del t^/
swapf pILA,0 Restaura I,"l
return Retorno de subrutina

/+g{
Programa con subrutina.
Vamos a realizar un ..péndulo de LED's", se trata de ocho diodos leds conectados al pORTB. Un diodo rota
encendido, de izquierda a derecha constantemenre.
. Si no se dispone de un sistema de desarrollo para la prueba del programa, implementar el circuito que se
muestra en la Fioura 13.19.

Ptci 6c84
RA2 .,./ HAt
'-l
i. 27pF
tlA¿ RAl-r_18_ 181
f f
RA3 RAO 17] '- --J
i- I -= n-;^+^r
RA¿/TncKt nqai/al ktN ,^l- , 1 I-:
LJ/l\/ltl: I
ur-r:l9l

MCLR osc2/cLKou rsl !-

|.it | zl or
_-lu
\/
Vss
v.. \,
uoo,,-
,"" .,1--t
v^^ 1¿
. .:-..
l_ ?sv+5V ,
RBo/tNr naz rsffi¡
!-
RB1 neo rzi,#,99_q9_ I

RB2 ri¡----6go5l
nas ¡rL l
nor i"YY1l
RB3 ne+roffi
=-l-

Figura 15.19. Esquema de hardware para la realización del péndulo de LED.

" Utilizando un editor de textos en formato documento (es decir, sin códigos propios del procesador de
textos), como, por ejemplo, el Edit del DOS, escribir el siguiente programa ensamblador. Con ayuda de un
ensamblador como el MPASM, convert¡r el programa fuente en código de máquina.

*************************************i-*************************i-k***;f

Prog:rama PENDULO1 . ASM Fecha: 2 - trnero - 99

Este programa realiza un "Péndulo de leds, uno de 1os ocho diodos conectado
al PortB, rota encendido, de izquierda a derecha corrstarrtemenre,
simulando un péndulo de leds
-KevlSron : ll -].J Programa para PIC16CB4 y PIC16trB4
Velocidad de1 Reloj : 4 Mhz Reloj Instrucción: 1 l.{hz = 1 ps
Perro Guardián: OFF Tipo de ReLoj: XT
Protección deL código: OFtr

****i*****
*{- IGUALDADES **************i* ***** ********* ***** *;*******
LIST P= 16tr84 ; Indrca el modelo de PIC que Íje usa
;es una directir¡a del ensamblador.
rlQ: --l ) ; Indi ca el número de colum.nas CeL
; edi tor es una direcl-i-,-a del ensamblador
' *+********+ Igiualoacles oe l-a CPU y del mapa de memoria ***+*+***xx*
POIT,TA trQU 0>:0 5 r Port A
PORTP, EQIJ 0x0 6 ; Port B
TFISA 0,<l_l 5 ;F,eqisr-r'r¡ Ti:'r:,sia-do P¡rl-
Trl- t ,i li ú/ \Tl 0x0 t¡ ; ilegis,:ro 'iriestado .'i:r¡
.(éñt
ST.ITUS FOTI 0:rO 3 q-r,¡ St,atus
P,P L) trOT1 0::rJ 5 .Rif Rpn oel r:egistro c1c STi-'TIJS
C tr¡Il 00h ; Bit Flagl C del registro de STATUS
COl''JTAl r/lr i Cx0C ; Registro utilizado en ef retardo

,€g?
 CONTA2 EQU 0x0D .Pani
, T\UY4U c1- rn r¡f i I izado en e1 retardo
trQU 0 ; El- resultado ca
r! arr¡rÁ:
Yus!
on r^r

f EQU 1 ; E1 resultado qe nrr¡rd¡ on ol ron iqr rn

00h ;Dirección de1 vector de Reset

INICIO ;Comienza el programa después
;del vector de interrupción
*****************************************************************
ORG 05h ;Una posición detrás del vector de Tnt.
INICIO bsf STATUS,RPO ;Sefecciona 1a página 1 de la memoria
;poniendo a 1 ef bit RPO porque el registro
;TRISB está en la página 1
c lrf IIRISB ;Coloca el port B como salida
;borrando TRIS B
bcf STATUS, RPO ;Vuelve a la página 0
c lrf PORTB ;Apaga los LEDs borrando e1 port B
c lrf CONTAl ; Inicializa CONTA1
clrf CONTA2 ; Iniciafiza CONTA2

. ******* * * * * * * * * * * * * * * * * * * pr i n¡ i n: I ** + ********************
ROTACION bsf PORTB. O ;Bit 0 PortB =1 enciende el led bit 0
bcf STATUS, C ;Bit de acarreo C=0
ROTA-IZQ CAfI TEMPO ; L1 ama a I a subrut i na TEI4PO
11f PORTB, f ;Rota un bit a 1a izq. el PORTB con C
btfss PORTB, T ;51 eL I)lt / Oe PUK'I iJ -l Se Sale
qoto ROTA_IZQ ; Sal-ta a ROTA_IZQ
bcf STATUS, C ;Bit de acarreo C=0
ROTA-DER call TEMPO ; Ll ama o I a subruLina TEMPO
rrf PORTB, f ;Rot-a un bit a la derecha eL PORTB con C
btfss PORTB,0 ;51 eL OLt U OeI PUK'L'B =.t SaIe Oel DUCIe
qoto ROTA_DER
gioto ROTACION
- ****+************ +++ * ++* L* SUbfUtina TEMPO ************************
TE14PO c 1r f COldTAl ; Borra el contenido de CONTA1
clrf CONTA2 ,'Borra el contenido de CO\]TA2
BUCLEl decfsz CONTA1, f ; resta 1 al contenido de CONTA1
;Si CONTA1 11ega a cero: salta
; Ia insLrucc. ón GOTO BUCLE1.
; Sj CONTA I 1 lega a cero: ejecuLa
;la instrucción GOTO BUCLE1
oto
gf BUCLtr1 :Cierr¡ el nrimer bucle de retardo
decfsz CONTA2, f ; resta 1 al contenido de CONTA2
; Si CONTA2 no 11eg'a a cero: GOTO BUCLE1
;Sr CONTA2 llega a 0: Retorno de subrutina
;esta vez apLicado a CONTA2
9vLU ;Cierra el sequndo bucle de retardo
FIN ;Retorno de subrutina
trND

. Cárgar el programa péndulo, en el microcontrolador y comprobar su funcionamiento.

u Obtener el organ¡grama de funcionamiento y del programa y comentar su funcionamiento.

c Si el programa no funciona exactamente como se pretendía en el enunciado, modificarlo para que se

compode exactamente como se ilndica en el enunciado.

r Modificar la subrutina de temporización para que ésta sea de 1 seoundo.

4.*i'fi

t":
I

f 5.6.l" Desc:ripcióu clel ¡)r'ogr&irnír vclocid¿rd de encendido y apagado de los diodor

LED's seria t¿rn rápida que nos daría la sensacion dr
est:ir siempre encendidos.
El pro-erama de la actividad anterior u,ttltza una sub- El prograrna principal sigue el organigrama de 1¿
rutina de temporización, ya que si no lo hiciera, la trigura 15.20.
L¿r subrutina de temporización clue hemos llamadr
TEN4PO, consiste en decrelltentar el contenido del re
Péndulo gistro CONTAl clue inicialmente tiene el valor 00h
y que en el primer decremento toma el valor FFh
tant¿rs veces como indique el contenido del registrc
CONTA2, que hernos inicializado tarnbién con el valo
Programa el PORTB 00h y que en el primer decremento también tomará e
como salida valor FFh. Los registros están en la zona de registrot
de propósito gencral y están en l¿rs posiciones OCl
y 0Dh.
E,l organigrama de la sr-rbrutina TEMPO es el que sr
muestra cn l¿i Fislrra 15.21.
PORTB = 01 h

TEMPO

Rota a la lzq. coNTAl=00h

el PORTB coNTA2=00h

.a---'';tz ñ-
-\-toRrB=g_/
NO
coNTAl =COIJTAl -1

"---l
íí';-.---

TEMPO coNTA2=COt'rrA2-1

el PORTB

|t\l|
i

^,
- ,- Bit 0 del Reto rno
-'--{?T,-e' su bruti na

Figura 15.20. Organigrama del programa principal Figura 15.21 . Organigrama de la subrutina
de oéndulo. TEMPO.

¡'j:'lj*
t- El tien'rpo de retardo conseguido con est¿I subrutin¿t
nodemos calcularlo teniendo en cuenta el nirmero dc
óiclos de máquina que consumc cada uua de las ins-
trucciones y. que un ciclo de máquina o de instrucción
TEMPO clrf CONTA1
cl-rf CONTA2
BUCLE1 decfsz CONTAI,f
qoto BUCLE1
decfsz CONTA2,f
goto BUCLE1
FIN reLurn
Las instrucciones r/er:f.sz COI{TA1,J y goto BUCLEI,
se repiten 255 veces hasta que se sale del bucle interno.
Por tanto, el nirmero total de ciclos máquinas ejecuta-
dos en el interior del bucle son:
(255 veces x 3 ciclos) +
+ 2 ciclos de la úrltima clecJ.sz : 767 ciclos
Después de 767 ciclos máquina interno, el bucle exter-
no añade tres ciclos máquina y vuelve al bLrcle interno.
El bucle externo se ejecuta 255 veces, incluyendo el
bucle interno. Al llegar a256, CONTA2 es igual a cero
y la instruccion dec.fsz se salta la goto Buclel por 1o que
1,8 S Tfl &4PiifAgU AF # l'. fl S
Los PIC16C84 .v 16tr84 disponen de dos tipos de tem-
porizadores:
e El temporizador/cont¿rdor TMR0.
r E,l <Perro Guarclián" (Wutchdog¡).
El primero ¿tctúra corno principal y sobre él recae cl
control de tiempos y el cont¿rlc cle impulsos. El Pcrro
Guardi¿rn cuicla de que el programa no se <cuelgLrc>, y
ptrra ello cada cierto tiempo comprueba si el programa
se est¿r ejecr-rtando nornialmente. En caso contrario. si
el programa está dctcniclo en un bucle infinito a la
esperii de ¿ilgirn ¿Lcontc'e irnieutr) qtrL' lr() se produce-. el
Perro Gtrarcliirn ,<laclrar, es c'lecir. lracc rrn Rcs¿rr c]ue
reiniciaiiza toc'lo el sistema.
Para que las tcmporizacioncs de estos clos dispositi-
\'()s se.11r r.)ll\'()res. sc disponc- cie un prer-scalcf rlt¡e
divide la frccucncia por varios r¿u.lsos.
Par¿ la prograrnacitin dcl TN'l R0. el Wattltdot¡ 1' cl
divisor de lrccucncia se utiliz¿r el rcgistlo OPTION 1,
la palabra dc configuración qire va hemos estudi¿rclo.
En la Fi_eura 15.22 se mLlestra un esqucln¿r simplifi-
cado de1 circuito de control de tiempos del microcon-
trol rd or.
cs un cuarto de la frecuencia del oscilador, por tanto, el
período de un ciclo máquina es igual a cuatro veces
el período del oscilador principal.
Analicemos ahora el orosrama:
;1 ciclo
;1 cicl-o
;255 veces 1 ciclo + 1 vez 2 ciclos
;255 veces 2 ciclos
;255 veces 1 ciclo + L vez 2 ciclos
;255 veces 2 ciclos
;L vez 2 ciclos
sólo t¿rrda dos cicios. Por último 1a instrr-rcción return
¿rñ¿rde2 ciclos más y otros 2 añ¿rden las instrucciones
de puesta ¿l cero dc los contadores al ir-iicio del progra-
m¿r. Por t¿into, el tiempo tot¿rl sera:
N." de ciclos rnáquina :
: [255 x (767 + 3)] + 2 + 2 : t96.3s4
Si suponemos la frecuencia del cristal del oscilador de
nucstro microcontrolador de 4 MHa entonces el tiern-
po de retardo será:
Ite¡nporizrci,,n : 196.354 ciclos x 1 ¡rs : 0,2 s
El divisor de frecucncia para TIVIR0 actir¿r colno prcdi-
visor. es decir, los impulsos pan:rn primero por el divisor
de fiecLrencir v lLrego se aplican al TMRO, Llna vez
¿tumentada su dr,rración. En este caso los in-rpnlst'ls ¡rue-
den provenir del reloj interno cuya frecuncia es F.,r,.i4
o exterionnente los que se aplican al pin T0CKl.
Corno puecle verse en el diagrarna c'le [a Irigura 15.22
al Perro Cuardián lc llegan los impulusos uu¿r \¡ez qLle
hiln pasado por el divisor de frecuencia. Se.suid¿rmente
analizaremos cada uno cle ellos.
15"7.1 El tenrporizatlo l',/c ontaclo r
TMRO
I:l Ti"l R0 cs rru cor.ltlrckrt usecndcnic tl.- 8 bils. r¡ ue-
fLnicionar con cl rek¡ intclno o con un relo-j
¡:ruccle
cxtcf no. pLrclicurlo scr en este caso scnsible a los ll¿rn-
ctts desccnclcntcs () asccnde'ntcs.
r Cuando ¿rctir¿i corno cor-rtador de strccsos. realiza
la cucnta de los irnpulsos que le llcgan a través del
pin R,\4'TOCKl. Crrrndo llcqe l FrF-h se dcshor-
 CLKOUT (=Foosc/4)
RA4/TOCKI
p¡n x__r
TOSE
wDT bit de habilitación
WDT
time-out
Figura 15.22. Diagrama de bloque del funcionamineto del control de tiempos del PlC16C84/P1C16F84.
(Nota:los bits T0CS, T0SE, PSA, PSE:PSO son del registro OPTION.)
da y con el siguiente impulso sc pone a 00h, indi-
c¿rndo con el flag TOIF del registro INTCON, y si
está pcrmitido se geucra un interrupción.
. Cuando funciona como temporizador. al cargar en
el registro TN'IR0 un valor inicial, se increlnenta
con cada ciclo de instrucción (Fur./4) hasta que se
desborda al pasar de FFh a 00h. En este c¿lso, con
el flag T0IF del registro INTCON se indica el
desbordarniento y si est¿i permitido sc genera lii
interrupción.
Para que TMR0 ¿rctúc como contador de sucesos,
debe actuarse sobre los bits T0CS y TIISE del registro
OPTION. con el primero pLresto a I se habilita la
cuent¿ cie inrpulsos 1, con el segundo se selecciona con
un 0 l¿t actir'¿rc^ión por flanco de sLrl'ric]¿r 1' con un I por
llanco cle ba.jacla.
Cuanclo se cluiere liace r trabajar ¿r TNIR0 conro tenl-
¡r,.rlizutlor. cl bit T{}CIS clel';e estrrr lr 0.
L5"7.2. El Ferro Guartlián {WDT)
El Watchdoc¡ o Perro Guardián es un contador interno
de 8 bits crue nrovoca un rr,.s¿r cuando se desborda. Su
Bus de datos
El bit T0lF se
pone a 'l si hay
overflow
control de tiempos es inclependiente del temporizador
TMRO y esth bas¿ido cn urla red R-C iuternrr y cr
opcior-ral, pudiéndose activ¿rr o bloquear programadc
el bit WDTE de la palabra de configuración.
P¿rra evitar el desbordamiento del Perro Gr-rardián
el programudor tiene que rcfrcscarlo poniéndolo a ccrt
mediante l¿rs instrucciones CLRWDT o SLEEP. Estar
instmcciones deben ejecutarse ¿rntes de clue el ternpori
zador WDT se desborde i, hiibrár que pouer varias dr
ellas en todo el programa.
La instruccicin CLRWDT borr¿r el WDT y reinicit
sLl cllenta, mientras que la instrucción SLEEP borra e
WDT y pone el microcontrolador en cstado de ba.it
conslrn-to. pero el \\/D-[ se sigue incretnentanclo y a
clesbord¿rrse pfo\¡ocA un ¡'c.!e¡ que saca al sistema c'lc
estado de bi¡o cousumo.
Se le puedc asignar un preesc¿tlcr progr¿llnable cltt'
ptte'de clivirlir llt señaI c'le rcloj intertt¿r cutt'c los vAltl[e
I -r ilS. P¿r¿r ellt'iit,r c¡rtc Lrtilizitr krs bits PS.{, PS2
I'St ttel rcgislro OPTION. Con el bit PSA s
-v PSO
asigna cl prcesculcr al teur¡rorizador T'NIR0 cttandt
cstit 0 r' el \\'D'I cu¿rndo r,ale 1 ,v* con los bits PS2, PS
y PSO se selecciona el factor de división. Como e
tiempo de desbord¿rmiento del WDT es de 18 ms, s
puede lleear a una temporización máxima de 3.2 s.
8}E H F
Programa de temporización utilizando el WDT.

Vamos a realizar ¡¡ "péndulo de LED's", utilizando como temporizador el Perro Guardián; para comprobar su
funcionamiento utilizaremos el circuito de la Fioura 15.19.

' Utilizando un editor de textos en formato de documento, escribir el siguiente programa ensamblador

.**********************************************************************
: Pro.rrarná Desnierta.AsM FeCha: 7 - Enero - 99
; Este programa genera una secuencia de Led que simula el movimienLo de
, rrn nóndrrlo de los diodos Led's COnectados al PORTB. Utiliza como ttrmnoriz.aclor u urrLyv!

; el Perro Guardián
; Revisión : 0.0 Proqrama para PfC16CB4 y PIC16FB4
; Velocidad del Reloj: 4 MHz Reloj Instrucci-ón: 1 MHz = 1 pS
; Perrc Guardran : ON Trpo de Reloj : XT
; vroceccron oel coorgo : urr
. * * * * * * * * * ** * * * ** ** * * * * * * * * * ** * * * * * * * * * * * * * * * * * * * * * * * ** * * * * * * * * * *** * * * * *
. * * * * * * * * * * * * TGUALDADES * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * *
. ********** Tcl:áld:des clle desiona los dest.inos ************************
Y$v sev4J

v/ EQU 0 ;El resultado se g,uarda en w

f EQU 1- ;El resultado se guarda en ef registro f
' **+******** Igualdades de la CPU y del mapa de memOria ****************
LrST P=l-6F84

PORTB EQU 0x06 Port B

TRISB EQU 0xB6 Registro Triestado Port B
OPCION EQU 0xB1 Registro OPTION
STATUS EQU 0x03 KeqlsEro s'I'A'l'us
RPO EQU 0x05 rJrE. xHU OeJ_ reqlsc.ro oe 5't'A'Lu5
C EQU 0x00 BiL FIag C del registro de STATUS

oRG 00h ;Dirección del vect.or de Reset

goLO INICTO .Cnmjanz¡
, Lvrrr!srf ¿q oI
s l v L vvr atLta ¡--^"Á-
ug¡_uuc>

ORG 05h ;Una posición detrás de1 vector de Int.

,. *******************+++ proqrama principal *****************************

INICIO clrf PORTB r ^l^

lcub ^^-^-J^^
dfJa\Jaqu>
bsf STATUS, RPO Ranr-o do rccri sl rng ]
cl-rf TRISB Pllortn R .ñnfj¡11¡-A^
-yurqUV lroI O -1 ii-
>AIIUO
movlw OAh
mov'w f OPCION PRESCALER (1:4) asignado aL Watchdog
bcf STATUS, RPO Banco de registros 0
incf PORTB, l Encender LED de la derecha
bcf STATUS, C Carry=g
IZQUIER sleep Esperar !{DT
rlf PORTB, l Encender siquience LED a la izquierda
bTfSS PORTB, T Alcanzado fina I por la izquierda?
gotc IZQUIEP, qi rr^ ciorrionFo
i )F-R F-r'-;J: q I a¡n Esp-or:ar hJD'I'
rrf POR'IB, 1 Encender sr,quiente LED a la derecha
btfss PORTB,0 -tlcanzado f inal por 1a derecha?
goto DEF.ECHA NO: repetrr
gioto IZQUIER ^: Comrenza un nue-,¡o cicIo.
SI:
END
-

Ensamblar el programa y cargarlo en el microcontrolador, al grabarlo configurar el bit WDTE del registro
OPT|ON para habilitar el Watchdog y comprobar su funcionamiento.
r Obtener el organigrama de funcionamiento y del programa y comentar su funcionamiento.
. Si el programa no funciona exactamente como se pretendía en el enunciado, modificarlo para que se
comporte exactamente como se pretendía.
. Modificar la temporización para que ésta sea de 1,1 segundo.

I Descripción del programa

El programa Duerme.ASM es muy parecido al que ya
hemos visto en la actividad del apartado de subrutinas
Pendulo.ASM, y sigue el organigrama de la Figu-
ra 15.23.
En este programa, en lugar de utilizar una subrutina Configura PORB
como salida
de temporización, lo que hacemos es utilizar el tempo-
rizador de Perro Guardián y el modo de bnjo consulno
del microcontrolador para obtener la temporización.
Para ello tenemos que configurar en el momento de 00 =>Port B
grabación el bit WDTE de la palabra de configura-
ción, además se pone a I bit PSA del registro OP-
TION para configurar el preescaler, como coeficiente
multiplicador del preescaler, se ha seleccionado el va- Asigna Preescaler
alWatchdog (1:4)
lor 4 para 1o que hemos puesto los bits PS2, PSI y PSO
del re-qistro OPTION a 010, respectivarnente.
En estas condiciones la temporización que se obtie-
neesde18ms x4:72ms.
Al analizar el circuito podemos \/er que no se guarda
el valor de salida del PORTB, ya que el microcontrola-
dor cuando despierta del modo SLEEP mantiene el
valor de mnchos de sus registros sin alterar; en la
Tabla 15.10 se puede ver cómo quedan los registros
SFR después de realizar vn Pot¡,er-on Reset, un REIáI
en modo normal o en modo SLEBP o el final del
nrodo SLEEP provocado por desbordamiento del
WDT o una interrupción.
En nuestro caso podemos ver que al despertar por
desbordamiento de Watchdog¡, cl contador de progra-
ma inicia con PCf 1, es decir, con la sigr-rientc instruc-
ción de programa después de ejecutar la instrucción
SLEEP.

DORMIR

Figura 15.23. Organigrama del programa

Duerme.ASM.

F*'--:
 t$ ilq?.{i ft[i{J{,t18i{$i 5
Las interrupciones cclnstituyen qLrizá el mecanlsrno Los bits de control que se encuentran en el registro
mas inrportante para la conexión del microcontrolador INTCON (0Bh o 8Bh) habilitan y configuran las inte-
con el mundo exterior, sincronizando la ejecución de rrupcioues; para que se pueda prodr-rcir interrr:pción
pl'ogr¿rnras con lcontccinlientos extefnos. por alguna de estas fuentes. el bit correspondiente debe
Ei funcior-r¿rmiento dc las interrupcioncs cs similar al estar a l. mientras que los bits señ¿rliz¿rdores o flags
de l¿rs subrutinas de las cuales se dilerencian principal- que estun en los rcgistros TNTCON (0Bh) y EEDATA
mentc cn los procedimientos quc las ponen cn marcha. (08h) inf'onnan si se ha producido la interrupción
Asi como las subrutinits se ejecutan cad¿r vc-z clue en cl cuando se ponell a 1. Cualquier¿r de las interrupcioncs
pro-srama aparece ulla instrrlccicin CALL, las interrr:p- también pr.rede sacar al procesador de modo dc reposo.
cioncs se poncn en marcha al apareccr cn cualquier El bit GIE ( Globttl Interrupt Ernble ) cs el de activa-
instante Lln evento extenlo al programa. es decir. por ción global del pcrmiso de interrupción, ¡' se borra
tur.r llecallismo de hardware. aui()nri.ttiCluncnte culrndo se rcconoce ulti.t ilrterrtrpcititt
Los PICl6C84IPICl6FB4 disponen de cuatro posi- pltrlt cvitltt'quc sc pltldtrzce rtinct¡nlr r)trit llrielrtras sL'
bles fLrentcs cle interrupción: está ¿rtenclicndo a la prirnera. Al retonlal de la intc-
rrtrpción con Llna instruccicin RETFIE. el bit GIE se
1. Activación del pin RB0/INT. vuelvc a activ¿rr poniéndosc a 1. Par¿r el resto de los
2. Dcsbordamiento dcl temporizaclor TN'IR0. bits dc inclicación de interrupción (es dccir. el rcsto de
3. Canibio de un estado en uno de los cuatro pines los fla-us) no se ha previsto rnecanisulo dc puesta zr
de más peso (RB7:RB4) del FORTB. cero, por lo que es el programa de atención a l¿r inte-
4. lrinalización de l¿r escritr-rra erl la EEPROM de rrupción cl que debe realizar el tr¿rt¿rmiento de la co-
clatos. rrespondicnte interrupción y además, en el que debe
ponet' el o los flags de indicación de intermpción a 0.
De no scr así, no se podrir s¿rlir de 1¿r rutina cle atención
Cuando se produce cuitlquiera de los slrcesos indica- a la intermpción.
dos antcriornlente. se ori-9ina una petición de interrup-
E,l microcontrolador sólo dispone de un vector dc
cii'rn. cluc si se acepta, -guarda el v¿rlor del PC actu¡rl en
interrupción en la dirección 0004h, esto quiere decir,
la pila. e I bit GIE ( Globctl Interru¡tt Euuble ) se pone a qLle sea cual sea la Ílentc dc interru¡rción el PC se
0. lo qLre' prohíbe cualquier otra intcrrupción y se carg¿I
carga cou 0004h. Por t¿rnto. el prograrrii de ¿rtención a
en ci PC el r'¿rlor 000.1h. qlle es el valor del vector de la intcrrupción debe cucarg¿rrse de courprobar el est¿r-
interrupcitin. v comienza ir ejecutarse el program¿r de do de cada ur.ro de los flargs para sabcr cu¿rl es el
atencirin a lrr interrupcirin que se encuer"rtr¿r a partir cle
dispositivo c¡r-rc ¡rroducc la interrupción y uctr,nr sc-errn
est¿r clircccióu.
cl caso.
Cacllr cr.rusa cle interru¡rción est¿i controlacla tnedian-
Couio 1,a herlos dicho. e I irnico registro cluc se salva
te dos bits. Uno de ellos actirrr como señalizador o fllg
en l¿r PILA es PC. luego si se uecr-sita ¡rleserr,ar al-uúrr.r
que indicir si se ha producido o no la intcrrupción. y la
otro rcgistro debe ser cl propio progran¿r de atención
otra funciona como bit de permiso o ¡rrol-ribición de la ir la interrurpcicin el qrre sc encarguc de sulv¿rr su est¿rclrl
interrupción en sí. T:rl 1,como se muestra en l¿r Fi_su- ¿rl inicio cle la rutina ¡' cie rlevolverlos al iinal ciel
La l5.l-1.
n.risr-uo. c1e igLral rroclo clLrc se hacía en las subnrtinas.
Resunricndo, l¿rs accitlncs rlLle realiza aLrtclmlitica-
mente el microcontrolador y las que cl programador
t
Activa si está
rlebe tener en cueuta el1 sus Drogramils sr'rn las siguien-
TOIF
en modo de reposo tes.
TOIE
t
¡NTF Ctranclo sc activa unlr posibie caus¿r clc interrup-
INTE
cirin. eI t'lag corr-es¡rtlndicntc se ¿rctir'¿r. Si cl bit
de ¡-rclrnisrr corrcs¡'lonclientc cstli a I r, el bit de
t
ñótF
RBIE
- habiiitaciirn cic ttrclls [us intcrnrl.rciones (GlE)
r--,-l
--,-l
trfrF --
rtril- -- \
csLli lt l. sc 1-rr-trtl riec lrL inlclrupeitrn.
')
ccta -1_./ Para cr,itlrr cluc s!- 1-tlorluzcit olra inlel'ntpci(rlr
GIE
nricntt'lts se cstli utcnr.! ien,-lo ¿r unu ilnlcrir¡r. cl bit
fillj se pctuc a 0.
-). El raltrl del PC sc guarda en Ia PiL¡\.
Figura 15.24. Lógica de gobierno ,1. El PC se carga con el ralor 0004h. c1r-rc es cl
de las interruociones. vectt¡r cie intelrtr1-lciorrcs.
I

J. El programador, en la rutina de atención a la
interrupción, debe comenzar con un salto a la
posición de memoria donde se encuentra el pro-
grama, seguidamente se guardan todos los regis-
tros que puedan ser modificados por ésta, si
están habilitadas varias vías de interrupción, se
debe explotar el valor de los flags para determi-
nar Ia causa dc la interrupción.
b. Dependiendo de la causa de la interrupción, la
rutina de interrupción se bifurca al programa de
atención correspondiente.
l. Se deben devolver los valorcs que tenían los
registros antes de prodncirse la interrupción y se
debe borrar por software 1os flags que indican
las fuentes de las interruociones. antes del retor-
no al progrlrna principll.
B. Cuando se ilega a la última instrucción de
la rutina de interrupción, RETURN, se carga
el PC con el valor que se guardó inicialmente
en la PILA y el bit GIE se pone automática-
mente a 1.
Seguidamente se muestra una secuencia de programa
que pr"rede servirnos para averiguar cuál ha sido la cau-
sa de la interrupción y saltar a la dirección de programa
adecuada (INTE, TIMER, PUERTO B y EEPROM).

'x*****+x* Zona de igualdades sólo para los vectores de inLerrupción **r*+*x*

INTCON EQU 0x0B Registro INTCON
EECON1 EQU 0x88 Registro EECON1
RBIF EQU 0x00 Flaq (1) RBIF del registro INTCON
INTF EQU 0x01 Flag (2) fNTF del regristro INTCON
TOIF EQU 0x02 Flag (3) TOItr del registro INTCON
EEIF EQU 0x04 Flaq (5) EEIF del registro EECON1
RPO EQU 0x05 Flag (5) RPO del registro de trSTATUS
'********* Parte de1 programa de atención a }a interrupción,. *****)k**
;** en ef que se pregunta cuál ha sido la causa de la inlerrupción x*
btfsc INTCON, INTF Si el flaq INiIF=O brinca
call INTE Si e1 flaq INTF=I salLa a INTtr
btfsc INTCON, TOIF Si e1 flag TOIF=O brinca
call TIMER Con TOIF=I, se I Lama a TIMER
btfsc INTCON, RBIF Si e1 flag RBfF=0 brinca
call PUERTOB Sr el tlag RtslF=l salLa a PUERTOB
bsff ESTADO, RPO Selecciona el banco 1
btfsc EECON1, EEIF Si EEIF=0, brinca
call EEPROM Si el flag INTF=I salca a INTE

Ensayo y experimentación con interrupción grama principal seguirá ejecutándose en el mis-

por la línea RB0llNT.
El microcontrolador tiene como programa princi-
pal que encender los leds conectados a los pines
<F87:RB1> de forma alternativa. (La secuencia
es 1010101 y 0.101010 donde un diodo Led en-
cendido es un 1 y un diodo Led apagado es un 0.)
Cuando se genera un flanco de bajada en la línea
RB0/|NT, el programa interrumpe el programa
principal para pasar a ejecutar el parpadeo de
todos los leds cinco veces, seguidamente el pro-
mo sitio que se encontraba al recibir la petición de
interrupción.
u Si no se disoone de un sistema de desarrollo
para la prueba del programa, implementar el
circuito que se muestra en la Figura 15.25,
que como puede apreciarse, tiene conecta-
dos los diodos LEDs en los pines RB7:R81,
un pulsador que introduce flancos de bajada
al ser activado a la línea RBO/INT y otro put-
sador con un circuito de Reset del sistema.

='UE}
-

PIC16CB4
1 RA2 - RA1

2 RA3 RAO 17

3 RA4/TOCK| OSCI/CLKIN 16

+ Mñ osc2/clKou 1s

É13 5 Vss VDD 14

___r-
-oo 6 RBO/INT
t'""i RB7 1

litt 7 RB1
8 RB2
RB6

RBs
1

11

S-
IT ,)

Figura 15.25. Circuito de aplicación para el estudio de las interrupciones por la línea RBO/INT.

****************************)t*****************************************
Programa INTERS.ASM Fecha:4-Enero-99
Este programa es la aLención a una interrupción provocada por la
1ínea RBO/INT- Cuando se ejecuta realiza la secuencia de encendido de
leds 1-010101 y 0101010 en las líneas <RB7:RBl-> cuando se provoca un
flanco de bajada por Ia línea RBO/INT. se salta al programa de
atención a 1a interrupción que 1os 7 leds conectados en l-as l-íneas
RB1:RB7 hagan 5 int.ermitencias y luego vuelva a1 programa principal
Revisión : 0.0 Drn¡r¡ma nar¡ DTel 6CB4 w PTCl 6F84 vvv- f
-l MIf o
Velocidad de1 Reloj 4 MHz Pé l^a lncl- rrr¡¡r Án. - F.tS
1

Perro Guardrán: OFF '1'apo de ReIor : XT

Protección del códiqo: OFF
* ** * * * * * ** * * ** * *** * * * * * * )k* )k * ** ** * * * * * )k * * t<* * * * * * * * * * * ** * ** * * * * * * * * * * * * *
******************************* * IGUALDADtrS * * * * * * * * * * * * * * * * * * * * * * * * *
LfST P=16F84 ; Indica el modefo de PIC que se usa
; Es una directiva del ensamblador.
LIST C=I32
.,v********* Igualdades de IA 1- CPII r¡ del mana de memOria ***********
wEQU0 Desf i nn recri s1 ro W ! uY !v u!

fEQUL Desf i no recri sl ro f ! vY r v u!

PORTA EQU 0x0 5 Port A

PORTB EQU 0x0 6 Port B
TRISA EQU 0x8 5 Registro triesLado del PORTA
TRISB EQU 0x8 6 Registro triestado de] PORTB
STATUS EQU 0x0 3 Roai ql- rn Ql_ al_rrq
INTCON EQU 0x0B Roor ql_ rn T\l't'l-óT\T
OPCION EQU 0x81 Ro¡i ql_ rn ñD¡|Tñ\T
RPO EQU 0x0 5 rJrr KHU Oe-L reg LStro cle s'1'A'1'u5
C EQU 0x0 0 BrE F_Laq C deL regrstro d.e STATUS
INTEDG EQU 0x0 6 Bic 6 del registro OPTfON
RBPU EQU 0x0 7 tsrt / del reqrstro OPTIOII
fNTF EQU 0x01 BiL 1 del registro TNTCON
INTE EQU 0x04 Bi | 4 del recr i stro INTCON
GIE EQU 0x07 BiL 7 del regi stro INTCON
CONTAl EQU 0x0C Registro utilizado en el retardo

S*#

¡ifl
CONTA2 EQU 0x0D ;Registro utilízado en el- retardo
CONTA3 EQU 0x0E ;Registro util-izado por la interrupción
PILA EQU 0x0F ;Dirección de PILA o buffer creado por programa

. ************** SeCCión CódigO de ReSet *****************************

ORG 00h ;Dirección de1 vecLor de Reset
goto INICIO ; Comienza el proqrama después del vector
; de interrupción
ORG 04h ; Salta a INTER5
goLo INTER5
. * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * ** * * * * * ** * * * * * *
ORG 05h ;Una posición detrás del vect.or de Int.

INICIO bcf STATUS,RPO ;Selecciona el banco 0

movlw b'10010000' ; carsa 10010000 en TNTCON
mol¡wf INTCON
bsf STATUS,RPO ;Selecciona el banco 1 de la memoria
;poniendo a 1 e1 bit RPO porque e1
; registro TRISB y OPCION están en 1a
;página 1
bcf OPCION,INTEDG ;Activa fl-anco de bajada en la int.
movlw b'00000001' ; Programación de las l_íneas de E/S del
; PORTB
movwf TRISB
bcf STATUS,RP0 ;Vuelve al Banco 0
cl-rf PORTB ;Apaga los LEDs borrando el PORTB
clrf CONTAI- ; Inicializa CONTA1
clrf CONTA2 ; Tnicializa CONTA2

*************************************
LEDS movlw b'10101010' Escribe secuencia 10101010 en PORTB
MO\¡WI HUI{'I'IJ
call TEMPO ¡Iémnart 7^
movlw b'01010101' Escrlbe secuencra 01010101 en PORTB
movlvr PU_t<'l lJ
call TEMPO tlaomñ^rt z^

goto LEDS Repite el- bucle

. ***************** SUbfUtina TEMPO ***********t(****r(r(*****************

TEMPO clrf CONTA1 Borra el- contenido de CONTAI-
clrf CONTA2 Borra ef contenido de CONTA2
BUCLE'I decfsz CONTAI,t Kesta r aI contenado de euiVi.'A-L
Sj contaL Ilega a cero: salta
1a instrucción GOTO BUCLEl.
Si CONTA1 no 11ega a cero: ejecuta
la instrucción GOTO BUCLEl
goto BUCLEI r- i¡rra r-l nrim=¡ bucle de retardo
decf sz CO\]TA2, f Lo mismo que el caso anteríor, per.o
^ñts a
c>Lo v=L -,.1 I ;tuauv
al) ^-l^ o- -ANrm¡
!ur!r-1¿ a

goto BUCLE1 erra el secrrrndo bucle de retardo

Ci
FIN return Retorno de subrutina

s+F
 . ****************** PROGRAMA DE ATENCIÓN A LA INTERRUPCIÓN *- *********
f NTER5 mo\rwf PILA ;Guarda w en PILA artificial
swapf STATUS,w ;Guarda el STATUS en fa PILA
mov'wf Pf LA+1'
movlw 05 ;Carga 5 en CONTA3
movwf CONTA3
bcf STATUS,5
BUCLE2 movlw 0xff
movwf PORTB ; E;nclende todos Ios Ied deI PORTB
call- TEMPO . rFomnnri z¡
clrf PORTB ;Apaga todos los leds
call TEMPO . rlaamnnri z:
decfz CONTA3, f ;Decrementa CONTA3 si no es cero sigue
goto BUCLE2
swapf PILA+1, w ; RCSLAUTA eI STATUS
movwf STATUS
mor¡wf PILA
swapf PILA, f
swapf PILA,w
bcf INTCON, INTF ,'Pone a 0 el bit INTF
ret f ie
end

. Cargar el programa en el microcontrolador y comprobar su funcionam¡ento

. Analizar el programa y obtener un organigrama de funcionamiento del
. Modificar el programa principal para que se convierta en un "péndulo de Antes de realizar las
modificaciones hacer un organigrama del programa que se quiere realizar.

15.8.l. lnterrupción externa II\T
La fuente de interrr-rpciones INT es sllmamente impor-
tante para atender eventos externos en tiempo reiil.
Cuando en la línea RB0/INT se hace una petición de
interrupción. Entonces. de forma ¿rutomática, el bit
INTF del registro INTCON se pone a I ¡' si el bit
GIE : 1. se pone en marcha el mecanismo qllc J¡a
hemos comentado de la interrupción. N4ediante el bit
INTDEG del registro OPTION, se puede seleccionar
el flanco activo de RB0/INT, ya que con este puesto 1
el flanco activo es el de subida y cuando está a 0 el
flanco ¿rctivo es el de bajada.
El programa de atención a la internipción antes de
regresar :rl progr:rma principai debe borrar el tlag
INTF. del registro INTCON puesto que en caso con-
trario ¿r.l ejecutar la instrucción cle retorno dc interrup-
ción RBTFIE se volverá a desarroll¿ir el mismo proce-
so de interrupción.
E,n el programa de 1a actividad anterior, al s¿rltar a
la interrupción, se han guardado, aunque no hace falta,
el registro de STATUS y el registro W en un¿r zona dc
melnori¿r que hemos definido nosotros y qlte hemos
ll¿urado PILA. y que no tiene nader que ver con la
PILA dcl microcontrolador. Podemos iipreciar la se-
cttencia de almacenaje de estos re-eistros, en la que se
utilizan las instrucciones MOVWF y SWAPF no se
modilic¿i ningún flag del registro de S'IATUS. Lo mis-
lrlLr ocrlrre con la secuenci¿: de instrr-rcciones utiliz¡rda
piu'r lecupcnu' los reeisLros.

g*e

;,,9
ffi Ensayo y experimentación con interrupción por debordamiento del TMR0.
ffitr
r Montar un circuito como el de la Figura 15.19.
. Cargar el programa Conta.asm en el microcontrolador y comprobar su funcionamiento.

**********************************************************************************
Progirama Conta . ASM Fecha:B-Enero-99
Este programa genera en 1os diodos Leds conectados al PORTB una cuenta ascendente
en binario. Como temporizador utiliza el temporj-zador interno TMR0
Revisión : 0.0 Programa para PICl-6C84 y PIC16FB4
Velocidad de1 Reloj: 4 MHz Reloj Instrucci-ón: 1 MHz = 1 uS
Perro Guardián : deshabil-itado 'l'r po de Relol : XT
Protección de1 códiqo : oFF
**+*++**+*+**+** t **r*********d IGUALDADES * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * *
T-,,-l i-^^-
r9 uqfuaus- que desiq¡na 1os destinos **********************
; EQU O
. trl raqrr'l j-:rln qo
uv
arr¡rd:
Y ssr vq on
v¡¡ rnr
vw

f EQU 1 .Fl racrr'l fuuuv

:¡ln oc --^.
vuqrua slr
^ñ cr
^l *^a icf
rsv¡r rn f

- ******** Igualdades de 1a cPU y del m:n¡ Áa momnri¡ *****************************

LIST P=16F84
TMRO EQU OxO1 Reglstro TMRO
PORTA EQU 0x05 Port A
PORTB EQU 0x06 Port B
TRTSA EQU 0x85 Rcñrq'|-rñ'lrréqf¡.lO POI.L A
TRISB EQU 0x86 Regrstro TrresE.ado Por t B
STATUS EQU 0x03 Feai q1-ra qF^l-r1c
TNTCON EQU 0x0B Registro INTCON
OPCION EQU 0xB1 Registro OPTION
CONTA EQU 0x0C Rpoi sf rn rrl- i l i""d.O en e1 retardo
RPO EQU 05h RjI RPO del recistro de STATUS
Z EQU A2h BjL Flag Z cLeI registro de STATUS
TOIF EQU 02h Bit TOIF del registro INTCON
TOIE EQU 05h Bit TOIE de1 registro INTCON
DATO EQU 0x0D
,. *****x******************t Código en Reset ***************************************
oRG 00h ;Dirección del vector de Reset
qoTo ]NICIALTZA . r-nmi onz¡ ol y!vYrsl'rs
^r^ñr^m¡
ÁacnrrÁc
vvJyg!J

;deI vector de interrupción

oRG 04h
goto INTER ; Programa de atención a 1a interrupción

. ************************** SeCCj-ón IniCiafiZa ***********************************

INICIALIZA bsf STATUS,RPO ;Selecciona la Banco 1 de la memoria poniendo
;a 1 el bit RPO porque eI registro TRISB y
; OPTION están en la página 1
movlv¡ b'00000110 -^^;^-- ^r . ----Jaler
r^-
a
- mnfDn con r:l5b
TllRO ^^^
mor,'¡,t'f OPCION
clrf TF.ISB ;Coloca el Port B corno salida
;bo::rando TP.IS B
bcf STATUS, F.PO ; Selección del Banco 0
c f1r POR'IB ;Apaga los leds
movlw b' 1C10000ú ;Activa la interrupción del TMRO
mor,'wf INTCON

r: f i¡{,:r
-

clrf DATO
BUCLE movf DATO,w
MOV-V/f PORTB
goto BUCLE
. *****t+^r****dx** pl.ogfama de aLenCión a la lnteflUpción x**Áiiri*ir*+ur**,-+**+*
INTER Aa¡Fcc l-.)l\l'l'A f ;Decrementa COIJTA.ES =
goto CONTINUA ;Si CONTA no es 0 salta a CONT]NUA
S I-O movlw 04h ; Si COmfa=0 recarga su valor
mo!'wf cONTA
CONTINUA rIlL! UhlW, L ; Inc rementd e I registro DATO
movlw 0Ch ; Recarqa TMR0
I¡.O\¡Wf TMRO
bcf INTCON, TOIF 'Rorr¡ el fl¡o do l: inl-orrrrn¡iÁn
bsf INTCON, TOIE ,'KenaoL r Lca rnterrupclon P't'l E
ret f ie
E}TD

. Analizar el programa y obtener un organigrama de funcionamiento del mismo.

¡ Modificar el programa princ¡pal para que se convierta en un "péndulo de led". Antes de realizar las
modificaciones hacer un organigrama del programa que se quiere realizar.

15.ft.2. lnterrup(:i(ín p()r

dcshor:d¿lnr ¡on to rlel'llMlt0
Para actir,¿.rr la interrupción del TMRO,los bitsT0IE y En el programa conta.asm para calcular la tempori-
GIE del fe-qistro II{TCON deben estar a 1, bajo estas zación total tendremos en cuenta que:
condiciones cuando el ternporizador TN{RO se dcsbor-
da al pasar de FFh a 00h, se ac'tiva el fla,e TOIF- del r Si el cristal del circtrito de reloj es de 4 MHz. por
registro INTCON. tanto. 1,,. : t,,'*' l0o s : 0.25 l¿s.
Si no se carga de nlle\¡o TNIR0 cuando se dcsbord¿r. " El preescaler cstá en I - 128.
éste sigr,re contando desde 00h hasta FFh. Este registro " El número cle carg¿r en TN{RO cs Ocrr, : l2ro.
pr-rede escribirse o leerse en cu¿llqllier molnento. pero
hay c¡ue tencr en cllent¿l que ¿rl cscribir sobrc é1, se Ticmpo cie rctarclo : 4 x 0.25 ¡rs(256 - ll) x
picrden clos ciclos de reloj pirra la sincronización.
Cuauclo se carga el registro TIUI{0 con Lrn valof x 128 x 1 ¡rs : 31.741 ys
XXh, óste cuenta FFh-XXh impnisos y cl tiern¡r¿ q¡¡s
tarda en hacerlo viene dado por la expresión: Pero como este ret¿trdo 1o hace cuatto veccs. el tiempo
total de la temlrorización será:
Tenrporización : 4 7o,. x (256 - Nro) x :
" Tienpo de. retardo
x Rango del divisor de frecuencia
: 31.744 ¡rs x4: 1?6.916 ps

Ensayo y experimentación con interrupción

:
- Analizar el programa y obtener los organigra- ,

por desbordamiento del TMR0 y lectura de los mas de funcionamiento del programa princi- l
valores de una tabla. pal y subrutinas.

" Montar un circuito como el de la Figura 15.26.

* Modificar el programa principal para que pre-
n Cargar el programa Conta'l .asm en el micro- sente en el display los datos a, b, c, d, e, f, g,
controlador y comprobar su funcionamiento. h,i,j

,j3-
 Ptc16C84

-]z
nar
'- RAo
--
I
r*:l cristal
--l3 RA4/TOCK| OSCI/CLKIN l::.__--4MHz
1 OKS 4 MCLR OSC2iCLKOU

5 V.t "DD
r--O
6 RBOiINT R87
::;;-
JJU)'--] r

7RB1 RB6

ssu> - i8 RB2
--
qSos_,{s ne: RB4 1O

Figura 15.26. Circuito de aplicación de un display de cátodo común como circuito visualizador.

************)k**********************************************************
Programa Contal.ASM Fecha: 7 - Febrero - 99
Fci é nr^ñrAm^ Jenera una cuenta ascendente de 0 a 9 que se representa en
(

ln
ulr rl'qnl¡r,
vLJvLqy rlel fL inn
ryv r:áf 661¡ c¡rrin
vs cnnpcf :rf n al POrtB del PTCl6C84 O
de1 PIC 16F84 E1 proqrama utiliza eI timer interno TMRO y su
interrur¡ción.
Revisión : 0.0 Pr.cr-ama na ra o lC 1 6l-R4 v P-C I 6F84
Velocidad del Reloj : 4 MHz Relo¡ de fnstrucción: 1 MHz = 1 lrS
Perro Guardián : ON Trpo de Reto-t: XT
Protección de1 código : OtrF
*********************************************************************
* * * * * * * * * * x * fGUALDADES * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * *
*1k-*i*-!* Tr-]|talel:rl^e
!vuurvev!J r1¡p ¡]pq:¡n=
uua!Yrrs lnc doql-ino5 xL'rx*x¡**+++*7-<¿-t{t
vuu
EQU O EI resu-Ltado se guarda en w
EQU I El resul tado se guarda en el reqi stro
** Igualdades de la CPU y dal m^n: dc momg¡ia ******************

LIST D_ 1 ÁEQ A SELECCIÓN DE MICRO PTC 16F84

LI ST
TMRO EQU 0x01 ro-r qT ro 'l'! Rl)
OPCION EQU OxB 1 roñr qf ro OP'I'T-\l
STATUS F'TT 0x0 3 regastro DE ESTADO
POR,TB EQU 0x0 6 registro DEL PORT B
ii.P.I SB fiOTT rJxS 6 registr.o triestado PORTB
INTCON EQU 0x0B Ya-a arr^ 1tts tV

i^rr :--i'. _)ql _jrTO

DATO EQU 0x0C
CONTAl EQU Ox0D roo iql r n AllX I

NUMERO F'TI 0x13

PCL trQU 0x02
 . *r(******************** TNICTO & RESET *********************************
ORG 00h lnacao oe KE5-Ei'l'
goLo INICIO sa-Lta a rl\te_LtJ
ORG 04h inicio de interrupción
rNT salta a interrupción
. **** ** * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * r(* * * * * * * * * * * * * * * * * * * * * * * * * ** ******
. * tr )k )k* * * * * * * * * * * * * * * ** ** ** * * * ** ** * * * * * ** ** ** * * * * * * * * * * * * * * ** * * * * * * ** * * * * * *

,. ************************ PT.^ñrTEr
DIVVUD Tl\TTraT^T T7^-TÁNT
ft\Igrnlran9tvl! *************************

INICTO l-- € q¡FArflTTq

selecclonar Bancol
q
;
clrf TRTSB ; PortB como salida
movlw B'00000101 ' ,'cargio 101 en PS2, PS1 y PSO
mov-v/f OPCION ,'muevodewaOPCION
movl-w B'10100000' ;cargo el A0 en w
movwf INTCON ; enab]e int TMR0
bcf STATUS, 5 ; seleccionar banco 0
movlw OXTD : r-arcro el lrrl r-on '7Dh=l 2 5D
/ vg!Yv

mowwf CONTAl : carcró e.l ro CONTA1 con 7Dh

***t()k**************)k********'k********************************************
*********************** * BLOOUE PRINC r pAL * * * * * * * * * * * * * * * * * * * * * * * * * * * * *
clrf DATO ;Carga 0 en DATO
BUCLE movf DATO, W :Caroa en W e'l valor de DATO
mowwf NIIMERO ;Cargo en NUMERO el valor de W
ca1 1 TABLA ; Lee 'l'a.()Ia
mor,'wf PORTB ;Carga en Port B e1 contenido de w
goto BUCLE
. * * * * * * * * * * * * * * * * * * * * * )k * * * * t( J< * * * * * * * * * * * * * * * Jr * * * * * * * * * * * )k * * * tr t( * )k * * * * * * * * * *
. ***********t(t(*****+**** pl.r)nttF'
elvYv! nE ffrf'¡Eapf¡ffpf-.fón¡ *************************
I

rNT dec fs z CONTA1, 1 ;Decrementa CONTA1

goto CONTINUA ; Salta a CONTINUA
movlw OXTD
mowwf CONTAl
inc f DATO,1 : Tnr-remenf a DA'fO
CONTINUA movlw OXTD . Car¡a
/ vqr Yll
In7 cnn 7l')H=12 5D
movwf TMRO ;Carqa TMRO
bcf INTCON,2 A^rr^ f l¡- rl'll l!'

bsf INTCON, 5 Desactiva interrupción por TMR0

-^F€; ^ Retorno de interrupción
. ********************************** **************************************
TABLA movf NUMERO, W
addwf PCL,1
retlw B'00000110' 1
retlw B ' 01011011 ' 2
retlw B ' 010 01111 3
retlw B ' 0110 0110 ' 4
rethv B ' 01101101 ' 5
retlw B'01111101' 6
retlw B'00000111' 1
retlw B',0l-11-1111' 8
ret l-rv B ' 0110 1111 ', 9
retlw B'00111111 ' 0
END

. Analizar cómo se realiza la lectura de valores de TABLA y expl¡carlo en un informe por escr¡to.

5?g
15.8.3. trnterrupr:ión por c¿rmbio
de estado en los pines
RB7:RB4
Par¿r activar la interrupción por cambio de nivel en los
pines <RB7:RB4>,los bits RRIE y GIE dcl registro
INTCON deben estar ¿l I, bajo est¿ts condiciones
cuando sc produce un cambio de nivel en cualquiera
de los pines RB7:RB0 se ¿rctiva el flag RBIF del re-qis-
tro INTCON.
Este tipo de interrupciones estitn cspecialmentc pen-
saders para el control de un teclado matricial de 4 x 4,
es decir, de 16 teclas.
15"8"4. {nterrupcií¡n l}or. frnalización
cle escritura en la EEFROilI
de clatos
El área de EEPROM dispone de 64 bytes donde op-
cionalmente se puede alm¿rcenar datos qtre no pierden
al desconectar la alimentación. El PICl6C84 y el
16F84 soportan un millón de ciclos de escritura/borra-
do y son c¿rp¿rces de guardarr la información sin alte ra-
ción durante más de 40 años.
L¿r memoria EEPROM no esth mapeada en l¿r zona
de memoria de ciatos donde se encllentran los registros
SFR ¡r GPR. Par¿r poder leerla y escribirla durante el
funcionamierrto normal del microcontrolador hav oue
utilizar los registros cspecialcs EED..\TA" EEADR,
EECONI ¡' EECON2.
E1 registro EEADII se encuentra cn l¿r posición de
memoria 09h del banco 0, en el que se carga directa-
mente la dirección a acceder de la EEPROM dc datos.
Las 64 posiciones de un byte ocripan las direcciones dc
Lln m¿lpa que comienza eu la posición 00h y terniina en
la 3trh, por cso los dos bits de más peso de registro
EBADIT siempre valen 0.
El registro EEDATA se eucuentra en la posiciór-r
08h del banco 1. tiene misioncs c'le contlol cle las ope-
r¿rciones en la E,EPROM y la distribución de sus bits
se presentn en la Figura 15.21. ir-rdicando 1a ftrnción
que realiza cada uno de sus bits.
Los bits RD y WR indican, respectivamente, lectura
o escritura. No hal,que poiterlos a 0. sólo a 1. Se
borran ¿rutomáticamcnte cuanc1o la o¡reración de lectu-
ra ha sido completada.
EI registro IiBCON2 no esth irnplemenrado física-
mente, por lo qlle es inrposiblc lcerlo (si se intcnta leer.
todos sus bits se ponen a 0)" Se emplea como dispositi-
vo de seguridad durante el proceso de escritura de 1¿r
EEPROM, para evitar las interferenci¿rs en el lar-qo
intervalo de tiempo que precisa su desarrollo. La seguri-
dad se consigue escribiendo los valores concretos 55h y
AAh. Un ciclo de escritura en una posición EEPROM
de datos tiene una duración dc l0 urs. que es r.rn tienrpo
muy grande para la velocidad dcl procesador.
e Proceso de lectura de una posición de mentoria de
la EEPROM: comprende los siguientes pasos:
l. Escritura de la dirección que hay que lecr en el
reqistro EEADR.

REGISTRO EECONl (dirección 88h)

RÑV-O RA//-x R/W-O R/S.O RiS-O

EEIF WRERR WREN R= Bit de lectura

WR RD
W= B¡t de escritura
Bit 7 Bit 4 Bit 3 Bit 2 B¡t 1
S= Bit no implementado
se lee como 0
-n= Valor del bit depués
de un reset
B¡t O RD: Lectura
Se pone a l cuando se va a realizar un ciclo de lectura de la
EEPROM, luego pasa a 0 automáticamente
Bit 1 WR: Escritura
Se pone a 1 cuando comienza el ciclo de escritura de la EEpROM
Se pone a 0 cuando finaliza el ciclo de escritura de la EEpROM
Bit 2 WREN: Permiso de escritura
1= Permite la escritura de la EEPROM
0= Prohíbe la escrita de la EEPROM
WRERR: Señalizador de error de escritura
1= Se pone a i cuando una operación de escritura ha terminado
prematu ramente
0= La operación de escritura se ha completado correctamente
EEiF: Señalizador de final de operación de escritura
1= La operación de escritura se ha completado con éxito
0= La operación de escritura no se ha completado

Figura 15.27. Estructura del registro EEDATA

i-;ls
 2. Poner a 1 el bit RD del rc-gistro EECONI. Seguidamer.rte se muestra un¿l secuenci¿r de ins-
3. Lectura del dato direcciou¿rdo dc csta fonna trucciones que escribe en la posición de mernoriu
en el registro EEDATA. MEN1. de la EEPROM el dato DATOI.
4. El dato está disponible en EEDATA después
de colocar RD a 1, por lo que es posible leerlo.
El dato leído estará disponible en el re-{istro L¡le 't'UHA ,5c I STATUS, RPO ; Selecciona banco 0

BEDATA en cl siguiente ciclo y perrnanecerii movlw MENl

en él hasta que se realicc una nueva lectura o mo.¡¡f EEADR ; Escribe La
escritura en la BEPROM. ;olrecclon en EIAUK
Seguidarnente se muestra ulla secueuci¿r de movlw DATOl
instrucciones capaz de leer la posición de me- mOr'tt¡f EEn^ m ¡
;Se escribe el dato
rnoria MEN1. de la EEPROM de d¿ttos. ; en EEDATA
bsf STATUS, RPO ; Selecciona banco 1
bsf EECONI , V/REN ; Permiso de

LECTUM bcf STATUS,RPO ;Selecciona banco 0 ; escrltura

movlw I'íEM1 ; Dirección a leer
;Comienzo Secuencia
;de la EEPROI'{ ; <ie escri tura
mowvt EEADEP.,
movlw 0x5 5

bsf STATUS,RPO;Selecciona banco 1

moi,wf EECON2 ; Se escribe el dato
bsf EECON1,RD ;Activar Lectura ;55h en eecon2
ESPERA b[fsc EECONI, RD ; Espera final de movlw 0xAA ;

; lectura
movwf EECON2 ; Se escribe Mh en
go[o ESPERA
1^^ F
; eecon2

DCI RPU ;5ef eCclona DanCO U

5'I'A'1.'U5,
!Jt EECON1, WR ;Comienza 1a
movf EEDATA,W ;W se carga con el ; escritura
;valor leído en ESPERA btfsc EECON1 , !,IR . L-cnÁr:
^
drra

; EEPROM
; termine 1a
'accri f rrr¡
ESPERA
Proceso de escritura de una posición de memorra bcf STATUS, RPO ;Selecciona banco 0

de la EEPROM: comprende los siguientes pasos:

1. Se czrrga en EEADR la dirección dc la posi- Microchip recomienda que sc deshabiliten las
ción a escribir. interrupciones durante la secuenci¿r de escrituru.
2. Se carga en el registro EEDATA el valor a
añadiendo las siguientes instruccioncs al principio
grabar. v iinal de ia secuencia:
3. Se ejecr"rta la si_quiente secuencia ¡rirla iniciar lrr BCF INTCON, GIE ; Deshabrlita inlerrupcrón
escritur¿r de cada byte. BSF INTCO¡I, GIE :lrabi lil¿ inrcrnlne Lon
movlw 55h
o Proceso de verificación de la escritura. Dependien-
MOWI LXLUI\I ; ESCTIDC ))N do de 1¿r aplicación. es aconsejable conprobar que
nowvf .L\h Ir¡s d¿rtos sc están escribiendo correctamente, aun-
mo\.Fn'f LI,LUflj ;:SCf loe aan clue esto nc-¡ suele ser necesario e-n la mir¡'oría de
bsf EECOfll,I,llR ;coloca a 1 el bit llR las ocasioncs para las posiciorres dc mr'morix
EEPROM cs ¿rconseiable. Seguidal-nentc se lrlles-
4. Esta úrltirna instrucción inicia el proceso de tran unas líneas de programa qlre mllestl'an Lrn
escritura propiamente dicho. Cuando se temli- proceso de r,erificación.
na el bit IIEIF está a I 1'. si ha sido activada la
intcrrr.rpción EEPRONI h¿Lciendo uso del bit
EEIIi de INCONT. esta interrupción se genc- bcf STATUS,RPO ;Sel-ecciona banco 0

ra. AI acabar el proceso sc poue a 0 cl bit ñ'R movi EEDATA, lti ;

lrutolláticantclttc. DSt 5l--..15,f.PV i:ere:Cr-ld J3f_c) :

-j. N''lecliante pfosfanra hav cpre poncr ir () el bit LECTUF¿ bSf EECOIJ1, RD
EI,I F .
rl-I -:--.. r,??J
: Sr el '¡. I ¡" s. ha eSCrrr-C el il .,' 1: leC:Ura
Un sistem¿r llirrx courprob¿rr si se ha produciclo ; en EEDATA, son ig'uales ?
la cscrittrra corrcctarnelttc elt la urernoillt s:5wt EEDATA, fl
EEPROM consiste en rest¿lr el dato cscrito con el b[fss STATUS, Z
qne existc en ei registro EEf)ATA. Si no se ha golo ERROR-ESCRITURA
prodtrcido e rror el tlag Z p¿tsa a valer l.
E1 PIC16C84 drspone cle rin solo pin de ¡'¿rss¡. la patilla
N'll,CR. Incorpora internamentr- cilcLriter'ía cie res¿¡
cllle entra en fur-lcionamiento de lom¿r autonática una
\1ez se couecta l¿r ¿rliment¿rcicin. En el PIC] 16C8rl hav
quc clistinguir verios tipos de reset:
e Por conexión de la alinentación VDD ( Pott'er-Ou
Rcset POR 1.
€ R¿:sc1 clurantc el firncior-r¿uniento norill¿rl al activar
Ñ{=ef R (Mttsrer C\ecu' Ileset ).
e Reser durante n.rodo cle reposo St-EIrP iLl uctivar
N¡EIR
e Res¿:I al sobrepas¿r el cont¿rclor el <Pelro Gu¿Lr-
cli¿in, en modo de fur-rcion¿rmiento normal.
e Rcscl al sobrepasar el cont¿rclor clel <Perro Guar-
dián,, en modo de funcionamicnto SLEEP.
En los cinco c¿rsos en los clue al nricrocontrolaclor se
le provoca un reset. ésle calga en el PC el vector cle
reset quc cs el 0000h y pone los bits cle los rcgis-
tros SFR en un valor conocido. de acuerdo con lu
Tabla 15. 10.
En la Figure 1,5.28 se r-nuestra el diasl'amil del circnitrr
qrre provoca un 1 en el biestable R-S cpre gcnerrl rrn r'('.\t:/.

Tabla 15.10. Estado en que quedan los reqistros esoecíf¡cos Cesoués de un reset

XXXX XXXX uur_ru uuuu uuuu uuuu

TN,tRO XXXX XXXX uuuu uuuu uuuu uL]uu

¡L il)
00C0tr 0000h L'!- i

STATUS 0001 lxxx 00 0q quuu(r' uuuq quuu{-ti

XXX}' XXXX uut^u uu ll I L_.-L Lf,uuu
---x x:{xx r. iuuJ i rL uu t-
XXXX XXXX uuuu uuuu uuuu ulluu
EED.\-fA XXXX X}'>...: uuuu uuuu rJuuu r-_luuu

EE¡\DR XXXX XXXX uuuL u-L'l I uuLu uu,ru

P(l\TIl i ,r\rr ,--0 0000 ---0 0000 *u uullu
INTC'ON 0000 0rJ0x 0000 000u uuuu uuuuit'

OPTION i 11 I 1111 llti lt l1 urJuu uuuu

0000h 0000tr
S'TATUS 0001 lxxx O00q quuu(r)
:.XXX XXXX uuuu uuuu uuuu uuuu
TRISA ---i 1111 -- I 1111 u uuuu
TIt lSLt I sr,lr r 1i 1 111i L,t l1 1111 uuuu Lluuu
Il(()\l ' :.lr
l'FC'ONl I Si)h

I,LI,,\TI{ fi¡\h I i Cir00 ---f i ,[rrl i] Ui-ltrLr

lNl ('O¡" S llh I ir Lr ü rJ i-r o o''r !0ir0 00Cu
Lel encle - ilo c¿illrbia. x: cle:conocidr¡. - no inrplcmentildo se lce cornc¡ <0". q : eI rllor tlcpenclc cle ia condición.
Ntltirs: L.rno o rr¿is brts en lNTCOi.r.- son uiect¿clos ill dcspcrter).
(lu¡nclo cles¡rierta debido a una interrupción ¡.'el bit GIE está a 1. cl PC se cilrsir con el vcclor clc inlci'fupciones (1.)0(l-lll)
I :r T:rl.J:¡ l¡ I I indic:r t-l r llr¡r' clt- 1.1¡'r¡1 t.llrt crd¡ rrnlr rle- l¡< c,rttiiici,,f is ¡sILiitrlt'r
 Reset externo

Perro guardián
SLEEP

Power_on_Reset

OST Temporizador 1024 Tosc

1O-bit Ripple counter
OSCl/
CLKIN
PWRT Temporizador 72ms
10-bit Ripple counter
Permiso PWRT
{palabra de configuración)
Nota 1: Esto es un oscilador RC
separado del Pin CLKIN- Permiso OST

Figura 15.28. Esquema eiectrónico para la generación interna de reset.

El pin MJ-LR dispone de nna puerta Trigger Schmit
que hace de filtro antirruido que ignora pulsos peque-
ños.
Para garantizar la estabilidad de la tensión de ali-
mentación, l¿r señal PWRT entra en la puerta NAND
que controla la entrada reset del biestable R-S de sali-
da. Esta señal sólo puede activarse si el bit PWR de la
palabra de configuración está a 0 y se conecta la ali-
mentación. Cuando esto ocurre sc pone en rnarcha el
ternporizador PWRT de 72 ms gobcrnado por un osci-
lador R-C interno e independiente. Tiempo su{iciente
para g¿rr¿rntizar la estabilidad de la tensión de alimen-
tación.
El temporizador OST origina un retardo de 1.024
Iosc y comienz¿r a funcionar cuando termina el tempo-
rizador PWRT y está activada la señal OST. Estcr
sucede cuando [a aliment¿rción, el oscilador elegido cs
un cristal o un resonador (HS, XT o LP). O t¿rmbién
cuando linaliza el modo de reposo. Esto garantiza que
l¿r frecuencia del oscilador principal esté estabilizad¿r.
Una vez han pasado las dos temporizaciones,'se
produce elreser del biestable y su salida Q se pone a 1.
lo que provoca cl reset interno.
Para saber qué tipo de reset se ha provocado, es
necesario consultar el valor de los bits T-O 1 P-D del
registro de STATUS, que qued¿in como se muestra en la
Tabla 15.11.
Se genera un impulso de Reset POR (Pou.'er-on Re-
.s¿?r/cuando se detect¿r ia subida de {ro entre 1,2 V y
1,7 V. Para disponer de esta ventaja es necesario llevar
la patilla iv-ICLR- a (ro directarnente o a través de una
resistencia. Esto elimina la red RC externa usualmente
ueces¿lrias para el rc.sdr en otros microcontroladores.
Crlando se necesita un control de reset externo. pue-
de utilizarse un circuito como el que se rluestra en la
Figura 15.29.
Si lo que se pretende es disponer de un ¡'eser cuando
la tensión de ¿rlimentación es inferior a un valor umbral
sirr llegar ¿r cero ( Brou,rt-Out /, es necesario arladir algu-
no de los circuitos que se mLlestran en ia Figura 15.30.

Tabla 15.11. Estado de los bits que detectan la causa de un Resef

Por.r,er-On-Resel. Conexiór-r de aliner.rtaci(ln

Ile,lrrt. TÓ se .lcrue tirl POR

Ilegal. PD sc'clesactir'¡ POR

WDT R¿sc¡ (nrodo normal¡

WDT Desltcrrar de WDT

I\'ICLR R¿,scr en moclo norrnal
MCIR R¿s¿/ durante el modo SLEEP o despertar por interrupción dcl modo SLEEP

:-1gs

. :,.:
*.
 1N914
o PICl6CXX
1 N41 48

N/ICLR

RESET
MANUAL

Figura 15.29. Circuito de reset manual.

Voo

I\iICLR MCLR

PICl6CXX
PICl6CXX

En este circuito cuando V¡p desciende por debajo del valor En este circuito el transistor Q1 se bloquea y activa
Y7+ 0,7 V, se produce un Reset por la activación de el Reset al pasar a nivel bajo la patilla MCLR,
oatilla MCLR cuando el valor de V¡p desciende por debajo de:

Voo' 0,7 v

Figura 15.30. Circuitos de reseÍ por Brown-Out

ilg{Jt}# #fl eÁJ.{} il#iqguiv{{}

Cuando el PIC16C84 ejecuta una instrucción SLEEP, funcionando. Los bits T-()= y PD toman. respectivarnen-
entra en el modo de baio consumo o reposo. En este te, los v:rlores I y 0.
estado pasa de tener un coílsulro típico de 2 mA a El microcontrol:idor permanecerá en este estado
reducirse por debal'o de los 10 1rA. hasta que se <despicrte> por alguna de kis siguientes
CLlando entra en cst¿rdo dc rcposo no ie lleg:rn irn- r¿lzones:
pulsos ai TStrR.0. las patillas dc los puertos tnuntieuen
sll eslado anterior v iirs clue no están conectadas a . Activacicin erternrr de MTLR pi.rrir pro\¡(')c¿tr un
¡reriléricos quedan en estado de alta impedancia. si Resat.
bien es aconsejtrble conectar a Vr)r) o GND para evitar . Desborci¿rrniento del Watt:hdr¡c si quedó activado.
posibles iugas de cofrienle. El pirr ÑIC-IR debe cstar . Generación de una interrupción. Que no se¿t por
conectado a nivel alto. El Watchdo¡1 continú¿r activo en desbordamiento de TMR0, ya que a éste no le
el modo SLEEP. al entrar en él se borra. pero sisue llegan impulsos.

ii': ?
 I. ¿Qué diferencia existe entre el P|C16C84
Plc16FB4?
2. ¿Cuántos pueftos y cuántas líneas tiene el
Prc16C84?
3. ¿Qué tienen de peculiar respecto a los demás
miembros de la familia de microprocesadores de
la gama media el PlC16C84 y el PlC16F84?
4. Si un programa realizado con el PlC16F84 que
funciona con un reloj de 4 MHz tiene 1.000 ins-
trucciones y el 25 por 100 son de salto, ¿cuánto
tiempo tarda en ejecutarlo?
5. Para una aplicación en la que no es necesaria
una alta precisión en el tiempo y el coste debe
ser bajo, ¿qué tipo de oscilador se utilizaría?
y el t l. ¿Qué valor debe tener el registro INTCON para
que permita sólo la interrupción la patilla INT
(pin 6)?
1.2. Se quiere conseguir una temporización de 25,6 ms
en un PIC a 4 MHz. Calcular el valor que hay
que cargar en el TMR0 si el divisor de frecuencia
seleccionado es de 1i128.
13. ¿Cómo se activa y desactiva el Perro Guardián?
I rl," ¿Cuál es la máxima temporización que puede
alcanzarse con el Perro Guardián?
15. ¿Qué instrucciones borran el Perro Guardián?
t6. ¿Qué función tiene el temporizador que tiene el
circuito que controla la activación del Reset?

6. ¿Qué valor hay que cargar en el registro TRISB 17. Después de producirse el Reset. ¿Cuál es el
para configurar los 4 bits de menor peso como valor que toman los bits del registro TRISB?
entrada y los otros cuatro como salida?
18. Se conectan cinco interruotores en las cinco lí-
7. Escribir las líneas de programa que configuran neas del PortA de un PlC16C84 y un diodo LED
los bits 2 y 4 como entrada y el resto como en cada una de las ocho línea del PortB. Reali-
salida. zar un programa que indique en cada diodo LED
el estado de cada uno de los interruptores co-
B. ¿Cuántas causas existen en el P|C16C84 que nectados en el pin de igual peso. Por ejemplo, si
provoque una interrupción? el interruptor de RA2 está a nivel alto se encien-
de el diodo LED conectado en RB2.
9, Cuando se produce una interrupción, ¿qué ocu-
rre con el bit GIE del registro INTCON? 19. Determinar el contenido del registro W, la posi-
ción de memoria 0C y 0D y el registro de STA-
lO. ¿Cómo se averigua la causa que ha provocado TUS, después de ejecutar cada una de las ins-
una interrupción? trucciones del programa de la Figura 15.31.

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Figura 15.31. Estado de cada uno de los registros del programa antes de ejecutarlo.

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