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AULA 4
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uma cidade distante, os datagramas são encaminhados até o destino, elemento
a elemento, seguindo as rotas locais. Um sistema de roteamento define as
direções e preenche a tabela de rotas de cada elemento da rede, conforme a
topologia da rede.
Entre as vantagens desse sistema está a redução do custo das conexões,
pois os enlaces são compartilhados entre datagramas, conforme apresentado na
Figura 1-B, não existindo reserva de recursos. E entre as desvantagens desse
modo de comunicação está a variação de tempo na entrega de mensagens e a
provável troca na ordem dos datagramas entregues, ou seja, não existe
qualidade de serviço.
O desenvolvimento de algoritmos de predição de fluxo e de alocação
dinâmica, filas ponderadas, diferenciação de classe de serviços e aumento da
velocidade dos enlaces melhorou muito a qualidade de serviço das redes
roteadas, a ponto de permitir tráfegos de voz e vídeo. O custo deste benefício foi
a necessidade de processamento para suportar esses novos recursos de QoS.
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Figura 2 – Caminho virtual e caminho de datagrama
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Figura 3 – Tabela de comutação de um circuito virtual
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Figura 4 – Conexões PVC em rede Frame-Relay
Fonte: <https://networkengineering.stackexchange.com>.
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A arquitetura MPLS permite que a rede IP adquira controle sobre a
ordenação de pacotes e variação de atrasos, controlando os principais
parâmetros do QoS (do inglês: Quality of Service) na rede.
Fonte: <https://pt.slideshare.net/maurotapajos/redes-avanadas-5mpls>.
1 O protocolo MPLS foi inserido em redes existentes de camada 2 (enlace Ethernet ou ponto a
ponto) e de camada 3 (IP), para permitir controles sobre fluxo e latência para implementação de
QoS na rede IP. Como o MPLS opera convenientemente entre protocolos de camada 2 e 3, foi,
por convenção, definido como protocolo de camada 2,5.
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endereçamento de 128 bits, atingindo a ordem de 3,4.1038 endereços, permitindo
grupos privados, ou seja, o endereço possui uma parte pública e outra privada.
Os endereços da rede Ethernet são divididos em duas partes. A primeira
parte é formada pelos três primeiros bytes e identifica o fabricante da interface
de rede, e os três bytes seguintes formam um número sequencial.
Endereços para dispositivos USB utilizam 7 bits, podendo endereçar 127
dispositivos. Os dispositivos Bluetooth utilizam um endereço de 48 bits, dividido
em três partes: NAP (do inglês: Non-significant Address Part), UAP (Upper
Address Part) e LAP (Lower Address Part). Os 24 bits mais significativos do
endereço Bluetooth, formado pelo NAP e UAP, formam o OUI (Organizationally
Unique Identifier), que é administrado pelo IEEE. O NAP é utilizado para
sincronizar o saldo de frequência do rádio do Bluetooth. O UAP é utilizado na
propagação de vários algoritmos de especificação Bluetooth. O LAP é alocado
pelo fabricante e utilizado em todos os quadros transmitidos pelo dispositivo. LAP
e UAP formam a parte significativa do endereço, SAP (Significant Address Part).
Fonte: <https://macaddresschanger.com/what-is-bluetooth-address-BD_ADDR>.
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início de transmissão de mensagens, como ocorre no ATM, Frame-Relay e LAPB
(HDLC).
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Figura 10 – Mecanismo de enchimento de bit
Figura 11 – Sequência de bits com presença de falso flag: (1) para transmissão;
(2) transmitidos na linha; (3) recebidos
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Figura 12 – Esquema para enchimento de bit, no simulador Logisim. Foram
utilizados registradores de deslocamento como buffers de transmissão, recepção
e linha de transmissão. O FSM é um bloco que representa a máquina de estados
finitos utilizada para detectar a sequência de cinco bits “1”
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O formato DS3, de 44,736 Mbps, utiliza a estrutura do SDH para
transporte de células, por meio da definição de um protocolo de convergência de
camada física PLCP (do inglês: Physical Layer Convergence Protocol). O PLCP
(parte do IEEE P802.6) mapeia as células em uma estrutura de quadro em locais
fixos, facilitando a extração das células da estrutura de transmissão, como
mostrado na Figura 14. Então, a delimitação das células é obtida pela própria
posição definida no quadro PLCP. A taxa de transmissão do DS3 transportando
células ATM é dada pela expressão (1).
(1)
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Figura 15 – Quadro SDH - STM
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Figura 17 – STM-1: transporte de bloco de dados com deslocamento registrado
por ponteiro. Células ATM transportadas em quadros subsequentes
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bloco o PLOU e as demais células ATM, experimentando uma taxa de bits líquida
cerca de 4% menor que a taxa de bits do STM-1.
(2)
(3)
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Figura 19 – Conexões ponto a ponto. (a) Diagrama; (b) Fórmula para cálculo da
quantidade de enlaces por dispositivos; (c) Gráfico da relação enlaces x
dispositivos
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Figura 20 – Topologia em anel. conexão em anel duplo
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Figura 21 – Comportamento de hub e switch
2.4 O atraso
1 1
𝑇𝑇 = = 6 = 10−6 = 1 𝜇𝜇𝜇𝜇
1 𝑀𝑀𝑀𝑀𝑀𝑀𝑀𝑀 10
𝑑𝑑 103 Velocidade da luz no vácuo:
𝑡𝑡𝑡𝑡 = = = 3,3 10−6 = 3,3 𝜇𝜇𝜇𝜇
𝑐𝑐 3.108 c = 300.000 km/s
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• otimização dos serviços disponíveis (recursos de interface);
• redução do tempo de espera;
• aceleração do atendimento.
Fonte: <https://tools.ietf.org/html/rfc7230>.
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3.2 Controle de fluxo
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3.3 Controle na sequência de quadros
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identificar os erros nas transmissões de blocos de informação, que tornam a
comunicação entre dispositivos mais confiável.
Para garantir a comunicação digital e armazenamento de dados livre de
erros, são frequentemente utilizados códigos detectores/corretores de erros. O
conhecimento e a implementação de mecanismos de verificação e correção de
erros são de muita importância para a engenharia das comunicações digitais,
estando no centro de muitos sistemas seguros e confiáveis. São utilizados nas
mais diversas áreas, como em veículos, transportes, aviação, segurança,
entretenimento e área militares. Os mecanismos podem ser simples ou mais
complexos e são aplicados conforme a necessidade, custo e nível de segurança
desejados.
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4.2 Bits de redundância
4.3 Paridade
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Figura 29 – PS2 palavra-código letra A
Tanto no V.24 quanto no PS2, o bit de partida é um valor “0” lógico e o bit
de parada é um valor “1” lógico, e iniciam a transmissão pelo LSB. Ambos
calculam o bit de paridade da mesma forma, pela expressão: P = B0 ⊕ B1 ⊕ B2
⊕ B3 ⊕ B4 ⊕ B5 ⊕ B6 ⊕ B7, embora, normalmente, sistemas que implementam a
interface V.24 tenham a opção de alterar ou retirar o bit de paridade, como na
UART (Universal Asynchronous Receiver/Transmitter) do microcontrolador 8051
da Intel ou no microcontrolador PIC 16F627A da Microchip.
O circuito apresentado na Figura 30 calcula o bit P, de paridade par, na
transmissão, resultando sempre em uma quantidade par de bits “1” entre bits de
dados e paridade. Na decodificação, o valor é sempre “0” para o dado correto. A
expressão para decodificação da paridade par é: B0 ⊕ B1 ⊕ B2 ⊕ B3 ⊕ B4 ⊕ B5
⊕ B6 ⊕ B7 ⊕ P = 0.
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entre os bits de dados e paridade. Na decodificação, o valor é sempre “1” para o
dado correto. O receptor recalcula a paridade dos bits recebidos com a paridade
e identifica o “0” para a transmissão correta para a paridade par, e “1” para a
paridade correta ímpar. Entretanto, quantidades de erros de bit tornam a
paridade correta.
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verificação na camada de enlace é realizado por hardware, podendo executar
um algoritmo mais complexo. A verificação das demais camada é realizada por
software, que, por desempenho, executa algoritmos mais simples.
Existem muitas variações para o algoritmo de verificação por soma (no
inglês: checksum), mas essencialmente executam a soma dentro de uma certa
largura binária, tratando os bytes transmitidos como valores inteiros de 8, 16 ou
32 bits. Com a soma finalizada, é calculado o completo de um (C1) e adicionado
ao campo de verificação. No destino, a verificação por soma calcula todos os
bytes da mesma forma, inclusive com o campo de verificação. Se o resultado
levar a todos os bits em “1”, os campos de informação estarão íntegros. O
processo de soma é apresentado na Figura 33.
No caso da utilização do complemento de dois (C2) para o cálculo da
verificação por soma, utilizando o mesmo processo descrito anteriormente, o
resultado é todos os bits em “0”.
4.6 CRC
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gerador g(x), com grau n, é conhecido pelo transmissor e pelo receptor. Uma
mensagem d(x), com grau m, é normalmente muito maior que o polinômio g(x)
ou m >> n. O quociente q(x) gerado pela operação é um polinômio sempre menor
que g(x), com grau m-n. O polinômio q(x) não é utilizado na transmissão. O resto
r(x) da divisão de m(x) por g(x), com grau n-1, é o código de verificação produzido
que é anexado ao bloco transmitido, conforme apresentado da Figura 34. O
CRC32 produzido por um polinômio com grau n = 32, composto por 33 bits (x32+
... +x0), acrescenta n bits no campo de verificação. As operações de adição ou
subtração são equivalentes, pois consideram a transposição e são executadas
pela função lógica XOR, bit a bit, conforme apresentado na Figura 35.
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No destino, o resultado da operação é calculado com o mesmo polinômio
gerador g(x) utilizado na transmissão. O resultado da operação para uma
transmissão sem erro é zero. Caso o resultado seja diferente de zero, houve erro
na transmissão.
O circuito digital que determina o CRC8 utilizado no exemplo da Figura 35
é apresentado na Figura 36.
5.1 ARQ
1) detecção do erro;
2) realimentação do destinatário;
3) retransmissão.
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aguarda sua confirmação. Esta pode ser coletiva, quando uma resposta de
numeração avançada confirma todos os quadros transmitidos desde a última
confirmação, ou individual, quando cada quadro é individualmente confirmado.
A retransmissão seletiva (Selective Repeat – SR ou Selective Reject –
SREJ) reenvia apenas o quadro com erro ou não confirmado. A retransmissão a
partir de um quadro (Go-Back-N – GBN ou Reject – REJ) reenvia todos os
quadros a partir de um determinado número de sequência.
5.2 FEC
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Figura 36 – FEC por paridade tripla
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Figura 37 – Formação dos códigos de Hamming e eficiência de código para m =
3, 4 e 5 bits de paridade
C5 = C1 ⊕ C2 ⊕ C3
C6 = C2 ⊕ C3 ⊕ C4
C7 = C1 ⊕ C2 ⊕ C4
C1 ⊕ C2 ⊕ C3 ⊕ C5 = 0
C2 ⊕ C3 ⊕ C4 ⊕ C6 = 0
C1 ⊕ C2 ⊕ C4 ⊕ C7 = 0
A matriz H (m, n) pode ser dividida em duas partes (Figura 40), sendo uma
a matriz Q e outra a matriz identidade Im (m, m). A matriz G(x) é formada por uma
matriz identidade Ik (k, k) e pela matriz Q transposta. A multiplicação da matriz
G(x) pelas palavras-código produz os códigos C de saída.
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Figura 39 – Formação da matriz G(x)
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FINALIZANDO
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REFERÊNCIAS
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