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ENTRADAS SALIDAS
Modo de operación
CLK S R Q Q
Mantenimiento 0 0 No cambia
Reset 0 1 0 1
Set 1 0 1 0
Conmutación 1 1 Estado opuesto
J=0 y K=1 y llega un pulso de reloj a la entrada CLK, el flip-flop cambia a 0(Q=0).
La línea 3 muestra la condición de "set" del flip-flop JK. Cuando J=1 y K=0 y se
Diseño
0 0 0 0 0 0 0 0 0 0 0
0 0 0 0 1 0 0 0 1 1
1 0 0 0 1 0 0 0 0 1 1
0 0 0 1 1 0 0 1 0 2
2 0 0 1 0 0 0 0 1 0 2
0 0 1 0 1 0 0 1 1 3
3 0 0 1 1 0 0 0 1 1 3
0 0 1 1 1 0 1 0 0 4
4 0 1 0 0 0 0 1 0 0 4
0 1 0 0 1 0 1 0 1 5
5 0 1 0 1 0 0 1 0 1 5
0 1 0 1 1 0 1 1 0 6
6 0 1 1 0 0 0 1 1 0 6
0 1 1 0 1 0 1 1 1 7
7 0 1 1 1 0 0 1 1 1 7
0 1 1 1 1 1 0 0 0 8
8 1 0 0 0 0 1 0 0 0 8
1 0 0 0 1 1 0 0 1 9
9 1 0 0 1 0 1 0 0 1 9
1 0 0 1 1 0 0 0 0 0
10 1 0 1 0 0 X X X X X
1 0 1 0 1 X X X X X
A partir de la tabla de verdad y realizando mapas de Karnaugh , simplificando con
ayuda del algebra booleana llegamos a las ecuaciones de las 4 salidas obedeciendo la
Q ¿0=Q́ 0 E+Q 0 É
(Q0,Q1,Q2,Q3).
pulsador el cual nos envía estas dos señales, en este caso queremos que al presionar
Montaje final
Asignación de pines de psoc
Resultado