1

Plataforma de Generación y Compensación Selectiva de

Armónicos para Ensayo de Condensadores
Raúl Pérez*, Albert Codina*, Sandra Baró*, Manuel Román*, Alfonso Conesa*, Guillermo Velasco*, Fernando Rodríguez**

* Escola Universitària d’Enginyeria Tècnica Industrial de Barcelona (EUETIB-CEIB)

** TDK-EPC Corporation
Departament d’Enginyeria Electrònica (DEE) – Universitat Politècnica de Catalunya (UPC).
Email: raul.perez-delgado@upc.edu

Resumen — En este artículo se presenta una plataforma de
generación y compensación selectiva de armónicos para ensayo
de condensadores. Se proponen dos estrategias de control de
corriente basadas en la teoría Synchronous Rotating Frame, para
controlar la corriente de un convertidor C.A./C.A. Cada una de
las estrategias de control propuestas aporta un modo de
funcionamiento. En el primer modo el convertidor se comporta
como un Sistema Generador Selectivo de Armónicos (SGSA), que
genera una corriente eléctrica trifásica con el contenido de
armónicos deseado, la cual es inyectada sobre los condensadores
de potencia sometidos a ensayo. En el segundo modo el
convertidor actúa como un Filtro Activo de Potencia (FAP) con
control selectivo de armónicos que permite compensar, de forma
selectiva, los armónicos de corriente existentes en una
determinada carga conectada a la red trifásica. Las dos estrate-
gias de control propuestas han sido implementadas digitalmente
sobre el DSC TMS320F28335.
I. INTRODUCCIÓN
mientras no se realicen ensayos de condensadores. En este
artículo se proponen dos estrategias de control de corriente
adecuadas para el control de la plataforma en los dos modos
de funcionamiento previstos. En el primer modo de funciona-
miento (SGSA), la plataforma generará la corriente con un
cierto contenido armónico, determinado por el usuario, para
someter a ensayo a condensadores trifásicos en conexión
triángulo, según las especificaciones de la Tabla I, utilizando
estrategias de control de corriente basadas en una estructura
Synchronous Rotating Frame, utilizada en control vectorial
[1]-[7]. En ningún caso la corriente generada podrá superar un
valor máximo establecido. En el segundo modo de
funcionamiento (FAP), la plataforma compensará, de forma
selectiva, los armónicos de corriente existentes en una
determinada carga sobre la red trifásica [2]. Finalmente se
presenta la implementación digital del control sobre el
controlador de señal digital (DSC) y la implementación del
sistema de sincronización del PLL.

L A alimentación de cargas electrónicas introduce armónicos

de corriente en la red eléctrica que incluso pueden
provocar distorsiones en la propia tensión de red. El contenido
TABLA I
ESPECIFICACIONES DE LA PLATAFORMA DE ENSAYO
armónico en la corriente influye de manera significativa en Tensión de red 3×400 VRMS
componentes tales como transformadores, inductancias o Corriente de salida ∑in 150 ARMS
condensadores. Un ejemplo de los efectos de la existencia de Frecuencia de red 50 Hz
armónicos en la corriente es el incremento de la potencia Frecuencia PWM 10 kHz
Armónicos Generados/Compensados 6n±1, n = 0..3
aparente nominal y, como consecuencia, del sobredimensiona-
miento que debe preverse en los transformadores que se ven RED 3
sometidos a estas corrientes. Tanto en componentes inductivos
como capacitivos, el contenido armónico de la corriente
provoca un exceso de calentamiento del componente que uDC
3 3
L
puede ocasionar un deterioro avanzado del mismo, aspecto i o i

aún más crítico en aquellas aplicaciones en las que hay una C.A./C.C. C.C./C.A. CONDENSADORES
a)
elevada circulación de corriente, como es el caso de sistemas
eléctricos de tracción y generación eólica. iL
RED 3
Es precisamente para este tipo de condensadores para los CARGA
que se propone la construcción de una plataforma que permita iF
someterlos a ensayo en las condiciones reales de trabajo, uDC
3 3
L
haciendo circular por ellos una corriente eléctrica con el i i/o

contenido armónico deseado. De este modo se podrá C.A./C.C. C.C./C.A.

comprobar el comportamiento de los condensadores,
caracterizarlos y optimizar su diseño, si fuera necesario.
Además, aprovechando la estructura de la plataforma, se
propone que ésta pueda trabajar también como un FAP
b)
Fig. 1. Estructura general de la plataforma como, a) sistema
generador de armónicos (SGSA) y b) sistema de compensación
selectiva de armónicos (FAP).
 2

II. ESTRUCTURA DE LA PLATAFORMA DE ENSAYO
En el caso del equipo funcionando como SGSA (Fig.1a), la
estructura de potencia de la plataforma está formada por un
convertidor C.A./C.A., constituido a su vez por un convertidor
C.A./C.C. y otro C.C./C.A. El primer convertidor es un puente
rectificador trifásico no controlado, con un transformador
conectado a la entrada del mismo para elevar la tensión del
bus de continua del convertidor, además de proporcionar
aislamiento galvánico. El segundo convertidor es un inversor
trifásico, que actúa como fuente de corriente, y al que se
conecta en su salida el banco de condensadores sometido a
ensayo.
Cuando el equipo trabaja como FAP la plataforma requiere
únicamente la etapa C.C./C.A. (Fig. 1b). En los dos casos el
convertidor actúa como una fuente de corriente, conectada al
banco de condensadores o a la red eléctrica, a través de una
inductancia trifásica L.
III. ESTRATEGIA DE CONTROL DE LA PLATAFORMA
Para el control del equipo se propone la aplicación de
técnicas de control vectorial en los dos modos de
funcionamiento previstos, es decir, sistema generador
selectivo de armónicos (SGSA) y compensación selectiva de
armónicos o filtro activo de potencia (FAP).
En aplicaciones de electrónica de potencia en las que hay
convertidores estáticos conectados a la red eléctrica, ya sea en
propuestos se basan en la teoría Synchronous Rotating Frame,
que tiene como principal ventaja el hecho de poder utilizar el
mismo regulador y filtros, independientemente del armónico
controlado, así como la posibilidad de eliminar errores en
estado estacionario, al trabajar con magnitudes continuas. A
continuación se resumen las características principales de cada
uno de los dos modos.
A. Sistema generador selectivo de armónicos
La estrategia de control elegida para la plataforma se basa
en la misma configuración que se utilizaría para un FAP, con
la diferencia de que la consigna de corriente no depende de la
corriente de una determinada carga ni del balance de tensión
del bus de continua del convertidor (uDC). La Fig. 3 muestra la
estructura del control propuesto que permite cumplir con ese
objetivo. En este caso, la corriente de salida del convertidor
estará compuesta por un determinado número de armónicos,
múltiplos de la frecuencia de red (6n±1), cuyas amplitudes
estarán fijadas por el usuario, mediante el valor de la
componente d (diN*) y donde la componente q (qiN*) será
igual a 0.
RED 3
di1
di1 * + Reg d α
+
α a a i
q
L
qi1 * + + 3
Reg q θ d

+
αn b b o i

qi1 ωt θ I_PARK β β SVPWM c c C.A./C.C. - C.C./C.A. CONDENSADORES

redes monofásicas o trifásicas, es fundamental conocer la +
βn
posición del fasor de tensión en el punto de conexión entre la uDC
di1 LPF d
α α α a
red y el equipo. Para hallar esta posición se ha utilizado un qi1 q
q

θ d
β

α
b
LPF β β
PLL y se han tenido en cuenta diversas alternativas en la PARK θ ωt CLARKE c

estructura del mismo para la sincronización en control .

.
din .
vectorial [8] - [11]. din * + Reg d q
α αn
qin * + Reg q θ d

va a α α d qin nωt θ I_PARK β βn

β q

vb ω ωt
PI ∫
θ
b α
β β
d
q
din LPF d q
α
+
vc c CLARKE ωt θ PARK qin
q*
θ
LPF q d
β

a) SRF -PLL PARK θ nωt

Fig. 3. Diagrama de bloques de la configuración del control de

va a α α αf α d
β q
SRF corriente SGSA.
vb b α
β β βf β
θ d
q q θ
ωt
ω
vc c CLARKE SSI FILTER θ PARK PLL
CONTROL PWM CONVERTIDOR
b) din * + GC(s) dq/abc Gid(s)
i
GDPWM
Fig. 2. Estructuras a) SRF-PLL y b) SSI-PLL, para sincronización din ωt
con la tensión de red. FILTRO RETARDO ADC TRANSDUCTOR

fLP(s) abc/dq z-1 GA/D GTI

La Fig. 2 muestra la configuración Synchronous Reference
Frame PLL (SRF-PLL) prevista para ser implementada en la
plataforma de ensayo pero, aún así también se contempla la
posibilidad de introducir un filtro resonante mediante la
configuración Synchronous Reference Frame PLL with
Sinusoidal Signal Integrator (SSI-PLL) por aportar mayor
robustez a la configuración SRF [6].
Con el objetivo de homogeneizar el algoritmo digital de
control, se propone utilizar la misma estrategia para los dos
modos de funcionamiento. Los controles de corriente
ωt
Fig. 4. Lazo de regulación del control de corriente SGSA propuesto
en la Fig. 3.
La Fig. 4 muestra el lazo de regulación del control, donde
GC(s) y fLP(s) son las funciones de transferencia del regulador
y filtro pasa bajos. GA/D, GDPWM y GTI son las ganancias del
convertidor analógico/digital, del PWM y del transductor de
 3

corriente, respectivamente. Gid(s) es la función de hacer compensación de reactiva. Las Fig. 6 y 7 muestran la
transferencia del convertidor C.C./C.A. Es evidente que el estructura de control de corriente propuesta y el diagrama de
lazo de regulación es sensible a la salida ωt y que cualquier bloques del lazo de regulación, los bloques utilizados son los
perturbación del PLL se verá reflejada directamente sobre la mismos que se han descrito en el apartado anterior.
variable a controlar. Únicamente en estado estacionario puede
RED 3
decirse que las transformaciones dq→abc y abc→dq no
uc din-2 iS
influyen sobre el lazo de regulación. uc * + + +
Reg LPF d α α a a iF L
Puesto que la carga es capacitiva y la tensión en la carga Q *+ +
q

αn-1 + 3
Reg q αn b o
θ
LPF
d
b

depende de la corriente impuesta en la misma, es necesario Q qin-2 (n-2)ωt θ I_PARK β

+
β SVPWM c c C.C./C.A.

supervisar la tensión de salida del convertidor para evitar la βn-1 +

iL
βn
uDC
aparición de sobretensiones que puedan dañar a los din-2 d
α q
α α
β
a

condensadores o al propio convertidor. La tensión en qin-2 q

θ d
β β α
b
CARGA
PARK θ (n-2)ωt CLARKE c
terminales de los condensadores vendrá determinada en
din-1
función de la corriente de salida del convertidor iL, la +
LPF d q
α αn-1
frecuencia ω del armónico de corriente generado y la +
LPF q θ d

capacidad C conectada, tal y como se expresa en las qin-1 (n-1)ωt θ I_PARK β βn-1

ecuaciones (1) y (2). La Fig. 5 muestra la relación entre la din-1 d q

α

qin-1 q
θ d
β
máxima tensión, en función de la frecuencia de la corriente de (n-1)ωt
PARK θ
excitación. din
+
𝑖𝐿 (𝑡) 𝐴𝑠𝑖𝑛(𝜔𝑡) LPF d α αn
𝑖𝑐 (𝑡) =
q

= (1) +
LPF q θ d

√3 √3
qin nωt θ I_PARK β βn
𝐴 𝐴
𝑣𝑐 (𝑡) = ∫ 𝑠𝑖𝑛(𝜔𝑡)𝑑𝑡 = − √3𝜔𝐶 · 𝑐𝑜𝑠(𝜔𝑡) + 𝑘 = din d α
√3𝐶 q

qin q
θ d
β
𝐴 𝜋
= · 𝑠𝑖𝑛 �𝜔𝑡 − 2 � + 𝑘 (2) PARK θ nωt
√3𝜔𝐶
Fig. 6. Diagrama de bloques de la configuración del control de
Tensión en condensadores corriente como sistema de compensación selectiva de armónicos o
4
10 FAP.

CONTROL FILTRO PWM CONVERTIDOR

10
3
700 V uc * +
GC(s) din *
+ dq abc
Gid(s) i
fLP(s) GDPWM

10 µF uc din
2
RETARDO ADC TRANSDUCTOR
10 abc dq
z-1 GA/D GTI
Amplitud (V)

100 µF
1
10 Fig. 7. Lazo de regulación de la componente d del control de
corriente FAP.
1 mF
0
10
IV. RESULTADOS DE SIMULACIÓN DEL CONTROL
10 mF Se han desarrollado en MATLAB los diagramas de bloques
-1
10 de las Fig. 3 y Fig. 6 con el objetivo de validar los controles
î= 10 A propuestos en este artículo. Puesto que la implementación
final del control se realizará sobre un DSC, los valores de
-2 50 Hz
10
2 3
simulación de las señales de entrada se seleccionan como
10 10
Frecuencia (Hz) amplitudes de tensión y corriente muestreadas por un ADC de
12 bits (±211). Las Tablas II y III muestran los parámetros
Fig. 5. Tensión máxima en bornes de los condensadores para una
corriente de 10 A de pico.
utilizados en las simulaciones.
A. Sistema generador selectivo de armónicos (SGSA)
B. Compensación selectiva de armónicos (FAP) La Fig. 8 muestra la tensión de red trifásica, la sincroniza-
En este modo de funcionamiento la plataforma compensa, ción del PLL con la tensión de red, mediante la estructura
de forma selectiva, los armónicos de corriente iL presentes en SRF-PLL propuesta en la Fig. 2a, y la respuesta del control de
la línea trifásica que alimenta a una determinada carga (Fig. corriente a los 100 ms, sin arranque suave. La Fig. 9 muestra
1b). La consigna de la componente d (diN*) depende la corriente generada incorporando al control un arranque
directamente de la tensión uDC [4]. Existe también la suave.
posibilidad de fijar una consigna de la componente q para
 4

Tensión de red
2000
un arranque suave al control de corriente y la corriente de red
en el proceso de arranque.
Amplitud

0 Tensión de red
2000

Amplitud
-2000
0 50 100 150 200 250 300 0
Sincronización PLL-SRF
-2000
6 400 410 420 430 440 450 460 470 480 490 500
wt (rad)

4 Sincronización PLL-SRF
2 6

wt (rad)
0 4
0 50 100 150 200 250 300
Corriente de salida 2
1000 0
400 410 420 430 440 450 460 470 480 490 500
Amplitud

0 Corriente en la carga

1000

Amplitud
-1000
0 50 100 150 200 250 300 0
Tiempo (ms)
-1000
Fig. 8. Respuesta del regulador para control PI (kP = 1, kI = 35, tss =
400 410 420 430 440 450 460 470 480 490 500
0), con filtro pasa bajos de 2º orden (ζ = 0.7, ω = 40π). Tiempo (ms)

Tensión de red
Fig. 10. Resultados de simulación a) tensión de red, b) señal de
2000 sincronización del PLL, c) corriente en la carga.
Amplitud

0 Corriente armónico 5º

200

Amplitud
-2000
200 220 240 260 280 300 320 340 360 380 400 0
Sincronización PLL-SRF
-200

5 950 955 960 965 970 975 980 985 990 995 1000
wt (rad)

Corriente armónico 7º

200
Amplitud

0
200 220 240 260 280 300 320 340 360 380 400 0
Corriente de salida -200
1000
950 955 960 965 970 975 980 985 990 995 1000
Amplitud

0 Corriente armónico 11º

200
Amplitud

-1000
100 200 300 400 500 600 700 0
Tensión/Corriente de salida -200
2000
950 955 960 965 970 975 980 985 990 995 1000
Amplitud

Corriente en la carga, salida y resultado de la compensación en una fase

0
1000
Amplitud

-2000
600 610 620 630 640 650 660 670 680 690 700 0
Tiempo (ms) -1000
Fig. 9. Resultados de simulación a) tensión de red, b) señal de 950 955 960 965 970 975 980 985 990 995 1000
sincronización del PLL, c) salida de corriente del convertidor con Tiempo (ms)
arranque suave tss = 300 ms, d) tensión de red y corriente de salida Fig. 11. Corriente en, a) 5º armónico, b) 7º armónico, c) 11º
en una fase. armónico y d) resultado de compensación de armónicos.
TABLA II
d/q armónico 5º d/q armónico 7º d/q armónico 11º
PARÁMETROS DEL SISTEMA GENERADOR DE ARMÓNICOS 100
200 200
Amplitud Tensión Trifásica ±2048 (0÷4096) 0
Amplitud

Amplitud Corriente 1º 5º 7º 100 100

(diN*) -100
-1000 -200 200 0 0
Frecuencia de muestreo (tS) 100 µs -200
-100 -100
200 400 200 400 200 400
Tiempo (ms) Tiempo (ms) Tiempo (ms)
Corriente de red

B. Compensación selectiva de armónicos (FAP) 1000

Amplitud

Las Fig. 10 a 12 muestran los resultados obtenidos de la

0
simulación del control de corriente como sistema de
compensación selectivo de armónicos propuesto en la Fig. 5. -1000
Las Fig. 10 y 11 muestran la tensión de red, la sincronización 50 100 150 200 250 300 350 400 450
del PLL y la corriente de red con el contenido armónico Tiempo (ms)

deseado (Tabla III). La Fig. 12 muestra la evolución de las Fig. 12. Componentes d/q de los armónicos 5º, 7º y 11º y
compensación de la corriente de red con arranque suave.
componentes d y q de los armónicos detectados, incorporando
 5

TABLA III trifásica. Los parámetros utilizados son los mismos usados en
PARÁMETROS DEL COMPENSADOR SELECTIVO DE ARMÓNICOS las simulaciones (Tablas II y III).
Amplitud Tensión Trifásica ±2048 (0÷4096)
Amplitud Corriente 1º 5º 7º 11º
en la carga 1000 -200 200 200
Frecuencia de muestreo (tS) 100 µs
CH4

V. IMPLEMENTACIÓN DEL CONTROL

Los controles de corriente propuestos en este artículo han
sido implementados digitalmente sobre un DSC de Texas
Instruments, concretamente sobre el modelo TMS320F28335. CH1
Este dispositivo cuenta con un procesador de 32 bits de coma
flotante, ADC de 16 canales, 12 bits de resolución y 80 ns de
tiempo de conversión. El tiempo de instrucción es de 6.67 ns.
Las acciones programadas en el DSC corresponden a la
adquisición de señales, la conversión a coordenadas abc→αβ
y αβ→dq mediante las transformaciones de Clarke y Park, las
transformaciones inversas, los reguladores y los filtros. A
continuación se muestran las funciones de transferencia
utilizadas en simulación y las funciones discretas CH4
implementadas en el DSC, donde T define el periodo de
muestreo. Las ecuaciones (3) a (6) describen las funciones de
un filtro pasa bajos de primer y segundo orden, (7) y (8) las de
un control PI, todas ellas discretizadas mediante el método de CH1
aproximación bilineal. Por último el integrador de la estructura
del PLL (9) está discretizado por el método Euler Forward, al
ser habitual el uso de este método para su implementación.
1
𝑓𝐿𝑃1 (𝑠) = 1 (3)
𝜔
𝑠+1

𝜔𝑇 𝜔𝑇
1− 2
𝑠(𝑛) = 2
𝜔𝑇 · �𝑒(𝑛) + 𝑒(𝑛 − 1)� + 𝜔𝑇 · 𝑠(𝑛 − 1) (4)
1+ 2 1+ 2

𝜔2
𝑓𝐿𝑃2 (𝑠) = 𝑠2 +2𝜁𝜔𝑠+𝜔2 (5)
Fig. 13. Respuesta de la estructura SRF-PLL a) para una entrada a 50
𝑠(𝑛) = 𝑏 · �𝑒(𝑛) + 2𝑒(𝑛 − 1) + 𝑒(𝑛 − 1)� + 𝑎1 𝑠(𝑛 − 1) − Hz y b) variación de 50 a 100 Hz.
− 𝑎2 𝑠(𝑛 − 2) (6)
Donde, A. Sistema generador selectivo de armónicos
𝜔𝑇 2 𝜔𝑇 2 𝜔𝑇 2
� 2 � 2�1−� 2 � � � 2 � −ζωT+1
𝑏= 𝜔𝑇 2
, 𝑎1 = 𝜔𝑇 2
, 𝑎2 = 𝜔𝑡 2
� 2 � +ζωT+1 � 2 � +ζωT+1 � 2 � +ζωT+1
CH3

𝑘𝐼
𝐺𝐶 (𝑠) = 𝑘𝑃 + 𝑠
(7)
𝑘𝐼 𝑇 𝑘𝐼 𝑇
𝑠(𝑛) = �𝑘𝑃 + 2
� 𝑒(𝑛) − �𝑘𝑃 − 2
� 𝑒(𝑛 − 1) + 𝑠(𝑛 − 1) (8)
CH2
𝑠(𝑛) = 𝑇 · 𝑒(𝑛 − 1) + 𝑠(𝑛 − 1) (9)

A continuación se presentan los resultados obtenidos de la CH1

implementación sobre el DSC de los controles de corriente
propuestos Fig. 13 a Fig. 16. Para ello se ha utilizado otro
DSC para generar las formas de onda que emulen a un sistema
trifásico, con y sin contenido armónico, permitiendo de este
modo verificar el funcionamiento de la estructura SRF-PLL
(Fig. 2a) de sincronización con el fasor de tensión de la red
Fig. 14. Corriente generada mediante la estructura de control de
corriente SGSA.
 6

B. Compensación selectiva de armónicos RECONOCIMIENTOS

Este trabajo ha sido desarrollado en colaboración con EPC-
CH3 TDK Corporation.

REFERENCIAS
[1] Simone Buso and Paolo Mattavelli, Digital Control in Power
Electronics, Ed. Morgan & Claypool, 2006, ch 3, 4.
[2] M. P. Kazmierkowski and L. Malesani, “Current Control Techniques for
CH2 Three-Phase Voltage-Source PWM Converters: A Survey”, IEEE Trans.
On Industrial Electronics, vol. 45, pp. 691-703, October 1998.
[3] P. Mattavelli, "A Closed-Loop Selective Harmonic Compensation for
Active Filters", IEEE Trans. Ind. Applicat., vol. 37, pp. 81-89, Jan/Feb
2001.
CH1 [4] C. Lascu, L. Asiminoaei, I. Boldea, F. Blaabjerg, "Frequency Response
Analysis of Current Controllers for Selective Harmonic Compensation
in Active Power Filters", IEEE Trans. On Industrial Electronics, vol. 56,
pp. 337-347, February 2009.
[5] F. Blaabjerg, R. Teodorescu, M. Liserre and A. V. Timbus, "Overview
of Control and Grid Synchronization for Distributed Power Generation
Systems", IEEE Trans. On Industrial Electronics, vol. 53, pp. 1398-
Fig. 15. Resultados del control de corriente para compensación de 1409, October 2006.
armónicos (Tabla III), CH1: lectura de corriente, CH2: señal de salida [6] R. I. Bojoi, G. Griva, V. Bostan, M. Guerriero, F. Farina and F.
para compensación y CH3: evolución temporal de la señal ωt de Profumo, "Current Control Strategy for Power Conditioners Using
sincronización con la entrada (CH1). Sinusoidal Signal Integrators in Synchronous Reference Frame", IEEE
Trans. On Power Electronics, vol. 20, pp. 1402-1412, November 2005.
[7] A. Nagliero, M. Liserre, N. A. Orlando, R. Mastromauro, A.
Dell’Aquila, “Implementation on DSP TMS320F2812 of the Control of
the Grid Converter of a Small Wind Turbine System”, International
Conference on Clean Electrical Power, 2009, (ICCEP 2009), Capri,
Italy, June 2009.
CH3 [8] L. Neto Arruda, S. Magalhães Silva, B. J. Cardoso Filho, "PLL
Structures for Utility Connected Systems", Ind. Applicat. Conference,
Chicago, USA, vol. 4, pp. 2655-2660, Sep/Oct 2001.
CH2 [9] L. R. Limongi, R. Bojoi, C. Pica, F. Profumo and A. Tenconi, "Analysis
and Comparison of Phase Locked Loop Techniques for Grid Utility
Applications", Proc. Power Conversion Conf. (PCC), Nagoya, Japan,
pp. 674-681, June 2007.
[10] A. Timbus, R. Teodorescu, F. Blaabjerg and M. Liserre,
“Synchronization Methods for Three Phase Distributed Power
CH1 Generation Systems. An Overview and Evaluation”, IEEE 36th Power
Electronics Specialists Conference, 2005 (PESC '05), Recife, Brazil,
June 2005.
[11] M. Cacciato, A. Consoli, V. Crisafulli, G. Scarcella, G. Scelba,
“Robustness Evaluation of Phase-Locked Loop Algorithms for Single-
phase Distributed Generation Systems” International Symposium on
Fig. 16. Respuesta de las componentes d y q en la detección del 5º Power Electronics Electrical Drives Automation and Motion, 2010
armónico. (SPEEDAM 2010), Pisa, Italy, June 2010.

VI. CONCLUSIONES
En este artículo se describe la implementación digital de dos
estrategias de control de corriente basadas en la teoría
Synchronous Rotating Frame para el control de una platafor-
ma de generación (SGSA) y compensación (FAP) selectiva de
armónicos.
Se ha demostrado que la estructura SRF-PLL para
sincronización con la red es robusta frente a señales de entrada
con alto contenido armónico y con variaciones bruscas de la
frecuencia de sincronización.
Finalmente, y a falta de un ensayo definitivo en la
plataforma contemplando la etapa de potencia, se ha observa-
do un comportamiento adecuado de las estrategias de control
para la aplicación propuesta.