MEMORIA RAM de lectura/escritura con organización 2D 3bit x 3

BUS DE ENTRADA DE DATOS DIRECCIONES CELDAS DE MEMORIA 3x3 BUS DE SALIDA DE DATOS

Y0 ? Q0 ? Q1 ? Q2 ? ? ? ?
0 0 0

OUTA

OUTB

OUTC
IN0

IN1

IN2
LECTURAZ1/ESCRITURA0
Y1 ? Q3 ? Q4 ? Q5 ? U13:A(A)
BUS DE DIRECCIONES U13:A
U14:A 1
3 CLK
0 0 LE 1 LE 1 2 2
y2 ? Q6 ? Q7 ? Q8 ? 74LS04
74LS08
B

U11:A
U3 S0 1 U11:B
D3 3 D0 Q0 2 Q3 3 4
D4 4 D1 Q1 5 Q4 S3 2 6 X0
U2 D5 6 D2 Q2 7 Q5 S6 5
U15 3 2
11 D3 Q3 10 74LS32
1 15 D0 D0 Q0 Q0 13 12 U11:C 74LS32
A A Y0 4 5 D4 Q4 U10
2 14 D1 D1 Q1 Q1 14 15 U11:D
1

B B Y1 6 7 D5 Q5 9
3 13 D2 D2 Q2 Q2 3 2 S1
3

C Y2 11 10 D6 D0 Q0 Q6 8 12
12 U1:A D3 Q3 9 4 5
5

Y3 13 12CLK1 CLK D7 D1 Q1 Q7 10 11
Y4 11 U1:B74LS04 14
D4 Q4
15
1 MR D8 6 D2 Q2 7 Q8
S4
13
X1
6 E1 Y5 10 U1:C74LS04 D5 Q5 11 D3 Q3 10
74LS32
S7
2

4 E2 Y6 9 74LS04 Y0 74LS174 13 D4 Q4 12
9 U12:D 74LS32
4

5 7 CLK0 CLK 14 15
E3 Y7 Y1 1 D5 Q5 U12:C
6

MR 12
Y2 S2
74LS138 CLK2 9 CLK 11 9
74LS174
1 MR S5 13 8 X2
S8 10
74LS174 74LS32
U4:A U5:A U6:A U7:A U8:A 74LS32
U9:A
Y0 1 Y1 1 Y2 1 Y1 1 Y2 1 Y2 1
3 D0 3 D4 3 D8 3 S3 3 S7 3 CLK2
IN0 2 IN1 2 IN2 2 Q3 2 Q7 2 CLK 2

74LS08 74LS08 74LS08 74LS08 74LS08 74LS08

U4:B U5:B U6:B U7:B U8:B U9:B

Y0 4 Y1 4 Y0 4 Y1 4 Y2 4 X0 4
6 D1 6 D5 6 S0 6 S4 6 S8 6 OUTA
IN1 5 IN2 5 Q0 5 Q4 5 Q8 5 LE 5

74LS08 74LS08 74LS08 74LS08 74LS08 74LS08

U4:C U5:C U6:C U7:C U8:C U9:C
Y0 9 Y2 9 Y0 9 Y1 9 Y0 9 X1 9
8 D2 8 D6 8 S1 8 S5 8 CLK0 8 OUTB
IN2 10 IN0 10 Q1 10 Q5 10 CLK 10 LE 10

74LS08 74LS08 74LS08 74LS08 74LS08 74LS08

U4:D U5:D U6:D U7:D U8:D U9:D
Y1 12 Y2 12 Y0 12 Y2 12 Y1 12 X2 12
11 D3 11 D7 11 S2 11 S6 11 CLK1 11 OUTC
IN0 13 IN1 13 Q2 13 Q6 13 CLK 13 LE 13

74LS08 74LS08 74LS08 74LS08 74LS08 74LS08