1.¿La diferencia entre un procesador superescalar y procesador VLIW en
que radica?
Radica en si las técnicas que permiten el procesamiento simultaneo de
instrucciones en cada etapa se implementan en hardware (procesadores
superescalares) o descansan en la capacidad del compilador
(procesadores VLIW).
2.¿Quiénes podrían emitirse de manera ordena o desordenada y según qué?
- Las instrucciones, según se respete o no el orden de captación y
decodificación de las instrucciones.
- La finalización del procesamiento de las instrucciones, con respecto al
orden de las instrucciones en el programa.
- Accesos a memoria, según se respete o no el orden de las instrucciones
de carga (LOAD) y almacenamiento (STORE) en el programa
3.¿Cuáles son las características que se plantean para solucionar los
problemas en las distintas etapas?
- La decodificación paralela y el uso de la predecodificación.
- La emisión paralela de instrucciones a las unidades funcionales.
- La ejecución paralela de las operaciones codificadas
- La finalización del procesamiento de las instrucciones.
- La detección y resolución de dependencias.
- El mantenimiento de la consistencia secuencial mediante el desacoplo de
la ejecución de la instrucción y la escritura de resultados.
4.¿De qué se encarga la unidad ID?
Toma las instrucciones de la cola donde las instrucciones captadas son
almacenadas por parte de la etapa IF y, tras decodificarlas, las pone en
una estructura de buffers donde la unidad ISS determinará que
instrucciones de las que se encuentran dentro de una ventana definida en
esa estructura de buffers pueden pasar a ejecutarse y a qué unidad
funcional.
5.¿Qué se de tener en cuenta para hacer un renombramiento?
- La escritura se hace siempre en un registro diferente de los que utilizan los
operandos y de los que se utilizan en otras escrituras
- Para mantener la dependencia RAW, toda lectura que se haga de un
registro que se escribe previamente debe seguir haciéndose de dicho
registro
6.¿Qué se entiende por buffer de reordenamiento (ROB)?
El ROB es una estructura con un comportamiento sencillo, aunque no son
simples los recursos hardware que precisaría su implementación eficaz.
Además, el ROB permite gestionar correctamente el procesamiento
especulativo de las instrucciones de salto y las interrupciones, el ROB
también puede utilizarse para implementar el renombramiento.
7.¿En qué consiste la gestión de saltos condicionales no resueltos?
Si en el momento en que la instrucción de salto evalúa la condición de salto,
esta no se ha terminado de evaluar todavía se dice que el salto o la
condición de salto no se ha resuelto. Para resolver este problema, los
procesadores superescalares suelen utilizar el procesamiento especulativo
del salto.
8.Cuáles son los cinco campos del buffer en el caso de acceso asociativo
- Asignación válidaRegistro de destino
- Contenido
- Contenido válido
- Bit de asignación ultima
9.¿Cómo se realizan los accesos a memoria?
Los accesos a memoria se realizan a través de lecturas de memoria que
hacen que los datos pasen de memoria a registros del procesador o bien
a través de escrituras en memoria que transfieren datos de registros del
procesadora a memoria. En repertorios tipo RISC a través de LOADs y
STOREs.
10. ¿Cuáles son las estrategias de procesamiento?
- Interrupciones precisas con buffer de reordenamiento.
- Interrupciones precisas con buffer de historia.
- Interrupciones precisas con punto de chequeo-reparación.
- Interrupciones precisas con registros de futuro y ROB.
11. Describa la estrategia de interrupciones precisas con buffer de
reordenamiento
Esta estrategia para la gestión de interrupciones utiliza un buffer de
reordenamiento al que se añade un campo más en cada una de sus líneas.
Este campo indica si la instrucción en cuestión ha dado lugar a una
excepción en alguna de sus etapas por las que ha pasado
12. Describa la estrategia de interrupciones precisas con puntos de
chequeo-reparación.
En esta estrategia, el estado de maquina se almacena en determinadas
etapas del cauce que reciben el nombre de puntos de chequeo. En caso
de interrupción, la existencia de estos estados almacenados permite
recuperar o reparar el estado de la máquina tras atender la interrupción.
13. ¿Cuál es la tendencia en los procesadores superescalares?
La tendencia apunta hacia el uso de esquemas de consistencia de memoria
débiles y esquemas de consistencia de procesador fuertes basados en el
uso de buffer de reordenamiento o estructuras similares
1.- ¿QUÉ ES LA VENTANA DE EMISIÓN?
También llamada ventana de instrucciones, es una estructura que usa una
cola de registros donde se almacenan las instrucciones que han sido
decodificadas y que están en espera de ser emitidas.
2.- ¿A QUE SE DENOMINA BTAC Y QUE INFORMACIÓN SE GUARDA
EN ELLA?
Es la caché de direcciones de destino de salto donde se guarda la dirección
de la instrucción de salto (BA), la dirección de destino de salto (BTA) y los
bits de historia de la predicción (BH).
3.- CUALES SON LAS ESTRATEGIAS PARA EL PROCESAMIENTO DE
INTERRUPCIONES.
- Uso de buffer de reordenamiento.
- Uso de buffer de historia.
- Uso de puntos de chequeo-reparación.
- Uso de registros de futuro y buffer de reordenamiento.
4.- NOMBRE LAS POSIBILIDADES PARA LA DETECCION TEMPRANA
DE INSTRUCCIONES DE SALTO
- Detección paralela.
- Detección anticipada.
- Detección integrada en la captación.
5.-MECIONE LOS DIFERENTES CAMPOS DE UNA ROB
- Campo Registro Destino.
- Campo Unidad.
- Campo Resultado.
- Campo OK.
- Campo Marca.
6.- A QUE SE REFIERE LA CONSISTENCIA SECUENCIAL DE UN
PROGRAMA.?
Hace referencia a:
El orden en que las instrucciones se completan.
El orden en que se accede a memoria para leer (LOAD) o escribir (STORE)
7.- EXPLIQUE LAS POLITICAS DE EMISION SEGÚN EL ALINEAMIENTO:
Emisión alineada: la emisión es alineada si no pueden introducirse nuevas
instrucciones hasta q esta no este totalmente vacia
Emisión no alineada: mientras exista espacio vacio en la ventana de
instrucciones se pueden ir introduciendo instrucciones para ser emitidas.
8.- PARA QUE SE AÑADE UNA SERIE DE BITS EN LA ETAPA DE
PREDECODIFICACION
Se añaden para permitir acelerar la decodificación completa de las
instrucciones en la etapa posterior de
decodificación, el número de bits puede ser entre los 4 a 7 en arquitecturas
RISC y algunos más para la arquitectura
CISC.
9.- ¿CUÁLES SON LAS ETAPAS DE UN PROCESAMIENTO
SUPERESCALAR?
- Captación de instrucciones (IF).
- Decodificación (ID).
- Emisión (ISS).
- Ejecución (EX).
- Escritura (WB).
10.- EJEMPLOS DE PROCESADORES QUE USAN BITS DE PRE-
DECODIFICACIÓN
HP-PA7200 (Arquitectura RISC)
AMD-K6(Arquitectura CISC)
1.- EN EL CASO DE UNA INTERRUPCIÓN EXTERNA COMO LA
GESTIONARÍA EL ROB?
Se marcaría el campo int de una de las instrucciones incluidas en el ROB
,la más próxima a la cabecera para que se atienda rápidamente , se marcaría
el campo de vaciado y el de todas las instrucciones que le siguen
2.- ¿LA BATC Y LA BTIC CONTIENEN BITS DE HISTORIA? SI LOS
CONTIENEN, ¿CÓMO FUNCIONAN?
Si contienen bits de historia. la primera vez que una instrucción de salto pase
por estas cachés, se calculará la dirección de destino del salto, pero, si
vuelve a pasar por segunda vez ya no será necesario el cálculo puesto a que
ya lo realizo antes.
3.- ¿QUÉ INDICA EL GRADO DE ESPECULACIÓN?
Indica la etapa hasta la que se procesan las instrucciones que constituyen el
camino especulativo después del salto condicional.
4.- ¿EN QUE SE BASA LA PREDICCIÓN EN EL DESPLAZAMIENTO
DEL SALTO?
Si el desplazamiento es positivo (se trata de un salto hacia adelante, a
direcciones mayores que la de la instrucción de salto) se predice,
usualmente, que el salto no se producirá, y si el desplazamiento es negativo
(salto hacia atrás)se predice, usualmente, que el salto se producirá.
5.- EXISTEN VARIAS POSIBILIDADES PARA LA DETECCIÓN
TEMPRANA DE LAS INSTRUCCIONES DE SALTO, ¿CUÁLES SON?
 Detección paralela
 Detección Anticipada
 Detección Integrada en la Captación
6.- EN EL ESTUDIO DEL PROCESAMIENTO DE SALTOS, EN LOS
PROCESADORES SEGMENTADOS ¿QUÉ ASPECTOS ENCIERRA
DICHO PROCESAMIENTO?
 Detección de la instrucción de salto
 Gestión de saltos condicionales no resueltos
 Acceso a las instrucciones de destino del salto
7.- ¿EN QUÉ CONSISTE LA TÉCNICA DE RENOMBRAMIENTO?
Consiste en utilizar registros de micro-arquitectura como elementos de
almacenamiento, permitiendo de esta forma evitar los problemas de riesgos
WAR y WAW mediante un espacio de almacenamiento alternativo en el que
se realiza la escritura final.
9.- DE QUE DEPENDE EL GRADO DEL PARALELISMO ENTRE
INSTRUCCIONES
El mayor o menor grado de paralelismo, depende de frecuencia con que
aparecen dependencias de datos y control, y de los retardos de las
operaciones codificadas en las instrucciones, que determinan el momento
en que el resultado de una operación está disponible y pueden iniciarse las
instrucciones que necesitan ese resultado como operando, o como
condición de la que depende un salto condicional.
10.- ¿QUÉ TIPO DE DEPENDENCIA, EVITA LA TÉCNICA DEL
RENOMBRAMIENTO?
WAR (WRITE AFTER READ): ESCRITURA DESPUES DE LECTURA
WAW(WRITE AFTER WRITE): ESCRITURA DESPUES DE ESCRITURA
1.-EN UN PROCESADOR SEGMENTADO QUE PROBLEMAS HABRÍA
PARA GESTIONAR LAS INTERRUPCIONES?
 Era más complicado asociar una excepción a su causa
 Puede transcurrir bastante tiempo desde que se produce una
interrupción hasta que se reconozca.
 El estado de la maquina puede ser modificado por las distintas
instrucciones que se estén procesando y es difícil precisar un
estado que debe guardarse para que la maquina se recupere
después de la interrupción.
2.- CUÁLES SON LAS ESTRATEGIAS PARA SOLUCIONAR LAS
INTERRUPCIONES PRECISAS EN UN PROCESADOR
SUPERESCALAR?
 Buffer de reordenamiento
 Buffer de Historia
 Puntos de chequeo y reparación
 Registros de futuro y ROB.
3.- ¿EXPLIQUE QUE ES BTAC Y LA BTIC?
La BTAC (caché de direcciones de salto) guarda la dirección destino del salto
de manera que se busca esta como si fuera una tabla.
La BAIC (caché de instrucción de destino de salto) trabaja de la misma
manera solo que en vez de guardar el destino de salto, guarda la instrucción
destino de salto ahorrando el tiempo de la captación en la caché de
instrucciones.
4.- ¿CÓMO ES LA PREDICCIÓN DINÁMICA EXPLICITA?
Para cada instrucción de salto condicional, existe un conjunto de bits que
codifican la información relativa al comportamiento pasado de la instrucción
en cuestión. Estos bits se denominan bits de historia.
5.- ¿EN QUÉ SE BASAN LAS ALTERNATIVAS PARA LA PREDICCIÓN
DE SALTOS?
Se basa en la idea de que el comportamiento de una instrucción de salto
condicional presenta cierta regularidad, y por tanto puede predecirse con una
tasa de aciertos suficientemente elevada. En el momento que se identifica
una instrucción de salto condicional, se sigue una estrategia para predecir si
se producirá o no el salto antes de que se complete la evaluación de la
condición de la que depende la instrucción de salto.
6.- ¿CUÁLES SON LOS TIPOS DE CONSISTENCIA QUE DEBEN
TENERSE EN CUENTA EN EL PROCESAMIENTO DE
INSTRUCCIONES?
 Consistencia de procesador
 Consistencia de memoria
7.-¿CUÁLES SON LAS ALTERNATIVAS PARA EL ACCESO A LOS
BUFFERS DE RENOMBRAMIENTO?
 ACCESO ASOCIATIVO
 ACCESO INDEXADO
8.- ¿QUÉ ES UNA ESTACIÓN DE RESERVA?
Es una estructura similar a la ventana de instrucciones, pero específica para
cada unidad funcional o para un conjunto de unidades funcionales.
9.- EL PARALELISMO DEL PROCESADOR ESTÁ DETERMINADO POR:
El número de instrucciones que pueden procesarse al mismo tiempo en cada
una de las etapas del procesador: número de instrucciones que pueden
captarse, decodificarse, ejecutarse y escribir sus resultados al mismo tiempo.
10.-DEFINICIÓN DE UN PROCESADOR SUPERESCALAR
Son procesadores segmentados cuyas etapas se han diseñado de forma que
puedan procesar más de una instrucción por ciclo, incorporando en su micro
arquitectura el hardware necesario para la gestión dinámica de los riesgos
de datos y de control.
1.- ¿EN QUE SE BASA LAS INTERRUPCIONES PRECISAS CON
BUFFER DE HISTORIA
Este buffer permite q las instrucciones modifiquen el estado de la maquina a
medida q termine su ejecución, produciéndose por tanto una finalización
desordenada. El buffer de historia guarda información acerca del estado q
se ha modificado al actualizar los requisitos de arquitectura, de forma q se
puede recuperar en el caso se produzca alguna interrupción.
3.- QUE ES EL NIVEL DE ESPECULACIÓN
Es el número de instrucciones de salto condicional que pueden ejecutarse
especulativamente.
5.- CUALES SON LAS ALTERNATIVAS PARA LA PREDICCIÓN DE
SALTO
 Predicción fija
 Predicción verdadera:
 Predicción estática
 Predicción dinámica
1. DESCRIBIR LAS INTERRUPCIONES PRECISAS CON BUFFER DE
REORDENAMIENTO
Esta estrategia para la gestión de interrupciones utiliza un buffer de
reordenamiento al que se añade un campo más en cada una de sus líneas.
Este campo indica si la instrucción en cuestión ha dado lugar a una
excepción en alguna de sus etapas por las que ha pasado
2. ¿CUÁL ES LA FUNCIÓN DEL ROB PARA LA CONSISTENCIA DEL
PROCESADOR?
El momento en que se atiende la interrupción y la instrucción en la que se
debe reanudar el programa interrumpido están perfectamente definidos
3. ¿DE QUÉ SE ENCARGA LA ETAPA DE EMISIÓN?
Se encarga de determinar qué instrucciones pueden emitirse al disponer de
sus operandos y existir unidades funcionales libres para su ejecución.
4. ¿QUE SON LAS TÉCNICAS DE PREDICCIÓN FIJA?
Son aquellas en las que el procesador toma siempre la misma decisión ante
cualquier instrucción de salto condicional: empieza a ejecutar instrucciones
a partir de la dirección de destino de salto, o sigue captando las instrucciones
que siguen a la instrucción de salto.
5. Procesamiento de interrupciones precisas con buffer de registros
de futuro y ROB