PROCESADORES SUPERESCALARES

Implementación

1. ¿Que son las Microoperaciones?

Son las instrucciones CISC traducidas en la etapa de decodificación a otras instrucciones con características
RISC.

2. ¿Dónde se ejecutan estas Microoperaciones

Estas microoperaciones son las que ejecutan el núcleo superescalar del procesador.

3. ¿Cuáles son los pasos para el funcionamiento de la arquitectura P6?

 Las instrucciones se captan de memoria en el orden en que están en el programa.
 Cada instrucción se traduce a una o mas instrucciones de tipo RISC llamadas microoperaciones según la
terminología INTEL.
 Las microoperaciones se ejecutan desordenadamente en la arquitectura
 Los resultados obtenidos al ejecutar las microoperaciones modifican los registros del procesador
siguiendo el orden del flujo del programa original.

4. ¿Qué se puede tener en cuenta para mejorar el rendimiento de las etapas restantes?
 Capacitación
 Decodificación
 Renombramiento de registros
 Buffer de reordenamiento
 Unidad de emisión/ejecución
 Unidad final de instrucciones

5. ¿Cuál es la función del MIS (Microcode Instruction Sequencer)?

Es un secuenciador que genera de microoperaciones en el caso de instrucciones maquina complejas
necesitan 5 o mas microoperaciones.

6. ¿Cuáles son las características de la etapa de Renombramiento de Registros?

 Se realiza en el RAT (Register Allocator) que reasigna las referencias a los 16 registros de la
arquitectura a 40 registros físicos, eliminando las dependencias falsas.
 El RAT no puede manejas 3 microoperaciones.
 Se puede renombrar tres registros por ciclo.
 Una limitación importante es que solo se pueden leer 2 registros diferentes en cada ciclo.

7. ¿Cuáles son los registros de la arquitectura?

Los 8 de coma flotante mas eax, ebx, ecx, edx, esi, edi, ebp.

8. ¿Qué dependencias falsas elimina RAT?

WAW, WAR

9. ¿En qué consiste la Unidad de final de instrucción (Retire Unit)?

Retira del ROB las Microoperaciones ejecutadas y almacena sus resultados en los registros. Tiene en cuenta
si hubo saltos mal predichos y como consecuencia ciertas Microoperaciones no deben dar lugar a escrituras
 en los registros al retirarse del ROB. Es conveniente que las Microoperaciones que ocasionan retardos
elevados no estén muy próximas.

10. ¿Cómo se realiza la predicción de saltos en la arquitectura P6?

La arquitectura P6 dispone de un BTB ( Branco Target Buffer) con 512 líneas organizadas en 32 conjuntos
de 16 byte de la instrucción de salto, los bits 4-8 definen el conjunto y el resto se introducen como una
marca.

11. ¿Qué se almacena en BTB?

En el BTB se almacenan las direcciones de las instrucciones de salto y sus bits de historia.

12. ¿Cómo se comprueba si en el BTB hay información de historia de alguna información?

Cuando capta 32 bytes de cache el procesador marca el comienzo y el final de cada instrucción en los
primeros 16 bytes.

13. ¿Qué se utiliza para él algoritmo de predicción dinámica?

Se utiliza un procedimiento de dos niveles basado en 4 bits de historia local (lo que ha ocurrido las 4
ultimas veces que se ha ejecutado la instrucción de salto: 0 indica que no salto, y 1 que si). Esos 4 bits
designan 2 bits de historia que indican la predicción que debe hacerse (como si tuviera un esquema de
predicción dinámica de 2 bits).

14. ¿Qué se utiliza en el procedimiento de predicción estático?

 Si la dirección de salto no es relativa al contador de programa IP: predice saltar si el salto es un return, y
no saltar en caso contrario.
 Si la dirección de salto es relativa a IP: predice saltar si el salto es hacia atrás (situación análoga a los
bucles), y no saltar si el salto es hacia delante.

15. Enumere los pasos en que se resume el funcionamiento de la microarquitectura P6.

1) Las instrucciones se captan de memoria en el orden en que están en el programa.
2) Cada instrucción se traduce a una o más instrucciones de tipo RISC llamadas microoperaciones, según la
terminología de Intel.
3) Las microoperaciones se ejecutan desordenadamente en la microarquitectura.
4) Los resultados obtenidos al ejecutar las microoperaciones modifican los registros del procesador siguiendo el
orden del flujo de programa original.

16. En la microarquitectura P6 ¿que recomendaciones se pueden seguir para la optimización del

rendimiento de la etapa de renombramiento en el RAT?
 Mantener las microoperaciones que leen el mismo registro lo mas cerca posible para que sea mas
probable que entren a la vez en el RAT.
 Mantener las microoperaciones que leen registros diferentes lo mas lejos posible para que no entren a la
vez en el RAT.
 Provocar renombrados de registros para evitar los ciclos perdidos en el acceso a los registros ( si no se
introducen muchas microoperaciones).

17. ¿Cuáles son las dos líneas principales a seguir para mejorar las prestaciones de un procesador
superescalar?
Una posibilidad es aumentar el número de instrucciones que se procesan por ciclo, la otra es aumentar la
frecuencia de reloj.
18. ¿Cuáles son las diferencias entre las P7 del Pentium 4 y P6 del Pentium 3?
 El tamaño de la caché L1 de datos en el Pentium 4 es de 8KB frente a los16 KB en el Pentium 3.
 En cuanto a la decodificación, sólo utiliza un decodificador (se han eliminado dos de los tres
decodificadores de la microarquitectura P6).también se introduce una cache de traza que sustituye a la
memoria cache de instrucciones y tiene una capacidad de 12 KBytes, pudiendo proporcionar 3
microoperaciones por ciclo.
 Para la predicción de saltos, en el Pentium 4 se dispone de un BTB (Branch Transfer Buffer) con 4096
elementos o entradas (8 veces más grande que en la microarquitectura P6).
 El Pentium 4 utiliza registros para el renombrado con 128 elementos, frente a las 40 del ROB de la
microarquitectura P6.
 El Pentium 4 tiene 5 unidades de ejecución entera (3 ALU, 2 AGU;address generador unit )
 La microarquitectura P7 implementa nuevas instrucciones de coma flotante SIMD.
 No se incluye el desplazador barril (barrel shiffter)que existia desde el 386

19. Enumerar las instrucciones de precaptación en el repertorio de instrucciones IA-32 del Pentium 4
1) prefetchnta, precapta en un buffer temporal para lectura.
2) prefetcht0, precapta en todas las caches disponibles.
3) prefetcht1, precapta en las caches L2 y L3 pero no en la cache L1.
4) prefetcht2, precapta solo en la cache L3.

20. ¿Que representa cada sigla del nombre POWER PC?

Las siglas de PowerPC vienen de “Performance Optimized With Enhanced RISC Performance Chip”.

21. ¿A qué generación pertenecen los procesadores POWERPC?

Pertenece a la tercera generación de tecnología RISC.

22. ¿Qué características tiene la arquitectura de los procesadores POWERPC?

 De instrucciones de tamaño fijo y regular.
 Arquitectura de carga/almacenamiento (load/store) .
 Instrucciones aritméticas y lógicas son de formato de 3 registros.
 Instrucciones un poco fuera de características RISC:

23. Dentro enunciado de “instrucciones un poco fuera de características” ¿Que incluyen dentro de estas?
 Una de multiplicación y acumulación.
 Las de salto condicional.
 También existen las de acceso a memoria.

24. ¿Cuáles son las etapas del procesador POWERPC?

 Etapa de pre-captación (de datos e instrucciones).
 Etapa de captación y decodificación.
 Etapa de agrupamiento y emisión.
 Colas de envío (núcleo de ejecución)
 Núcleo de Ejecución (12 unidades funcionales)
 Finalización
25. ¿Qué unidades incluyen la etapa de pre-captación?
 L1 (2 unidades separadas)
- L1 de 64kb para instrucciones.
- L1 de 32kb para datos.
 L2 única de 512kb.

26. ¿A partir de que procesadores POWERPC eran de 64 bits?

Los procesadores de 64 bits (aceptaban también 32 bits) empieza en los procesadores POWERPC G5.

27. Mencione las 12 unidades funcionales del nucleo de ejecución de un procesador POWERPC.
 4 Velocity Engine.
 2 unidades de Coma Flotante.
 2 unidades de punto fijo.
 1 unidad de Evaluación de registro de condición.
 1 unidad de operaciones de salto.
 2 unidades de Carga/Almacenamiento (Load/Store).

28. ¿Cuál es la distribución de las Caches del procesador POWERPC?

El procesador POWERPC posee dos caches:
 Cache 1 (2 unidades separadas)
- L1 de 64kb para instrucciones.
- L1 de 32kb para datos.
 Y una cache 2 de 512Kb.

29. ¿Qué utilizan los microprocesadores MIPS para realizar la predicción de dirección de destino de
salto?
Utiliza un algoritmo dinámico de 2 bits.

30. ¿En cuál etapa se realiza el re nombramiento de registros en los procesadores MIPS?
En la segunda etapa (decodificación)

31. ¿Cuántos registros existen para enteros en los procesadores MIPS?

Existen 33 registros lógicos y 64 registros físicos

32. ¿Cuántos registros existen para coma flotante en los procesadores MIPS?
Existen 32 registros físicos y 64 registros físicos

33. ¿Qué utiliza el Microprocesador para detectar dependencias entre las cuatros instrucciones
decodificadas simultáneamente?
Utiliza 24 comparadores de 5 bits cada uno.

34. ¿Mediante que se renombran los registros de enteros y coma flotante en los Microprocesadores
MIPS?
Mediante Tabla de correspondencia ( Map tables).

35. En los Procesadores MIPS, las instrucciones decodificadas, excepto saltos incondicionales y las
instrucciones pasan a tres colas según sea el tipo de instrucción. ¿Cuales son estas tres colas?
 Cola para instrucciones con enteros
  Cola para instrucciones de coma flotante
 Cola de direcciones

36. ¿Cuáles son los objetivos del diseño de del UltraSparc III?
 Aumento de la frecuencia de reloj respecto a los anteriores
 Reducción de los retardos de ejecución
 Eliminación de mayor numero posible de conexiones entre módulos alejados en la microarquitectura

37. La microarquitectura Sparc está dividida en seis unidades cuales son estas:
 Unidad de emisión de instrucciones
 Unidad de ejecución entera
 Unidad de ejecución de coma flotante
 Unidad de cache de datos
 Unidad de memoria externa
 Unidad de interfaz de sistema

38. ¿Cuáles son unidades no se consideran dentro del cauce de 14 etapas?

 Unidad de memoria externa
 Unidad de interfaz de sistema

39. ¿Qué es el WARF?

Es un banco de registros que permite eliminar caminos de bypass en el cauce de ejecución para enteros, y a
reducir el tiempo de de ciclo al acortarse el camino de datos para enteros y reducirse la complejidad de los
multiplexores de los caminos de bypass

40. ¿Qué es un multiprocesador monochip y de un ejemplo?

Es un chip que tiene 2 o más procesadores, el UltraSparc IV consta de 2 UltraSparc III

41. ¿Cuál es el comportamiento multihebra simultanea?

Es cuando un único procesador se comporta como varios procesadores lógicos.

42. En una microarquitectura supersegmentada: ¿Que gestiones se vuelven extremadamente importantes

y complejas?
 La dependencia entre las instrucciones
 Las interrupciones
 Las predicciones incorrectas