INFORME PREVIO #09

. ALUMNOS:

 CASTILLO PERALTA CHRISTIAN 16190156

. PROFESOR: CASIMIRO PARIASCA, ÓSCAR

. CURSO: CIRCUITOS DIGITALES 1.

ESCUELA DE INGENIERIA ELECTRONICA

UNMSM
 Dedicatoria:
A nuestros familiares y compañeros por brindarnos
todo su apoyo y nuestros profesores por
sus enseñanzas formándonos como futuros profesionales.
1) Indique la diferencia entre los latches y los flip-flops.

Bueno a decir verdad la relación entre ambos es muy grande pero sus diferencias más
radicales pueden ser:
 Los Latch es un circuito secuencial muy básico que esta retroalimentado, pero un
Flip-flop es lo mismo solo que posee un clock o señal de reloj adicional.
 El latch es más primitivo ya que posee mayor margen de error en sus formas de
memoria, a diferencia del Flip-flop que es más preciso por tener añadido un Detector
de Flancos después del Clock.
 Mayormente el Latch es un Circuito Discreto a diferencia de las distintos Chips o
Circuitos Integrados muy baratos y comunes en el mercado.
 Los latch son el corazón del Flip-flop en todas sus variedades ya que a su capacidad
de memoria se le agrega la capacidad de establecer o borrar la información en él.

2) Explicar la diferencia entre circuitos con entradas síncronas y con entradas asíncronas.

Como vemos ambas forma de entrada son en extremo útiles en toda unidad de memoria
en especial los Flip-flops, las diferencias entre ambas más claras son:

 Una entrada síncrona esta siempre ligada a la señal de reloj y dependerá de ella
siempre, pero una entrada asíncrona es totalmente ajena al Clock.
 La primera forma de entrada determina la salida si y solos si ocurre un flanco de
subida o de bajada, mientras el otro es indiferente al Clock y puede borrar o
establecer la salida cuando quiera.
 La entrada síncrona es útil para observar para establecer salidas “dinámicas” o
variables dependiendo del diseño del Flip-flop pero una entrada asíncrona siempre o
establecerá o borrará permanentemente la unidad de memoria.
 La entrada asíncrona es fundamentalmente para establecer estados de salidas
anteriores al cambio propuesto por las entradas síncronas.

3) Explique el funcionamiento del flip-flop SR síncrono implementado con puertas NAND. ¿Cómo
deben ser los pulsos de reloj? Muestre con una tabla de verdad.

Un flip-flop SR implementada con

compuertas NAND se comporta de la misma
manera que el Latch NAND para ello se necesita
de una señal de reloj bien sincronizada; es
decir, lo más cuadrada posible. A continuación
se muestra la tabla de verdad:

S R CLK Q
0 0 ↑ Ambigua
1 0 ↑ 0
 0 1 ↑ 1
1 1 ↑ 𝑄0 (sin cambio)
 ¿Qué sucede con las salidas si, mientras el pulso de reloj CK está en 1, se producen
cambios en las entradas S y/o R?
No interesa si el CLK está en 1 o en 0 lo que realmente interesa son los flancos de subida o
de bajada ya que estos promueven los disparos en la salida del flip-flop. No se produce ningún
cambio en las entradas S o R y si mantuviese en 1 el CLK entonces el flip-flop se comporta
como un Latch NAND.

 Explique el caso cuando un biestable es activado con flancos de pulsos de reloj.

Bueno es exactamente igual como se explicó para el Latch NAND solo que se le agrego la
señal de reloj y su respectivo detector de flancos, es decir cuando ocurra en el CLK un flanco
de subida o bajada se el flip-flop tomara la salida respectiva que se determinara por las
entradas síncronas y el estado anterior, al flanco de subida o bajada, de la salida.

 ¿Cuál es la ecuación característica de un biestable S-R?

Mayormente los Flip-flops SR usan en su interior, por factores de comodidad, un latch tipo
NOR y su Ecuación Característica es la siguiente:
Q (t+1) = S + 𝑅̅Q (T)

4) Explique el funcionamiento del flip-flop JK con señal de reloj. Muestre la tabla de verdad. ¿Cuál
es su ecuación característica?

Su funcionamiento es exactamente igual al Flip-flop SR

excepto cuando ambas entradas síncronas J y K están en
1, aquí ya no hay ambigüedad al contrario ocurre la
conmutación al estado anterior, al flanco del CLK, de la
salida. Su circuitería interna se muestra en la siguiente
imagen:

J K CLK Q
0 0 ↓ 𝑄0 (sin cambio)
1 0 ↓ 1
0 1 ↓ 0
1 1 ↓ ̅𝑄̅̅0̅ (conmuta)

Su ecuación característica es:

̅̅̅̅̅̅̅
Q (t+1) = J𝑄 ̅ Q (t)
(𝑡) + 𝐾

Si se le agrega las entradas asíncronas se obtiene:

 ̅̅̅̅ + CLR( J ̅̅̅̅̅̅
Q (t+1) =𝑃𝑅 ̅ Q (t))
𝑄(𝑡) + 𝐾

5) Explique para qué se utilizan las entradas de prefijación asíncronas (Preset-Clear) (Set-Reset)
en los flip-flops.

Bueno las entradas asíncronas son también llamadas “entradas predominantes” y son
̅̅̅̅̅̅̅̅̅̅̅ y 𝐶𝐿𝐸𝐴𝑅
conocidas como 𝑃𝑅𝐸𝑆𝐸𝑇 ̅̅̅̅̅̅̅̅̅ y son activas en bajo. Se usan mayormente para dar
estados deseados a los flip-flops en aplicaciones como Registros o Contadores, en donde se
necesita que estén en borrados de antemano. Su funcionamiento es el siguiente:

̅̅̅̅̅̅̅̅̅̅̅ = 𝐶𝐿𝐸𝐴𝑅
 𝑃𝑅𝐸𝑆𝐸𝑇 ̅̅̅̅̅̅̅̅̅ = 1. Las entradas asíncronas están inactivas y el Flip-flop es libre de
responder a las entradas J, K y CLK; en otras palabras, pueden llevarse a cabo la operación
con sincronización por reloj.
̅̅̅̅̅̅̅̅̅̅̅ = 0; ̅̅̅̅̅̅̅̅̅
 𝑃𝑅𝐸𝑆𝐸𝑇 ̅̅̅̅̅̅̅̅̅̅̅ esta activa y Q se establece en forma
𝐶𝐿𝐸𝐴𝑅 = 1. La señal 𝑃𝑅𝐸𝑆𝐸𝑇
inmediata en 1, sin importar que condiciones estén presentes en las entradas J, K y CLK.
La entrada CLK no puede afectar al Flip-flop mientras que 𝑃𝑅𝐸𝑆𝐸𝑇̅̅̅̅̅̅̅̅̅̅̅ = 0.
̅̅̅̅̅̅̅̅̅̅̅ = 1; ̅̅̅̅̅̅̅̅̅
 𝑃𝑅𝐸𝑆𝐸𝑇 𝐶𝐿𝐸𝐴𝑅 = 0. La señal ̅̅̅̅̅̅̅̅̅
𝐶𝐿𝐸𝐴𝑅 se activa y Q se borra de inmediato para
quedar en 0, sin importar las condiciones en las entradas J, K o CLK. La entrada CLK no
tiene efecto mientras que ̅̅̅̅̅̅̅̅̅
𝐶𝐿𝐸𝐴𝑅 = 0.
̅̅̅̅̅̅̅̅̅̅̅ = 𝐶𝐿𝐸𝐴𝑅
 𝑃𝑅𝐸𝑆𝐸𝑇 ̅̅̅̅̅̅̅̅̅ = 0. Esta condición no debe utilizarse, ya que puede producirse una
respuesta ambigua.
6) Las siguientes formas de onda se aplican a las entradas J-K , entradas asíncronas y de reloj,
como se muestra en la figura. Suponer que Q se encuentra inicialmente en RESET. Dibujar la
forma de onda de salida en Q

7) Realizar las siguientes conversiones:

a.- Utilizando un flip_flop J-K obtenga el tipo D y el tipo T.

FLIP FLOP tipo T FLIP FLOP tipo D

b.- Utilizando un flip_flop D obtenga el tipo T.

c.- Utilizando el Latch tipo D obtenga un Flip_Flop tipo D.

 Utilizando mapas de Karnaugh, obtenga las ecuaciones características a partir de las

tablas de verdad para los biestables D y T.
Bueno ambos tipos de Flip-flop son derivados de los dos primeros, estos derivados son:
 Flip-Flop Tipo D: Ocurre cuando las entradas S-R o J-K son opuestas mediante un inversor.
A continuación se muestra su símbolo, su tabla de verdad y su mapa de Karnaugh:
 D Q(t) CLK Q(t+1) 𝑸(𝒕) ̅̅̅̅̅̅
𝑸(𝒕)
0 0 ↓ 0
̅
𝑫
0 1 ↓ 0
1 0 ↓ 1
𝑫 1 1
1 1 ↓ 1

Su ecuación característica según el Mapa K seria:

Q(t+1) = D
Si se le agrega entradas asíncronas:
̅̅̅̅+CLR(D)
Q(t+1) =𝑃𝑅
 Flip-Flop Tipo T: Ocurre cuando las entradas S-R o J-K son idénticas en niveles lógicos. A
continuación se muestra su símbolo, su tabla de verdad y su mapa de Karnaugh:

𝑸(𝒕) ̅̅̅̅̅̅
𝑸(𝒕)
T Q(t) CLK Q(t+1)
0 0 ↓ 0
̅
𝑻 1
0 1 ↓ 1
1 0 ↓ 1
𝑻 1
1 1 ↓ 0

Su ecuación característica según el Mapa K seria:

Q(t+1) = T ⊕Q(t)
Si se le agrega entradas asíncronas
̅̅̅̅+CLR(T ⊕Q(t))
Q(t+1) =𝑃𝑅

8) Muestre los símbolo de los flip-flops de acuerdo a la norma ANSI/IEEE y a la norma IEC.
Presentar los diagramas esquemáticos de los C.I, utilizados en esta práctica, así como sus tablas
de verdad.

La simbología IEC es la usada comúnmente, a decir verdad en toda la resolución se ha

usado pura simbología IEC es la más metódica y más usada para la enseñanza de cursos de
Sistemas Digitales. La simbología ANSI/IEEE es las más reconocida a nivel mundial, por ello
posee una gran reputación es un poco más compleja que la propuesta por IEC pero a
continuación se muestra algunos de los flip-flops usando esta simbología.
Bueno los Circuitos Integrados a usar son 8 y se recomienda usar los de la familia TTL.
Comencemos:

Compuerta NAND

Compuerta NOR
Compuerta NOT

Compuerta AND

Flip-flop Tipo D
Latch Transparente

Flip Flop JK

Flip Flop JK especial

9) Típicamente, las hojas de especificaciones de los fabricantes especifican cuatro tipos de
retardos asociados con los flip-flop. Nombrar y describir cada uno de ellos.

A menudo, los fabricantes especifican el tiempo de respuesta de un flip-flop al dato de

entrada y a la señal de reloj, como se indica en la figura de la página siguiente. Las señales
mostradas representan varias transiciones entre niveles lógicos. Como ocurre en realidad, las
transiciones se indican considerando que se necesita un tiempo finito para subir o bajar de un
nivel a otro. Sin embargo, aun visualizadas, las transiciones están muy idealizadas, se muestran
como subidas o bajadas lineales con el tiempo. Realmente, las señales de las transiciones en
sistemas digitales pueden ser bastante complicadas.

Unas veces algunos niveles lógicos pueden aproximarse asintóticamente; otras en las
proximidades de algunos de los niveles puede haber oscilaciones cerca de la transición. Y
generalmente habrá algún retardo antes de que una señal haga cualquier pequeña excursión en
la dirección de avance. Por todas estas razones, en lugar de especificar el tiempo de transición
entre un nivel y el siguiente, es más conveniente especificar el tiempo que dura la transición
desde el 10% al 90% del intervalo total entre niveles. Como se ha señalado en el diagrama de
tiempos de la señal de reloj, este tiempo de transición será tr(rise). Análogamente se define un
tiempo de bajada tf(fall), como el tiempo de transición entre el 90 y el 10% del intervalo entre
niveles. Las señales mostradas se aplican a flip-flops tipo D, cuya transición de disparo
suponemos que se realiza en la transición positiva de la señal de reloj, del cero al uno lógico.
Esta transición se indica en la figura (a) y en la figura (b) se representa una transición del cero al
uno lógico del dato de entrada D.
Las relaciones entre las señales de las figuras (a) y (b) se entienden si se indica que la transición
en D debe preceder a la transición de disparo de reloj un tiempo denominado “tiempo de
establecimiento tsetup”. Si el flip-flop reconoce y responde propiamente a la nueva entrada de
dato D, con certeza el cambio en D debe preceder al flanco de reloj un intervalo de tiempo no
inferior a tsetup. La figura (c) representa una transición de D de 1 a 0.

Las relaciones entre las figuras (a) y (c) se proponen para indicar que si el cambio en D se
reconoce sin fallo, el nivel D debe mantenerse como mínimo durante un tiempo thold (tiempo
de mantenimiento) después del flanco de reloj. En conjunto si el flip-flop responde al cambio en
D, este debe ocurrir como mínimo en el instante tsetup anterior al flanco de reloj y después de
él debe persistir como mínimo un tiempo thold. Finalmente señalamos que los Sistemas
Digitales Página 112 instantes en que transcurren las transiciones se toman normalmente
cuando la transición está en la mitad de los dos niveles lógicos (50%). Las relaciones entre el
flanco de reloj y la señal de salida en las figuras (d) y (e) indican que si el requerimiento con
respecto a los tiempos de establecimiento y mantenimiento se cumple, habrá un retardo de
propagación tpd (propagation delay) entre el flanco de reloj y la respuesta en las salidas, Q y Q ,
del flip-flop. El retardo de la salida que cambia del nivel bajo al alto es tpd,LH (low-high), y el
otro tpd,HL (high-low).
Bibliografía y Sitios Web

 Sistemas Digitales, Principios y Aplicaciones (Ronald Tocci)

 Diseño Digital-Principios y Prácticas( Jhon Wakerly)
 http://es.wikipedia.org/wiki/Latch
 http://www.professorvalfredo.com.br/Download/Simbologia%20IEEE.pdf
 http://www.futurlec.com
 http://www.datasheetcatalog.org/datasheets/50/375708_DS.pdf