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Problemas Resueltos T3 11 12 Moodle

Sistemas Digitales (Universidad Politécnica de Madrid)

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P1_T3 P2_T3
P1.- Represéntese el número 3842(10 en los
siguientes códigos de numeración a) Binario puro.
a) Binario puro 384210=1111000000102
b) Octal
c) Hexadecimal
X X/2= Resto
3842 1921 0 P2.- Dados los números A y B, codificados en binario puro: A= 00100101 y B=
b) Octal 10011011. Se pide:
1921 960 1
384210=74028 a) Exprésense los números A y B en hexadecimal.
960 480 0
X X/8= Resto A= 0010 0101 = 2516 y
480 240 0
B= 1001 1011 = 9B16
3842 480 2 240 120 0
b) Exprésense los números A y B en octal
480 60 0 c) Hexadecimal 120 60 0
Se dividen en grupos de 3 bits y se traduce:
384210 = F0216 60 30 0 A= 00 100 101 = 0458
60 7 4
30 15 0 B= 10 011 011 = 2338
X X/16= Resto
15 7 1 c) ¿Cuál es el valor que contendrían dichos números si considerásemos
3842 240 2 que representan dos números en formato BCD-8421?
7 3 1
240 15=F 0 3 1 1 Se dividen en grupos de 4 bits y se traduce:
A= 0010 0101 = 25BCD
B= 1001 1011 = 9? BCD Æ NO SE PUEDE

P2_T3 P3_T3
d) ¿Cuáles son los valores de los números binarios A y B calculados
mediante la expresión algebraica correspondiente? P3.- Constrúyase un sistema que calcule el cuadrado del
A= 00100101 =1*20+0*21+1*22+0*23+0*24+1*25 = número que se presente en su entrada. Los números de
=1+4+32= 3710 entrada están codificados en complemento a dos, con
B= 10011011 tres bits; la salida de dicho sistema también está
=1*20+1*21+0*22+1*23+1*24+0*25+0*26+1*27= codificada en complemento a dos. Obténgase:
=1+2+8+16+128 = 15510 a) El rango de representación de números que se
pueden obtener con 3 bits en complemento a dos.
b) El número máximo en decimal que puede
e) Indíquese el rango de representación de los números codificados en
binario puro con n bits. Particularice el rango de representación para 8
obtenerse a la salida del sistema.
bits c) El número de bits que debe tener la salida.
d) La tabla de verdad y la expresión simplificada
Rango de representación= Intervalo entre el mayor y el de las salidas.
menor número representable e) El circuito construido con puertas AND, OR y
Con n bits: [0,2n-1] NOT.
Con 8 bits: [0,28-1]= [0,255]
Potencias de 2:
1, 2, 4, 8, 16, 32, 64, 128
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d) La tabla de verdad y la expresión simplificada de las salidas. P3_T3

P3_T3
a) El rango de representación de números que se
pueden obtener con 3 bits en complemento a dos.
n-1 n-1

2 3-1 3-1

b) El número máximo en decimal que puede obtenerse a

la salida del sistema.
(-4)2 =16

c) El número de bits que debe tener la salida.

magnitud:1610 = 10000 Æ 5 bits y el bit de signo
Æ 6 bits

e) El circuito construido con puertas AND, OR y NOT. P3_T3 P4_T3

P4. Dados los números binarios A y B, A = 10001011 y B = 10100001.

a) Indíquese el valor de A y B, si los códigos dados representasen
números en signo-magnitud y en complemento a 2.
3 2 1 0 2 1 0 0 2 1
b) Indíquese los rangos de representación de los números representados
2 2 1 0 2 1 0 1 0
en signo-magnitud y complemento a 2, con n bits.
1
c) Obténgase A y B de los números binarios dados.
0 2 1 0 2 1 0 2 1 0 2
d) Indíquese que valores representan los números A y B en signo
1 0 0
magnitud y complemento a dos.
e) Realícese la suma binaria, Sb, de los números A y B.
f) Indíquese qué valor representa el número Sb en complemento a
dos
g) ¿El valor Sb corresponde con el resultado de la resta entre A y B
(A-B) en complemento a dos? Si no corresponde, indíquense las
correcciones que deberían realizarse para que el resultado fuese
correcto.
h) Suponiendo que se utilizan palabras de 12 bits y que los números
del enunciado corresponden a códigos en complemento a 2,
realícese la extensión de signo de los números A y B.

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P4_T3 P4_T3
A = 10001011 y B = 10100001 b) Indíquese los rangos de representación de los números
a) Indíquese el valor de A y B, si los códigos dados representasen representados en signo-magnitud y complemento a 2, con n bits.
números en signo-magnitud y en complemento a 2.

signo-magnitud: A=10001011; V(A)= 1x20+1x21+1x23= -11 RANGO DE REPRESENTACIÓN

B=10100001; V(B)= 1x20+1x25= - 33 en signo-magnitud: [-2n-1+1, 2n-1-1], [-(28-1-1), 28-1-1] = [- 127, 127]
CA2: [-2n-1, 2n-1-1], [-28-1, 28-1-1] = [- 128, 127]
complemento a 2:
c) Obténgase A y B de los números binarios dados (A=10001011; B=10100001)
V(A)=(1x20+1x21+1x23) – (28-1) = -117
A= 01110100 B=01011110
d) Indíquese que valores representan los números A y B en signo magnitud y
V(B)=(1x20 +1x25) – (28-1) = - 95 complemento a dos.
SIGNO- 01110100; V(A’)= 1x22+1x24+1x25+1x26= + 116
MAGNITUD 01011110; V(B’)= 1x21+1x22+1x23+1x24+1x26= + 94
01110100; V(A’)= 1x22+1x24+1x25+1x26= + 116
CA2 01011110;
V(B’)= 1x21+1x22+1x23+1x24+1x26= + 94
Potencias de 2x:
1, 2, 4, 8, 16, 32, 64, 128

P4_T3 P4_T3
e) Realícese la suma binaria, Sb, de los números A y B.
h) Suponiendo que se utilizan palabras de 12 bits y que los
1111 Acarreo números del enunciado corresponden a códigos en complemento
A = 10001011 a 2, realícese la extensión de signo de los números A y B.
+B’ = 01011110
11101001 A = 10001011 Æ 111110001011
f) Indíquese qué valor representa el número Sb en complemento a dos B = 10100001 Æ 111110100001
Sb=11101001;
V(Sb)= 1x20+1x23+1x25+1x26 – 1x27= 1+8+32+64-128=-23

g) ¿El valor Sb corresponde con el resultado de la resta entre A y B (A-B)

en complemento a dos? Si no corresponde, indíquense las correcciones
que deberían realizarse para que el resultado fuese correcto.

11111 Acarreo No coincide. Habría que

A = 10001011 sumar 1 (el que se suma
+B’(CA2) = 01011111 para hacer un nº negativo
Rb 11101010 en CA2)
V(Rb) = 26 + 25+ 23 + 21– (28-1) = (64+32+8+2) – 128 = -22
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P5_T3 P5_T3
P5.- Se desea realizar un circuito sumador/restador de a) Realícese el diseño lógico del tal circuito, utilizando
números de dos bits representados en C2. Suponiendo que el sumadores totales y puertas lógicas, e indicando claramente
resultado R también venga expresado en C2 con dos bits, que todas las conexiones, entradas y salidas del mismo.
los números se representan de la forma B= b1 b0 A= a1 a0 R= r1 Cin

r0 y que la operación se expresa del siguiente modo R = B±A; R = B±A

a
se pide: b FA S
a) Realícese el diseño lógico del tal circuito, utilizando
Cin = 0 en SUMA
sumadores totales y puertas lógicas, e indicando claramente Cin = 1 en RESTA
Cout
todas las conexiones, entradas y salidas del mismo.
b) En el sumador/restador del apartado anterior, en
caso de realizar solamente sumas, el desbordamiento puede
detectarse mediante la función lógica D = b 1 a 1 r1 + b1 a1 r 1
Constrúyase el circuito combinacional que implementa la
función D, utilizando puertas lógicas.
c) El rango de representación de los números de n bits
en complemento a 2. ¿Qué resultados se obtendrían en las
salidas del circuito del apartado a) para los casos de la tabla
adjunta? ¿En que casos habrá desbordamiento?

P5_T3 c) El rango de representación de los números de n bits en P5_T3

b) En el sumador/restador del apartado anterior, en caso de
complemento a 2. ¿Qué resultados se obtendrían en las
realizar solamente sumas, el desbordamiento puede detectarse
salidas del circuito del apartado a) para los casos de la tabla
mediante la función lógica D = b 1 a 1 r1 + b1 a1 r 1
adjunta? ¿En que casos habrá desbordamiento?
Constrúyase el circuito combinacional que implementa la función
D, utilizando puertas lógicas. RANGO DE REPRESENTACIÓN en CA2: [-2n-1, 2n-1-1]
B (en C2) operación A (en C2) R (en C2) Desbordamiento
b1 b0 Suma/resta a1 a0 r1 r0 D
0 1 + 0 1 1 0 1
0 1 + 1 1 0 0 0
0 1 - 1 0 1 1 0
0 1 - 0 0 0 1 0

01 Acarreo 11 Acarreo
01 (+1) 01 (+1) 01 (+1) 01 (+1)
+ 01 (+1) + 11 (-1) - 10 -(-2) - 00 –(0)
10 (+2) 00 (+0) 11 (+3) 01 (+1)
Ci ≠Ci -1 Æ Ci =Ci -1 Æ OVERFLOW
D=1 D=0

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P5_T3 P6_T3
B (en operación A (en R (en C2) Desborda-
C2) C2) miento
P6.- Se desea construir un dispositivo hardware que genere la función
b1 b0 Suma/ a1 a0 r1 r0 D trigonométrica y = sen(x), para los valores de entrada, x, y salida y,
resta
0 1 + 0 1
indicados en la tabla adjunta. Se considerará que los valores de la
1 0 1
salida son números enteros; es decir, valores aproximados, con un
0 1 + 1 1 0 0 0 solo bit de precisión y multiplicados por 10.
0 1 - 1 0 1 1 0 Se pide: x (en grados) x x x 2 1 0
y

0 1 - 0 0 0 1 0 a) Represéntese en formato signo/magnitud los 0 0 0 0 0

45 0 0 1 7
valores de la salida y, para todas las posibles 90 0 1 0 10
135 0 1 1 7
combinaciones de la entrada x, con el número 180 1 0 0 -0
225 1 0 1 -7
01 Acarreo mínimo de bits. 270 1 1 0 -10
01 (+1) b) Indíquese el rango de representación de los 315 1 1 1 -7

+ 01 (+1) números en formato signo/magnitud, señalando

10 (+2) una desventaja de este tipo de representación.
Ci ≠Ci -1 Æ c) Obténganse las funciones lógicas resultantes
D=1 del bit de signo y los de la magnitud.
D = C2 ⊕ C1 = 1 d) Desarróllense las funciones lógicas del bit de
signo y del bit más significativo de la magnitud,
mediante el Teorema de Expansión de
Shannon, considerando las variables de
expansión x2 y x1.

a) Represéntese en formato signo/magnitud los valores de la salida y, para P6_T3 P6_T3

b) Indíquese el rango de representación de los números en formato
todas las posibles combinaciones de la entrada x, con el número mínimo de signo/magnitud, señalando una desventaja de este tipo de
bits. representación.
a) En formato signo/magnitud: 1 bit de signo y para magnitud máxima
de 10 Æ 1010 Æ 4 bits
N=5, Positivos: 0 Æ 2n-1-1 Æ 0 a 25-1-1= 15
Negativos: -0 Æ -2n-1-1 Æ -0 a -15

c) Obténganse las funciones lógicas resultantes del bit de signo y los de la magnitud.

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P6_T3 P7_T3

d) Desarróllense las funciones lógicas del bit de signo y del bit más significativo P7.- Se desea diseñar un circuito combinacional, que sea capaz de
de la magnitud, mediante el Teorema de Expansión de Shannon, considerando sumar o restar dos números A y B, representados en binario natural. La
las variables de expansión x2 y x1. operación, se gestionará mediante una señal de control X, de forma
que si X = 0 se realiza la suma (A+B) y si X = 1 se resta. (A–B).
Considérese que siempre es A>B. Se pide:
a) Dibújese un diagrama de bloques de una célula básica completa
sumadora/restadora de 1 bit, indicando las señales de entrada y salida
del bloque.
S 2 1 2 1 2 1 2 1 b) Tomando como base la célula del apartado anterior, realícese un
esquema de bloques para datos de tres bits A = a2a1a0 y B = b2b1b0,
indicando las señales de entrada y salida de cada bloque y las
conexiones entre ellos.
c) Exprésense las relaciones entre las entradas y las salidas de la
célula básica mediante una tabla de verdad.
d) Simplifíquense al máximo las funciones correspondientes a las
señales de salida utilizando mapas de Karnaugh.
e) Impleméntense las funciones resultantes mediante puertas lógicas.

P7_T3 P7_T3
a) Dibújese un diagrama de bloques de una célula básica completa c) Exprésense las relaciones entre las entradas y las salidas de la
sumadora/restadora de 1 bit, indicando las señales de entrada y salida célula básica mediante una tabla de verdad.
del bloque.

b) Tomando como base la célula del apartado anterior, realícese un esquema

de bloques para datos de tres bits A = a2a1a0 y B = b2b1b0, indicando las
señales de entrada y salida de cada bloque y las conexiones entre ellos.

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P7_T3 P7_T3
d) Simplifíquense al máximo las funciones correspondientes a las señales
e) Impleméntense las funciones resultantes mediante puertas lógicas.
de salida utilizando mapas de Karnaugh.
bCi-1
Xa 00 01 11 10

00 0 1 0 1

01 1 0 1 0

11 1 0 1 0

10 0 1 0 1
i-1
bCi-1
Xa 00 01 11 10

00 0 0 1 0 i i-1 i-1 i i-1 i-1

01 0 1 1 1
i-1
11 0 0 1 0 i-1

10 0 1 1 1

P8_T3 P8_T3
P8.- Se desea realizar un sumador restador en complemento a dos de 4 a) Realice un esquema de un sumador binario paralelo con acarreo
bits: b3, b2 b1 b0 y a3, a2, a1, a0. Se pide: serie de 4 bits, utilizando sumadores completos ¿Cómo influye sobre el
a) Realice un esquema de un sumador binario paralelo con acarreo serie resultado final de la suma el acarreo en serie? Justifíquelo.
de 4 bits, utilizando sumadores completos ¿Cómo influye sobre el
resultado final de la suma el acarreo en serie? Justifíquelo.
b) Sobre el sumador anterior, realice la operación 3+4 rellenando la tabla
adjunta.

c) Modifique el esquema del apartado a, añadiéndole las puertas lógicas

básicas necesarias para convertirlo en un sumador/restador en
complemento a 2.
d) Utilizando el esquema anterior, realice la operación 3 - 4 en C2, rellenando
la tabla adjunta. Indique razonadamente si se produce o no desbordamiento
de la magnitud y/o el signo.
El acarreo de salida de cada etapa es el acarreo de entrada de la etapa
siguiente; el resultado de la suma será definitivo cuando se hayan
transmitido todos los acarreos procedentes de las etapas previas, y
operado con los bits de las palabras a sumar. Por tanto será
dependiente del número de bits.
El retardo total del sumador es la suma de los retardos de los
sumadores completos de un bit, debido a la transmisión serie de los
acarreos.

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P8_T3 P8_T3
c) Modifique el esquema del apartado a, añadiéndole las puertas lógicas
b) Sobre el sumador anterior, realice la operación 3+4 rellenando la tabla básicas necesarias para convertirlo en un sumador/restador en
adjunta. complemento a 2.

d) Utilizando el esquema anterior, realice la operación 3 - 4 en C2, rellenando P8_T3

la tabla adjunta. Indique razonadamente si se produce o no desbordamiento
de la magnitud y/o el signo.

Acarreo: c4 c3111
3(CA2): 0011
4(CA1): 1011
+ 1
1111

3(CA2): 0011
-4(CA2): 1100
1111

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