ELECTRÓNICA DIGITAL

UNIDAD 3

TAREA 3
CIRCUITOS SECUENCIALES

GENDERSON MAURICIO OROZCO RENDON

CÓDIGO: 1121902083

GRUPO: 243004_45

TUTOR
CARLOS AUGUSTO FAJARDO

UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD

INGENIERÍA ELECTRÓNICA
CEAD ACACIAS
ABRIL 2019
 ACTIVIDADES A DESARROLLAR
Realizar el diseño a nivel de diagrama de bloques y la implementación en VHDL de los
siguientes circuitos digitales.
Ejercicios a resolver.
1. Diseñe un flip-flop tipo D, con reset activo en alto y enable activo en alto.
a. Un pantallazo con la descripción en VHDL

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-- Nombre: Oswaldo Noe Martinez
Araujo
-- Documento: 77170862
-- Fecha: 5/11/2019
-- Proyecto: Tarea 3 – Actividad 1
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----------------------------------
library IEEE;
use IEEE.std_logic_1164.all;

entity flip_flop_tipo_D is
Port ( clk : in STD_LOGIC;
Reset : in STD_LOGIC;
D : in STD_LOGIC;
Enable : in STD_LOGIC;
Q : in STD_LOGIC);
end flip_flop_tipo_D;

architecture Behavioral of
flip_flop_tipo_D is

begin

process (clk)

begin
if clk'event and clk='1' then
if reset='1' then
Q<='0';
elsif enable ='1' then
Q<=D;
end if;
end if;
end process;
end Behavioral;

b. Un pantallazo con el RTL generado por VIVADO.

2. Diseñe un registro de 8 bits con reset activo en alto.

a. Un pantallazo con la descripción en VHDL

b. Un pantallazo con el RTL generado por

VIVADO.
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-- Nombre: Oswaldo Noe Martinez Araujo
-- Documento: 77170862
-- Fecha: 6/11/2019
-- Proyecto: Tarea 3 – Actividad 2
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--------------------------
library IEEE;
use IEEE.std_logic_1164.all;
entity registro_8_bits is
Port ( clk : in STD_LOGIC;
Reset : in STD_LOGIC;
Enable : in STD_LOGIC;
Entrada : in STD_LOGIC_VECTOR (7 downto 0);
salida : out STD_LOGIC_VECTOR (7 downto 0));
end registro_8_bits;

architecture Behavioral of registro_8_bits is

Signal Q, D : STD_LOGIC_VECTOR (7 downto 0);

begin

process (clk)

begin

if clk’event and clk=’1’ then

if reset=’1’ then
Q <= (others =>’0’);
elsif enable =’1’ then
Q <= D;
end if;
end if;
end process;

D <= Entrada;
Salida <= Q,

end Behavioral;
3. Diseñe un flip-flop tipo T con enable.

a. Un diagrama de bloques.

b. Un pantallazo con la descripción en VHDL

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 -- Nombre: Oswaldo Noe Martinez Araujo
-- Documento: 77170862
-- Fecha: 8/11/2019
-- Proyecto: Tarea 3 – Actividad 3
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-------------------
library IEEE;
use IEEE.std_logic_1164.all;

entity flipfloptt_bits is
Port ( clk : in STD_LOGIC;
Reset : in STD_LOGIC;
Enable : in STD_LOGIC;
T : : in STD_LOGIC;
Q : out STD_LOGIC);
end flipfloptt;

architecture Behavioral of flipfloptt is

begin

process (clk)

begin

if clk’event and clk=’1’ then

if reset=’1’ then
Q <= ’0’;
elsif enable =’1’ then
Q <= not(T);
end if;
end if;
end process;

end Behavioral;

c. Un pantallazo con el RTL generado por VIVADO

-- Nombre: Oswaldo Noe Martinez Araujo
-- Documento: 77170862
-- Fecha: 8/11/2019
-- Proyecto: Tarea 3 – Actividad 3
--------------------------------------------------------------------------------
library IEEE;
use IEEE.std_logic_1164.all;

entity flipfloptt_bits is
Port ( clk : in STD_LOGIC;
Reset : in STD_LOGIC;
Enable : in STD_LOGIC;
T : : in STD_LOGIC;
Q : out STD_LOGIC);
end flipfloptt;

architecture Behavioral of flipfloptt is

begin

process (clk)

begin
 if clk’event and clk=’1’ then
if reset=’1’ then
Q <= ’0’;
elsif enable =’1’ then
Q <= not(T);
end if;
end if;
end process;

end Behavioral;