Pontificia Universidad Católica Madre y Maestra

Facultad de Ciencias de la Ingeniería

Departamento Ingeniería Electrónica y Telecomunicaciones

Nombres:
Ángel Osvaldo

Apellidos:
Richard Peña

Matricula:
2018-0772

Materia:
Circuito Lógico (ITE-222)

Profesor/a:
Ing. Cesar Hernández

Asunto:
Tarea #6

Titulo:
Lógica Secuencial Síncrona

Fecha de Entrega:
9mo de noviembre del 2019
 Tarea 6

Lógica Secuencial Síncrona

Punto I.- Probar los LATCH S-R NAND y NOR en el programa de diseño con las entradas
desactivadas. Explicar el comportamiento del programa de diseño. Activar una señal de
entrada en cada uno y probar nuevamente.
2) Latch Nand: En este diseño, la desactivación de cada entrada se realiza con un “1”
lógico, por lo que, si al simular de manera simultanea con Set y Reset en “1”, las
compuertas necesitan al menos un “0” lógico en sus entradas, y a la salidas “q” y “qn”
les llega un valor de “alta impedancia” ya que no estaba siendo simulados, provoca
que el diseño no se decida de manera correcta que valor asignar, provocando un ciclo
teóricamente infinito, causando el error en el programa de diseño. Ya al estar
cualquiera de las entradas activadas, es decir en un “0” lógico, las compuertas ya
asignan un valor, por lo que el error ya no aparece.

Latch NAND
U6:C
10
0 8
1
9

7400

U6:D
13
11
1
12
0
7400

Ángel Richard
20180772

2) Latch Nor: Pues a este le sucede lo mismo que el anterior, la única diferencia es que en este,
las entradas se activan con un “1” lógico y de desactivan con un “0” lógico, lo que significa que
cuando ambas entradas están en “0” al momento de simular, provoca que el programa
muestre un error al momento de simulación, ya que este tampoco permite el cambio de ambas
entradas de manera simultánea, al igual que en el Latch Nand.
 Latch NOR
U7:A
2
0 1
1
3

7402

U7:B
5
4
0
6
0
7402
Ángel Richard
20180772

Responder:

- El fallo en el programa de simulación se debe a:

1. El circuito latch es inestable.
2. Ambos circuitos ven el estado prohibido en sus entradas.
3. El programa de diseño entra en un ciclo infinito con estos circuitos.
4. Es un fallo del programa de diseño.
5. Es un problema en la computadora donde corre un programa de diseño pirateado.

Punto II.- Probar en el simulador y explicar los LATCH SINCRONOS

Latch Sincrono NAND Latch

Set Asincrono
Set Sincrono 1
1
U6:A
1
U5:A Set Sincrono
1 3 2 12
2 13 0 Q 0
7400 7410

Señal Control
0 Señal Control 1
U6:B U5:B
4 3
6 4 6 1
5 5 1 Qn
0 Reset Sincrono
7400 7410
Reset Sincrono Ángel Richard
0 20180772

Reset Asincrono
 NAND Latch Sincrono NOR
ono Set Asincrono
0
5:A Set Sincrono U11:A U3:B
12 1 3
0 Q 0 3 4 6
2 5 1 Qn
0
74LS08 74LS27

Señal Control 1
U11:B U3:C
4 9
5:B 6 10 8
5 11 0 Q
6 1
1 Qn 74LS08 74LS27

0
Reset Sincrono Ángel Richard
Ángel Richard 1 20180772
20180772

rono Reset Asincrono

Calificar de verdadero (v) o falso (f) las siguientes aseveraciones.

a) Si se activan el set asíncrono, el reset asíncrono y el control: Q y Qn toman el

mismo valor, (0 para latch NAND y 1 para latch NOR) V
b) Las señales de más alta jerarquía son el set y reset síncronos. F
c) Las señales de más alta jerarquía son el set y reset asíncronos. V
d) Si tenemos el set y reset asíncronos desactivados, set y reset síncronos activados
y el control se pasa de 1 a 0: Q queda en 0 y Qn en 1. F
e) Para el mismo caso d Q y Qn quedan indefinidos. V
f) Las señales set y reset asíncronos son activos altos en el latch NOR y activos bajo
en el latch NAND. V
g) Las señales set y reset síncronos son activos altos en el latch NOR y activos bajo
en el latch NAND. F
h) La salida Q se pone en 1 activando el set síncrono y el control o solo el set
asíncrono. Solo el set asíncrono y el control
i) La salida Q se desactiva activando el reset asíncrono y el control o solo el reset
síncrono. Solo el reset asíncrono y el control
Punto III.- FlipFlop J-K flanco positivo S y R activos altos

Flip-Flop J-K Flanco Positivo

Set
0
J U12:A U13:A
1 1

1 2 12 2 12
?
Qn
13 13
U11:C
1 U4:C U4:D U4:E 9 74LS11 74LS27
CK 5 6 13 12 11 10
8
10

7404 7404 7404 74LS08 U12:B U13:B

3 3
4 6 4 6
1 5 5
?
Q
74LS11 74LS27
K
0 Ángel Richard
20180772
Reset
Flip-Flop J-K Flanco Negativo
Toma en cuenta que:

Ck=0 reloj fijo en estado bajo

Ck=1 reloj fijo en estado alto

Marcar el comportamiento de acuerdo a las condiciones de las entradas.

3.1. Con J=1, K=0, S=0 y R=0

1. Q=1, Qn=0 con CK=0.

2. Q=1, Qn=0 con CK=1.
3. Q=1, Qn=0 con CK cambiando de 1 a 0.
4. Q=1, Qn=0 con CK cambiando de 0 a 1.
5. Q=0, Qn=1 con CK cambiando de 0 a 1.
3.2. Con J=0, K=1, S=0 y R=0

1. Q=1, Qn=0 con CK=0.

2. Q=1, Qn=0 con CK=1.
3. Q=1, Qn=0 con CK cambiando de 1 a 0.
4. Q=1, Qn=0 con CK cambiando de 0 a 1.
5. Q=0, Qn=1 con CK cambiando de 0 a 1.
3.3. Con J=1, K=1, S=0 y R=0

1. Q=0, Qn=0 estado prohibido

2. Q=0, Qn=0 con CK=1.
3. Q=~Q, Qn=~Qn con CK cambiando de 1 a 0.
4. Q=~Q, Qn=~Qn con CK cambiando de 0 a 1.
5. Q=0, Qn=1 con CK cambiando de 0 a 1.
3.4. Las señales con más alta jerarquía son:

1. J
2. JyK
3. S
4. SyR
5. R
3.5. Que sucede si iniciamos simulando el circuito como se muestra (con S y R en
cero).

1. Q=1, Qn=0.
2. Q=0, Qn=1.
3. Q y Qn toman valores aleatorios
4. Se genera un error
5. Q y Qn quedan indefinidos (encendiendo y apagando)
Punto IV.- Fli-flop flanco positivo con S-R activos bajo

Flip-Flop D Flanco Positivo Latch NAND

Set
D 1
U9:C U18:A
CK 1 1 10
8
1
2 12 Q
1
9 13
U19:A
U20:C U20:B U20:A 1 7400 7410
13

3
5 6 3 4 1 2 2
U9:D
U20:D U18:B
74LS08 13
7404 3
7404 7404 7404
11 4 6
0
Qn
12

12 5

7400 7410

1
Ángel Richard
Reset 20180772

4.1 Que sucede si iniciamos simulando el circuito como se muestra (con S=1 y R=0).

1. Q=1, Qn=0.
2. Q=0, Qn=1.
3. Q y Qn toman valores aleatorios
4. Se genera un error
5. Q y Qn quedan indefinidos (encendiendo y apagando)
4.2 Con D=0, S=1 y R=1

1. Q=0, Qn=1 con CK=0.

2. Q=0, Qn=1 con CK=1.
3. Q=0, Qn=1 con CK cambiando de 1 a 0.
4. Q=1, Qn=0 con CK cambiando de 0 a 1.
5. Q=0, Qn=1 con CK cambiando de 0 a 1.
4.3 Con D=1, S=1 y R=1

1. Q=1, Qn=1 estado prohibido

2. Q=1, Qn=0 con CK=1.
3. Q=~Q, Qn=~Qn con CK cambiando de 1 a 0.
4. Q=~Q, Qn=~Qn con CK cambiando de 0 a 1.
5. Q=1, Qn=0 con CK cambiando de 0 a 1.
Punto V.- Flip-flop J-K 74111

Flip-Flop J-K Compuerta 74111

1
0
U22:A
2

4 7
0
S

J Q
5
0 CLK
1 6
K Q 1
R
3

74111

0 Ángel Richard
20180772
1

5.1 Con J=1, K=0, S=1 y R=1

1. Q=1, Qn=0 con CK=0.

2. Q=1, Qn=0 con CK=1.
3. Q=1, Qn=0 con CK cambiando de 1 a 0.
4. Q=1, Qn=0 con CK cambiando de 0 a 1.
5. Q=0, Qn=1 con CK cambiando de 0 a 1.
5.2 Con J=0, K=1, S=1 y R=1

1. Q=1, Qn=0 con CK=0.

2. Q=1, Qn=0 con CK=1.
3. Q=1, Qn=0 con CK cambiando de 1 a 0.
4. Q=1, Qn=0 con CK cambiando de 0 a 1.
5. Q=0, Qn=1 con CK cambiando de 0 a 1.
 5.3 Con J=1, K=1, S=1 y R=1
1. Q=0, Qn=0 estado prohibido
2. Q=0, Qn=0 con CK=1.
3. Q=~Q, Qn=~Qn con CK cambiando de 1 a 0.
4. Q=~Q, Qn=~Qn con CK cambiando de 0 a 1.
5. Q=0, Qn=1 con CK cambiando de 0 a 1.
5.4 Las señales con más alta jerarquía son:

1. J
2. JyK
3. S
4. SyR
5. CK
5.5 Que sucede si iniciamos simulando el circuito como se muestra (con S y R en
uno).

1. Q=1, Qn=0.
2. Q=0, Qn=1.
3. Q y Qn toman valores aleatorios
4. Se genera un error
5. Q y Qn quedan indefinidos (encendiendo y apagando)
Punto VI. - Flip-flop T creado con J-K 74111

p J-K Compuerta 74111 Flip-Flop T Compuerta 74111

1
1
U22:A U22:B
14
2

4 7 12 9
0 1
S

J Q J Q
5 11
CLK 0 CLK
1 6 15 10
K Q 1 K Q 0
R

R
3

13

74111 74111
Ángel Richard Ángel Richard
20180772 20180772
1

6.1 Con T=0, S=1 y R=1

1. Q=1, Qn=0 con CK=0.

2. Q=1, Qn=0 con CK=1.
3. Q=1, Qn=0 con CK cambiando de 1 a 0.
4. Q=1, Qn=0 con CK cambiando de 0 a 1.
5. Q=Q, Qn=Qn con CK cambiando de 0 a 1.
6.2 Con T=1, S=1 y R=1

1. Q=0, Qn=0 estado prohibido

2. Q=0, Qn=0 con CK=1.
3. Q=~Q, Qn=~Qn con CK cambiando de 1 a 0.
4. Q=~Q, Qn=~Qn con CK cambiando de 0 a 1.
5. Q=Q, Qn=Qn con CK cambiando de 0 a 1.