Sei sulla pagina 1di 108

15 de analógico a digital (ADC)

tivativativa ™™™ TM4C1294NCPDTTM4C1294NCPDTTM4C1294NCPDT microcontroladormicrocontroladormicrocontrolador

Un convertidor de analógico a digital (ADC) es un periférico que convierte una tensión analógica continua a un número digital discreto. Dos módulos de convertidor

idénticas están incluidos, que comparten 20 canales de entrada. El módulo TM4C1294NCPDT ADC tiene una resolución de la conversión de 12 bits y soporta 20

canales de entrada, además de un sensor de temperatura interno. Cada módulo ADC contiene cuatro secuenciadores programables que permiten el muestreo de

múltiples fuentes de entrada analógicas sin intervención del controlador. Cada secuenciador muestra proporciona una programación flexible con fuente totalmente

configurable de entrada, eventos de disparo, la generación de interrupción, y la prioridad secuenciador. Además, el valor de conversión opcionalmente puede ser

desviado a un módulo comparador digital. Cada módulo ADC proporciona ocho comparadores digitales. Cada comparador digital evalúa el valor de conversión

ADC en contra de sus dos valores definidos por el usuario para determinar el radio de acción de la señal. La fuente de disparo para ADC0 y ADC1 puede ser

independiente o los dos módulos ADC puede funcionar de la misma fuente de disparo y operar en el mismo o diferentes entradas. Un desplazador de fase puede

retrasar el inicio de muestreo por un ángulo de fase especificado. Cuando se utilizan dos módulos de ADC, es posible configurar los convertidores de iniciar las

conversiones por coincidencia o dentro de una fase relativa entre sí, ver “muestra de la fase de control” en la página 1060. Un desplazador de fase puede retrasar

el inicio de muestreo por un ángulo de fase especificado. Cuando se utilizan dos módulos de ADC, es posible configurar los convertidores de iniciar las

conversiones por coincidencia o dentro de una fase relativa entre sí, ver “muestra de la fase de control” en la página 1060. Un desplazador de fase puede retrasar

el inicio de muestreo por un ángulo de fase especificado. Cuando se utilizan dos módulos de ADC, es posible configurar los convertidores de iniciar las

conversiones por coincidencia o dentro de una fase relativa entre sí, ver “muestra de la fase de control” en la página 1060.

El microcontrolador TM4C1294NCPDT proporciona dos módulos ADC y cada una tiene las siguientes características:

20 canales de entrada analógica compartidos

Precisión ADC de 12 bits

y configuraciones de entrada diferencial de terminación única

En el chip sensor de temperatura interno

velocidad de muestreo máxima de dos millones de muestras / segundo

, Retardo de fase programable opcional

De la muestra y la ventana de retención programabilidad

Cuatro secuenciadores de conversión muestra programables de uno a ocho entradas de largo, con FIFOs resultado de la conversión correspondiente

18 de junio 2014

control de disparo flexibles

- Controlador (software)

- temporizadores

- comparadores analógicos

- PWM

- GPIO

promediado Hardware de hasta 64 muestras

Ocho comparadores digitales

Texas Instruments-Producción de Datos

1053

Analógico a digital (ADC)

ConvertidorConvertidorConvertidorConvertidorConvertidor utilizautilizautilizautilizautiliza señalesseñalesseñalesseñalesseñales VREFAVREFAVREFAVREFAVREFA +++++ yyyyy GNDAGNDAGNDAGNDAGNDA comocomocomocomocomo lalalalala referenciareferenciareferenciareferenciareferencia dedededede tensióntensióntensióntensióntensión

Potencia y tierra para la circuitería analógica es independiente de la potencia digital y tierra

transferencias eficientes utilizando Controlador de Acceso Directo (Micro Memory μDMA)

- canal dedicado para cada muestra de secuenciador

- Módulo ADC utiliza solicitudes se rompió para el DMA

Reloj mundial alternativo (ALTCLK) de recursos o reloj del sistema (SYSCLK) se pueden utilizar para generar un reloj ADC

15.1 Diagrama de bloques

El microcontrolador TM4C1294NCPDT contiene dos módulos idénticos conversión analógica-digital. Estos twomodules, ADC0 y ADC1, comparten los mismos 20 canales de entrada analógicos. Cada ADCmodule funciona de manera independiente y por lo tanto puede ejecutar diferentes secuencias de la muestra, la muestra cualquiera de los canales de entrada analógicos en cualquier momento, y generar diferentes interrupciones y disparadores. Figura 15-1 en la página 1054 muestra cómo los dos módulos están conectados a las entradas analógicas y el bus de sistema.

Figura 15-1. Implementación de dos bloques de ADC Los canales disparadores ADC 0 de entrada
Figura 15-1. Implementación de dos bloques de ADC
Los canales
disparadores
ADC 0
de entrada
Interrupciones /
disparadores
ADC 1
Interrupciones /
disparadores
Figura 15-2 en la página 1055 proporciona detalles sobre la configuración interna de los controles de ADC y registros de datos.

1054

18 de junio 2014

Texas Instruments-Producción de Datos

Figura 15-2. Diagrama de bloques del módulo ADC

tivativativa ™™™ TM4C1294NCPDTTM4C1294NCPDTTM4C1294NCPDT microcontroladormicrocontroladormicrocontrolador

VDDA / GNDA Externa Voltaje Ref Activadores de eventos comparador Sequencer Muestra 0 PWM Control
VDDA / GNDA
Externa Voltaje Ref
Activadores de eventos
comparador
Sequencer
Muestra 0
PWM
Control / Estado
GPIO
ES3
ADCSSMUX0
temporizador
Análogo a digital
ADCACTSS
ADCSSCTL0
Convertidor
ADCOSTAT
ADCSSFSTAT0
EntradasEntradas analógicasanalógicas (( AINx)AINx)
comparador
PWM
ADCUSTAT
ADCSSEMUX0
GPIO
SS2
ADCTSSEL
temporizador
ADCSSPRI
Sequencer
Muestra 1
ADCSPC
comparador
ADCSSMUX3
ADCPP
PWM
Averager hardware
GPIO
SS1
ADCSSCTL1
ADCPC
temporizador
ADCSAC
ADCSSFSTAT1
ADCCC
ADCSSEMUX1
comparador
PWM
Sequencer
GPIO
SS0
temporizador
Muestra 2
ADCSSMUX2
Comparador
ADCSSCTL2
Digital ADCSSOPn
ADCEMUX
Bloquear FIFO
ADCSSFSTAT2
ADCSSDCn
ADCPSSI
ADCSSEMUX2
ADCSSFIFO3
ADCDCCTLn
ADCSSFIFO0
ADCDCCMPn
Sequencer
ADCSSFIFO1
Muestra 3
ADCSSFIFO2
ADCDCRIC
SS0 Interrupt SS1 SS2
de interrupción de
interrupción de
interrupción SS3
ADCSSMUX1
interrupción
ADCSSCTL3
ADCSSFSTAT3
ADCIM control de
ADCSSEMUX3
ADCISC ADCRIS
ADCDCISC
Las interrupciones de corriente continua
PWM de activación

15.2 Descripción de la señal

LaLaLa siguientesiguientesiguiente tablatablatabla enumeraenumeraenumera laslaslas señalesseñalesseñales externasexternasexternas deldeldel módulomódulomódulo ADCADCADC yyy sesese describedescribedescribe lalala funciónfunciónfunción dedede cadacadacada uno.uno.uno. losloslos AINxAINxAINx laslaslas señalesseñalesseñales sonsonson funcionesfuncionesfunciones analógicas para algunas señales GPIO. La columna en la tabla de abajo titulada "Asignación Pin Mux / Pin" enumera la colocación pin GPIO paraparaparapara laslaslaslas señalesseñalesseñalesseñales dededede ADC.ADC.ADC.ADC. EstasEstasEstasEstas señalesseñalesseñalesseñales sesesese configuranconfiguranconfiguranconfiguran enenenen lalalala limpiezalimpiezalimpiezalimpieza dededede lalalala correspondientecorrespondientecorrespondientecorrespondiente GUARIDAGUARIDAGUARIDAGUARIDA pocopocopocopoco enenenen elelelel GPIOGPIOGPIOGPIO digitalesdigitalesdigitalesdigitales permitenpermitenpermitenpermiten (GPIODEN)(GPIODEN)(GPIODEN)(GPIODEN)(GPIODEN)(GPIODEN) registrarregistrarregistrarregistrarregistrarregistrar yyyyyy establecerestablecerestablecerestablecerestablecerestablecer lalalalalala correspondientecorrespondientecorrespondientecorrespondientecorrespondientecorrespondiente AMSELAMSELAMSELAMSELAMSELAMSEL pocopocopocopocopocopoco enenenenenen elelelelelel GPIOGPIOGPIOGPIOGPIOGPIO modomodomodomodomodomodo analógicoanalógicoanalógicoanalógicoanalógicoanalógico SeleccioneSeleccioneSeleccioneSeleccioneSeleccioneSeleccione (GPIOAMSEL)(GPIOAMSEL)(GPIOAMSEL)(GPIOAMSEL)(GPIOAMSEL)(GPIOAMSEL) registro.registro.registro.registro.registro.registro. ParaParaParaParaParaPara obtenerobtenerobtener másmásmás informacióninformacióninformación sobresobresobre lalala configuraciónconfiguraciónconfiguración GPIO,GPIO,GPIO, consulteconsulteconsulte “Uso“Uso“Uso GeneralGeneralGeneral entradasentradasentradas /// salidassalidassalidas (GPIO)”(GPIO)”(GPIO)” enenen lalala páginapáginapágina 742.742.742. LaLaLa VREFAVREFAVREFA +++ dedede señal (con la palabra "fijo" en la columna de la asignación de pines Mux / Pin) tiene una asignación de contactos fijo y la función.

Tabla 15-1. Las señales de ADC (128TQFP)

Nombre pin

Número de PIN

Pin Mux / Asignación

espigas de Tipo

Tipo de búfer

Descripción

 

de terminales

AIN0

12

PE3

yo

Conversión analógica-digital de entrada 0. Analog

AIN1

13

PE2

yo

Conversión analógica-digital de entrada analógica 1.

AIN2

14

PE1

yo

Conversión analógica-digital de entrada analógica 2.

AIn3

15

PE0

yo

Conversión analógica-digital de entrada 3. analógico

AIN4

128

PD7

yo

Conversión analógica-digital de entrada 4. analógico

AIN5

127

PD6

yo

Conversión analógica-digital de entrada 5. analógico

AIN6

126

PD5

yo

Conversión analógica-digital de entrada 6. Analog

AIN7

AIN7

125

PD4

yo

Conversión analógica-digital de entrada analógica 7.

Conversión analógica-digital de entrada analógica 7.

18 de junio 2014

1055

Texas Instruments-Producción de Datos

Analógico a digital (ADC)

TablaTabla 15-1.15-1. LasLas señalesseñales dede ADCADC ()() (128TQFP(128TQFP continuado)continuado)

Nombre pin

Número de PIN

Pin Mux / Asignación

espigas de Tipo

Tipo de búfer

Descripción

 

de terminales

AIN8

124

PE5

yo

Conversión analógica-digital de entrada 8. Analog

AIN9

123

PE4

yo

Conversión analógica-digital de entrada 9. Analog

AIN10

121

PB4

yo

Conversión analógica-digital de entrada 10. analógico

AIN11

120

PB5

yo

Conversión analógica-digital de entrada 11. Analog

AIN12

4

PD3

yo

Conversión analógica-digital de entrada 12. Analog

AIN13

3

PD2

yo

Conversión analógica-digital de entrada 13. Analog

AIN14

2

PD1

yo

Conversión analógica-digital de entrada 14. Analog

AIN15

1

PD0

yo

Conversión analógica-digital de entrada 15. Analog

AIN16

18

PK0

yo

Conversión analógica-digital de entrada 16. analógico

AIN17

19

PK1

yo

Conversión analógica-digital de entrada 17. analógico

AIN18

20

PK2

yo

Conversión analógica-digital de entrada 18. analógico

AIN19

21

PK3

yo

Conversión analógica-digital de entrada 19. Analog

VREFA +

9

fijo

-

 

Un voltaje de referencia utilizado para especificar la tensión a la que el ADC convierte a un valor máximo. Este pin se utiliza en

conjunciónconjunciónconjunciónconjunciónconjunción conconconconcon GNDA.GNDA.GNDA.GNDA.GNDA. LaLaLaLaLa tensióntensióntensióntensióntensión quequequequeque sesesesese aplicaaplicaaplicaaplicaaplica aaaaa VREFAVREFAVREFAVREFAVREFA +++++ eseseseses lalalalala

página 1861. Analog

tensióntensióntensióntensión conconconcon lalalala quequequeque unaunaunauna AinnAinnAinnAinn señalseñalseñalseñal sesesese convierteconvierteconvierteconvierte aaaa 4095.4095.4095.4095. LaLaLaLa VREFAVREFAVREFAVREFA

+

tensión está limitada a la gama especificada en la Tabla 27-44 en la

15.3 descripcion funcional

El TM4C1294NCPDT ADC recoge datos de la muestra mediante el uso de un enfoque basado en secuencia programable en lugar de los enfoques dedede muestreomuestreomuestreo dobledobledoble simplesimplesimple ooo tradicionalestradicionalestradicionales quequeque sesese encuentranencuentranencuentran enenen muchosmuchosmuchos módulosmódulosmódulos ADC.ADC.ADC. CadaCadaCada secuenciasecuenciasecuencia dedede muestrasmuestrasmuestras eseses unaunauna serieserieserie totalmentetotalmentetotalmente programada de muestras consecutivas (espalda contra espalda), permitiendo que el ADC para recoger datos procedentes de múltiples fuentes de entrada sin tener que ser re-configurado o mantenido por el procesador. La programación de cada muestra en la secuencia de muestra incluye parámetros tales como la fuente de entrada y el modo (diferencial frente a la entrada de un solo extremo), la generación de interrupción en la terminación de la muestra, y el indicador para la última muestra de la secuencia. Además, el μDMA se puede utilizar para mover de manera más eficiente los datos de los secuenciadores de ejemplo y sin intervención de la CPU.

15.3.1 Secuenciadores de ejemplo

La captura de control de muestreo y los datos es manejado por los secuenciadores de muestra. Todos los secuenciadores son idénticos en aplicación excepto por el número de muestras que se pueden capturar y la profundidad de la FIFO. Tabla 15-2 en la página 1056 muestra el número máximo de muestras que cada secuenciador puede capturar y su correspondiente profundidad FIFO. Cada muestra que se captura se almacena en la FIFO. En esta implementación, cada entrada FIFO es una palabra de 32 bits, con los 12 bits inferiores que contienen el resultado de la conversión.

Tabla 15-2. Las muestras y la profundidad de FIFO Secuenciadores

secuenciador

Número de muestras

La profundidad de FIFO

ES3

1

1

SS2

4

4

SS1

4

4

SS0

8

8

1056

18 de junio 2014

Texas Instruments-Producción de Datos

tivativativa ™™™ TM4C1294NCPDTTM4C1294NCPDTTM4C1294NCPDT microcontroladormicrocontroladormicrocontrolador

ParaPara unauna secuenciasecuencia dede muestramuestra dado,dado, cadacada muestramuestra estáestá definidadefinida porpor loslos camposcampos dede bitsbits enen elel ADCADC MuestraMuestra SecuenciaSecuencia entradaentrada deldel multiplexormultiplexor SelectSelectSelectSelect (ADCSSMUXn),(ADCSSMUXn),(ADCSSMUXn),(ADCSSMUXn), SecuenciaSecuenciaSecuenciaSecuencia ADCADCADCADC MuestraMuestraMuestraMuestra extendidoextendidoextendidoextendido entradaentradaentradaentrada deldeldeldel multiplexormultiplexormultiplexormultiplexor SelectSelectSelectSelect (ADCSSEMUXn)(ADCSSEMUXn)(ADCSSEMUXn)(ADCSSEMUXn) yyyy ADCADCADCADC SecuenciaSecuenciaSecuenciaSecuencia MuestraMuestraMuestraMuestra dededede ControlControlControlControlControlControl (ADCSSCTLn)(ADCSSCTLn)(ADCSSCTLn)(ADCSSCTLn)(ADCSSCTLn)(ADCSSCTLn) registros,registros,registros,registros,registros,registros, dondedondedondedondedondedonde "n""n""n""n""n""n" correspondecorrespondecorrespondecorrespondecorrespondecorresponde alalalalalal númeronúmeronúmeronúmeronúmeronúmero dededededede secuencia.secuencia.secuencia.secuencia.secuencia.secuencia. loslosloslosloslos ADCSSMUXnADCSSMUXnADCSSMUXnADCSSMUXnADCSSMUXnADCSSMUXn yyyyyy ADCSSEMUXnADCSSEMUXnADCSSEMUXnADCSSEMUXnADCSSEMUXnADCSSEMUXn camposcamposcamposcamposcamposcampos seleccionarseleccionarseleccionarseleccionarseleccionarseleccionar elelelelelel pinpinpinpinpinpin dededededede entrada,entrada,entrada, mientrasmientrasmientras quequeque elelel ADCSSCTLnADCSSCTLnADCSSCTLn camposcamposcampos contienencontienencontienen losloslos bitsbitsbits dedede controlcontrolcontrol dedede muestramuestramuestra correspondientescorrespondientescorrespondientes aaa parámetrosparámetrosparámetros talestalestales comocomocomo lalala selecciónselecciónselección dedede sensor de temperatura, habilitación de interrupción, final de la secuencia, y diferenciado modo de entrada. secuenciadores de muestra están activadosactivadosactivadosactivadosactivados mediantemediantemediantemediantemediante elelelelel establecimientoestablecimientoestablecimientoestablecimientoestablecimiento dedededede lalalalala respectivarespectivarespectivarespectivarespectiva ASENnASENnASENnASENnASENn pocopocopocopocopoco enenenenen elelelelel ADCADCADCADCADC SequencerSequencerSequencerSequencerSequencer MuestraMuestraMuestraMuestraMuestra activaactivaactivaactivaactiva (ADCACTSS)(ADCACTSS)(ADCACTSS)(ADCACTSS)(ADCACTSS) registrarregistrarregistrarregistrarregistrar yyyyy debedebedebedebedebe serserserserser configuradoconfiguradoconfiguradoconfigurado antesantesantesantes dededede serserserser activado.activado.activado.activado. ElElElEl muestreomuestreomuestreomuestreo sesesese iniciainiciainiciainicia entoncesentoncesentoncesentonces mediantemediantemediantemediante elelelel establecimientoestablecimientoestablecimientoestablecimiento dededede lalalala SSNSSNSSNSSN pocopocopocopoco enenenen elelelel ADCADCADCADC SecuenciaSecuenciaSecuenciaSecuencia SampleSampleSampleSample Processor Iniciar (ADCPSSI)

registro.registro.registro.registro. Además,Además,Además,Además, laslaslaslas secuenciassecuenciassecuenciassecuencias dededede lalalala muestramuestramuestramuestra puedenpuedenpuedenpueden serserserser iniciadasiniciadasiniciadasiniciadas enenenen múltiplesmúltiplesmúltiplesmúltiples módulosmódulosmódulosmódulos ADCADCADCADC utilizandoutilizandoutilizandoutilizando simultáneamentesimultáneamentesimultáneamentesimultáneamente elelelel GSyncGSyncGSyncGSync yyyy SYNCWAITSYNCWAITSYNCWAITSYNCWAIT bitsbitsbits enenen elelel ADCPSSIADCPSSIADCPSSI registrarseregistrarseregistrarse durantedurantedurante lalala configuraciónconfiguraciónconfiguración dedede cadacadacada módulomódulomódulo ADC.ADC.ADC. ParaParaPara obtenerobtenerobtener másmásmás informacióninformacióninformación sobresobresobre elelel usousouso dedede estosestosestos bits,bits,bits, consulte la página 1103.

AlAlAl configurarconfigurarconfigurar unaunauna secuenciasecuenciasecuencia dedede muestras,muestras,muestras, sesese permitenpermitenpermiten múltiplesmúltiplesmúltiples usosusosusos dedede lalala mismamismamisma patillapatillapatilla dedede entradaentradaentrada dentrodentrodentro dedede lalala mismamismamisma secuencia.secuencia.secuencia. EnEnEn elelel ADCSSCTLnADCSSCTLnADCSSCTLn registro,registro,registro, lalala IEnIEnIEn losloslos bitsbitsbits sesese puedenpuedenpueden establecerestablecerestablecer paraparapara cualquiercualquiercualquier combinacióncombinacióncombinación dedede laslaslas muestras,muestras,muestras, lololo quequeque permitepermitepermite laslaslas interrupcionesinterrupcionesinterrupciones quequeque sesese generengenerengeneren despuésdespuésdespués dedede cadacadacada muestramuestra enen lala secuenciasecuencia sisi eses necesario.necesario. TambiénTambién elel FINALFINAL

bitbit sese puedepuede ajustarajustar enen cualquiercualquier puntopunto dentrodentro dede unauna secuenciasecuencia dede lala muestra.muestra. PorPor ejemplo,ejemplo, sisi sese utilizautiliza SequencerSequencer 0,0, lala FINALFINAL

bit se puede ajustar en el nibble asociada con la quinta muestra, lo que permite Sequencer 0 para completar la ejecución de la secuencia de la muestra después de la quinta muestra.

DespuésDespués dede unauna secuenciasecuencia dede muestrasmuestras completacompleta lala ejecución,ejecución, loslos datosdatos deldel resultadoresultado sese puedenpueden recuperarrecuperar dede lala ADCADC MuestraMuestra SecuenciaSecuencia ResultadoResultado FIFOFIFO (ADCSSFIFOn)(ADCSSFIFOn) registros.registros. LosLos FIFOFIFO sonson tamponestampones circularescirculares simplessimples queque leenleen unauna solasola direccióndirección aa "pop""pop" datosdatos dede resultados.resultados. ParaPara loslos propósitospropósitos dede depuracióndepuración dede software,software, laslas posicionesposiciones dede lala FIFOheadFIFOhead yy punterospunteros dede lala colacola sonson visiblesvisibles enen elel ADCSampleADCSample SecuenciaSecuencia FIFOStatus (ADCSSFSTATn)

registraregistraregistraregistraregistra juntojuntojuntojuntojunto conconconconcon COMPLETOCOMPLETOCOMPLETOCOMPLETOCOMPLETO yyyyy VACÍOVACÍOVACÍOVACÍOVACÍO indicadoresindicadoresindicadoresindicadoresindicadores dedededede estado.estado.estado.estado.estado. SiSiSiSiSi unaunaunaunauna escrituraescrituraescrituraescrituraescritura quequequequeque sesesesese intenteintenteintenteintenteintente cuandocuandocuandocuandocuando elelelelel FIFOFIFOFIFOFIFOFIFO estáestáestáestáestá lleno,lleno,lleno,lleno,lleno, lalalalala escrituraescrituraescrituraescrituraescritura nonononono sesesesese produceproduceproduceproduceproduce unaunaunaunauna condicióncondicióncondicióncondicióncondición dedededede desbordamientodesbordamientodesbordamientodesbordamientodesbordamiento yyyyy sesesesese indica.indica.indica.indica.indica. ExtractoExtractoExtractoExtractoExtracto yyyyy refinadorefinadorefinadorefinadorefinado condicionescondicionescondicionescondicionescondiciones sesesesese controlancontrolancontrolancontrolancontrolan usandousandousandousandousando elelelelel ADCOSTATADCOSTATADCOSTATADCOSTATADCOSTAT yyyyy ADCUSTATADCUSTATADCUSTATADCUSTATADCUSTAT registros.registros.registros.registros.registros.

Módulo de control 15.3.2

Fuera de los secuenciadores de muestra, el resto de la lógica de control es responsable de tareas tales como:

generación de interrupciones

operación de DMA

■ priorización secuencia

configuración del disparador

configuración comparador

referencia de tensión externa

control de fase de la muestra

■ módulo de reloj

15.3.2.1

interrupciones

Las configuraciones de registro de los secuenciadores de muestra y comparadores digitales dictan qué eventos generar interrupciones primas, pero no tienen control sobre si la interrupción se envía en realidad para el controlador de interrupciones. señales de interrupción del módulo ADCADCADCADCADC estánestánestánestánestán controladascontroladascontroladascontroladascontroladas porporporporpor elelelelel estadoestadoestadoestadoestado dedededede lalalalala MÁSCARAMÁSCARAMÁSCARAMÁSCARAMÁSCARA bitsbitsbitsbitsbits enenenenen elelelelel MáscaraMáscaraMáscaraMáscaraMáscara ADCADCADCADCADC dedededede interrupcióninterrupcióninterrupcióninterrupcióninterrupción (ADCIM)(ADCIM)(ADCIM)(ADCIM)(ADCIM) registro.registro.registro.registro.registro. EstadoEstadoEstadoEstadoEstado dedededede alarmaalarmaalarmaalarmaalarma puedepuedepuedepuedepuede serserserserser visto en dos lugares: la

ADCADC crudacruda dede interrupcióninterrupción dede estadoestado (ADCRIS)(ADCRIS) registrar,registrar, queque muestramuestra elel estadoestado enen brutobruto dede loslos diversosdiversos interrupcióninterrupción

18 de junio 2014

Texas Instruments-Producción de Datos

1057

Analógico a digital (ADC)

señales;señales;señales;señales; yyyy elelelel ADCADCADCADC dededede interrupcióninterrupcióninterrupcióninterrupción dededede estadoestadoestadoestado yyyy ClearClearClearClear (ADCISC)(ADCISC)(ADCISC)(ADCISC) registro,registro,registro,registro, quequequeque muestramuestramuestramuestra laslaslaslas interrupcionesinterrupcionesinterrupcionesinterrupciones activasactivasactivasactivas quequequeque estánestánestánestán habilitadoshabilitadoshabilitadoshabilitados porporporpor lalalala ADCIMADCIMADCIMADCIM registro.registro.registro.registro.registro. interrupcionesinterrupcionesinterrupcionesinterrupcionesinterrupciones deldeldeldeldel secuenciadorsecuenciadorsecuenciadorsecuenciadorsecuenciador sesesesese borranborranborranborranborran escribiendoescribiendoescribiendoescribiendoescribiendo ununununun 11111 enenenenen lalalalala correspondientecorrespondientecorrespondientecorrespondientecorrespondiente ENENENENEN enenenenen pocopocopocopocopoco ADCISC.ADCISC.ADCISC.ADCISC.ADCISC. interrupcionesinterrupcionesinterrupcionesinterrupcionesinterrupciones comparadorescomparadorescomparadorescomparadorescomparadores digitalesdigitalesdigitales sesese borranborranborran escribiendoescribiendoescribiendo ununun 111 aaa lalala ADCADCADC digitaldigitaldigital ComparadorComparadorComparador dedede interrupcióninterrupcióninterrupción dedede estadoestadoestado yyy ClearClearClear (ADCDCISC)(ADCDCISC)(ADCDCISC) registro.registro.registro.

15.3.2.2 Operación DMA

DMAmay ser utilizado para aumentar la eficiencia al permitir que cada secuenciador muestra para operar independientemente y transferencia

dedede datosdatosdatos sinsinsin lalala intervenciónintervenciónintervención deldeldel procesadorprocesadorprocesador ooo dedede reconfiguración.reconfiguración.reconfiguración. ElElEl ADCADCADC afirmaafirmaafirma señalesseñalesseñales dedede peticiónpeticiónpetición individualesindividualesindividuales yyy dedede ráfagaráfagaráfaga μDMAμDMAμDMA ((( dma_sreqdma_sreqdma_sreq yyy

dma_req)dma_req)dma_req)dma_req) alalalal controladorcontroladorcontroladorcontrolador μDMAμDMAμDMAμDMA basadobasadobasadobasado enenenen elelelel nivelnivelnivelnivel FIFO.FIFO.FIFO.FIFO. loslosloslos dma_reqdma_reqdma_reqdma_req señalseñalseñalseñal sesesese generagenerageneragenera cuandocuandocuandocuando elelelel FIFOFIFOFIFOFIFO enenenen cuestióncuestióncuestióncuestión eseseses unununun mediomediomediomedio completocompletocompletocompleto (es(es(es(es

decir,decir,decir, aaa laslaslas 444 muestrasmuestrasmuestras paraparapara SS0,SS0,SS0, 222 muestrasmuestrasmuestras paraparapara SS1SS1SS1 yyy SS2,SS2,SS2, yyy alalal 111 muestramuestramuestra paraparapara SS3).SS3).SS3). Si,Si,Si, porporpor ejemplo,ejemplo,ejemplo, elelel ADCSSCTL0ADCSSCTL0ADCSSCTL0 registroregistroregistro tienetienetiene seisseisseis

muestrasmuestrasmuestrasmuestrasmuestras aaaaa transferencia,transferencia,transferencia,transferencia,transferencia, unaunaunaunauna explosiónexplosiónexplosiónexplosiónexplosión dedededede cuatrocuatrocuatrocuatrocuatro valoresvaloresvaloresvaloresvalores sesesesese produceproduceproduceproduceproduce seguidoseguidoseguidoseguidoseguido dedededede dosdosdosdosdos transferenciastransferenciastransferenciastransferenciastransferencias individualesindividualesindividualesindividualesindividuales ((((( dma_sreq).dma_sreq).dma_sreq).dma_sreq).dma_sreq). losloslosloslos dma_donedma_donedma_donedma_donedma_done señalesseñalesseñalesseñalesseñales

(uno(uno(uno(uno(uno porporporporpor secuenciadorsecuenciadorsecuenciadorsecuenciadorsecuenciador muestra)muestra)muestra)muestra)muestra) sesesesese envíanenvíanenvíanenvíanenvían alalalalal ADCADCADCADCADC paraparaparaparapara permitirpermitirpermitirpermitirpermitir unaunaunaunauna activaciónactivaciónactivaciónactivaciónactivación dedededede DMAINRnDMAINRnDMAINRnDMAINRnDMAINRn losloslosloslos bitsbitsbitsbitsbits dedededede interrupcióninterrupcióninterrupcióninterrupcióninterrupción enenenenen elelelelel ADCRISADCRISADCRISADCRISADCRIS registro.registro.registro.registro.registro. ElElElElEl

μDMAμDMAμDMAμDMA estáestáestáestá habilitadahabilitadahabilitadahabilitada paraparaparapara unununun secuenciadorsecuenciadorsecuenciadorsecuenciador muestramuestramuestramuestra específicaespecíficaespecíficaespecífica estableciendoestableciendoestableciendoestableciendo lalalala adecuadaadecuadaadecuadaadecuada ADENnADENnADENnADENn pocopocopocopoco enenenen elelelel ADCACTSSADCACTSSADCACTSSADCACTSS

registrarse en el offset 0x000.

ParaPara utilizarutilizar elel μDMAμDMA concon elel ADCmodule,ADCmodule, lala aplicaciónaplicación debedebe habilitarhabilitar elel canalcanal aa travéstravés deldel ADCADC CanalCanal DMADMA MapaMapa SeleccionarSeleccionar nn (DMACHMAPn)(DMACHMAPn) inscribirseinscribirse enen elel μDMA.μDMA.

Consulte la “Micro acceso directo a memoria (μDMA)” en la página 678 para más detalles sobre la programación del controlador μDMA.

15.3.2.3 Priorización

CuandoCuando loslos eventoseventos dede muestreomuestreo (disparadores)(disparadores) ocurrenocurren simultáneamente,simultáneamente, sese priorizanpriorizan parapara susu procesamientoprocesamiento porpor loslos valoresvalores dede lala ADCADC secuenciadorsecuenciador MuestraMuestra PrioridadPrioridad (ADCSSPRI)(ADCSSPRI) registro.registro. LosLos valoresvalores válidosválidos sonson prioritariosprioritarios enen elel rangorango dede 0-3,0-3, dondedonde 00 eses lala prioridadprioridad másmás altaalta yy 33 elel más bajo. Múltiples unidades de muestra de secuenciador activas con la misma prioridad no proporcionan resultados consistentes, por lo que el software debe garantizar que todas las unidades de la muestra del secuenciador activos tienen un valor de prioridad única.

15.3.2.4 eventos de muestreo

MuestraMuestraMuestra dedede activaciónactivaciónactivación paraparapara cadacadacada secuenciadorsecuenciadorsecuenciador muestramuestramuestra sesese definedefinedefine enenen elelel ADCADCADC EventoEventoEvento multiplexormultiplexormultiplexor SelectSelectSelect (ADCEMUX)(ADCEMUX)(ADCEMUX) registro.registro.registro. fuentesfuentesfuentes dedede disparodisparo incluyenincluyen procesadorprocesador (por(por defecto),defecto), comparadorescomparadores analógicos,analógicos, unauna señalseñal externaexterna enen unauna GPIOGPIO especificadoespecificado porpor elel ControlControl dede ADCADC GPIOGPIO (GPIOADCCTL)(GPIOADCCTL) registrarse,registrarse, unun temporizadortemporizador GP,GP, unun generadorgenerador dede PWM,PWM, yy elel muestreomuestreo continuo.continuo. ElEl procesadorprocesador desencadenadesencadena muestreomuestreo mediantemediantemediantemediantemediante elelelelel establecimientoestablecimientoestablecimientoestablecimientoestablecimiento dedededede lalalalala SSxSSxSSxSSxSSx bitsbitsbitsbitsbits enenenenen elelelelel ADCADCADCADCADC SecuenciaSecuenciaSecuenciaSecuenciaSecuencia SampleSampleSampleSampleSample ProcessorProcessorProcessorProcessorProcessor IniciarIniciarIniciarIniciarIniciar (ADCPSSI)(ADCPSSI)(ADCPSSI)(ADCPSSI)(ADCPSSI) registro.registro.registro.registro.registro.

Se debe tener cuidado al usar el gatillo muestreo continuo. Si la prioridad de un secuenciador es demasiado alto, es posible morir de hambre otros secuenciadores de menor prioridad. En general, un secuenciador muestra usando el muestreo continuo se debe establecer la prioridad más baja. Muestreo continuo se puede utilizar con un comparador digital para causar una interrupción cuando un voltaje particular, se ve en una entrada.

15.3.2.5 Muestreo y retención Control de ventana

El módulo ADC proporciona la capacidad de programar el muestreo y retención ventana de cada paso en una secuencia a través de la ADC Muestra Secuencia n Muestreo y retención Tiempo (ADCSSTSHn)

registro.registro.registro. CadaCadaCada TSHnTSHnTSHn campocampocampo puedepuedepuede serserser escritoescritoescrito conconcon unaunauna muestramuestramuestra yyy retenciónretenciónretención anchoanchoancho diferente,diferente,diferente, quequeque estáestáestá representadorepresentadorepresentado enenen losloslos relojesrelojesrelojes dedede ADC.ADC.ADC. LaLaLa siguientesiguientesiguiente tabla muestra las codificaciones permitidas:

Tabla 15-3. Muestreo y retención Ancho en los relojes de ADC

TSHn codificación

0x0

nortenorte SHSH

4

4

1058

Texas Instruments-Producción de Datos

18 de junio 2014

tivativativa ™™™ TM4C1294NCPDTTM4C1294NCPDTTM4C1294NCPDT microcontroladormicrocontroladormicrocontrolador

TablaTabla 15-3.15-3. MuestreoMuestreo yy retenciónretención AnchoAncho dede ADCADC RelojesRelojes (( continuado)continuado)

TSHn codificación

nortenorte SHSH

0x1

reservado

0x2

8

0x3

reservado

0x4

dieciséis

0x5

reservado

0x6

32

0x7

reservado

0x8

64

0x9

reservado

0xA

128

0xB

reservado

0xC

256

0xD-0xF

reservado

La frecuencia de conversión ADC es una función del número de muestreo y retención, dada por la siguiente ecuación:

FFFFFFF ======= CONVCONVCONVCONVCONVCONVCONV 1111111 /////// ((N((N((N((N((N((N((N SHSHSHSHSHSHSH +++++++ 12)12)12)12)12)12)12) ******* TTTTTTT ADC)ADC)ADC)ADC)ADC)ADC)ADC)

dónde:

■■■ NNN SHSHSH eseses lalala anchuraanchuraanchura dedede lalala muestramuestramuestra yyy dedede retenciónretenciónretención enenen losloslos relojesrelojesrelojes dedede ADCADCADC

■■■■ TTTT ADCADCADCADC eseseses elelelel periodoperiodoperiodoperiodo dededede relojrelojrelojreloj dededede conversiónconversiónconversiónconversión ADC,ADC,ADC,ADC, quequequeque eseseses lalalala inversainversainversainversa dededede lalalala frecuenciafrecuenciafrecuenciafrecuencia dededede relojrelojrelojreloj ADCADCADCADC FFFF ADCADCADCADC

Ahora,Ahora,Ahora,Ahora, lalalala máximamáximamáximamáxima resistenciaresistenciaresistenciaresistencia dededede fuentefuentefuentefuente externaexternaexternaexterna permisiblepermisiblepermisiblepermisible (R(R(R(R S)S)S)S) tambiéntambiéntambiéntambién cambiacambiacambiacambia conconconcon elelelel valorvalorvalorvalor dededede NNNN SH,SH,SH,SH,

como el tiempo total de sedimentación de la circuitería de entrada debe ser lo suficientemente rápido para resolver a dentro de la resolución ADC en un intervalo de muestreo único. La circuitería de entrada incluye la resistencia de la fuente externa, así como la resistencia de entrada y la capacitancia de lalalala ADCADCADCADC (R(R(R(R ADCADCADCADC yyyy CCCC ADC).ADC).ADC).ADC).

LosLosLosLosLosLosLosLosLosLosLos valoresvaloresvaloresvaloresvaloresvaloresvaloresvaloresvaloresvaloresvalores paraparaparaparaparaparaparaparaparaparapara RRRRRRRRRRR SSSSSSSSSSS yyyyyyyyyyy FFFFFFFFFFF CONVCONVCONVCONVCONVCONVCONVCONVCONVCONVCONV paraparaparaparaparaparaparaparaparaparapara variarvariarvariarvariarvariarvariarvariarvariarvariarvariarvariar NNNNNNNNNNN SHSHSHSHSHSHSHSHSHSHSH valores,valores,valores,valores,valores,valores,valores,valores,valores,valores,valores, conconconconconconconconconconcon FFFFFFFFFFF ADCADCADCADCADCADCADCADCADCADCADC =========== 16MHz16MHz16MHz16MHz16MHz16MHz16MHz16MHz16MHz16MHz16MHz yyyyyyyyyyy FFFFFFFFFFF ADCADCADCADCADCADCADCADCADCADCADC =========== 32MHz32MHz32MHz32MHz32MHz32MHz32MHz32MHz32MHz32MHz32MHz sesesesesesesesesesese dandandandandandandandandandandan enenenenenenenenenenen laslaslaslaslaslaslaslaslaslaslas tablastablastablastablastablastablastablastablastablastablastablas 18-418-418-418-418-418-418-418-418-418-418-4 yyyyyyyyyyy 18-4-a-b.18-4-a-b.18-4-a-b.18-4-a-b.18-4-a-b.18-4-a-b.18-4-a-b.18-4-a-b.18-4-a-b.18-4-a-b.18-4-a-b. ElElElElElElElElElElEl diseñador del sistema debe tener en cuenta estos dos factores para un funcionamiento óptimo del ADC.

TablaTablaTablaTablaTablaTablaTablaTablaTabla 15-4.15-4.15-4.15-4.15-4.15-4.15-4.15-4.15-4. RRRRRRRRR SSSSSSSSS yyyyyyyyy FFFFFFFFF CONVCONVCONVCONVCONVCONVCONVCONVCONV ValoresValoresValoresValoresValoresValoresValoresValoresValores conconconconconconconconcon diferentesdiferentesdiferentesdiferentesdiferentesdiferentesdiferentesdiferentesdiferentes NNNNNNNNN SHSHSHSHSHSHSHSHSH ValoresValoresValoresValoresValoresValoresValoresValoresValores yyyyyyyyy FFFFFFFFF ADCADCADCADCADCADCADCADCADC ========= 161616161616161616 MHzMHzMHzMHzMHzMHzMHzMHzMHz

nortenortenorte SHSHSH ((( ciclos)ciclos)ciclos)

4

8

dieciséis

32

64

128

256

FFF CONVCONVCONV ((( KSPS)KSPS)KSPS)

1000

800

571

364

211

114

60

RRR SSS MaxMaxMax (Ω)(Ω)(Ω)

500

3500

9500

21500

45500

93500

189500

TablaTablaTablaTablaTablaTablaTablaTablaTabla 15-5.15-5.15-5.15-5.15-5.15-5.15-5.15-5.15-5. RRRRRRRRR SSSSSSSSS yyyyyyyyy FFFFFFFFF CONVCONVCONVCONVCONVCONVCONVCONVCONV ValoresValoresValoresValoresValoresValoresValoresValoresValores conconconconconconconconcon diferentesdiferentesdiferentesdiferentesdiferentesdiferentesdiferentesdiferentesdiferentes NNNNNNNNN SHSHSHSHSHSHSHSHSH ValoresValoresValoresValoresValoresValoresValoresValoresValores yyyyyyyyy FFFFFFFFF ADCADCADCADCADCADCADCADCADC ========= 323232323232323232 MHzMHzMHzMHzMHzMHzMHzMHzMHz

 

nortenortenorte SHSHSH ((( ciclos)ciclos)ciclos)

4

8

dieciséis

32

64

128

256

FFF CONVCONVCONV ((( KSPS)KSPS)KSPS)

2000

1600

1143

727

421

229

119

RRR SSS MaxMaxMax (Ω)(Ω)(Ω)

250

500

3500

9500

21500

45500

93500

18 de junio 2014

Texas Instruments-Producción de Datos

1059

Analógico a digital (ADC)

15.3.2.6 Muestra de control de fase de

La fuente de disparo para ADC0 y ADC1 puede ser independiente o los dos módulos ADC puede funcionar de la misma fuente de disparo y operar en el mismo o diferentes entradas. Si los convertidores están funcionando a la misma frecuencia de muestreo, pueden ser configurados para iniciar las conversiones por coincidencia o un ADC pueden ser programados a retrasarse hasta 15 ciclos de reloj respecto aaaa lalalala otraotraotraotra ADC.ADC.ADC.ADC. ElElElEl tiempotiempotiempotiempo dededede lalalala muestramuestramuestramuestra sesesese puedepuedepuedepuede retrasarretrasarretrasarretrasar elelelel tiempotiempotiempotiempo dededede muestreomuestreomuestreomuestreo estándarestándarestándarestándar mediantemediantemediantemediante lalalala programaciónprogramaciónprogramaciónprogramación deldeldeldel FASEFASEFASEFASE enenenen elelelel campocampocampocampo ADCADCADCADC MuestraMuestra dede controlcontrol dede fasefase (ADCSPC)(ADCSPC) registro.registro. FiguraFigura 15-315-3 enen lala páginapágina 10601060 muestramuestra unun ejemploejemplo dede diferentesdiferentes relacionesrelaciones dede fase.fase.

La Figura 15-3. Fases de ejemplo de ADC

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
1 2
3
4
5
6
7
8
9
10
11
12
13
14
15
dieciséis
17
18
19
ADC Muestra Reloj
0x0 PHASE (sin retraso)
FASE 0x1 (1 ADC lag reloj)
.
.
.
.
.
.
.
.
.
.
.
.
FASEFASE 0xE0xE (( 1414 ADCADC desfasedesfase dede reloj)reloj)
FASEFASE 0xF0xF (( 1515 ADCADC desfasedesfase dede reloj)reloj)

Esta característica se puede utilizar para duplicar la velocidad de muestreo de una entrada. Tanto Módulo ADC 0 y ADC módulo 1 puede ser programadoprogramadoprogramadoprogramadoprogramado paraparaparaparapara muestrearmuestrearmuestrearmuestrearmuestrear lalalalala mismamismamismamismamisma entrada.entrada.entrada.entrada.entrada. ADCmoduleADCmoduleADCmoduleADCmoduleADCmodule 00000 puedepuedepuedepuedepuede muestrearmuestrearmuestrearmuestrearmuestrear enenenenen lalalalala posiciónposiciónposiciónposiciónposición estándarestándarestándarestándarestándar (el(el(el(el(el FASEFASEFASEFASEFASE enenenenen elelelelel campocampocampocampocampo ADCSPCADCSPCADCSPCADCSPCADCSPC registrarseregistrarseregistrarseregistrarseregistrarse eseseseses 0x0).0x0).0x0). ADCModuleADCModuleADCModule 111 sesese puedepuedepuede configurarconfigurarconfigurar paraparapara muestramuestramuestra conconcon ununun retardoretardoretardo dedede fasefasefase ((( FASEFASEFASE eseses distintodistintodistinto dedede cero).cero).cero). ParaParaPara unaunauna frecuenciafrecuenciafrecuencia dedede muestreomuestreomuestreo dedede dosdosdos millonesmillonesmillones dedede muestrasmuestrasmuestras /// segundosegundosegundo aaa 161616 MHz,MHz,MHz, lalala TSHnTSHnTSHn campocampocampo dedede lalala totalidadtotalidadtotalidad dedede laslaslas muestrasmuestrasmuestras deldeldel secuenciadorsecuenciadorsecuenciador dedede ambosambosambos ADCADCADC debedebedebe serserser programadoprogramadoprogramado paraparapara 0x0 y el

FASEFASEFASEFASEFASE campocampocampocampocampo dedededede unounounounouno dedededede losloslosloslos ADCmodulesADCmodulesADCmodulesADCmodulesADCmodules sesesesese debedebedebedebedebe establecerestablecerestablecerestablecerestablecer enenenenen 0x8.0x8.0x8.0x8.0x8. LosLosLosLosLos twomodulestwomodulestwomodulestwomodulestwomodules puedenpuedenpuedenpuedenpueden serserserserser sincronizadossincronizadossincronizadossincronizadossincronizados usandousandousandousandousando elelelelel GSyncGSyncGSyncGSyncGSync yyyyy SYNCWAITSYNCWAITSYNCWAITSYNCWAITSYNCWAIT bitsbits enen elel ADCProcessorADCProcessor MuestraMuestra SecuenciaSecuencia IniciarIniciar (ADCPSSI)(ADCPSSI)

registro. Software puede entonces combinar los resultados de los dos módulos para crear una frecuencia de muestreo de dos millones de muestras / segundo a 16 MHz como se muestra en la Figura 15-4 en la página 1.060.

Figura 15-4. La duplicación de la frecuencia de muestreo del ADC

ADC Muestra Reloj

GSync

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
1 2
3
4
5
6
7
8
9
10
11
12
13
14
15
dieciséis
17
18

ADC 0x0 0 PHASE (0,0 °)

ADC 1 FASE 0x8 (180,0 °)

17 18 ADC 0x0 0 PHASE (0,0 °) ADC 1 FASE 0x8 (180,0 °) UtilizandoUtilizandoUtilizando lalala
17 18 ADC 0x0 0 PHASE (0,0 °) ADC 1 FASE 0x8 (180,0 °) UtilizandoUtilizandoUtilizando lalala
17 18 ADC 0x0 0 PHASE (0,0 °) ADC 1 FASE 0x8 (180,0 °) UtilizandoUtilizandoUtilizando lalala
17 18 ADC 0x0 0 PHASE (0,0 °) ADC 1 FASE 0x8 (180,0 °) UtilizandoUtilizandoUtilizando lalala

UtilizandoUtilizandoUtilizando lalala ADCSPCADCSPCADCSPC registro,registro,registro, ADC0ADC0ADC0 yyy ADC1ADC1ADC1 puedepuedepuede proporcionarproporcionarproporcionar unaunauna serieserieserie dedede aplicacionesaplicacionesaplicaciones interesantes:interesantes:interesantes:

muestreo continuo coincidentes de diferentes señales. Los pasos secuencia de muestras corren coincidentemente en ambos convertidores. EnEnEnEnEn estaestaestaestaesta situación,situación,situación,situación,situación, elelelelel TSHnTSHnTSHnTSHnTSHn dedededede hacerhacerhacerhacerhacer coincidircoincidircoincidircoincidircoincidir pasospasospasospasospasos dedededede ejemploejemploejemploejemploejemplo dedededede losloslosloslos dosdosdosdosdos secuenciadoressecuenciadoressecuenciadoressecuenciadoressecuenciadores módulomódulomódulomódulomódulo ADCADCADCADCADC debedebedebedebedebe serserserserser lalalalala mismamismamismamismamisma yyyyy lalalalala FASEFASEFASEFASEFASE campocampocampocampocampo debedebe serser 0x00x0 tantotanto enen elel módulomódulo ADCADC ADCSPCADCSPC

registros.registros.registros.registros.registros. losloslosloslos TSHnTSHnTSHnTSHnTSHn campocampocampocampocampo sesesesese encuentraencuentraencuentraencuentraencuentra enenenenen elelelelel ADCADCADCADCADC MuestraMuestraMuestraMuestraMuestra SecuenciaSecuenciaSecuenciaSecuenciaSecuencia nnnnn MuestreoMuestreoMuestreoMuestreoMuestreo yyyyy retenciónretenciónretenciónretenciónretención TiempoTiempoTiempoTiempoTiempo (ADCSSTSHn)(ADCSSTSHn)(ADCSSTSHn)(ADCSSTSHn)(ADCSSTSHn) registro.registro.registro.registro.registro.

- ADCADCADCADC MóduloMóduloMóduloMódulo 0,0,0,0, ADCSPCADCSPCADCSPCADCSPC ==== 0x0,0x0,0x0,0x0, elelelel muestreomuestreomuestreomuestreo AIN0AIN0AIN0AIN0

1060

Texas Instruments-Producción de Datos

18 de junio 2014

tivativativa ™™™ TM4C1294NCPDTTM4C1294NCPDTTM4C1294NCPDT microcontroladormicrocontroladormicrocontrolador

- ADCADCADCADC MóduloMóduloMóduloMódulo 1,1,1,1, ADCSPCADCSPCADCSPCADCSPC ==== 0x0,0x0,0x0,0x0, elelelel muestreomuestreomuestreomuestreo AIN1AIN1AIN1AIN1

Nota:

Si dos ADCs están configurados para muestrear la misma señal, un skew (retardo de fase) debe añadirse a uno de los módulosmódulosmódulos ADCADCADC paraparapara evitarevitarevitar muestreomuestreomuestreo coincidentes.coincidentes.coincidentes. retrasoretrasoretraso dedede fasefasefase sesese puedepuedepuede añadirañadirañadir mediantemediantemediante lalala programaciónprogramaciónprogramación deldeldel FASEFASEFASE enenen elelel campocampocampo ADCSPCADCSPCADCSPC registro.registro.registro.

muestreomuestreomuestreo sesgadasesgadasesgada dedede lalala mismamismamisma señal.señal.señal. LaLaLa oblicuidadoblicuidadoblicuidad sesese determinadeterminadetermina tantotantotanto porporpor elelel TSHnTSHnTSHn enenen elelel campocampocampo

ADCSSTSHnADCSSTSHnADCSSTSHnADCSSTSHnADCSSTSHnADCSSTSHnADCSSTSHnADCSSTSHn registrosregistrosregistrosregistrosregistrosregistrosregistrosregistros yyyyyyyy lalalalalalalala FASEFASEFASEFASEFASEFASEFASEFASE enenenenenenenen elelelelelelelel campocampocampocampocampocampocampocampo ADCSPCADCSPCADCSPCADCSPCADCSPCADCSPCADCSPCADCSPC registro.registro.registro.registro.registro.registro.registro.registro. ParaParaParaParaParaParaParaPara lalalalalalalala frecuenciafrecuenciafrecuenciafrecuenciafrecuenciafrecuenciafrecuenciafrecuencia dededededededede muestreomuestreomuestreomuestreomuestreomuestreomuestreomuestreo másmásmásmásmásmásmásmás rápidorápidorápidorápidorápidorápidorápidorápido sesgado,sesgado,sesgado,sesgado,sesgado,sesgado,sesgado,sesgado, todatodatodatodatodatodatodatoda TSHnTSHnTSHnTSHnTSHnTSHnTSHnTSHn camposcamposcamposcamposcamposcamposcamposcampos debendebendebendebendeben serserserserser programadosprogramadosprogramadosprogramadosprogramados paraparaparaparapara 0x0.0x0.0x0.0x0.0x0. SiSiSiSiSi TSHnTSHnTSHnTSHnTSHn ===== 0x00x00x00x00x0 paraparaparaparapara todostodostodostodostodos losloslosloslos secuenciadoressecuenciadoressecuenciadoressecuenciadoressecuenciadores yyyyy lalalalala FASEFASEFASEFASEFASE campocampocampocampocampo dedededede ununununun ADCADCADCADCADC eseseseses 0x8,0x8,0x8,0x8,0x8, lalalalala configuraciónconfiguraciónconfiguraciónconfiguraciónconfiguración duplica el ancho de banda de conversión de una sola entrada cuando el software combina los resultados como se muestra en la Figura 15-5 en la página 1.061.

- ADCADCADCADC MóduloMóduloMóduloMódulo 0,0,0,0, ADCSPCADCSPCADCSPCADCSPC ==== 0x0,0x0,0x0,0x0, elelelel muestreomuestreomuestreomuestreo AIN0AIN0AIN0AIN0

- ADCADCADCADC MóduloMóduloMóduloMódulo 1,1,1,1, ADCSPCADCSPCADCSPCADCSPC ==== 0x8,0x8,0x8,0x8, elelelel muestreomuestreomuestreomuestreo AIN0AIN0AIN0AIN0

TengaTengaTenga enenen cuentacuentacuenta quequeque nonono eseses necesarionecesarionecesario quequeque elelel TSHnTSHnTSHn camposcamposcampos seanseansean losloslos mismosmismosmismos enenen unaunauna muestramuestramuestra sesgada.sesgada.sesgada. SiSiSi unaunauna aplicaciónaplicaciónaplicación hahaha variandovariandovariando lalala resistenciaresistenciaresistencia dedede entradaentradaentradaentradaentrada analógica,analógica,analógica,analógica,analógica, entoncesentoncesentoncesentoncesentonces TSHnTSHnTSHnTSHnTSHn yyyyy FASEFASEFASEFASEFASE puedenpuedenpuedenpuedenpueden variarvariarvariarvariarvariar dedededede acuerdoacuerdoacuerdoacuerdoacuerdo conconconconcon losloslosloslos requisitosrequisitosrequisitosrequisitosrequisitos operacionales.operacionales.operacionales.operacionales.operacionales.

La Figura 15-5. El muestreo sesgado

ADC1 S1 S2 S3 S4 S5 S6 S7 S8 ADC0 S1 S2 S3 S4 S5
ADC1
S1
S2
S3
S4
S5
S6
S7
S8
ADC0
S1
S2
S3
S4
S5
S6
S7
S8

15.3.2.7 Módulo Clocking

El bloque digital ADC está sincronizado por el reloj del sistema y el bloque analógico ADC tiene una velocidad de un reloj de conversión separado (ADC Reloj). La frecuencia de reloj ADC puede ser de hasta 32 MHz para generar una tasa de conversión de 2 Msps. Un reloj ADC 16 MHz proporciona una tasa de muestreo 1 Msps. Hay tres fuentes del reloj ADC:

PLL VCO dividida. La frecuencia PLL VCO puede ser configurado para generar hasta un reloj de 32 MHz para una tasa de conversión dedededededede 2222222 Msps.Msps.Msps.Msps.Msps.Msps.Msps. losloslosloslosloslos CSCSCSCSCSCSCS enenenenenenen elelelelelelel campocampocampocampocampocampocampo ADCCCADCCCADCCCADCCCADCCCADCCCADCCC registroregistroregistroregistroregistroregistroregistro debedebedebedebedebedebedebe serserserserserserser programadoprogramadoprogramadoprogramadoprogramadoprogramadoprogramado paraparaparaparaparaparapara 0x00x00x00x00x00x00x0 paraparaparaparaparaparapara seleccionarseleccionarseleccionarseleccionarseleccionarseleccionarseleccionar elelelelelelel PLLPLLPLLPLLPLLPLLPLL VCOVCOVCOVCOVCOVCOVCO yyyyyyy lalalalalalala CLKDIVCLKDIVCLKDIVCLKDIVCLKDIVCLKDIVCLKDIV campocampocampocampocampocampocampo sesesesesesese utiliza para ajustar el divisor de reloj adecuada para la frecuencia deseada.

18 de junio 2014

Texas Instruments-Producción de Datos

1061

Analógico a digital (ADC)

16 MHz PIOSC. Uso de la PIOSC proporciona una velocidad de conversión de cerca de 1 Msps. Para utilizar el PIOSC al reloj del ADC, primeroprimeroprimero enciendaenciendaencienda elelel PLLPLLPLL yyy luegoluegoluego permitirpermitirpermitir quequeque elelel PIOSCPIOSCPIOSC enenen elelel CSCSCS campocampocampo dedede bitsbitsbits enenen elelel

ADCCCADCCC inscribirse,inscribirse, aa continuación,continuación, desactivardesactivar elel PLL.PLL.

MOSC. La fuente de reloj MOSC debe ser 16 MHz para una tasa de conversión 1 Msps y 32 MHz para una tasa de conversión de 2 Msps.

El reloj del sistema debe estar en la misma frecuencia o mayor que el reloj del ADC. Todos los módulos ADC comparten la misma fuente de reloj para facilitar la sincronización de muestras de datos entre las unidades de conversión, la selección y programación de que es proporcionadaproporcionadaproporcionada porporpor ADC0ADC0ADC0 dedede ADCCCADCCCADCCC registro.registro.registro. LosLosLos módulosmódulosmódulos ADCADCADC nonono sesese ejecutanejecutanejecutan enenen diferentesdiferentesdiferentes tasastasastasas dedede conversión.conversión.conversión.

15.3.2.8 en estado de ocupado

losloslosloslos OCUPADOOCUPADOOCUPADOOCUPADOOCUPADO pocopocopocopocopoco dedededede lalalalala ADCACTSSADCACTSSADCACTSSADCACTSSADCACTSS registroregistroregistroregistroregistro sesesesese utilizautilizautilizautilizautiliza paraparaparaparapara indicarindicarindicarindicarindicar cuandocuandocuandocuandocuando elelelelel ADCADCADCADCADC estáestáestáestáestá ocupadoocupadoocupadoocupadoocupado conconconconcon unaunaunaunauna conversiónconversiónconversiónconversiónconversión actual.actual.actual.actual.actual. CuandoCuandoCuandoCuandoCuando nonononono hayhayhayhayhay disparadoresdisparadoresdisparadores pendientespendientespendientes yyy quequeque sesese puedepuedepuede iniciariniciariniciar unaunauna nuevanuevanueva conversiónconversiónconversión enenen elelel ciclociclociclo inmediatoinmediatoinmediato ooo próximospróximospróximos ciclos,ciclos,ciclos, elelel OCUPADOOCUPADOOCUPADO pocopocopoco leeleelee comocomocomo 0.0.0. ElElEl softwaresoftwaresoftwaresoftware debedebedebedebe leerleerleerleer elelelel estadoestadoestadoestado dededede lalalala OCUPADOOCUPADOOCUPADOOCUPADO tantantantan claraclaraclaraclara antesantesantesantes dededede deshabilitardeshabilitardeshabilitardeshabilitar elelelel relojrelojrelojreloj ADCADCADCADC porporporpor escritoescritoescritoescrito alalalal ConvertidorConvertidorConvertidorConvertidor RunRunRunRun ModoModoModoModo dededede relojrelojrelojreloj dededede controlcontrol dede aperturaapertura dede puertapuerta dede analógicoanalógico aa digitaldigital (RCGCADC)(RCGCADC) registro.registro.

15.3.3 Hardware Circuito de muestra media

resultados más altos de precisión se pueden generar utilizando el circuito de promediación hardware, sin embargo, los mejores resultados son a costa de rendimiento. Hasta 64 muestras pueden ser acumulados y promediados para formar una única entrada de datos en la FIFO secuenciador. Throughput se disminuye proporcionalmente al número de muestras en el cálculo del promedio. Por ejemplo, si el circuito de promediado está configurado para promediar 16 muestras, el rendimiento se reduce por un factor de 16.

Por defecto, el circuito de promediación está apagado, y todos los datos procedentes del convertidor pasa a través de la FIFO secuenciador. El

hardwarehardware dede promediadopromediado eses controladocontrolado porpor elel ADCADC dede controlcontrol dede muestramuestra mediamedia (ADCSAC)(ADCSAC)

registrarse (véase la página 1105). Un circuito de promediado solo se ha aplicado, por lo tanto todos los canales de entrada reciben la misma

cantidadcantidadcantidad dedede ununun promediopromediopromedio dedede sisisi sonsonson ooo diferencialdiferencialdiferencial dedede terminaciónterminaciónterminación única.única.única. LaLaLa FiguraFiguraFigura 15-615-615-6 muestramuestramuestra ununun ejemploejemploejemplo enenen elelel quequeque lalala ADCSACADCSACADCSAC registroregistroregistro sesese estableceestableceestablece

enenen 0x20x20x2 paraparapara elelel hardwarehardwarehardware dedede sobremuestreosobremuestreosobremuestreo 4x4x4x yyy lalala IE1IE1IE1 bitbitbit sesese estableceestableceestablece paraparapara lalala secuenciasecuenciasecuencia dedede muestras,muestras,muestras, dandodandodando comocomocomo resultadoresultadoresultado unaunauna interrupcióninterrupcióninterrupción

después del segundo valor promediado se almacena en la FIFO.

1062

Texas Instruments-Producción de Datos

18 de junio 2014

La Figura 15-6. Muestra Ejemplo Promediando

tivativativa ™™™ TM4C1294NCPDTTM4C1294NCPDTTM4C1294NCPDT microcontroladormicrocontroladormicrocontrolador

A + B + C + D A + B + C + D 4
A + B + C + D
A + B + C + D
4
4
A + B + C + D A + B + C + D 4 4

15.3.4 conversión analógica-digital

D A + B + C + D 4 4 15.3.4 conversión analógica-digital EN T El

EN T

El módulo (ADC) de analógico a digital utiliza una arquitectura de aproximaciones sucesivas de Registro (SAR) para ofrecer un bajo consumo de energía, valor de conversión de alta precisión de 12 bits. La aproximación sucesiva utiliza una matriz de condensadores conmutados para llevar a cabo la doble función de muestreo y la celebración de la señal, así como proporcionar la operación DAC de 12 bits.

La Figura 15-7 muestra el diagrama de ADC equivalencia de entrada; para los valores de los parámetros, véase “analógico a digital (ADC)” en la página 1861.

18 de junio 2014

Texas Instruments-Producción de Datos

1063

Analógico a digital (ADC)

La Figura 15-7. Equivalencia de entrada ADC Tiva ™ microcontrolador Realizar una entrada de circuito
La Figura 15-7. Equivalencia de entrada ADC
Tiva ™ microcontrolador
Realizar una
entrada de circuito
VV DDDD
ZS
equivalente
ZZ ADCADC
RR ADCADC
rs
Alfiler
12 bits SAR
ADC
Convertidor
ESD
12-bit de la
VV SS
VV ADCINADCIN
yoyo LL
cs
Abrazadera
palabra
RR ADCADC
Realizar una
Alfiler
entrada de circuito
equivalente
RR ADCADC
Realizar una
Alfiler
entrada de circuito
equivalente
CC ADCADC

El ADC opera tanto desde el 3,3-V de potencia digital de suministros de 1.2 V y analógicas. El reloj ADC se puede configurar para reducir el consumo de energía cuando no se necesita una conversión ADC (ver “Control del sistema” en la página 239). Las entradas analógicas están conectadas a la ADC a través de rutas de entrada especialmente equilibrados para minimizar la distorsión y la diafonía en las entradas. Información detallada sobre las fuentes de alimentación de ADC y entradas analógicas se puede encontrar en la “conversión analógica-digital (ADC)” en la página 1861.

15.3.4.1 Referencia de tensión

El ADC utiliza señales internas VREFP y VREFN como referencias para producir un valor de conversión de la entrada analógica seleccionada. VREFPVREFPVREFPVREFPVREFPVREFPVREFPVREFPVREFP sesesesesesesesese puedepuedepuedepuedepuedepuedepuedepuedepuede conectarconectarconectarconectarconectarconectarconectarconectarconectar aaaaaaaaa cualquieracualquieracualquieracualquieracualquieracualquieracualquieracualquieracualquiera dedededededededede losloslosloslosloslosloslos dosdosdosdosdosdosdosdosdos VREFAVREFAVREFAVREFAVREFAVREFAVREFAVREFAVREFA +++++++++ ooooooooo VDDAVDDAVDDAVDDAVDDAVDDAVDDAVDDAVDDA yyyyyyyyy VREFNVREFNVREFNVREFNVREFNVREFNVREFNVREFNVREFN estáestáestáestáestáestáestáestáestá conectadoconectadoconectadoconectadoconectadoconectadoconectadoconectadoconectado aaaaaaaaa GNDAGNDAGNDAGNDAGNDAGNDAGNDAGNDAGNDA comocomocomocomocomocomocomocomocomo sesesesesesesesese hahahahahahahahaha configuradoconfiguradoconfiguradoconfiguradoconfiguradoconfiguradoconfiguradoconfiguradoconfigurado porporporporporporporporpor elelelelelelelelel VREFVREFVREFVREFVREFVREFVREFVREFVREF pocopocopocopocopocopocopocopocopoco enenen elelel ControlControlControl dedede ADCADCADC (ADCCTL)(ADCCTL)(ADCCTL) registrar,registrar,registrar, comocomocomo sesese muestramuestramuestra enenen lalala FiguraFiguraFigura 15-8.15-8.15-8.

La Figura 15-8. Referencia de tensión ADC VDDA VREFP VREFA + El voltaje de referencia
La Figura 15-8. Referencia de tensión ADC
VDDA
VREFP
VREFA +
El voltaje de referencia
seleccionado mediante el
campo VREF en el Registro
ADCCTL
VREFN
GNDA
GNDA
ADC

1064

Texas Instruments-Producción de Datos

18 de junio 2014

tivativativa ™™™ TM4C1294NCPDTTM4C1294NCPDTTM4C1294NCPDT microcontroladormicrocontroladormicrocontrolador

El rango de este valor de conversión es de 0x000 a 0xFFF. En el modo de composición de una sola entrada, el valor 0x000 corresponde al nivel de tensión en VREFN; el valor 0xFFF se corresponde con el nivel de tensión en VREFP. Esta configuración resulta en una resolución que se puede calcular usando la siguiente ecuación:

mV por código de ADC = (VREFP - VREFN) / 4096

Mientras las almohadillas de entrada analógicas pueden manejar voltajes más allá de este intervalo, las tensiones de entrada analógicas deben permanecerpermanecerpermanecer dentrodentrodentro dedede losloslos límiteslímiteslímites prescritosprescritosprescritos porporpor lalala TablaTablaTabla 27-4427-4427-44 enenen lalala páginapáginapágina 186118611861 paraparapara producirproducirproducir resultadosresultadosresultados precisos.precisos.precisos. LaLaLa VVV REFAREFAREFA +++ especificaciónespecificaciónespecificación definedefinedefine elelel rangorangorango útilútilútil paraparapara lalala referenciareferenciareferencia dedede tensióntensióntensión externaexternaexterna enenen VREFAVREFAVREFA +++ yyy

GNDA,GNDA, verver TablaTabla 27-4427-44 enen lala páginapágina 1861.1861. CaremustCaremust serser tomadotomado parapara suministrarsuministrar unauna tensióntensión dede referenciareferencia dede aceptableaceptable quality.Figurequality.Figure 15-915-9 enen lala página 1065 muestra la función de conversión ADC de las entradas analógicas.

La Figura 15-9. Resultado ADC Conversión

0xFFF 0xc00 0x800 0x400 VV ENEN VREFN ¼ (VREFP - VREFN) ½ (VREFP - VREFN)
0xFFF
0xc00
0x800
0x400
VV ENEN
VREFN
¼ (VREFP - VREFN)
½ (VREFP - VREFN)
¾ (VREFP - VREFN)
VREFP
- VREFN) ½ (VREFP - VREFN) ¾ (VREFP - VREFN) VREFP 15.3.5 Muestreo diferencial - Saturación

15.3.5 Muestreo diferencial

- Saturación de entrada

Además de muestreo de un solo extremo tradicional, el módulo ADC apoya muestreo diferencial de dos canales de entrada analógicos. ParaParaPara habilitarhabilitarhabilitar elelel muestreomuestreomuestreo diferencial,diferencial,diferencial, elelel softwaresoftwaresoftware debedebedebe establecerestablecerestablecer elelel dndndn pocopocopoco enenen elelel

ADCSSCTL0nADCSSCTL0n registrarseregistrarse enen nibblenibble lala configuraciónconfiguración dede unun paso.paso.

CuandoCuando unun pasopaso dede secuenciasecuencia estáestá configuradoconfigurado parapara elel muestreomuestreo diferencial,diferencial, elel parpar dede entradaentrada aa lala muestramuestra sese debedebe configurarconfigurar enen elel ADCSSMUXnADCSSMUXn registro. par diferencial 0 muestras entradas analógicas 0 y 1; diferencial

18 de junio 2014

Texas Instruments-Producción de Datos

1065

Analog-to-Digital Converter (ADC)

pair 1 samples analog inputs 2 and 3; and so on (see Table 15-6 on page 1066). The ADC does not support other differential pairings such as analog input 0 with analog input 3.

Table 15-6. Differential Sampling Pairs

Differential Pair

Analog Inputs

0

0 and 1

1

2 and 3

2

4 and 5

3

6 and 7

4

8 and 9

5

10 and 11

6

12 and 13

7

14 and 15

8

16 and 17

9

18 and 19

The voltage sampled in differential mode is the difference between the odd and even channels:

■ InputInputInput PositivePositivePositive Voltage:Voltage:Voltage: VIN+VIN+VIN+ === VVV IN_EVENIN_EVENIN_EVEN ((( eveneveneven channel)channel)channel)

■ InputInputInput NegativeNegativeNegative Voltage:Voltage:Voltage: VIN-VIN-VIN- === VVV IN_ODDIN_ODDIN_ODD ((( oddoddodd channel)channel)channel) TheTheThe inputinputinput differentialdifferentialdifferential voltagevoltagevoltage isisis

defineddefineddefined as:as:as: VINVINVIN DDD === VIN+VIN+VIN+ --- VIN-,VIN-,VIN-, therefore:therefore:therefore:

■ IfIfIf VINVINVIN DDD === 0,0,0, thenthenthen thethethe conversionconversionconversion resultresultresult === 0x8000x8000x800

■ IfIfIf VINVINVIN DDD >>> 0,0,0, thenthenthen thethethe conversionconversionconversion resultresultresult >>> 0x8000x8000x800 (range(range(range isisis 0x800–0xFFF)0x800–0xFFF)0x800–0xFFF)

■ IfIfIf VINVINVIN DDD <<< 0,0,0, thenthenthen thethethe conversionconversionconversion resultresultresult <<< 0x8000x8000x800 (range(range(range isisis 0–0x800)0–0x800)0–0x800)

When using differential sampling, the following definitions are relevant:

■ InputInputInput CommonCommonCommon ModeModeMode Voltage:Voltage:Voltage: VINVINVIN CMCMCM === ((( VIN+VIN+VIN+ +++ VIN-)VIN-)VIN-) /// 222

Reference Positive Voltage: VREFP

Reference Negative Voltage: VREFN

■ ReferenceReferenceReference DifferentialDifferentialDifferential Voltage:Voltage:Voltage: VREFVREFVREF DDD === VREFPVREFPVREFP --- VREFNVREFNVREFN

ReferenceReferenceReference CommonCommonCommon ModeModeMode Voltage:Voltage:Voltage: VREFVREFVREF CMCMCM === ((( VREFPVREFPVREFP +++ VREFN)VREFN)VREFN) /// 222 TheTheThe followingfollowingfollowing

conditions provide optimal results in differential mode:

BothBothBothBothBoth VVVVV IN_EVENIN_EVENIN_EVENIN_EVENIN_EVEN andandandandand VVVVV IN_ODDIN_ODDIN_ODDIN_ODDIN_ODD mustmustmustmustmust bebebebebe ininininin thethethethethe rangerangerangerangerange ofofofofof (VREFP(VREFP(VREFP(VREFP(VREFP tototototo VREFN)VREFN)VREFN)VREFN)VREFN) forforforforfor aaaaa validvalidvalidvalidvalid conversionconversionconversionconversionconversion resultresultresultresultresult

TheTheThe maximummaximummaximum possiblepossiblepossible differentialdifferentialdifferential inputinputinput swing,swing,swing, ororor thethethe maximummaximummaximum differentialdifferentialdifferential range,range,range, is:is:is: -VREF-VREF-VREF DDD tototo

++++++++++ VREFVREFVREFVREFVREFVREFVREFVREFVREFVREF D,D,D,D,D,D,D,D,D,D, sosososososososososo thethethethethethethethethethe maximummaximummaximummaximummaximummaximummaximummaximummaximummaximum peak-to-peakpeak-to-peakpeak-to-peakpeak-to-peakpeak-to-peakpeak-to-peakpeak-to-peakpeak-to-peakpeak-to-peakpeak-to-peak inputinputinputinputinputinputinputinputinputinput differentialdifferentialdifferentialdifferentialdifferentialdifferentialdifferentialdifferentialdifferentialdifferential signalsignalsignalsignalsignalsignalsignalsignalsignalsignal isisisisisisisisisis (+VREF(+VREF(+VREF(+VREF(+VREF(+VREF(+VREF(+VREF(+VREF(+VREF DDDDDDDDDD ---------- ---------- VREFVREFVREFVREFVREFVREFVREFVREFVREFVREF D)D)D)D)D)D)D)D)D)D) ========== 2222222222 ********** VREFVREFVREFVREFVREFVREFVREFVREFVREFVREF D=D=D=D=D=D=D=D=D=D= 2222222222 ********** (VREFP(VREFP(VREFP(VREFP(VREFP(VREFP(VREFP(VREFP(VREFP(VREFP ---------- VREFN)

1066

June 18, 2014

Texas Instruments-Production Data

TivaTivaTiva ™™™ TM4C1294NCPDTTM4C1294NCPDTTM4C1294NCPDT MicrocontrollerMicrocontrollerMicrocontroller

InInInInIn orderorderorderorderorder tototototo taketaketaketaketake advantageadvantageadvantageadvantageadvantage ofofofofof thethethethethe maximummaximummaximummaximummaximum possiblepossiblepossiblepossiblepossible differentialdifferentialdifferentialdifferentialdifferential inputinputinputinputinput swing,swing,swing,swing,swing, VINVINVINVINVIN CMCMCMCMCM shouldshouldshouldshouldshould bebebebebe veryveryveryveryvery closecloseclosecloseclose tototototo VREFVREFVREFVREFVREF CM,CM,CM,CM,CM, seeseeseeseesee TableTableTableTableTable 27-4427-4427-4427-4427-44 ononononon pagepagepagepagepage 1861.1861.1861.1861.1861. IfIfIfIfIf VINVINVINVINVIN CMCMCMCMCM isisisisis notnotnotnotnot equalequalequalequalequal tototototo VREFVREFVREFVREFVREF CM,CM,CM,CM,CM, thethethethethe differentialdifferentialdifferentialdifferentialdifferential inputinputinputinputinput signalsignalsignalsignalsignal maymaymaymaymay clipclipclipclipclip atatatatat eithereithereithereithereither maximummaximummaximummaximummaximum ororororor minimum voltage, because either single ended input can never be larger than VREFP or smaller than VREFN, and it is not possible to achieve full swing. Thus any difference in common mode between the input voltage and the reference voltage limits the differential dynamic range of the ADC. Because the maximum peak-to-peak differential signal voltage is 2 * (VREFP - VREFN), the ADC codes are interpreted as:

mV per ADC code = (2 *(VREFP - VREFN)) / 4096

Figure 15-10 shows how the differential voltage, ∆V, is represented in ADC codes.

Figure 15-10. Differential Voltage Representation

0xFFF 0x800 - (VREFP - VREFN) 0 VREFP - VREFN V - Input Saturation
0xFFF
0x800
- (VREFP - VREFN)
0
VREFP - VREFN
V
- Input Saturation

15.3.6 Internal Temperature Sensor

The temperature sensor serves two primary purposes: 1) to notify the system that internal temperature is too high or low for reliable operation and 2) to provide temperature measurements for calibration of the Hibernate module RTC trim value.

The temperature sensor does not have a separate enable, because it also contains the bandgap reference and must always be enabled. The reference is supplied to other analog modules; not just the ADC. In addition, the temperature sensor has a second power-down input in the 3.3 V domain which provides control by the Hibernation module.

TheTheThe internalinternalinternal temperaturetemperaturetemperature sensorsensorsensor convertsconvertsconverts aaa temperaturetemperaturetemperature measurementmeasurementmeasurement intointointo aaa voltage.voltage.voltage. ThisThisThis voltagevoltagevoltage value,value,value, VVV TSENS,TSENS,TSENS, isisis givengivengiven by the following equation (where TEMP is the temperature in °C):

VVV TSENSTSENSTSENS === 2.72.72.7 --- ((TEMP((TEMP((TEMP +++ 55)55)55) /// 75)75)75)

This relation is shown in Figure 15-11 on page 1068.

June 18, 2014

Texas Instruments-Production Data

1067

Analog-to-Digital Converter (ADC)

Figure 15-11. Internal Temperature Sensor Characteristic

VV TSENSTSENS VVV TSENSTSENSTSENS === 2.72.72.7 VVV ––– (TEMP+55)(TEMP+55)(TEMP+55) 75 2.5 V 1.633 V 0.833
VV TSENSTSENS
VVV TSENSTSENSTSENS === 2.72.72.7 VVV ––– (TEMP+55)(TEMP+55)(TEMP+55)
75
2.5 V
1.633
V
0.833
V
- 40° C
25° C
85° CTemp

TheTheTheTheThe temperaturetemperaturetemperaturetemperaturetemperature sensorsensorsensorsensorsensor readingreadingreadingreadingreading cancancancancan bebebebebe sampledsampledsampledsampledsampled ininininin aaaaa samplesamplesamplesamplesample sequencesequencesequencesequencesequence bybybybyby settingsettingsettingsettingsetting thethethethethe TSnTSnTSnTSnTSn bitbitbitbitbit ininininin thethethethethe ADCSSCTLnADCSSCTLnADCSSCTLnADCSSCTLnADCSSCTLn register.register.register.register.register. TheTheThe samplesamplesample andandand holdholdhold widthwidthwidth shouldshouldshould bebebe configuredconfiguredconfigured forforfor atatat leastleastleast 161616 ADCADCADC clocksclocksclocks usingusingusing thethethe ADCSSTSHnADCSSTSHnADCSSTSHn register.register.register. TheTheThe temperature reading from the temperature sensor can also be given as a function of the ADC value. The following formula calculatescalculatescalculatescalculatescalculates temperaturetemperaturetemperaturetemperaturetemperature (TEMP(TEMP(TEMP(TEMP(TEMP ininininin ℃)℃)℃)℃)℃) basedbasedbasedbasedbased ononononon thethethethethe ADCADCADCADCADC readingreadingreadingreadingreading (ADC(ADC(ADC(ADC(ADC CODE,CODE,CODE,CODE,CODE, givengivengivengivengiven asasasasas ananananan unsignedunsignedunsignedunsignedunsigned decimaldecimaldecimaldecimaldecimal numbernumbernumbernumbernumber fromfromfromfromfrom 00000 tototototo 4095) and the maximum ADC voltage range (VREFP - VREFN):

TEMPTEMPTEMP === 147.5147.5147.5 --- ((75((75((75 *** (VREFP(VREFP(VREFP --- VREFN)VREFN)VREFN) ××× ADCADCADC CODE)CODE)CODE) /// 4096)4096)4096)

15.3.7 Digital Comparator Unit

An ADC is commonly used to sample an external signal and to monitor its value to ensure that it remains in a given range.

To automate this monitoring procedure and reduce the amount of processor overhead that is required, each module provides

eight digital comparators. Conversions from the ADC that are sent to the digital comparators are compared against the user

programmableprogrammableprogrammable limitslimitslimits ininin thethethe ADCADCADC DigitalDigitalDigital ComparatorComparatorComparator RangeRangeRange (ADCDCCMPn)(ADCDCCMPn)(ADCDCCMPn) registers.registers.registers. TheTheThe ADCADCADC cancancan bebebe configuredconfiguredconfigured tototo

generategenerate anan interruptinterrupt dependingdepending onon whetherwhether thethe ADCADC isis operatingoperating withinwithin thethe low,low, midmid oror high-bandhigh-band regionregion configuredconfigured inin thethe ADCDCCMPnADCDCCMPn

bit fields. The digital comparators four operational modes (Once, Always, Hysteresis Once, Hysteresis Always) can be

additionally applied to the interrupt configuration.

15.3.7.1 Output Functions

ADC conversions can either be stored in the ADC Sample Sequence FIFOs or compared using the digital comparator resourcesresourcesresourcesresourcesresources asasasasas defineddefineddefineddefineddefined bybybybyby thethethethethe SnDCOPSnDCOPSnDCOPSnDCOPSnDCOP bitsbitsbitsbitsbits ininininin thethethethethe ADCADCADCADCADC SampleSampleSampleSampleSample SequenceSequenceSequenceSequenceSequence nnnnn OperationOperationOperationOperationOperation (ADCSSOPn)(ADCSSOPn)(ADCSSOPn)(ADCSSOPn)(ADCSSOPn) register.register.register.register.register. TheseTheseTheseTheseThese selected ADC conversions are used by their respective digital comparator to monitor the external signal. Each comparator has two possible output functions: processor interrupts and triggers.

Each function has its own state machine to track the monitored signal. Even though the interrupt and trigger functions can be enabled individually or both at the same time, the same conversion

1068

Texas Instruments-Production Data

June 18, 2014

TivaTivaTiva ™™™ TM4C1294NCPDTTM4C1294NCPDTTM4C1294NCPDT MicrocontrollerMicrocontrollerMicrocontroller

data is used by each function to determine if the right conditions have been met to assert the associated output.

Interrupts

TheTheTheThe digitaldigitaldigitaldigital comparatorcomparatorcomparatorcomparator interruptinterruptinterruptinterrupt functionfunctionfunctionfunction isisisis enabledenabledenabledenabled bybybyby settingsettingsettingsetting thethethethe CIECIECIECIE bitbitbitbit inininin thethethethe ADCADCADCADC DigitalDigitalDigitalDigital ComparatorComparatorComparatorComparator ControlControlControlControl (ADCDCCTLn)(ADCDCCTLn) register.register. ThisThis bitbit enablesenables thethe interruptinterrupt functionfunction statestate machinemachine toto startstart monitoringmonitoring thethe incomingincoming ADCADC conversions.conversions.conversions.conversions.conversions. WhenWhenWhenWhenWhen thethethethethe appropriateappropriateappropriateappropriateappropriate setsetsetsetset ofofofofof conditionsconditionsconditionsconditionsconditions isisisisis met,met,met,met,met, andandandandand thethethethethe DCONSSxDCONSSxDCONSSxDCONSSxDCONSSx bitbitbitbitbit isisisisis setsetsetsetset ininininin thethethethethe ADCIMADCIMADCIMADCIMADCIM register,register,register,register,register, ananananan interruptinterruptinterruptinterruptinterrupt isisisisis sent to the interrupt controller.

Note:Note: ForFor aa 11 toto 22 MspsMsps rate,rate, asas thethe systemsystem clockclock frequencyfrequency approachesapproaches thethe ADCADC clockclock frequency,frequency,

it is recommended that the application use the µDMA to store conversion data from the FIFO to memory before processing rather than an interrupt-driven single data read. Using the µDMA to store multiple samples before interrupting the processor amortizes interrupt overhead across multiple transfers and prevents loss of sample data.

Note:Note:Note:Note: OnlyOnlyOnlyOnly aaaa singlesinglesinglesingle DCONSSnDCONSSnDCONSSnDCONSSn bitbitbitbit shouldshouldshouldshould bebebebe setsetsetset atatatat anyanyanyany givengivengivengiven time.time.time.time. SettingSettingSettingSetting moremoremoremore thanthanthanthan oneoneoneone ofofofof thesethesethesethese

bitsbitsbitsbitsbits resultsresultsresultsresultsresults ininininin thethethethethe INRDCINRDCINRDCINRDCINRDC bitbitbitbitbit fromfromfromfromfrom thethethethethe ADCRISADCRISADCRISADCRISADCRIS registerregisterregisterregisterregister beingbeingbeingbeingbeing masked,masked,masked,masked,masked, andandandandand nonononono interruptinterruptinterruptinterruptinterrupt isisisisis generatedgeneratedgeneratedgeneratedgenerated ononononon anyanyanyanyany ofofofofof the sample sequencer interrupt lines. It is recommended that when interrupts are used, they are enabled on alternating samples or at the end of the sample sequence.

Triggers

TheTheTheTheThe digitaldigitaldigitaldigitaldigital comparatorcomparatorcomparatorcomparatorcomparator triggertriggertriggertriggertrigger functionfunctionfunctionfunctionfunction isisisisis enabledenabledenabledenabledenabled bybybybyby settingsettingsettingsettingsetting thethethethethe CTECTECTECTECTE bitbitbitbitbit ininininin thethethethethe ADCDCCTLnADCDCCTLnADCDCCTLnADCDCCTLnADCDCCTLn register.register.register.register.register. ThisThisThisThisThis bitbitbitbitbit enablesenablesenablesenablesenables thethethethethe trigger function state machine to start monitoring the incoming ADC conversions. When the appropriate set of conditions is met, the corresponding digital comparator trigger to the PWM module is asserted.

15.3.7.2 Operational Modes

Four operational modes are provided to support a broad range of applications and multiple possible signaling requirements:

Always,Always,Always,Always,Always,Always, Once,Once,Once,Once,Once,Once, HysteresisHysteresisHysteresisHysteresisHysteresisHysteresis Always,Always,Always,Always,Always,Always, andandandandandand HysteresisHysteresisHysteresisHysteresisHysteresisHysteresis Once.Once.Once.Once.Once.Once. TheTheTheTheTheThe operationaloperationaloperationaloperationaloperationaloperational modemodemodemodemodemode isisisisisis selectedselectedselectedselectedselectedselected usingusingusingusingusingusing thethethethethethe CIMCIMCIMCIMCIMCIM orororororor CTMCTMCTMCTMCTMCTM fieldfieldfieldfieldfieldfield inininininin thethethethethethe ADCDCCTLnADCDCCTLnADCDCCTLnADCDCCTLnADCDCCTLnADCDCCTLn register.

Always Mode

In the Always operational mode, the associated interrupt or trigger is asserted whenever the ADC conversion value meets its comparison criteria. The result is a string of assertions on the interrupt or trigger while the conversions are within the appropriate range.

Once Mode

In the Once operational mode, the associated interrupt or trigger is asserted whenever the ADC conversion value meets its comparison criteria, and the previous ADC conversion value did not. The result is a single assertion of the interrupt or trigger when the conversions are within the appropriate range.

Hysteresis-Always Mode

The Hysteresis-Always operational mode can only be used in conjunction with the low-band or high-band regions because the mid-band region must be crossed and the opposite region entered to clear the hysteresis condition. In the Hysteresis-Always mode, the associated interrupt or trigger is asserted in the following cases: 1) the ADC conversion value meets its comparison criteria or 2) a previous ADC conversion value has met the comparison criteria, and the hysteresis condition has not been cleared by entering the opposite region. The result is a string of assertions on the interrupt or trigger that continue until the opposite region is entered.

June 18, 2014

Texas Instruments-Production Data

1069

Analog-to-Digital Converter (ADC)

Hysteresis-Once Mode

The Hysteresis-Once operational mode can only be used in conjunction with the low-band or high-band regions because the mid-band region must be crossed and the opposite region entered to clear the hysteresis condition. In the Hysteresis-Once mode, the associated interrupt or trigger is asserted only when the ADC conversion value meets its comparison criteria, the hysteresis condition is clear, and the previous ADC conversion did not meet the comparison criteria. The result is a single assertion on the interrupt or trigger.

15.3.7.3 Function Ranges

TheTheTheTheTheTheThe twotwotwotwotwotwotwo comparisoncomparisoncomparisoncomparisoncomparisoncomparisoncomparison values,values,values,values,values,values,values, COMP0COMP0COMP0COMP0COMP0COMP0COMP0 andandandandandandand COMP1,COMP1,COMP1,COMP1,COMP1,COMP1,COMP1, ininininininin thethethethethethethe ADCADCADCADCADCADCADC DigitalDigitalDigitalDigitalDigitalDigitalDigital ComparatorComparatorComparatorComparatorComparatorComparatorComparator RangeRangeRangeRangeRangeRangeRange (ADCDCCMPn)(ADCDCCMPn)(ADCDCCMPn)(ADCDCCMPn)(ADCDCCMPn)(ADCDCCMPn)(ADCDCCMPn) registerregisterregisterregisterregisterregisterregister effectivelyeffectivelyeffectivelyeffectivelyeffectivelyeffectivelyeffectively breakbreakbreak thethethe conversionconversionconversion areaareaarea intointointo threethreethree distinctdistinctdistinct regions.regions.regions. TheseTheseThese regionsregionsregions areareare referredreferredreferred tototo asasas thethethe low-bandlow-bandlow-band (less(less(less thanthanthan COMP0),COMP0),COMP0), mid-bandmid-bandmid-band (greater(greater(greater(greater(greater(greater(greater(greater(greater(greater thanthanthanthanthanthanthanthanthanthan COMP0COMP0COMP0COMP0COMP0COMP0COMP0COMP0COMP0COMP0 butbutbutbutbutbutbutbutbutbut lesslesslesslesslesslesslesslesslessless thanthanthanthanthanthanthanthanthanthan orororororororororor equalequalequalequalequalequalequalequalequalequal totototototototototo COMP1),COMP1),COMP1),COMP1),COMP1),COMP1),COMP1),COMP1),COMP1),COMP1), andandandandandandandandandand high-bandhigh-bandhigh-bandhigh-bandhigh-bandhigh-bandhigh-bandhigh-bandhigh-bandhigh-band (greater(greater(greater(greater(greater(greater(greater(greater(greater(greater thanthanthanthanthanthanthanthanthanthan orororororororororor equalequalequalequalequalequalequalequalequalequal totototototototototo COMP1)COMP1)COMP1)COMP1)COMP1)COMP1)COMP1)COMP1)COMP1)COMP1) regions.regions.regions.regions.regions.regions.regions.regions.regions.regions. COMP0COMP0COMP0COMP0COMP0COMP0COMP0COMP0COMP0COMP0 andandandandandandandandandand COMP1COMP1COMP1COMP1COMP1COMP1COMP1COMP1COMP1COMP1

maymaymay bebebe programmedprogrammedprogrammed tototo thethethe samesamesame value,value,value, effectivelyeffectivelyeffectively creatingcreatingcreating twotwotwo regions,regions,regions, butbutbut COMP1COMP1COMP1 mustmustmust alwaysalwaysalways bebebe greatergreatergreater thanthanthan ororor equalequalequal tototo thethethethethethethe valuevaluevaluevaluevaluevaluevalue ofofofofofofof COMP0.COMP0.COMP0.COMP0.COMP0.COMP0.COMP0. AAAAAAA COMP1COMP1COMP1COMP1COMP1COMP1COMP1 valuevaluevaluevaluevaluevaluevalue thatthatthatthatthatthatthat isisisisisisis lesslesslesslesslesslessless thanthanthanthanthanthanthan COMP0COMP0COMP0COMP0COMP0COMP0COMP0 generatesgeneratesgeneratesgeneratesgeneratesgeneratesgenerates unpredictableunpredictableunpredictableunpredictableunpredictableunpredictableunpredictable results.results.results.results.results.results.results.

Low-Band Operation

ToToToToToToTo operateoperateoperateoperateoperateoperateoperate ininininininin thethethethethethethe low-bandlow-bandlow-bandlow-bandlow-bandlow-bandlow-band region,region,region,region,region,region,region, thethethethethethethe CICCICCICCICCICCICCIC fieldfieldfieldfieldfieldfieldfield ororororororor thethethethethethethe CTCCTCCTCCTCCTCCTCCTC fieldfieldfieldfieldfieldfieldfield ininininininin thethethethethethethe ADCDCCTLnADCDCCTLnADCDCCTLnADCDCCTLnADCDCCTLnADCDCCTLnADCDCCTLn registerregisterregisterregisterregisterregisterregister mustmustmustmustmustmustmust bebebebebebebe programmedprogrammedprogrammedprogrammedprogrammedprogrammedprogrammed tototototototo 0x0.0x0.0x0.0x0.0x0.0x0.0x0. This setting causes interrupts or triggers to be generated in the low-band region as defined by the programmed operational mode. An example of the state of the interrupt/trigger signal in the low-band region for each of the operational modes is shown in Figure 15-12 on page 1070. Note that a "0" in a column following the operational mode name (Always, Once, Hysteresis Always, and Hysteresis Once) indicates that the interrupt or trigger signal is deasserted and a "1" indicates that the signal is asserted.

Figure 15-12. Low-Band Operation (CIC=0x0 and/or CTC=0x0) COMP0 COMP1 Hysteresis Once – Always – 0
Figure 15-12. Low-Band Operation (CIC=0x0 and/or CTC=0x0)
COMP0 COMP1
Hysteresis Once –
Always –
0
0
0
0
1
1
1
0
0
1
1
0
0
0
0
1
Once –
0
0
0
0
1 0
0
0
0
1
0
0
0
0
0
1
Hysteresis Always –
0
0
0
0
1 1
1
1
1
1
1
1
0
0
0
1
0
0
0
0
1 0
0
0
0
0
0
0
0
0
0
1

1070

Texas Instruments-Production Data

June 18, 2014

Mid-Band Operation

TivaTivaTiva ™™™ TM4C1294NCPDTTM4C1294NCPDTTM4C1294NCPDT MicrocontrollerMicrocontrollerMicrocontroller

ToToToToToToTo operateoperateoperateoperateoperateoperateoperate ininininininin thethethethethethethe mid-bandmid-bandmid-bandmid-bandmid-bandmid-bandmid-band region,region,region,region,region,region,region, thethethethethethethe CICCICCICCICCICCICCIC fieldfieldfieldfieldfieldfieldfield ororororororor thethethethethethethe CTCCTCCTCCTCCTCCTCCTC fieldfieldfieldfieldfieldfieldfield ininininininin thethethethethethethe ADCDCCTLnADCDCCTLnADCDCCTLnADCDCCTLnADCDCCTLnADCDCCTLnADCDCCTLn registerregisterregisterregisterregisterregisterregister mustmustmustmustmustmustmust bebebebebebebe programmedprogrammedprogrammedprogrammedprogrammedprogrammedprogrammed tototototototo 0x1.0x1.0x1.0x1.0x1.0x1.0x1. This setting causes interrupts or triggers to be generated in the mid-band region according the operation mode. Only the Always and Once operational modes are available in the mid-band region. An example of the state of the interrupt/trigger signal in the mid-band region for each of the allowed operational modes is shown in Figure 15-13 on page 1071. Note that a "0" in a column following the operational mode name (Always or Once) indicates that the interrupt or trigger signal is deasserted and a "1" indicates that the signal is asserted.

Figure 15-13. Mid-Band Operation (CIC=0x1 and/or CTC=0x1) COMP0 COMP1 Hysteresis Once – Always – 0
Figure 15-13. Mid-Band Operation (CIC=0x1 and/or CTC=0x1)
COMP0 COMP1
Hysteresis Once –
Always –
0
Once –
0
Hysteresis Always –
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
- 0 0
- 1
1
- 1 0
- 0 0
- 0 0
- 0 0
-
1
1
- 1 0
- 1 0
- 0 0
- 0 0
-
1
1
- 1 0
- 0 0
- 0 0
-

High-Band Operation

ToToToToToToTo operateoperateoperateoperateoperateoperateoperate ininininininin thethethethethethethe high-bandhigh-bandhigh-bandhigh-bandhigh-bandhigh-bandhigh-band region,region,region,region,region,region,region, thethethethethethethe CICCICCICCICCICCICCIC fieldfieldfieldfieldfieldfieldfield ororororororor thethethethethethethe CTCCTCCTCCTCCTCCTCCTC fieldfieldfieldfieldfieldfieldfield ininininininin thethethethethethethe ADCDCCTLnADCDCCTLnADCDCCTLnADCDCCTLnADCDCCTLnADCDCCTLnADCDCCTLn registerregisterregisterregisterregisterregisterregister mustmustmustmustmustmustmust bebebebebebebe programmedprogrammedprogrammedprogrammedprogrammedprogrammedprogrammed tototototototo 0x3.0x3.0x3.0x3.0x3.0x3.0x3. This setting causes interrupts or triggers to be generated in the high-band region according the operation mode. An example of the state of the interrupt/trigger signal in the high-band region for each of the allowed operational modes is shown in Figure 15-14 on page 1072. Note that a "0" in a column following the operational mode name (Always, Once, Hysteresis Always, and Hysteresis Once) indicates that the interrupt or trigger signal is deasserted and a "1" indicates that the signal is asserted.

June 18, 2014

Texas Instruments-Production Data

1071

Analog-to-Digital Converter (ADC)

Figure 15-14. High-Band Operation (CIC=0x3 and/or CTC=0x3) COMP0 COMP1 Hysteresis Once – Always – 0
Figure 15-14. High-Band Operation (CIC=0x3 and/or CTC=0x3)
COMP0 COMP1
Hysteresis Once –
Always –
0
0
0
0
1 1
1
0
0
1 1
0
0
0
1 1
Once –
0
0
0
0
1 0
0
0
0
1 0
0
0
0
1 0
Hysteresis Always –
0
0
0
0
1 1
1
1
1
1
1
1
0
0
1 1
0
0
0
0
1 0
0
0
0
0
0
0
0
0
1 0

15.4 Initialization and Configuration

15.4.1 Module Initialization

Initialization of the ADC module is a simple process with very few steps: enabling the clock to the ADC, disabling the

analog isolation circuit associated with all inputs that are to be used, and reconfiguring the sample sequencer priorities (if

needed). The initialization sequence for the ADC is as follows:

1.1.1.1. EnableEnableEnableEnable thethethethe ADCADCADCADC clockclockclockclock usingusingusingusing thethethethe RCGCADCRCGCADCRCGCADCRCGCADC registerregisterregisterregister (see(see(see(see pagepagepagepage 396).396).396).396).

2.2.2.2. EnableEnableEnableEnable thethethethe clockclockclockclock totototo thethethethe appropriateappropriateappropriateappropriate GPIOmodulesGPIOmodulesGPIOmodulesGPIOmodules viaviaviavia thethethethe RCGCGPIORCGCGPIORCGCGPIORCGCGPIO registerregisterregisterregister (see(see(see(see pagepagepagepage 382).382).382).382).

To find out which GPIO ports to enable, refer to “Signal Description” on page 1055.

3.3.3.3. SetSetSetSet thethethethe GPIOGPIOGPIOGPIO AFSELAFSELAFSELAFSEL bitsbitsbitsbits forforforfor thethethethe ADCADCADCADC inputinputinputinput pinspinspinspins (see(see(see(see pagepagepagepage 770).770).770).770). ToToToTo determinedeterminedeterminedetermine whichwhichwhichwhich GPIOsGPIOsGPIOsGPIOs totototo

configure, see Table 26-4 on page 1797.

4.4.4.4.4.4. ConfigureConfigureConfigureConfigureConfigureConfigure thethethethethethe AINxAINxAINxAINxAINxAINx signalssignalssignalssignalssignalssignals totototototo bebebebebebe analoganaloganaloganaloganaloganalog inputsinputsinputsinputsinputsinputs bybybybybyby clearingclearingclearingclearingclearingclearing thethethethethethe correspondingcorrespondingcorrespondingcorrespondingcorrespondingcorresponding DENDENDENDENDENDEN bitbitbitbitbitbit inininininin thethethethethethe

GPIOGPIO DigitalDigital EnableEnable (GPIODEN)(GPIODEN) registerregister (see(see pagepage 781).781).

5.5. DisableDisable thethe analoganalog isolationisolation circuitcircuit forfor allall ADCADC inputinput pinspins thatthat areare toto bebe usedused byby writingwriting aa 11 toto

thethethe appropriateappropriateappropriate bitsbitsbits ofofof thethethe GPIOAMSELGPIOAMSELGPIOAMSEL registerregisterregister (see(see(see pagepagepage 786)786)786) ininin thethethe associatedassociatedassociated GPIOGPIOGPIO block.block.block.

6. IfIf requiredrequired byby thethe application,application, reconfigurereconfigure thethe samplesample sequencersequencer prioritiespriorities inin thethe ADCSSPRIADCSSPRI

register. The default configuration has Sample Sequencer 0 with the highest priority and Sample Sequencer 3 as the lowest priority.

1072

Texas Instruments-Production Data

June 18, 2014

15.4.2 Sample Sequencer Configuration

TivaTivaTiva ™™™ TM4C1294NCPDTTM4C1294NCPDTTM4C1294NCPDT MicrocontrollerMicrocontrollerMicrocontroller

Configuration of the sample sequencers is slightly more complex than the module initialization because each sample

sequencer is completely programmable. The configuration for each sample sequencer should be as follows:

1.1.1.1. EnsureEnsureEnsureEnsure thatthatthatthat thethethethe samplesamplesamplesample sequencersequencersequencersequencer isisisis disableddisableddisableddisabled bybybyby clearingclearingclearingclearing thethethethe correspondingcorrespondingcorrespondingcorresponding ASENnASENnASENnASENn bitbitbitbit inininin thethethethe

ADCACTSSADCACTSS register.register. ProgrammingProgramming ofof thethe samplesample sequencerssequencers isis allowedallowed withoutwithout havinghaving themthem enabled.enabled. DisablingDisabling thethe sequencer during programming prevents erroneous execution if a trigger event were to occur during the configuration process.

2.2.2.2. ConfigureConfigureConfigureConfigure thethethethe triggertriggertriggertrigger eventeventeventevent forforforfor thethethethe samplesamplesamplesample sequencersequencersequencersequencer inininin thethethethe ADCEMUXADCEMUXADCEMUXADCEMUX register.register.register.register.

3.3.3. WhenWhenWhen usingusingusing aaa PWMPWMPWM generatorgeneratorgenerator asasas thethethe triggertriggertrigger source,source,source, useuseuse thethethe ADCADCADC TriggerTriggerTrigger SourceSourceSource SelectSelectSelect

(ADCTSSEL)(ADCTSSEL) registerregister toto specifyspecify inin whichwhich PWMPWM modulemodule thethe generatorgenerator isis located.located. TheThe defaultdefault registerregister resetreset selectsselects PWM module 0 for all generators.

4.4. ForFor eacheach samplesample inin thethe samplesample sequence,sequence, configureconfigure thethe correspondingcorresponding inputinput sourcesource inin thethe

ADCSSMUXnADCSSMUXnADCSSMUXnADCSSMUXn andandandand ADCSSEMUXnADCSSEMUXnADCSSEMUXnADCSSEMUXn registers.registers.registers.registers.

5.5. ForFor eacheach samplesample inin thethe samplesample sequence,sequence, configureconfigure thethe samplesample controlcontrol bitsbits inin thethe correspondingcorresponding

nibblenibblenibblenibblenibblenibble inininininin thethethethethethe ADCSSCTLnADCSSCTLnADCSSCTLnADCSSCTLnADCSSCTLnADCSSCTLn register.register.register.register.register.register. WhenWhenWhenWhenWhenWhen programmingprogrammingprogrammingprogrammingprogrammingprogramming thethethethethethe lastlastlastlastlastlast nibble,nibble,nibble,nibble,nibble,nibble, ensureensureensureensureensureensure thatthatthatthatthatthat thethethethethethe ENDENDENDENDENDEND bitbitbitbitbitbit isisisisisis set.set.set.set.set.set. FailureFailureFailureFailureFailureFailure totototototo setsetsetsetsetset thethethethethethe ENDENDENDENDENDEND

bit causes unpredictable behavior.

6. IfIfIfIfIf interruptsinterruptsinterruptsinterruptsinterrupts areareareareare tototototo bebebebebe used,used,used,used,used, setsetsetsetset thethethethethe correspondingcorrespondingcorrespondingcorrespondingcorresponding MASKMASKMASKMASKMASK bitbitbitbitbit ininininin thethethethethe ADCIMADCIMADCIMADCIMADCIM register.register.register.register.register.

7.7.7.7.7. EnableEnableEnableEnableEnable thethethethethe samplesamplesamplesamplesample sequencersequencersequencersequencersequencer logiclogiclogiclogiclogic bybybybyby settingsettingsettingsettingsetting thethethethethe correspondingcorrespondingcorrespondingcorrespondingcorresponding ASENnASENnASENnASENnASENn bitbitbitbitbit ininininin thethethethethe ADCACTSSADCACTSSADCACTSSADCACTSSADCACTSS

register.

15.5 Register Map

Table 15-7 on page 1073 lists the ADC registers. The offset listed is a hexadecimal increment to the register's address, relative to that ADC module's base address of:

ADC0: 0x4003.8000

ADC1: 0x4003.9000

Note that the ADC module clock must be enabled before the registers can be programmed (see page 396). There must be a delay of 3 system clocks after the ADC module clock is enabled before any ADC module registers are accessed.

Table 15-7. ADC Register Map

       

See

Offset Name

Type

Reset

Description

page

0x000 ADCACTSS

 

0x0000.0000 RW

ADC Active Sample Sequencer

1077

0x004 ADCRIS

 

0x0000.0000 RO

ADC Raw Interrupt Status

1079

0x008 ADCIM

 

0x0000.0000 RW

ADC Interrupt Mask

1082

0x00CADCISC

RW1C

0x0000.0000

ADC Interrupt Status and Clear

1085

0x010 ADCOSTAT

RW1C

0x0000.0000

ADC Overflow Status

1089

0x014 ADCEMUX

 

0x0000.0000 RW

ADC Event Multiplexer Select

1091

June 18, 2014

Texas Instruments-Production Data

1073

Analog-to-Digital Converter (ADC)

TableTable 15-7.15-7. ADCADC RegisterRegister MapMap (( continued)continued)

         

See

Offset Name

Type

Reset

Description

page

 

0x018 ADCUSTAT

RW1C

0x0000.0000

ADC Underflow Status

1096

 

0x01CADCTSSEL

 

0x0000.0000 RW

ADC Trigger Source Select

1097

 

0x020 ADCSSPRI

 

0x0000.3210 RW

ADC Sample Sequencer Priority

1099

 

0x024 ADCSPC

 

0x0000.0000 RW

ADC Sample Phase Control

1101

 

0x028 ADCPSSI

RW

-

ADC Processor Sample Sequence Initiate

1103

 

0x030 ADCSAC

 

0x0000.0000 RW

ADC Sample Averaging Control

1105

 

0x034 ADCDCISC

RW1C

0x0000.0000

ADC Digital Comparator Interrupt Status and Clear

1106

 

0x038 ADCCTL

 

0x0000.0000 RW

ADC Control

1108

 

0x040 ADCSSMUX0

 

0x0000.0000 RW

ADC Sample Sequence Input Multiplexer Select 0

1109

 

0x044 ADCSSCTL0

 

0x0000.0000 RW

ADC Sample Sequence Control 0

1111

 

0x048 ADCSSFIFO0

RO

-

ADC Sample Sequence Result FIFO 0

1118

 

0x04C ADCSSFSTAT0

 

0x0000.0100 RO

ADC Sample Sequence FIFO 0 Status

1119

 

0x050 ADCSSOP0

 

0x0000.0000 RW

ADC Sample Sequence 0 Operation

1121

 

0x054 ADCSSDC0

 

0x0000.0000 RW

ADC Sample Sequence 0 Digital Comparator Select

1123

 

0x058 ADCSSEMUX0

 

0x0000.0000 RW

ADCSample Sequence Extended Input Multiplexer Select 0

1125

 

0x05CADCSSTSH0

 

0x0000.0000 RW

ADC Sample Sequence 0 Sample and Hold Time

1127

 

0x060 ADCSSMUX1

 

0x0000.0000 RW

ADC Sample Sequence Input Multiplexer Select 1

1129

 

0x064 ADCSSCTL1

 

0x0000.0000 RW

ADC Sample Sequence Control 1

1130

 

0x068 ADCSSFIFO1

RO

-

ADC Sample Sequence Result FIFO 1

1118

 

0x06C ADCSSFSTAT1

 

0x0000.0100 RO

ADC Sample Sequence FIFO 1 Status

1119

 

0x070 ADCSSOP1

 

0x0000.0000 RW

ADC Sample Sequence 1 Operation

1134

 

0x074 ADCSSDC1

 

0x0000.0000 RW

ADC Sample Sequence 1 Digital Comparator Select

1135

 

0x078 ADCSSEMUX1

 

0x0000.0000 RW

ADCSample Sequence Extended Input Multiplexer Select 1

1137

 

0x07CADCSSTSH1

 

0x0000.0000 RW

ADC Sample Sequence 1 Sample and Hold Time

1139

 

0x080 ADCSSMUX2

 

0x0000.0000 RW

ADC Sample Sequence Input Multiplexer Select 2

1129

 

0x084 ADCSSCTL2

 

0x0000.0000 RW

ADC Sample Sequence Control 2

1130

 

0x088 ADCSSFIFO2

RO

-

ADC Sample Sequence Result FIFO 2

1118

 

0x08C ADCSSFSTAT2

 

0x0000.0100 RO

ADC Sample Sequence FIFO 2 Status

1119

 

0x090 ADCSSOP2

 

0x0000.0000 RW

ADC Sample Sequence 2 Operation

1134

 

0x094 ADCSSDC2

 

0x0000.0000 RW

ADC Sample Sequence 2 Digital Comparator Select

1135

1074

June 18, 2014

Texas Instruments-Production Data

TableTable 15-7.15-7. ADCADC RegisterRegister MapMap (( continued)continued)

TivaTivaTiva ™™™ TM4C1294NCPDTTM4C1294NCPDTTM4C1294NCPDT MicrocontrollerMicrocontrollerMicrocontroller

       

See

Offset Name

Type

 

Reset

Description

page

0x098 ADCSSEMUX2

   

0x0000.0000 RW

ADCSample Sequence Extended Input Multiplexer Select 2

1137

0x09CADCSSTSH2

   

0x0000.0000 RW

ADC Sample Sequence 2 Sample and Hold Time

1139

0x0A0 ADCSSMUX3

   

0x0000.0000 RW

ADC Sample Sequence Input Multiplexer Select 3

1141

0x0A4 ADCSSCTL3

   

0x0000.0000 RW

ADC Sample Sequence Control 3

1142

0x0A8 ADCSSFIFO3

RO

 

-

ADC Sample Sequence Result FIFO 3

1118

0x0ACADCSSFSTAT3

   

0x0000.0100 RO

ADC Sample Sequence FIFO 3 Status

1119

0x0B0 ADCSSOP3

   

0x0000.0000 RW

ADC Sample Sequence 3 Operation

1144

0x0B4 ADCSSDC3

   

0x0000.0000 RW

ADC Sample Sequence 3 Digital Comparator Select

1145

0x0B8ADCSSEMUX3

   

0x0000.0000 RW

ADCSample Sequence Extended Input Multiplexer Select 3

1146

0x0BCADCSSTSH3

   

0x0000.0000 RW

ADC Sample Sequence 3 Sample and Hold Time

1147

0xD00ADCDCRIC

 

WO

0x0000.0000

ADC Digital Comparator Reset Initial Conditions

1148

0xE00 ADCDCCTL0

   

0x0000.0000 RW

ADC Digital Comparator Control 0

1153

0xE04 ADCDCCTL1

   

0x0000.0000 RW

ADC Digital Comparator Control 1

1153

0xE08 ADCDCCTL2

   

0x0000.0000 RW

ADC Digital Comparator Control 2

1153

0xE0CADCDCCTL3

   

0x0000.0000 RW

ADC Digital Comparator Control 3

1153

0xE10 ADCDCCTL4

   

0x0000.0000 RW

ADC Digital Comparator Control 4

1153

0xE14 ADCDCCTL5

   

0x0000.0000 RW

ADC Digital Comparator Control 5

1153

0xE18 ADCDCCTL6

   

0x0000.0000 RW

ADC Digital Comparator Control 6

1153

0xE1CADCDCCTL7

   

0x0000.0000 RW

ADC Digital Comparator Control 7

1153

0xE40 ADCDCCMP0

   

0x0000.0000 RW

ADC Digital Comparator Range 0

1156

0xE44 ADCDCCMP1

   

0x0000.0000 RW

ADC Digital Comparator Range 1

1156

0xE48 ADCDCCMP2

   

0x0000.0000 RW

ADC Digital Comparator Range 2

1156

0xE4CADCDCCMP3

   

0x0000.0000 RW

ADC Digital Comparator Range 3

1156

0xE50 ADCDCCMP4

   

0x0000.0000 RW

ADC Digital Comparator Range 4

1156

0xE54 ADCDCCMP5

   

0x0000.0000 RW

ADC Digital Comparator Range 5

1156

0xE58 ADCDCCMP6

   

0x0000.0000 RW

ADC Digital Comparator Range 6

1156

0xE5CADCDCCMP7

   

0x0000.0000 RW

ADC Digital Comparator Range 7

1156

0xFC0ADCPP

   

0x01B0.2147 RO

ADC Peripheral Properties

1157

0xFC4ADCPC

   

0x0000.0007 RW

ADC Peripheral Configuration

1159

0xFC8ADCCC

   

0x0000.0001 RW

ADC Clock Configuration

1160

June 18, 2014

Texas Instruments-Production Data

1075

Analog-to-Digital Converter (ADC)

15.6 Register Descriptions

The remainder of this section lists and describes the ADC registers, in numerical order by address offset.

1076

June 18, 2014

Texas Instruments-Production Data

TivaTivaTiva ™™™ TM4C1294NCPDTTM4C1294NCPDTTM4C1294NCPDT MicrocontrollerMicrocontrollerMicrocontroller

Register 1: ADC Active Sample Sequencer (ADCACTSS), offset 0x000

This register controls the activation of the sample sequencers. Each sample sequencer can be enabled or disabled independently.

ADC Active Sample Sequencer (ADCACTSS)

ADC0 base: 0x4003.8000 ADC1 base: 0x4003.9000 Offset 0x000

Type RW, reset 0x0000.0000

17 18 19 20 21 22 23 24 25 26 27 28 29 30 31
17 18 19 20 21 22 23 24 25 26 27 28 29 30 31
16
reserved
BUSY

RO RO RO RO RO RO RO RO RO RO RO RO RO RO RO Type

RO

Reset

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

0

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

0

 

reserved

ADEN1 ADEN2 ADEN3ADEN0

reserved

ASEN1 ASEN2 ASEN3ASEN0

 

RW RW RW RO RO RO RO RW RW RW RW RO RO RO RO Type

RW

Reset

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

0

Bit/Field

Name

Type

Reset Description

31:17

reserved

RO

futureoperation.Softwareproducts,0 shouldthenotvaluerelyofona reservedthe valuebitof shoulda reservedbe preservedbit. To provideacrosscompatibilitya read-modify-writewith

16

BUSY

RO

0

ADC Busy

 

ValueDescription

ADC is idle 0

ADC is busy 1

Note:

InInInIn orderorderorderorder totototo useuseuseuse thethethethe BUSYBUSYBUSYBUSY bit,bit,bit,bit, thethethethe ADCADCADCADC EventEventEventEvent MultiplexerMultiplexerMultiplexerMultiplexer SelectSelectSelectSelect (ADCEMUX)(ADCEMUX) registerregister mustmust bebe programmedprogrammed suchsuch thatthat nono triggertrigger isis selectedselected (bit(bit(bit fieldfieldfield encodingencodingencoding isisis 0xE).0xE).0xE). TheTheThe NEVERNEVERNEVER encodingencodingencoding ininin thethethe ADCEMUXADCEMUXADCEMUX registerregisterregister allows the ADC to safely be put in Deep-Sleep mode.

15:12

reserved

RO

futureoperation.Softwareproducts,0 shouldthenotvaluerelyofona reservedthe valuebitof shoulda reservedbe preservedbit. To provideacrosscompatibilitya read-modify-writewith

11

ADEN3

RW

ADC SS3 DMA Enable

 

ValueDescription

DMA for Sample Sequencer 3 is disabled. 0

DMA for Sample Sequencer 3 is enabled. 1 0

10

ADEN2

RW

ADC SS2 DMA Enable

June 18, 2014

ValueDescription

DMA for Sample Sequencer 2 is disabled. 0

DMA for Sample Sequencer 2 is enabled. 1 0

1077

Texas Instruments-Production Data

Analog-to-Digital Converter (ADC)

Bit/Field

Name

Type

Reset Description

9

ADEN1

RW

ADC SS1 DMA Enable

 

ValueDescription

DMA for Sample Sequencer 1 is disabled. 0

DMA for Sample Sequencer 1 is enabled. 1 0

8

ADEN0

RW

ADC SS1 DMA Enable

 

ValueDescription

DMA for Sample Sequencer 1 is disabled. 0

DMA for Sample Sequencer 1 is enabled. 1 0

7:4

reserved

RO

futureoperation.Softwareproducts,0 shouldthenotvaluerelyofona reservedthe valuebitof shoulda reservedbe preservedbit. To provideacrosscompatibilitya read-modify-writewith

3

ASEN3

RW

ADC SS3 Enable

 

ValueDescription

Sample Sequencer 3 is disabled. 0

Sample Sequencer 3 is enabled. 1 0

2

ASEN2

RW

ADC SS2 Enable

 

ValueDescription

Sample Sequencer 2 is disabled. 0

Sample Sequencer 2 is enabled. 1 0

1

ASEN1

RW

ADC SS1 Enable

 

ValueDescription

Sample Sequencer 1 is disabled. 0

Sample Sequencer 1 is enabled. 1 0

0

ASEN0

RW

ADC SS0 Enable

1078

ValueDescription

Sample Sequencer 0 is disabled. 0

Sample Sequencer 0 is enabled. 1 0

June 18, 2014

Texas Instruments-Production Data

TivaTivaTiva ™™™ TM4C1294NCPDTTM4C1294NCPDTTM4C1294NCPDT MicrocontrollerMicrocontrollerMicrocontroller

Register 2: ADC Raw Interrupt Status (ADCRIS), offset 0x004

This register shows the status of the raw interrupt signal of each sample sequencer. These bits may be polled by software to look for interrupt conditions without sending the interrupts to the interrupt controller.

ADC Raw Interrupt Status (ADCRIS)

ADC0 base: 0x4003.8000 ADC1 base: 0x4003.9000 Offset 0x004

Type RO, reset 0x0000.0000

17 18 19 20 21 22 23 24 25 26 27 28 29 30 31
17 18 19 20 21 22 23 24 25 26 27 28 29 30 31
16
reserved
INRDC

RO RO RO RO RO RO RO RO RO RO RO RO RO RO RO Type

RO

Reset

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

0

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

0

 

reserved

DMAINR1 DMAINR2 DMAINR3DMAINR0

reserved

INR1 INR2 INR3

INR0

 

RO RO RO RO RO RO RO RO RO RO RO RO RO RO RO Type

RO

Reset

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

0

Bit/Field

Name

Type

31:17

reserved

16

INRDC

RO

15:12

reserved

RO

11

DMAINR3

RO

10

DMAINR2

RO

June 18, 2014

Reset Description

futureoperation.products,Software0x000theROshouldvaluenotof arelyreservedon thebitvalueshouldof abereservedpreservedbit. Toacrossprovidea read-modify-writecompatibility with

Digital Comparator Raw Interrupt Status

ValueDescription

comparator interrupt has occurred. 1 0

AllAllAll bitsbitsbits ininin thethethe ADCDCISCADCDCISCADCDCISC registerregisterregister areareare clear.clear.clear. 000

AtAtAt leastleastleast oneoneone bitbitbit ininin thethethe ADCDCISCADCDCISCADCDCISC registerregisterregister isisis set,set,set, meaningmeaningmeaning thatthatthat aaa digitaldigitaldigital

futureoperation.Softwareproducts,0 shouldthenotvaluerelyofona reservedthe valuebitof shoulda reservedbe preservedbit. To provideacrosscompatibilitya read-modify-writewith

SS3 DMA Raw Interrupt Status

ValueDescription

The DMA interrupt has not occurred. 0

The sample sequence 3 DMA interrupt is asserted. 1

ThisThisThisThis bitbitbitbit isisisis clearedclearedclearedcleared bybybyby writingwritingwritingwriting aaaa 1111 totototo thethethethe DMAINR3DMAINR3DMAINR3DMAINR3 bitbitbitbit inininin thethethethe ADCISCADCISCADCISCADCISC

register. 0

SS2 DMA Raw Interrupt Status

ValueDescription

The DMA interrupt has not occurred. 0

The sample sequence 2 DMA interrupt is asserted. 1

ThisThisThisThis bitbitbitbit isisisis clearedclearedclearedcleared bybybyby writingwritingwritingwriting aaaa 1111 totototo thethethethe DMAINR2DMAINR2DMAINR2DMAINR2 bitbitbitbit inininin thethethethe ADCISCADCISCADCISCADCISC

register. 0

1079

Texas Instruments-Production Data

Analog-to-Digital Converter (ADC)

Bit/Field

Name

Type

Reset Description

9

DMAINR1

RO

SS1 DMA Raw Interrupt Status

 

ValueDescription

 

The DMA interrupt has not occurred. 0

The sample sequence 1 DMA interrupt is asserted. 1

 

ThisThisThisThis bitbitbitbit isisisis clearedclearedclearedcleared bybybyby writingwritingwritingwriting aaaa 1111 totototo thethethethe DMAINR1DMAINR1DMAINR1DMAINR1 bitbitbitbit inininin thethethethe ADCISCADCISCADCISCADCISC

register. 0

8

DMAINR0

RO

SS0 DMA Raw Interrupt Status

 

ValueDescription

 

The DMA interrupt has not occurred. 0

The sample sequence 0 DMA interrupt is asserted. 1

 

ThisThisThisThis bitbitbitbit isisisis clearedclearedclearedcleared bybybyby writingwritingwritingwriting aaaa 1111 totototo thethethethe DMAINR0DMAINR0DMAINR0DMAINR0 bitbitbitbit inininin thethethethe ADCISCADCISCADCISCADCISC

register. 0

7:4

reserved

RO

futureoperation.Softwareproducts,0 shouldthenotvaluerelyofona reservedthe valuebitof shoulda reservedbe preservedbit. To provideacrosscompatibilitya read-modify-writewith

3

INR3

RO

SS3 Raw Interrupt Status

 

ValueDescription

 

An interrupt has not occurred. 0

 

A

sample has completed conversion and the respective

 

ADCSSCTL3ADCSSCTL3ADCSSCTL3 IEnIEnIEn bitbitbit isisis set,set,set, enablingenablingenabling aaa rawrawraw interrupt.interrupt.interrupt. 111

 

ThisThisThisThisThis bitbitbitbitbit isisisisis clearedclearedclearedclearedcleared bybybybyby writingwritingwritingwritingwriting aaaaa 11111 tototototo thethethethethe IN3IN3IN3IN3IN3 bitbitbitbitbit ininininin thethethethethe ADCISCADCISCADCISCADCISCADCISC register.register.register.register.register. 00000

2

INR2

RO

SS2 Raw Interrupt Status

 

ValueDescription

 

An interrupt has not occurred. 0

 

A

sample has completed conversion and the respective

 

ADCSSCTL2ADCSSCTL2ADCSSCTL2 IEnIEnIEn bitbitbit isisis set,set,set, enablingenablingenabling aaa rawrawraw interrupt.interrupt.interrupt. 111

 

ThisThisThisThisThis bitbitbitbitbit isisisisis clearedclearedclearedclearedcleared bybybybyby writingwritingwritingwritingwriting aaaaa 11111 tototototo thethethethethe IN2IN2IN2IN2IN2 bitbitbitbitbit ininininin thethethethethe ADCISCADCISCADCISCADCISCADCISC register.register.register.register.register. 00000

1

INR1

RO

SS1 Raw Interrupt Status

1080

ValueDescription

An interrupt has not occurred. 0

A sample has completed conversion and the respective

ADCSSCTL1ADCSSCTL1ADCSSCTL1 IEnIEnIEn bitbitbit isisis set,set,set, enablingenablingenabling aaa rawrawraw interrupt.interrupt.interrupt. 111

ThisThisThisThisThis bitbitbitbitbit isisisisis clearedclearedclearedclearedcleared bybybybyby writingwritingwritingwritingwriting aaaaa 11111 tototototo thethethethethe IN1IN1IN1IN1IN1 bitbitbitbitbit ininininin thethethethethe ADCISCADCISCADCISCADCISCADCISC register.register.register.register.register. 00000

June 18, 2014

Texas Instruments-Production Data

TivaTivaTiva ™™™ TM4C1294NCPDTTM4C1294NCPDTTM4C1294NCPDT MicrocontrollerMicrocontrollerMicrocontroller

Bit/Field

Name

Type

Reset Description

0

INR0

RO

SS0 Raw Interrupt Status

June 18, 2014

ValueDescription

An interrupt has not occurred. 0

A sample has completed conversion and the respective

ADCSSCTL0ADCSSCTL0ADCSSCTL0 IEnIEnIEn bitbitbit isisis set,set,set, enablingenablingenabling aaa rawrawraw interrupt.interrupt.interrupt. 111

ThisThisThisThisThis bitbitbitbitbit isisisisis clearedclearedclearedclearedcleared bybybybyby writingwritingwritingwritingwriting aaaaa 11111 tototototo thethethethethe IN0IN0IN0IN0IN0 bitbitbitbitbit ininininin thethethethethe ADCISCADCISCADCISCADCISCADCISC register.register.register.register.register. 00000

1081

Texas Instruments-Production Data

Analog-to-Digital Converter (ADC)

Register 3: ADC Interrupt Mask (ADCIM), offset 0x008

This register controls whether the sample sequencer and digital comparator raw interrupt signals are sent to the interrupt controller. Each raw interrupt signal can be masked independently.

Note:Note: ForFor aa 11 toto 22 MspsMsps rate,rate, asas thethe systemsystem clockclock frequencyfrequency approachesapproaches thethe ADCADC clockclock frequency,frequency,

it is recommended that the application use the µDMA to store conversion data from the FIFO to memory before processing rather than an interrupt-driven single data read. Using the µDMA to store multiple samples before interrupting the processor amortizes interrupt overhead across multiple transfers and prevents loss of sample data.

Note:Note:Note:Note: OnlyOnlyOnlyOnly aaaa singlesinglesinglesingle DCONSSnDCONSSnDCONSSnDCONSSn bitbitbitbit shouldshouldshouldshould bebebebe setsetsetset atatatat anyanyanyany givengivengivengiven time.time.time.time. SettingSettingSettingSetting moremoremoremore thanthanthanthan oneoneoneone ofofofof thesethesethesethese

bitsbitsbitsbitsbits resultsresultsresultsresultsresults ininininin thethethethethe INRDCINRDCINRDCINRDCINRDC bitbitbitbitbit fromfromfromfromfrom thethethethethe ADCRISADCRISADCRISADCRISADCRIS registerregisterregisterregisterregister beingbeingbeingbeingbeing masked,masked,masked,masked,masked, andandandandand nonononono interruptinterruptinterruptinterruptinterrupt isisisisis generatedgeneratedgeneratedgeneratedgenerated ononononon anyanyanyanyany ofofofofof the sample sequencer interrupt lines. It is recommended that when interrupts are used, they are enabled on alternating samples or at the end of the sample sequence.

ADC Interrupt Mask (ADCIM)

ADC0 base: 0x4003.8000 ADC1 base: 0x4003.9000 Offset 0x008

Type RW, reset 0x0000.0000

17 18 19 20 21 22 23 24 25 26 27 28 29 30 31
17 18 19 20 21 22 23 24 25 26 27 28 29 30 31
16
reserved
DCONSS1 DCONSS2DCONSS0DCONSS3

RW RW RW RO RO RO RO RO RO RO RO RO RO RO RO Type

RW

Reset

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

0

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

0

 

reserved

DMAMASK3

DMAMASK2

DMAMASK1

DMAMASK0

reserved

MASK1 MASK2 MASK3MASK0

 

RW RW RW RO RO RO RO RW RW RW RW RO RO RO RO Type

RW

Reset

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

0

Bit/Field

Name

Type

Reset Description

31:20

reserved

futureoperation.products,Software0x000theROshouldvaluenotof arelyreservedon thebitvalueshouldof abereservedpreservedbit. Toacrossprovidea read-modify-writecompatibility with

19

DCONSS3

RW

Digital Comparator Interrupt on SS3

 

ValueDescription

0

The status of the digital comparators does not affect the SS3 interrupt status.

line. 1 0

 

TheThe rawraw interruptinterrupt signalsignal fromfrom thethe digitaldigital comparatorscomparators (( INRDCINRDC

bitbitbit ininin thethethe ADCRISADCRISADCRIS register)register)register) isisis sentsentsent tototo thethethe interruptinterruptinterrupt controllercontrollercontroller ononon thethethe SS3SS3SS3 interruptinterruptinterrupt

18

DCONSS2

RW

Digital Comparator Interrupt on SS2

1082

ValueDescription

0 The status of the digital comparators does not affect the SS2 interrupt status.

line. 1 0

TheThe rawraw interruptinterrupt signalsignal fromfrom thethe digitaldigital comparatorscomparators (( INRDCINRDC

bitbitbit ininin thethethe ADCRISADCRISADCRIS register)register)register) isisis sentsentsent tototo thethethe interruptinterruptinterrupt controllercontrollercontroller ononon thethethe SS2SS2SS2 interruptinterruptinterrupt

June 18, 2014

Texas Instruments-Production Data

Bit/Field

Name

Type

17

DCONSS1

RW

16

DCONSS0

RW

15:12

reserved

RO

11

DMAMASK3

RW

10

DMAMASK2

RW

9

DMAMASK1

RW

June 18, 2014

TivaTivaTiva ™™™ TM4C1294NCPDTTM4C1294NCPDTTM4C1294NCPDT MicrocontrollerMicrocontrollerMicrocontroller

Reset Description

Digital Comparator Interrupt on SS1

ValueDescription

0 The status of the digital comparators does not affect the SS1 interrupt status.

line. 1 0

TheThe rawraw interruptinterrupt signalsignal fromfrom thethe digitaldigital comparatorscomparators (( INRDCINRDC

bitbitbit ininin thethethe ADCRISADCRISADCRIS register)register)register) isisis sentsentsent tototo thethethe interruptinterruptinterrupt controllercontrollercontroller ononon thethethe SS1SS1SS1 interruptinterruptinterrupt

Digital Comparator Interrupt on SS0

ValueDescription

0 The status of the digital comparators does not affect the SS0 interrupt status.

line. 1 0

TheThe rawraw interruptinterrupt signalsignal fromfrom thethe digitaldigital comparatorscomparators (( INRDCINRDC

bitbitbit ininin thethethe ADCRISADCRISADCRIS register)register)register) isisis sentsentsent tototo thethethe interruptinterruptinterrupt controllercontrollercontroller ononon thethethe SS0SS0SS0 interruptinterruptinterrupt

futureoperation.Softwareproducts,0 shouldthenotvaluerelyofona reservedthe valuebitof shoulda reservedbe preservedbit. To provideacrosscompatibilitya read-modify-writewith

SS3 DMA Interrupt Mask

ValueDescription

bit) is sent to the interrupt controller. 1 0

status.The 0status of Sample Sequencer 3 DMA does not affect the SS3 interrupt

TheTheTheThe rawrawrawraw interruptinterruptinterruptinterrupt signalsignalsignalsignal fromfromfromfrom SampleSampleSampleSample SequencerSequencerSequencerSequencer 3333 DMADMADMADMA (((( ADCRISADCRISADCRISADCRIS registerregisterregisterregister DMAINR3DMAINR3DMAINR3DMAINR3

SS2 DMA Interrupt Mask

ValueDescription

bit) is sent to the interrupt controller. 1 0

status.The 0status of Sample Sequencer 2 DMA does not affect the SS2 interrupt

TheTheTheThe rawrawrawraw interruptinterruptinterruptinterrupt signalsignalsignalsignal fromfromfromfrom SampleSampleSampleSample SequencerSequencerSequencerSequencer 2222 DMADMADMADMA (((( ADCRISADCRISADCRISADCRIS registerregisterregisterregister DMAINR2DMAINR2DMAINR2DMAINR2

SS1 DMA Interrupt Mask

ValueDescription

bit) is sent to the interrupt controller. 1 0

status.The 0status of Sample Sequencer 1 DMA does not affect the SS1 interrupt

TheTheTheThe rawrawrawraw interruptinterruptinterruptinterrupt signalsignalsignalsignal fromfromfromfrom SampleSampleSampleSample SequencerSequencerSequencerSequencer 1111 DMADMADMADMA (((( ADCRISADCRISADCRISADCRIS registerregisterregisterregister DMAINR1DMAINR1DMAINR1DMAINR1

Texas Instruments-Production Data

1083

Analog-to-Digital Converter (ADC)

Bit/Field

Name

Type

8

DMAMASK0

RW

7:4

reserved

RO

3

MASK3

RW

2

MASK2

RW

1

MASK1

RW

0

MASK0

RW

1084

Reset Description

SS0 DMA Interrupt Mask

ValueDescription

bit) is sent to the interrupt controller. 1 0

status.The 0status of Sample Sequencer 0 DMA does not affect the SS0 interrupt

TheTheTheThe rawrawrawraw interruptinterruptinterruptinterrupt signalsignalsignalsignal fromfromfromfrom SampleSampleSampleSample SequencerSequencerSequencerSequencer 0000 DMADMADMADMA (((( ADCRISADCRISADCRISADCRIS registerregisterregisterregister DMAINR0DMAINR0DMAINR0DMAINR0

futureoperation.Softwareproducts,0 shouldthenotvaluerelyofona reservedthe valuebitof shoulda reservedbe preservedbit. To provideacrosscompatibilitya read-modify-writewith

SS3 Interrupt Mask

ValueDescription

0 The status of Sample Sequencer 3 does not affect the SS3 interrupt status.

TheThe rawraw interruptinterrupt signalsignal fromfrom SampleSample SequencerSequencer 33 (( ADCRISADCRIS

registerregisterregister INR3INR3INR3 bit)bit)bit) isisis sentsentsent tototo thethethe interruptinterruptinterrupt controller.controller.controller. 111 000

SS2 Interrupt Mask

ValueDescription

0 The status of Sample Sequencer 2 does not affect the SS2 interrupt status.

TheThe rawraw interruptinterrupt signalsignal fromfrom SampleSample SequencerSequencer 22 (( ADCRISADCRIS

registerregisterregister INR2INR2INR2 bit)bit)bit) isisis sentsentsent tototo thethethe interruptinterruptinterrupt controller.controller.controller. 111 000

SS1 Interrupt Mask

ValueDescription

0 The status of Sample Sequencer 1 does not affect the SS1 interrupt status.

TheThe rawraw interruptinterrupt signalsignal fromfrom SampleSample SequencerSequencer 11 (( ADCRISADCRIS

registerregisterregister INR1INR1INR1 bit)bit)bit) isisis sentsentsent tototo thethethe interruptinterruptinterrupt controller.controller.controller. 111 000

SS0 Interrupt Mask

ValueDescription

0 The status of Sample Sequencer 0 does not affect the SS0 interrupt status.

TheThe rawraw interruptinterrupt signalsignal fromfrom SampleSample SequencerSequencer 00 (( ADCRISADCRIS

registerregisterregister INR0INR0INR0 bit)bit)bit) isisis sentsentsent tototo thethethe interruptinterruptinterrupt controller.controller.controller. 111 000

Texas Instruments-Production Data

June 18, 2014

TivaTivaTiva ™™™ TM4C1294NCPDTTM4C1294NCPDTTM4C1294NCPDT MicrocontrollerMicrocontrollerMicrocontroller

Register 4: ADC Interrupt Status and Clear (ADCISC), offset 0x00C

This register provides themechanism for clearing sample sequencer interrupt conditions and shows the status of interrupts generated by the sample sequencers and the digital comparators which have been sent to the interrupt controller. When read, each bit field is the logical AND of the respective

INRINRINRINR andandandand MASKMASKMASKMASK bits.bits.bits.bits. SampleSampleSampleSample sequencersequencersequencersequencer interruptsinterruptsinterruptsinterrupts areareareare clearedclearedclearedcleared bybybyby writingwritingwritingwriting aaaa 1111 totototo thethethethe correspondingcorrespondingcorrespondingcorresponding bitbitbitbit position.position.position.position. DigitalDigitalDigitalDigital

comparator interrupts are cleared by writing a 1 to the appropriate bits in the

ADCDCISCADCDCISCADCDCISCADCDCISCADCDCISCADCDCISC register.register.register.register.register.register. IfIfIfIfIfIf softwaresoftwaresoftwaresoftwaresoftwaresoftware isisisisisis pollingpollingpollingpollingpollingpolling thethethethethethe ADCRISADCRISADCRISADCRISADCRISADCRIS insteadinsteadinsteadinsteadinsteadinstead ofofofofofof generatinggeneratinggeneratinggeneratinggeneratinggenerating interrupts,interrupts,interrupts,interrupts,interrupts,interrupts, thethethethethethe samplesamplesamplesamplesamplesample sequencesequencesequencesequencesequencesequence INRnINRnINRnINRnINRnINRn bitsbitsbitsbitsbitsbits areareareareareare stillstillstillstillstill clearedclearedclearedclearedcleared viaviaviaviavia thethethethethe ADCISCADCISCADCISCADCISCADCISC register,register,register,register,register, eveneveneveneveneven ififififif thethethethethe INnINnINnINnINn bitbitbitbitbit isisisisis notnotnotnotnot set.set.set.set.set.

ADC Interrupt Status and Clear (ADCISC)

ADC0 base: 0x4003.8000 ADC1 base: 0x4003.9000 Offset 0x00C

Type RW1C, reset 0x0000.0000

17 18 19 20 21 22 23 24 25 26 27 28 29 30 31
17 18 19 20 21 22 23 24 25 26 27 28 29 30 31
16
reserved
DCINSS1 DCINSS2 DCINSS3DCINSS0

RO RO RO RO RO RO RO RO RO RO RO RO RO RO RO Type

RO

Reset

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

 

0

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

0

 

reserved

DMAIN1 DMAIN2 DMAIN3DMAIN0

 

reserved

IN1 IN2 IN3

IN0

RW1C RW1C RW1C RO RO RO RO Type

RW1C

RW1C RW1C RW1C RO RO RO RO

RW1C

Reset

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

 

0

Bit/Field

Name

Type

Reset Description

31:20

reserved

futureoperation.products,Software0x000theROshouldvaluenotof arelyreservedon thebitvalueshouldof abereservedpreservedbit. Toacrossprovidea read-modify-writecompatibility with

19

DCINSS3

RO

Digital Comparator Interrupt Status on SS3

 

ValueDescription

No interrupt has occurred or the interrupt is masked. 0

BothBothBothBothBothBoth thethethethethethe INRDCINRDCINRDCINRDCINRDCINRDC bitbitbitbitbitbit inininininin thethethethethethe ADCRISADCRISADCRISADCRISADCRISADCRIS registerregisterregisterregisterregisterregister andandandandandand thethethethethethe DCONSS3DCONSS3DCONSS3DCONSS3DCONSS3DCONSS3

interrupt controller. 1 bitbitbit ininin thethethe ADCIMADCIMADCIM registerregisterregister areareare set,set,set, providingprovidingproviding aaa level-basedlevel-basedlevel-based interruptinterruptinterrupt tototo thethethe

This bit is cleared by writing a 1 to it. Clearing this bit also clears the

INRDCINRDCINRDCINRDC bitbitbitbit inininin thethethethe ADCRISADCRISADCRISADCRIS register.register.register.register. 0000

18

DCINSS2

RO

Digital Comparator Interrupt Status on SS2

June 18, 2014

ValueDescription

No interrupt has occurred or the interrupt is masked. 0

BothBothBothBothBothBoth thethethethethethe INRDCINRDCINRDCINRDCINRDCINRDC bitbitbitbitbitbit inininininin thethethethethethe ADCRISADCRISADCRISADCRISADCRISADCRIS registerregisterregisterregisterregisterregister andandandandandand thethethethethethe DCONSS2DCONSS2DCONSS2DCONSS2DCONSS2DCONSS2

interrupt controller. 1 bitbitbit ininin thethethe ADCIMADCIMADCIM registerregisterregister areareare set,set,set, providingprovidingproviding aaa level-basedlevel-basedlevel-based interruptinterruptinterrupt tototo thethethe

This bit is cleared by writing a 1 to it. Clearing this bit also clears the

INRDCINRDCINRDCINRDC bitbitbitbit inininin thethethethe ADCRISADCRISADCRISADCRIS register.register.register.register. 0000