Circuitos Digitales -I

Laboratorio N° 05:
“CIRCUITOS INTEGRADOS MANEJADORES DE DATOS”

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1. OBJETIVOS

Ø Implementar y simular en el Proteus, aplicaciones de los circuitos manejadores

de datos: funciones lógicas y circuitos aritméticos.
Ø Simular en el Proteus la implementación de un procesador aritmético básico
utilizando selectores de datos.
Ø Adquirir destreza en el análisis y diseño de aplicaciones con circuitos
manejadores de datos.
2. MATERIALES Y SOFTWARE DE SIMULACIÓN REQUERIDOS:
3 Fuente de voltaje VDC = 5V, protoboard, cables de conexión y pela-cables.
3 C.I. 74LS00, 74LS02, 74LS04, 74LS08, 74LS32, 74LS86, 74LS83, 74LS138,
74LS139, 74LS153, 74LS157, (74LS47 o 74LS48).
3 9 LED’s y 2 display’s de 7 segmentos con sus respectivos decodificadores.
3 Resistores de carbón de ½W: 9 de 220Ω y 14 de 470Ω.
3 Software: Proteus Isis v.7.5.

3. INFORMACIÓN TEÓRICA:
3.1 Información Técnica de C.I. 74LS139: Doble decodificador 2x4
Enable Entradas Salidas activas bajas
Vcc 2E’ 2A 2B 2Y0 2Y1 2Y2 2Y3
16 15 14 13 12 11 10 9

74LS139
1 2 3 4 5 6 7 8
1E’ 1A 1B 1Y0 1Y1 1Y2 1Y3 GND
Enable Entradas Salidas activas bajas
Las entradas son B:A (A es LSB), las salidas son Y3:Y2:Y1:Y0; las líneas de
habilitación son: 1E’ y 2E’ (habilitan con 0 a los decodificadores).
3.2 Información Técnica de C.I. 74LS138: Decodificador 3x8
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Salidas activas bajas

Vcc Y0 Y1 Y2 Y3 Y4 Y5 Y6
16 15 14 13 12 11 10 9

74LS138
1 2 3 4 5 6 7 8
A B C E2 E3 E1 Y7 GND
Entradas Habilitación Salida MSB
Las entradas son C:B:A; las salidas son Y7:Y6:Y5:Y4:Y3:Y2:Y1:Y0; las líneas de
habilitación son: E3, E2 y E1 ( E2 y E3 habilitan con 0 y E1 habilita con 1)
3.3 Información Técnica de C.I. 74LS153: Doble multiplexor 4x1
Strobe Select Entradas de datos Mux-2 Salida-2
Vcc 2E A 2X3 2X2 2X1 2X0 2Y
16 15 14 13 12 11 10 9

74LS153
1 2 3 4 5 7 6 8
1E B 1X3 1X2 1X1 1X0 1Y GND
Strobe Select Entradas de datos Mux-1 Salida-1

Las entradas de datos son X3:X2:X1:X0; la salida es Y; las líneas de selección

comunes a ambos multiplexores estan representadas por B:A (A es LSB); 1E y
2E son líneas de habilitación.
3.4 Información Técnica de C.I. 74LS157: Cuádruple multiplexor 2x1
Corresponde al alumno completar con los datos necesarios (previo al informe).

16 15 14 13 12 11 10 9

74LS157
1 2 3 4 5 6 7 8

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4. INFORME PREVIO: Ejercicios

1) Diseñe un decodificador 3x8, utilizando sólo decodificadores 2x4.
2) Diseñe un multiplexor 8x1, utilizando sólo multiplexores 4x1 y/o 2x1.
3) Diseñe el circuito “Procesador Aritmético” cuyas especificaciones se detallan a
continuación:.
OP-CODE Tipo de
Ø El procesador aritmético permitirá la
K2 K1 K0 operación
posibilidad de seleccionar los operandos de
dos bits A y/o B (A = A1A0 y B = B1B0). 0 0 0 A +1
Ø El código de la operación (OP-CODE) estará 0 0 1 A+ B
definido por las líneas de control K2:K1:K0, 0 1 0 A −1
los que definen el tipo de operación y los 0 1 1 A− B
operandos involucrados, según el detalle 1 0 0
__
A
especificado en la tabla adjunta.
1 0 1
__

Ø El resultado adecuado deberá mostrarse en B

un display de 7 segmentos.
0
1 1 0 2( A)
4) Diseñe los circuitos lógicos que representan las 1 1 1
0
2( B )
siguientes funciones:
a) F1(A,B,C) = ∑(1,2,4,5) Utilizando decodificador S.A.B. y NAND
b) F2(A,B,C) = ∑(0,2,3,6,7) Utilizando decodificador S.A.A. y OR
c) F3(A,B,C) = ∑(1,2,3,6) Utilizando decodificador S.A.A. y NOR
d) F4(A,B,C) = ∑(0,2,4,7) Utilizando MUX de 2x1 (puede usar compuertas)
e) F5(A,B,C) = ∑(0,5,6,7) Utilizando MUX de 4x1 (puede usar compuertas)
f) F6(A,B,C) = ∑(1,3,4,6) Utilizando MUX de 4x1 y MUX de 2x1
Nota: S.A.B. = salidas activas bajas S.A.A. = salidas activas altas
5) Diseñe un circuito sumador completo utilizando multiplexores 4x1. Mostrar los
resultados en display de 7 segmentos.
6) Diseñe un circuito restador completo utilizando multiplexores 4x1.

Indicaciones:
1. Las preguntas indicadas son obligatorias para los alumnos que corresponden a
los siguientes horarios de práctica:
Grupo de Lunes: Pregunta 1, Pregunta 3 y Pregunta 4.d
Grupo de Miércoles: Pregunta 2, Pregunta 5 y Pregunta 4.a
Grupo de Jueves: Pregunta 3, Pregunta 4.b y Pregunta 4.e
Grupo de Viernes: Pregunta 4.c, Pregunta 4.f y Pregunta 6
2. Traer los circuitos integrados necesarios que permitan implementar las
preguntas 3, 5 o 6, según corresponda.
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5. DESARROLLO DE LA PRÁCTICA
5.1 Sumador completo utilizando el C.I. 74LS139
: Implementar en el Proteus el circuito de la siguiente figura.

: Durante la simulación, manipular los

Variables de
controles de estado lógico (X, Y, Z) y Salidas
entrada
anotar en la tabla el resultado mostrado
por los probadores lógicos (S y C) X Y Z C S

: Pregunta: ¿Qué ocurre con cada una de 0 0 0

las salidas de los decodificadores cuando 0 0 1
la entrada de habilitación E=1?.
0 1 0
_______________________________
0 1 1
_______________________________ 1 0 0
1 0 1
_______________________________
1 1 0
_______________________________ 1 1 1

_______________________________

: Observaciones:

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5.2 Restador completo utilizando el C.I. 74LS138

: Implementar en el Proteus el circuito lógico de la siguiente figura.

: Durante la simulación, manipular los

Variables de
controles de estado lógico (X, Y, Z) y Salidas
entrada
anotar en la tabla el resultado mostrado
por los probadores lógicos (R y D) X Y Z R D
: Pregunta: ¿Qué ocurre con cada una de 0 0 0
las salidas del decodificador cuando
0 0 1
alguna de las entradas de habilitación
estarían en: E1=0 o E2=1 o E3=1?. 0 1 0

_______________________________ 0 1 1
1 0 0
_______________________________
1 0 1
_______________________________ 1 1 0

_______________________________ 1 1 1

: Observaciones:

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: Conclusiones:

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5.3 Implementación en Protoboard

: Implemente en el Protoboard el circuito que le correspondió desarrollar en el
informe previo (preguntas 3, 5 o 6).
: Anote el resultado de las pruebas realizadas.

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: Implemente la simulación usando el Proteus Isis y anote el resultado de las

pruebas realizadas .

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: Adjunte la gráfica del circuito de la simulación.

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: Observaciones.

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: Conclusiones.

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6. BIBLIOGRAFÍA

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