MICRO/NANO SISTEMAS ELECTRÓNICOS

MICROELECTRÓNICA

LABORATORIO Nº 1
DISEÑO GEOMÉTRICO DE ASICs

INDICACIONES PARA LOS LAYOUTS:

- El área debe aproximarse a un cuadrado.

- Agrupar todos los transistores tipo P en un sólo N-WELL.
- Usar la capa de polisilicio (rojo) para formar transistores y
excepcionalmente solo para conexiones muy cortas.
- Usar metal 1, metal 2, para las conexiones.
-Verificar el DRC desde el inicio y mantener dimensiones mínimas.
- Realizar la simulación funcional con señales de entrada cuya
frecuencia sea menor de la MITAD de la frecuencia máxima de
operación (la inversa del retardo máximo).
-Unir con capa de metal la entrada o salida del mismo nombre para
sea un solo pin I/O.

IMPORTANTE:
El laboratorio es individual.

El Informe Previo debe enviarse por e-mail el día anterior para

proceder a su revisión en Laboratorio.

El Informe Final impreso debe ser entregado al INICIO del laboratorio

para proceder a su revisión.

Esta prohibido copiar las respuestas y/o los Layout.

DURACIÓN: 02 SEMANAS (la primera semana se revisa el 50%)

1
 INFORME PREVIO

Resolver las preguntas planteadas (1-5) y que serán REVISADAS junto con el Informe Final.
Enviar simultáneamente (ralarconm@unmsm.edu.pe, ramatutti@gmail.com, poner en el
ASUNTO: MICROSISTEMAS / MICROELECTRONICA…..…) el Informe Previo en
formato Word, NO es necesario imprimir, máximo 20 hojas y adjuntar los archivos MSK.

1) OBLIGATORIA: Presentar en laboratorio el LAYOUT mínimo del inversor realizado

por Ud. Considerar para el layout el esquema de la Fig. A y la Fig. B del diagrama de
barras (STICK). Tratar de conseguir un layout de dimensiones mínimas. Mostrar y
describir las vistas de corte 2D y 3D.

2) OBLIGATORIA: Para el LAYOUT del inversor (muestre el procedimiento empleado):

-Hallar la frecuencia MÁXIMA de operación.
-El área ocupada del layout.

3) OBLIGATORIA: Para el LAYOUT del inversor, extraer la descripción CIR (Spice) y

la descripción CIF (Caltech Intermediate Form) del inversor. En cada caso, establecer las
reglas principales de sintaxis y describir sus contenidos. Buscar en libro y/o Internet la
información necesaria.

-En base al archivo (*.cir) y USANDO la vista del layout de su inversor, mediante
líneas punteadas, indique las dimensiones de L, W, identifique las capacidades parasitas
hacia GND desde los nodos (G, D, S) y sus valores respectivos. Ver figura A, CAPTURE
y use una figura similar solo para esta pregunta.

-En base al archivo (*.cif) y USANDO la vista del layout de su inversor, mediante
líneas punteadas, identifique los valores de las coordenadas (X,Y) que definen las capas
de polisilicio, difusiones, contactos y metal. Ver figura A, CAPTURE y use una figura
similar solo para esta pregunta.

4) OBLIGATORIA: Presentar en laboratorio el LAYOUT del circuito mostrado en la

Fig. C, revisar la teoría de su funcionamiento y explique, página 183 del libro texto.

5) Para circuitos digitales MOS mostrados en las Figuras 1, 2,3. Analizar y determinar la
función lógica de salida de los circuitos. Presentar el LAYOUT (manual y de menor
área) como mínimo de DOS de ellos y corroborar su función lógica mediante simulación.
Medir el ÁREA del layout y hallar la frecuencia MÁXIMA de operación.

INFORME FINAL

Se revisara en computador cada LAYOUT realizado por el alumno junto con el Informe Final
impreso (mostrando los Layout realizados), máximo 10 hojas.
Usar CMOS 0.25 micras ó CMOS 0.12 micras. Fuente de tensión: 5V ó 2.5V.

2
 Out

GND
V DD

In

FIG. B DIAGRAMA DE BARRAS (STICK)

FIG. A LAYOUT DEL INVERSOR CMOS (mínimo) 3

Agregar: L,W, capacidades parasitas, coordenadas (x,y)
 FIG. C
Revisar la teoría (Pág. 183 del libro texto) y verificar su funcionamiento

4
 S

In2

/S F

In1

S
S S F

VDD

GND

In1 S S In2
CIRCUITO y su LAYOUT
( para completar unir los pines del mismo nombre)
5

FIG. 1
FIG. 2

6
FIG. 3