UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

FACULTAD DE ING.ELECTRÓNICA,
ELÉCTRICA

Apellido y Nombre: Código:

Pillhuaman Morales Paul , Jeffrey 16190081

Curso: Tema:
CIRCUITOS LATCH Y FLIP FLOP
LABORATORIO DE SISTEMAS
DIGITALES

Informe: Fechas: Nota:

PREVIO Realización: Entrega:

Numero:
13 de
2 setiembre del
2018
Grupo: Profesor :

Numero: 7
ING. CASIMIRO PARIASCA OSCAR
Horario: Jueves 10:00-12:00
I.OBJETIVOS:
Analizar el principio de funcionamiento de los Flip-Flop RS, JK, D y T utilizados
comercialmente.
Identificar las diferencias entre un Flip-Flop y un Latch tipo D.
Observar el efecto de reloj de los Flip-Flop temporizados y la sincronía de las
entradas y salidas.
Implementar circuitos utilizando estos dispositivos de almacenamiento.
II.MATERIALES Y EQUIPO:

 Protoboard
 Cables de conexión
 CI. TTL :7400, 7402, 7404, 7408, 7474, 7475, 74112 (x2), 7476 (x 2)
 Resistencia= 4 x 120 ohm ¼ watt; 4 x 1K ohm; leds x 4.
 Fuente de c.c. +5 voltios
 generador de pulsos, osciloscopio, VOM.
III. SOLUCIONARIO AL CUESTIONARIO PREVIO:
1) INDIQUE LA DIFERENCIA ENTRE LOS LATCHES Y LOS FLIP-FLOPS
Primero , debemos saber que tanto los flip-flops y latches son dispositivos
biestables , se denominan dispositivos biestables aquellos que tienen dos
estados estables : SET(activación) y RESET(desactivación) , en los cuales se
pueden mantener indefinidamente , lo que les hace muy útiles como
dispositivos de almacenamiento .La diferencia básica entre estos es la manera
en que cambian de estado .
En el caso del flip-flop el cambio de estado se determina por un clock o reloj
(oscilador), que se le conecta al pin determinado del flip-flop, para lo cual en
cada flanco positivo o negativo del clock, dependiendo del tipo de flip-flop , se
dará un cambio de estado en la salida del Fip-Flop y es por esta relación con el
reloj o clock que a los flip-flop se le conocen como dispositivos síncronos .
Por otro lado los latches tambien son dispositivos de dos estados, pero con la
diferencia de que no necesitan un clock para cambiar de estado , incluso estos
no presentan un pin para la entrada de un clock , estos cambian de estados
según la señal de excitación que se encuentra en sus entradas .

2) Explicar las diferencia entre circuitos con entradas síncronas y con

entradas asíncronas.

Los circuitos secuenciales se clasifican en dos grupos: síncronos y asíncronos.

Una idea básica seria que los circuitos secuenciales síncronos son controlados
por impulsos de una señal digital periódica (clock), para lo cual se determina
un estado especifico del circuito, en cambio los asíncronos ante un cambio en
las señales de entradas de datos, alcanza sus niveles definitivos transcurrido un
tiempo que será función de los tiempos de propagación del circuito
combinacional y los elementos de memoria

Circuito secuencial asíncrono

Circuito secuencial síncrono

3) ¿Explique el funcionamiento del flip-flop RS síncrono implementado con
puertas NAND?
¿Cómo deben ser los pulsos de reloj? Muestre con una tabla de verdad.
¿Qué sucede con las salidas si, mientras el pulso de reloj Clock está en 1,
se producen cambios en las entradas S y/o R?
Explique el caso cuando un biestable es activado con flancos de pulsos
de reloj.
¿Cuál es la ecuación característica de un biestable R-S síncrono?
Solucion:

En este caso es un flip – flop con puertas NAND. Las puertas NAND 3 y 4 añaden la
característica de sincronismo al cerrojo RS. La tabla de la verdad nos muestra la
operación del flip-flop RS síncrono. El modo de mantenimiento se describe en la
primera línea de la tabla de la verdad. Cuando un pulso de reloj llega a la entrada
CLK (con 0 en las entradas R y S), las salidas no cambian, permanecen igual que
antes de la llegada del pulso de reloj. Este modo también puede llamarse de
"inhabilitación" del FF. La línea 2 es el modo de reset. La salida normal Q se borrará
cuando un nivel ALTO active la entrada R y un pulso de reloj active la entrada de
reloj CLK. Si R=1 y S=0, el FF no se pone a 0 inmediatamente, esperará hasta que
el pulso del reloj pase del nivel BAJO al ALTO, y entonces se pone a 0. La
línea 3 de la tabla describe el modo set del flip-flop. Un nivel ALTO activa la
entrada S (con R=0 y un pulso de reloj en el nivel ALTO), poniendo la salida Q a
1. La línea 4 de la tabla de verdad es una combinación "prohibida" todas las
entradas están en 1, no se utiliza porque activa ambas salidas en el nivel ALTO.
De la tabla de verdad se observa que los pulsos del reloj deben estar en alto para
poder ser activados porque si se encuentran en bajo solo conservara el estado
anterior en la salida
Como ejemplo mostraremos un diagrama de tiempo del flip-flop RS síncrono. Las 3
líneas superiores representan las señales binarias de reloj, set y reset. Una sola
salida Q se muestra en la parte inferior. Comenzando por la izquierda, llega el
pulso de reloj 1, pero no tiene efecto en Q porque las entradas R y S están en
el modo de mantenimiento, por tanto, la salida Q permanece a 0. En el punto a
del diagrama del tiempo, la entrada de set se activa en el nivel ALTO. Después
de cierto tiempo en el punto b, la salida se pone a 1. Mirar que el flip-flop ha
esperado a que el pulso 2 pase del nivel BAJO a ALTO antes de activar la salida Q
a 1. El pulso está presente cuando las entradas R y S están en modo de
mantenimiento, y por lo tanto la salida no cambia. En el punto C la entrada de
reset se activa con un nivel ALTO. Un instante posterior en el punto d la salida
Q se borra o se pone a 0, lo cual ocurre durante la transición del nivel BAJO a ALTO
del pulso del reloj. En el punto e está activada la entrada de set, por ello se pone
a 1 la salida Q en el punto f del diagrama de tiempos. La entrada S se desactiva
y la R se activa antes del pulso 6, lo cual hace que la salida Q vaya al nivel
BAJO o a la condición de reset. El pulso 7 muestra que la salida Q sigue a las
entradas R Y S todo el tiempo que el reloj está en ALTA. En el punto g del
diagrama de tiempos, la entrada de set (S) va a nivel ALTO y la salida Q alcanza
también el nivel ALTO. Después la entrada S va a nivel BAJO. A continuación en el
punto h, la entrada de reset (R) se activa por un nivel ALTO. Eso hace que la salida
Q vaya al estado de reset, o nivel BAJO. La entrada R entonces vuelve al nivel
BAJO, y finalmente el pulso de reloj finaliza con la transición del nivel ALTO
al BAJO. Durante el pulso de reloj 7, la salida estuvo en el nivel ALTO y después
en el BAJO. Observar que entre los pulsos 5 y 6 ambas entradas R y S está a 1. La
condición de ambas entradas R y S en el nivel ALTO, normalmente, se considera
un estado prohibido para el flip-flop. En este caso es aceptable que R y S estén
en el nivel ALTO, porque el pulso de reloj está en el nivel BAJO y el flip-flop no
está activado.

Para finalizar la ecuación característica de un biestable RS síncrono esta dado

según la tabla de verdad y esta es:

𝑸𝒏+𝟏 = 𝑸𝒏 . 𝑹 + 𝑺. 𝑪𝑳𝑲 + 𝑸𝒏 . 𝑪𝑳𝑲

4) Explique el funcionamiento del flip-flop JK con señal de reloj.
Muestre la tabla de verdad. ¿Cuál es su ecuación característica?
El flip-flop J-K es versátil y es uno de los tipos de flip-flop más
ampliamente utilizado. El funcionamiento del flip-flop J-K es idéntico al
del flip-flop S-R en las condiciones de operación SET, RESET y de
permanencia de estado (no cambio). La diferencia está en que el flip-
flop J-K no tiene condiciones no válidas como ocurre en el S-R .
La Figura 7.22 muestra la lógica interna de un flip-flop J-K disparado por
flanco positivo.

Observe que se diferencia del flip-flop S-R disparado por flanco en que
la salida Q se realimenta a la entrada de la puerta G2, y la salida se
realimenta a la entrada de la puerta G1.

Analizaremos el funcionamiento de un flip-flop Jk, según la siguiente

imagen:

Supongamos que el flip-flop de la Figura 7.23 se encuentra en estado

RESET y que la entrada J está a nivel ALTO y la entrada K está a nivel
BAJO. Cuando se produce un impulso de reloj, pasa un pico
correspondiente al flanco anterior, indicado por ①, a través de la puerta
G1, ya que está a nivel ALTO y J también está a nivel ALTO. Esto
origina que la parte latch del flip-flop cambie al estado SET. El flip-flop
ahora está en estado SET.
Si ponemos la entrada J a nivel BAJO y la entrada K a nivel ALTO, el
siguiente pico del reloj, indicado por ②, pasará a través de la puerta G2,
ya que Q está a nivel ALTO y K también. Esto origina que la parte latch
del flip-flop cambie al estado RESET. Si ahora se aplica un nivel BAJO a
las dos entradas J y K, el flip-flop permanecerá en su estado actual
 cuando se produzca un impulso del reloj. De esta manera, un nivel
BAJO en J y K origina una condición de no cambio. Hasta ahora, el
funcionamiento lógico del flip-flop J-K es idéntico al del S-R en sus
modos SET, RESET y de no cambio. La diferencia tiene lugar cuando
las dos entradas, J y K, están a nivel ALTO. Para ver esto, supongamos
que el flip-flop se encuentra en estado RESET. El nivel ALTO de la
salida activa la puerta G1 de forma que el pico del reloj, indicado por ③,
pasa y activa (SET) el flip-flop. Ahora hay un nivel ALTO en Q, el cual
permite que el siguiente pico del reloj pase a través de la puerta G2 y
ponga el flip-flop en estado RESET. Como puede ver, en cada pico
sucesivo de reloj, el flip-flop cambia a su estado opuesto.
Finalmente con el análisis hecho podemos interpretar los resultados en
la siguiente tabla lógica:

Luego, interpretando la tabla lógica e incluso aplicando Karmaugh

obtenemos la siguiente función lógica:

𝑸𝒏+𝟏 = 𝑪𝑳𝑲 ( 𝑱. 𝑸𝒏 + 𝑲. 𝑸𝒏 )

5) Explique para qué se utilizan las entradas de prefijación asíncronas

( Preset – Clear ) ( Set – Reset ) en los flip-flops?

En los flip-flops que acabamos de estudiar, el S-R, el D y el J-K, se dice

que sus entradas son entradas síncronas, ya que los datos de estas
entradas condicionan la salida de los flip-flops sólo durante el flanco de
disparo del impulso de reloj; esto significa que los datos se transfieren
sincronizados con la señal de reloj.

La mayoría de los circuitos integrados flip-flops tienen también entradas

asíncronas. Estas son entradas que pueden variar el estado del flip-flop
independientemente del reloj. Generalmente, los fabricantes las
denominan de inicialización, preset, (PRE) y borrado, clear, (CLR), o de
activación directa (SD, direct SET) y desactivación directa (RD, direct
RESET). Un nivel activo en la entrada de inicialización del flip-flop
 (preset) pone a SET el dispositivo, y un nivel activo en la entrada de
borrado (clear) lo pone en estado RESET.
Estas entradas son activas a nivel BAJO, como indican los círculos.
Estas entradas de inicialización y borrado deben mantenerse a nivel
ALTO para el funcionamiento síncrono.

Si activamos la PRESET con, 𝑃𝑅𝐸𝑆𝐸𝑇 = 0 , 𝐶𝐿𝐸𝐴𝑅 = 1 la salida en Q

siempre será 1 lógico para cualquier combinación en la entrada incluso
cuando se dé un flanco de subida positiva en el clock.
En otro caso si activamos CLEAR con, 𝑃𝑅𝐸𝑆𝐸𝑇 = 1 , 𝐶𝐿𝐸𝐴𝑅 = 0 la
salida en Q siempre será 0 lógico para cualquier combinación en la
entrada incluso cuando se dé un flanco de subida positiva en el clock.

6) Las siguientes formas de onda se aplican a las entradas J-K,

entradas asíncronas y de reloj, como se muestra en la figura.
Suponer que Q se encuentra inicialmente en RESET. Dibujar la
forma de onda de salida en Q.
7) Realizar las siguientes conversiones:
- Utilizando un flip-flop JK obtenga el tipo D y el tipo T.
- Utilizando un flip-flop D obtenga el tipo T.
- Utilizando el Latch tipo D obtenga un Flip-Flop tipo D.
- Utilizando mapas de Karnaugh , obtenga las ecuaciones
caracteristicas a partir de las tablas de verdad para los biestables
DyT.
Solucion :
- Utilizando un flip-flop Jk para obtener un tio D
Solucion :
Obtener un tipo D a partir de un JK
 - Utilizar un flip-flop tipo D para obtener un tipo T .

-
-
-
- Utilizar un tipo latch D y obtenga un flip-flop tipo D.

Utilizando mapas de Karnaugh, obtenga las ecuaciones características a partir de las

tablas de verdad para los biestables D y T.

Biestable D

El flip-flop D (datos) es una ligera modificación del flip-flop SR. Un flip-flop SR se convierte
a un flip-flop D insertando un inversor entre S y R y asignando el símbolo D a la entrada
única. La entrada D se muestra durante la ocurrencia de una transición de reloj de 0 a 1. Si
D = 1, la salida del flip-flop va al estado 1, pero si D = 0, la salida del flip-flop va a el estado
0.
Entonces la ecuación característica, a partir de la tabla de verdad, se observa
claramente que la entrada es la misma que la salida, por eso:

𝑄𝑡+1 = 𝐷

Biestable T

El flip-flop T se obtiene del tipo JK cuando las entradas J y K se conectan para

proporcionar una entrada única designada por T. El flip-flop T, por lo tanto, tiene
sólo dos condiciones. Cuando T = 0 (J = K = 0) una transición de reloj no cambia el
estado del flip-flop. Cuando T = 1 (J = K = 1) una transición de reloj complementa el
estado del flip-flop.

En este caso si observamos la tabla de verdad podemos apreciar que si la

entrada T es igual a 0 la salida es el mismo estado anterior al que se
encontraba, mientras que si T es igual a 1 la salida es el estado
anterior negado, es decir teniendo estas dos condiciones se da
como ecuación característica a:
𝑄𝑡+1 = 𝑇. 𝑄𝑡 + 𝑇𝑄𝑡
 8.Muestre los símbolos de los flip-flops de acuerdo a la norma ANSI/IEEE y a la
norma IEC. Presentar los diagramas esquemáticos de los C.I. utilizados en esta
práctica, así como sus tablas de verdad.

Símbolo IEC Circuito y de la ONU flip-flop SR sincronizado porción flanco descendente

El primer CI 7400 cuenta con 4 puertas NAND de dos entradas, A y B, y una salida F

El CI 7402 cuenta con 4 puertas NOR de dos entradas, A y B, y una salida X

El CI 7404 comprende 6 puertas NOT es decir en la salida Q será la inversa de la entrada A

El CI 7408 cuenta con 4 puertas AND de dos entradas, A y B, y una salida Q

El CI 7474 cuenta con dos flip flop D con entradas asíncronas PRESET Y CLEAR
El CI 7475 cuenta con cuatro flip flop D dos entradas, una en D y otra para CLK

El CI 7476 y 74112 tienen presente flip flop JK con entradas asíncronas y solo se
diferencian en la conexión de sus terminales
9.Típicamente, las hojas de especificaciones de los fabricantes especifican 4 tipos de
retardos asociados con los flip – flops. Nombrar y describir cada uno de ellos.

.Tiempo de establecimiento (setup ts): tiempo mínimo que el dato debe estar estable
antes del flanco activo del reloj
.Tiempo de mantenimiento (hold th): tiempo mínimo que el dato debe estar estable
después del flanco activo del reloj

- Tiempo de propagación (tpHL, tpLH)

 Finalmente haremos la simulación de los circuitos experimentales

a. LATCH NOR:

Resultados de la simulación para los 4 casos :

 LATCH NAND

 Simularemos para los 4 casos

2.Latch “D” y Flip-Flop “D”

Los conceptos de “latch” y Flip-Flop a veces son tomados (erróneamente) como

sinónimos. La principal diferencia radica en que un “latch” responde al nivel (ya sea alto
o bajo) de una señal de reloj, mientras que un Flip-Flop solo lo hace únicamente en las
transiciones (ascendentes o descendentes).
- Verificar el funcionamiento del flip flop 74LS74 - tipo D. Verificar las entradas de
PRESET y CLEAR. Mostrar un diagrama de tiempos para las señales D, CK y Q.
- Verificar el funcionamiento del latch 74LS75 - tipo D. Mostrar un diagrama de tiempos
para las señales D, EN y Q.
Como podemos ver la señal A es la entrad CLOCK, la señal B es el clear, la señal C es la
entrada D la señal D es la salida.
Cuando el Clear está en alto la salida estará en bajo como se puede apreciar.

 Para el caso del integrado 74ls75 , tenemos la siguiente simulación :

3. Flip-Flop “JK” - Verificar la operación del flip flop 74LS76 y del 74LS112.
  Ahora para el circuito 74ls112

4. Generador de combinaciones:
Para verificar el funcionamiento de los flip-flops, utilizar el siguiente circuito generador
de reloj, con el CI 74112 (flip-flop JK), con la conexión de terminales indicada: -
Observar y graficar las formas de onda en los terminales A, B y C, en su relación correcta
de tiempos.
Tal como podemos observar la señal 1 es el Clock del primer F-F T y la señal 2 es la salida
del 1er F-F y a la vez el Clock del segundo F-F tipo T entonces observamos que su salida es
la señal 3 además observamos que en este circuito el periodo se duplica además de
cambian de estado después del periodo de un Clock tanto para la señal 2 y 3.

5. Conectar el circuito siguiente . En el circuito generador de combinaciones, aplique con el

generador de pulsos una señal TTL de 10 KHz y con la ayuda del osciloscopio, elabore el
diagrama de tiempos que contenga las salidas del generador (entradas “D”, “E” y CLK) y las
salidas “Q’s” del “latch y del Flip-Flop. Dibújelas mostrando la escala adecuada.
Como podemos observar en este arreglo la señal 1 y 2 ya son conocidas por el paso 4, la
señal 3 es la salida del 7475 y este varia dependiendo de su D y el Clock asignado y como
ambos cambian en el flanco negativo está bien sincronizado el circuito donde su salida
está sincronizado con su entrada D como se puede observar tomando el mismo valor de
este cuando comienza el ciclo del Clock mientras que en la 4 señal podemos observar que
este toma el valor de D cada vez que inicia el ciclo del Clock pero en todo los casos el valor
de D está en bajo cuando el Clock inicia es por ello que su salida siempre permanecerá en
bajo.
6. Generador de combinaciones y Flip-Flop “JK” Conectar el siguiente circuito: con ayuda
del osciloscopio, obtenga un diagramas de tiempo con CLK, J, y Q; dibuje las señales
adecuadamente.
NOTA: Recuerde verificar en estos circuitos, la presencia de los flancos y no el pulso.
Intercambiar las entradas J y K realice un nuevo diagrama de tiempos. Analizar los
resultados.

 Resultado de la simulación :
En este circuito podemos notar que nuestra salida obedece perfectamente el
funcionamiento de un FF JK en donde su salida es 0 cuando el Q anterior es uno y K es 1 y
será uno cuando J es 1 y su salida anterior es 0 además de que será uno cuando K negado
sea 0 y Q anterior sea 1 y vemos que eso sucede cuando inician los pulsos del Clock en el
flanco de bajada.

7.- Obtener un flip-flop tipo T a partir del circuito anterior. Conecte la salida B del
generador de combinaciones a la entrada T del flip-flop. Con el nuevo circuito, obtenga
el diagrama de tiempos. Verificar su tabla de verdad. Invertir las entradas T y CLK y
obtenga un nuevo diagrama de tiempos. Analizar los resultados.

1
A

1 C

D
U1:A U1:B U2:A
2

2
U1:A(CLK)
4 15 9 11 4 15
S

S
J Q J Q J Q
1 6 1
CLK CLK CLK
16 14 12 10 16 14
K Q K Q K Q
R

R
3

3
7476 7476 7476

1
En este circuito T observamos que la entrada de T aunque sea un pulso de la salida del
primer Clock está sincronizado su alto en el flanco negativo del Clock y su salida se
mantiene en alto hasta el siguiente pulso en donde su salida será el negado de la salida
anterior entonces este entrará en estado bajo y así se repetirá el proceso.
Salidas invertidas:

Con las entradas invertidas lo que pasó es que la salida Q se invirtió pero aun así el
diagrama cumple la misma regla de siempre.

̅̅̅̅̅̅ + 𝑇̅. 𝑄(𝑡)

𝑄(𝑇 + 1) = 𝑇. 𝑄(𝑡)