Porti logice

= sunt dispozitive fizice care ralizeaza operatii logice cu una sau mai multe variabile de intrare si produc 1 singura variabila de
iesire.
1. Porti de baza (basic gates): NOR, AND si OR (=de baza pentru ca prin intermediul lor se poate implementa orice circuit)
2. Porti universale (universal gates): NAND si NOR (=universale pentru ca prin oricare din ele ori doar NAND ori doar NOR se
poate implementa orice circuit)
3. Porti aritmetice (arithmetic gates): X-OR si X-NOR

NOT Standard IEEE

A Y = A’
0 1
1 0
Standard IEEE Legi Enable and disable:
AND
1. Asociativitate B = 0 => Y = 0
A B Y=A*B A*(B*C) = (A*B)*C B = 1 => Y = A
0 0 0 2. Comutativitate La fel si cu A.
0 1 0 A*B = B*A => 0 = disable pentru poarta
1 0 0 AND
1 1 1 1 = enable (pt. poarta cu 2
intrari)
Unused input:
1. se leaga la 1 sau VCC (sursa de tensiune pozitiva) pentru ca 1 e enable
2. In cazul unei Porti cu 2 intrari input-ul neutilizat se poate lega la cel utilizat
Intrari: A ; B = A => Y=A*A=A
 Standard IEEE Legi Enable and disable:
OR 1. Asociativitate B = 0 => Y = A
A B Y=A+B A+(B+C) = (A+B)+C B = 1 => Y = 1
0 0 0 2. Comutativitate La fel si cu A.
0 1 1 A+B = B+A => 1 = disable pentru poarta
OR
1 0 1
1 1 1
Unused input:
1. se leaga la 0
2. In cazul unei Porti cu 2 intrari input-ul neutilizat se poate lega la cel utilizat
Intrari: A ; B ; C=B => Y=A+B+B=A+B
Standard IEEE Legi Enable and disable:
NAND
1. Comutativitate B = 0 => Y = 1
A B Y Nu are asociativitate B = 1 => Y = A
0 0 1 La fel si cu A.
0 1 1 => 0 = disable pentru poarta
1 0 1 OR
1 1 0
Unused input:
La fel ca la AND
Standard IEEE Legi Enable and disable:
NOR
1. Comutativitate B = 0 => Y = A
A B Y Nu are asociativitate B = 1 => Y = 0
0 0 1 La fel si cu A.
0 1 0 => 1 = disable pentru poarta
1 0 0 OR
1 1 0
Unused input:
La fel ca la OR
XOR Standard IEEE Internal circuit:
=> Odd 1’s detector
A B Y=A⊕B
(Y=1 cand numarul de
0 0 0 variabile 1 la intrare e
0 1 1 impar)
1 0 1
1 1 0
Poarta XOR poate functiona ca un invertor controlat:
Intrare: A si B (B = Control)
B = 0 => A = 0 => Y = 0
A = 1 => Y = 1
B=0 => Buffer (doar intarzie un pic semnalul)
B = 1 => A = 0 => Y = 1
A = 1 => Y = 0
B=1 => inversor
3. A ⊕ A = 0
1. A ⊕ A = 0 2. IF A ⊕ B = C then
A⊕A⊕A=A
A ⊕ A’ = 1 B⊕C=A
Proprietati: Pt a generaliza formula de mai sus:
A⊕0=A A⊕C=B
A ⊕ A ⊕ ..... ⊕ n = A ; n = impar
A ⊕ 1 = A’ A⊕B⊕C=0
A ⊕ A ⊕ ..... ⊕ n = 0 ; n = par
Problema XOR gate:
20 porti XOR legate in cascada.
Ce valoare iese?
Y1 = X ⊕ 1 = X’
Y2 = X’ ⊕ 1 = (X’)’ = X => Se obs. ca la fiecare 2 porti XOR iesirea este tot X => dupa 20 porti XOR iesirea e X
XNOR Standard IEEE
A B Y=A⊕B
0 0 1
0 1 0
1 0 0
1 1 1
Proprietati 1. A ⊕ A = 1 2. A ⊕ A = 1 3. XOR si XNOR => se complementeaza => nr impar
A ⊕ A’ = 0 A⊕A⊕A=A XOR si XNOR => sunt egale => nr par
A ⊕ 0 = A’ Pt a generaliza formula de mai sus:
A⊕1=A A ⊕ A ⊕ ..... ⊕ n = A ; n = impar
A ⊕ A ⊕ ..... ⊕ n = 1 ; n = par

NAND ca poarta universala

Se poate implementa orice circuit doar folosind porti NAND => Porti universale
NOT Y = (A * A)’ = A’ OR Y = ((A*A)’ + (B*B)’) = A + B

AND NOR

EXOR
EXOR = AB’ + A’B
Y = { [ A*(AB)’] * [B*(AB)’ ] } = [ (A’+B) * (B’+A) ]’

EXNOR
 NOR ca poarta universala
Se poate implementa orice circuit doar folosind porti NOR => Porti universale
NOT Y = (A + A)’ = A’ OR Y = ((A+b)’)’ = A + B

AND NAND Y = (A*B)’

EXOR Y=AB+A’B’
EXOR = AB’ + A’B
Y = { [ A*(AB)’] * [B*(AB)’ ] } = [ (A’+B) * (B’+A) ]’

EXNOR