Informe Final 2 Circuitos Digitales II

UNIVERSIDAD NACIOANL MAYOR DE SAN MARCOS
FACULTAD DE INGENIERÍA ELECTRÓNICA Y

ELÉCTRICA
ESCUELA ACADÉMICO PROFESIONAL DE
INGENIERÍA ELECTRÓNICA
Curso:
Laboratorio de Circuitos Digitales II
Trabajo:
Informe Final Nº2
Tema:
Circuitos Latch y Flip-Flop
Alumnos:
Fernandez Pozo, Harold Christofer
12190097
Soberon Tejada, Brandon Fernando
12190170
Profesor:
Ing. Oscar Casimiro Pariasca
2014
CIRCUITOS DIGITALES II
UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

FACULTAD DE INGENIERIA ELECTRONICA
LABORATORIO DE CIRCUITOS DIGITALES II
I.LABORATORIO 7: CIRCUITOS LATCH Y FLIP FLOP
Profesor: Ing. Oscar Casimiro Pariasca.
II. OBJETIVO:
1. Analizar el principio de funcionamiento de los flip-flops RS, D, JK y T utilizados
comercialmente
2. Identificar las diferencias entre un Flip-Flop y un Latch de tipo D.
3. Observar el efecto del reloj en los Flip-Flop temporizados y la sincronía de las
entradas y salidas.
4. Implementar circuitos utilizando estos dispositivos de almacenamiento.
III. MATERIALES y EQUIPO:

 Protoboard, cables de conexión.
 CI. TTL :7400, 7402, 7404, 7408, 7474, 7475, 7476 , otros flip-flops ( 74112)
 Resistencia (4 x 120 ohm ¼ Watt; 4 x 1K ohm; LEDs x 4).
 Fuente de C.C. +5 voltios, VOM.
IV. MARCO TEÓRICO
Un biestable (flip-flop en inglés), es un multivibrador capaz de permanecer en

uno de dos estados posibles durante un tiempo indefinido en ausencia de
perturbaciones.[1] Esta característica es ampliamente utilizada en electrónica
digital para memorizar información. El paso de un estado a otro se realiza
variando sus entradas. Dependiendo del tipo de dichas entradas los biestables se
dividen en:
 Asíncronos: sólo tienen entradas de control. El más empleado es el

biestable RS.
 Síncronos: además de las entradas de control posee una entrada de

sincronismo o de reloj. Si las entradas de control dependen de la de
sincronismo se denominan síncronas y en caso contrario asíncronas. Por lo
general, las entradas de control asíncronas prevalecen sobre las síncronas.
La entrada de sincronismo puede ser activada por nivel (alto o bajo) o por flanco
(de subida o de bajada). Dentro de los biestables síncronos activados por nivel
están los tipos RS y D, y dentro de los activos por flancos los tipos JK, T y D.
Los biestables se crearon para eliminar las deficiencias de los latches.
Biestable RS
Dispositivo de almacenamiento no temporal de 14 estados (alto y bajo), cuyas

entradas principales permiten al ser activadas:
 R: el borrado (reset en inglés), puesta a 0 ó nivel bajo de la salida.
 S: el grabado (set en inglés), puesta a 1 ó nivel alto de la salida
Si no se activa ninguna de las entradas, el biestable permanece en el estado que

poseía tras la última operación de borrado o grabado. En ningún caso deberían
activarse ambas entradas a la vez, ya que esto provoca que las salidas directa
(Q) y negada (Q') queden con el mismo valor bajo, si el flip-flop está construido
con puertas NOR, o a alto, si está construido con puertas NAND. El problema de
que ambas salidas queden al mismo estado está en que al desactivar ambas
entradas no se podrá determinar el estado en el que quedaría la salida. Por eso,
en las tablas de verdad, la activación de ambas entradas se contempla como
caso no deseado (N. D.).
Biestable D (Delay)
El flip-flop D resulta útil cuando se necesita almacenar un único bit de datos (1 o

0). Si se añade un inversor a un flip-flop S-R obtenemos un flip-flop D básico. El
funcionamiento de un dispositivo activado por el flanco negativo es, por supuesto,
idéntico, excepto que el disparo tiene lugar en el flanco de bajada del impulso del
reloj. Recuerde que Q sigue a D en cada flanco del impulso de reloj.
Para ello, el dispositivo de almacenamiento temporal es de dos estados (alto y

bajo), cuya salida adquiere el valor de la entrada D cuando se activa la entrada de
sincronismo, C. En función del modo de activación de dicha entrada de
sincronismo, existen dos tipos:
 Activo por nivel (alto o bajo), también denominado registro o cerrojo (Latch
en inglés).
 Activo por flanco (de subida o de bajada).
La ecuación característica del biestable D que describe su comportamiento es:
Biestable T (Toggle)
Dispositivo de almacenamiento temporal de dos estados (alto y bajo). El biestable

T cambia de estado ("toggle" en inglés) cada vez que la entrada de sincronismo o
de reloj se dispara mientras la entrada T está a nivel alto. Si la entrada T está a
nivel bajo, el biestable retiene el nivel previo. Puede obtenerse al unir las entradas
de control de un biestable JK, unión que se corresponde a la entrada T.
La ecuación característica del biestable T que describe su comportamiento es:
Biestable JK (Jump Keep)
Es versátil y es uno de los tipos de flip-flop mas usados. Su funcionamiento es

idéntico al del flip-flop S-R en las condiciones SET, RESET y de permanencia de
estado. La diferencia está en que el flip-flop J-K no tiene condiciones no validas
como ocurre en el S-R.
Este dispositivo de almacenamiento es temporal que se encuentra dos estados

(alto y bajo), cuyas entradas principales, J y K, a las que debe el nombre,
permiten al ser activadas:
 J: El grabado (set en inglés), puesta a 1 ó nivel alto de la salida.
 K: El borrado (reset en inglés), puesta a 0 ó nivel bajo de la salida.
Si no se activa ninguna de las entradas, el biestable permanece en el estado que

poseía tras la última operación de borrado o grabado. A diferencia del biestable
RS, en el caso de activarse ambas entradas a la vez, la salida adquirirá el estado
contrario al que tenía.
La ecuación característica del biestable JK que describe su comportamiento es:
V. PROCEDIMIENTO EXPERIMENTAL:
1. Latch SR con puertas NOR y NAND – Completar la tabla de verdad y el
diagrama de señales para los circuitos mostrados. Utilizar compuertas 74LS02
y 74LS00
Compare los resultados de la tabla 1.b. con los obtenidos en la tabla 1.a.
2. Obtenga la tabla de verdad, para este circuito. Simule el pulso de reloj con el
interruptor CLK. Anote los resultados en la siguiente tabla 1.2. Compare las dos
tablas: ¿Cuál es la diferencia? Concluya
En el siguiente circuito Latch SR con puertas NAND, verificar que responde a
la misma tabla de verdad:
3. Verificar la tabla de verdad de un Flip Flop tipo D - (Implementado a partir

de un S-R)
Tenga cuidado de establecer en el circuito las condiciones iníciales correctas.
Observe que se tiene una entrada de reloj activa por nivel “1”
Anote los resultados en la tabla. ¿Tenemos en este caso algún estado de
indeterminación?
En este caso no hay indeterminación.
4. Latch “D” y Flip-Flop “D”
Los conceptos de “Latch” y Flip-Flop a veces son tomados (erróneamente)

como sinónimos. La principal diferencia radica en que un “Latch” responde al
nivel (ya sea alto o bajo) de una señal de reloj, mientras que un Flip-Flop solo
lo hace únicamente en las transiciones (ascendentes o descendentes).
- Verificar la operación del flip flop 74LS74 - tipo D. Verificar las entradas de
PRESET y CLEAR. Mostrar un Diagrama de tiempos para las señales D, CK
y Q.
- Verificar la operación del Latch 74LS75 - tipo D. Mostrar un diagrama de

tiempos para las señales D, EN y Q.
5. Flip-Flop “JK”
- Verificar la operación del flip flop 74LS76 y del 74LS112. ¿Cómo es la
frecuencia de la señal de salida respecto a la señal de entrada?
Observamos que el periodo de la salida es el doble, por lo tanto:
1 1 f
f Q= = = clock
T Q 2 T clock 2
VI. CUESTIONARIO FINAL:

1) Analizar los resultados obtenidos en la parte experimental
1. Latch SR con puertas NOR y NAND
 Latch SR con puertas NOR
Realizando la simulación:
XSC1
Tektronix
LED1 P 1 2 3 4 T
R 7 U1A Q G
2 R1 5
VCC
5V 150Ω
74LS02N
J1
VCC
LED2
0 1 U2A
1 R2 6
3 0
Q' 150Ω
S 74LS02N
S R Q (t) Q’ (t)
entradas teórico laboratorio simulación

S R Q(t+1) Q’(t+1) Q(t+1) Q’(t+1) Q(t+1) Q’(t+1)
0 0 Q(t) Q’(t) Q(t) Q’(t) Q(t) Q’(t)
0 1 0 1 0 1 0 1
1 0 1 0 1 0 1 0
1 1 x x x x x x
 Latch SR con puertas NAND
XSC1
Tektronix
LED1 P 1 2 3 4 T
S 12 U1A Q
G
7 R1 9
VCC
5V 150Ω
74LS00D
J1
VCC
LED2
0 1 U2A
8 R2 10
11 0
Q' 150Ω
R 74LS00D
S R Q (t) Q’ (t)
entradas teórico laboratorio simulación

S R Q(t+1) Q’(t+1) Q(t+1) Q’(t+1) Q(t+1) Q’(t+1)
0 0 x x x x x x
0 1 1 0 1 0 1 0
1 0 0 1 0 1 0 1
1 1 Q(t) Q’(t) Q(t) Q’(t) Q(t) Q’(t)
2. Flip Flop SR
Comparamos los resultados teóricos con los obtenidos experimentalmente:
Teórico CLK = 0 CLK = 1
Q(t) R S Q(t+1) Q’(t+1) Q(t+1) Q’(t+1)
0 0 0 Q(t) Q(t) 0 1
0 0 1 Q(t) Q(t) 1 0
0 1 0 Q(t) Q(t) 0 1
0 1 1 Q(t) Q(t) x x
1 0 0 Q(t) Q(t) 1 0
1 0 1 Q(t) Q(t) 1 0
1 1 0 Q(t) Q(t) 0 1
1 1 1 Q(t) Q(t) x x
Laboratorio CLK = 0 CLK = 1

Q(t) R S Q(t+1) Q’(t+1) Q(t+1) Q’(t+1)
0 0 0 Q(t) Q(t) 0 1
0 0 1 Q(t) Q(t) 1 0
0 1 0 Q(t) Q(t) 0 1
0 1 1 Q(t) Q(t) x x
1 0 0 Q(t) Q(t) 1 0
1 0 1 Q(t) Q(t) 1 0
1 1 0 Q(t) Q(t) 0 1
1 1 1 Q(t) Q(t) x x
XSC1
Tektronix
P 1 2 3 4 T
G
VCC U3A LED1

S 8
5V 5 U1A
Q1 R1 3
74LS00D 150Ω
J2 74LS00D
7
VCC
LED2
0 1 9 U2A
U4A 2 R2 4 0
6
Q' 150Ω
74LS00D
R 74LS00D
CLOCK S R Q(t)
simulación CLK = 0 CLK = 1

Q(t) R S Q(t+1) Q’(t+1) Q(t+1) Q’(t+1)
0 0 0 Q(t) Q(t) 0 1
0 0 1 Q(t) Q(t) 1 0
0 1 0 Q(t) Q(t) 0 1
0 1 1 Q(t) Q(t) x x
1 0 0 Q(t) Q(t) 1 0
1 0 1 Q(t) Q(t) 1 0
1 1 0 Q(t) Q(t) 0 1
1 1 1 Q(t) Q(t) x x
3. Flip Flop tipo D a partir de un S-R.
Tipo D:
Aplicando Karnaugh:
Q(t +1)=D
6
XSC1
VCC Tektronix
5V
VCC D U1A LED1 P 1 2 3 4 T
J1 2 U3A Q
G
4 R1 8
10
74LS00D 150Ω
1 74LS00D
0 1
LED2
U4A
U5A U2A 5 R2 9 0
74LS04N 3
7 Q' 150Ω
74LS00D
74LS00D
CLOCK D Q(t) Q’(t)

teórico laboratorio simulación
CLK Q(t) D Q(t+1) Q’(t+1) Q(t+1) Q’(t+1) Q(t+1) Q’(t+1)
0 0 0 Q(t) Q(t) Q(t) Q(t) Q(t) Q(t)
0 0 1 Q(t) Q(t) Q(t) Q(t) Q(t) Q(t)
0 1 0 Q(t) Q(t) Q(t) Q(t) Q(t) Q(t)
0 1 1 Q(t) Q(t) Q(t) Q(t) Q(t) Q(t)
1 0 0 0 1 0 1 0 1
1 0 1 1 0 1 0 1 0
1 1 0 0 1 0 1 0 1
1 1 1 1 0 1 0 1 0
4. Latch D y Flip Flop D
 Preset y clear en 74LS74-tipo D.
XSC1
Tektronix
VCC 4 LED1 P 1 2 3 4 T
5V Q
G
VCC 4 U1A R1 5
~1PR
J1 12 7 150Ω
1D 1Q 5
23 1CLK ~1Q 6
0 1 LED2
~1CLR
0 1 8 R2 6
1 74LS74N 0
3 150Ω
Q'
CLOCK D Q(t)
Activando el clear:
Observamos la salida Q=0
Activando el Preset:
Observamos la salida Q=1.
 Latch 74LS75-tipo D.
XSC1
VCC LED1
5V
U1A Q4 R1 3
Tektronix
VCC
J1 2 1D1 1Q1 16 150Ω P 1 2 3 4 T
1 ~1Q1 1 G
2 3 1D2 1Q2 15
13 1EN1 14
5
~1Q2
0 1 R2
74LS75N 8 0
Q' 150Ω
LED2
D EN Q(t)
Observamos que el Latch solo funciona para el nivel alto del E N.
5. Flip Flop JK (74LS76)
XSC1
VCC
5V 2 LED1 Tektronix
VCC Q R1
2 U1A 3
P 1 2 3 4 T
J1 ~1PR
150Ω G
1 4 1J 1Q 15 7
9 1 1CLK
5 16 1K ~1Q 14
LED2
0 1 ~1CLR
R2
4 8 0
3 74LS76N
6 150Ω
Q'
2) Explique las diferencias entre sistemas lógicos secuenciales síncronos y

asíncronos.
Los sistemas digitales pueden operar en forma asíncrona o síncrona. En los

sistemas asíncronos, las salidas de los circuitos lógicos pueden cambiar de
estado en cualquier momento en que una o más de las entradas cambie. En
los sistemas síncronos los tiempos exactos en que alguna salida puede
cambiar de estado se determinan por medio de una señal denominada reloj o
clock. Esta señal de reloj consiste en una serie de pulsos rectangulares o
cuadrados como se muestra en la figura.
Los circuitos digitales ASÍNCRONOS son muy complicados en lo que a diseño

y reparación se refiere, ya que, al encontrarnos con una falla en un circuito de
10 registros interconectados, el rastreo de los cambios en todas las
compuertas nos provocaría un severo dolor de cabeza.
Los circuitos digitales SÍNCRONOS son más fáciles de diseñar y reparar,

debido a que los cambios de las salidas son eventos "esperados" (ya que
fácilmente podemos saber el estado de cada una de las entradas o salidas sin
que estas cambien repentinamente), y los cambios dependen del control de
una sola señal aplicada a todos los registros, la señal de RELOJ.
 Asíncrono: las salidas cambian independientemente del reloj.

 Síncrono: las salidas cambian en los flancos de subida o bajada del pulso
de reloj.
3) Generación del flanco de un pulso: En el circuito mostrado utilizamos el retardo

de la puerta NOT que limita la frecuencia de trabajo, para conseguir que el
pulso efectivo del reloj CK dure unos pocos nanosegundos. ¿Cómo
solucionaría si el retardo por la puerta NOT no fuese suficiente?
El correcto funcionamiento del detector de flancos depende del tiempo que se

retarde la señal B con respecto a la señal A; en el circuito mostrado esto
depende únicamente de la puerta NOT, este intervalo de tiempo (dado en
nanosegundos) debe ser el adecuado como para que la puerta AND responda
correctamente.
Si el retardo es mucho más corto que el tiempo de respuesta de la compuerta

AND, entonces no se efectuará el pulso de salida. Una solución a esto es
agregar más inversores en serie al que ya se encuentra en el circuito (de modo
que el numero de inversores sea una cantidad impar, de lo contrario, la salida
no será la pulsante esperada), con esto aumentamos el tiempo de retardo de la
señal B y la salida del AND estará activa en alto por unos cuantos
nanosegundos cada vez que se dé una transición de pendiente positiva en la
señal CK.
Esto se puede implementar haciendo uso de las hojas de características de los

C.I.s. 74LS04 (NOT) y 74LS08 (AND). A continuación se muestran los tiempos
de respuesta y retardo de ambas puertas.
Tiempos para el 74LS08:
Symbol Condition Min. Max. Units

tPLH CL=15pF 27 ns
tPHL RL=400 Ω 19 ns
Tiempos para el 74LS04:
Symbol Condition Min. Max. Units

tPLH CL=15pF 3 10 ns
tPHL R =2K Ω
L 3 10 ns
Observando estos valores, calculamos que en el mejor de los casos se
necesitarían 3 puertas NOT para la construcción del generador de flancos; en
el peor de los casos serían necesarias 9 puertas.
4) ¿Cuál es la finalidad de un Latch y un Flip Flop?
 Latch.
Un latch (LAT MEMORI INGLET) es un circuito electrónico usado para

almacenar información en sistemas lógicos asíncronos. Un Latch puede
almacenar un bit de información. Los latches se pueden agrupar, algunos de
estos grupos tienen nombres especiales, como por ejemplo el 'latch quad ' (que
puede almacenar cuatro bits) y el 'latch octal' (ocho bits). Los latches son
dispositivos biestables que no tienen entrada de reloj y cambian el estado de
salida solo en respuesta a datos de entrada, mientras que los biestables
cuando tienen data de entrada cambian el estado de salida en respuesta a una
entrada de reloj.
 Flip-flop.
Un biestable, también llamado báscula (flip-flop en inglés), es un multivibrador

capaz de permanecer en un estado determinado o en el contrario durante un
tiempo indefinido. Esta característica es ampliamente utilizada en electrónica
digital para memorizar información. El paso de un estado a otro se realiza
variando sus entradas. Dependiendo del tipo de dichas entradas los biestables
se dividen en:
 Asíncronos: sólo tienen entradas de control. El más empleado es el biestable

RS.
 Síncronos: además de las entradas de control posee una entrada de
sincronismo o de reloj. Si las entradas de control dependen de la de
sincronismo se denominan síncronas y en caso contrario asíncronas. Por lo
general, las entradas de control asíncronas prevalecen sobre las síncronas.
La entrada de sincronismo puede ser activada por nivel (alto o bajo) o por
flanco (de subida o de bajada). Dentro de los biestables síncronos activados
por nivel están los tipos RS y D, y dentro de los activos por flancos los tipos JK,
T y D.
Los biestables se crearon para eliminar las deficiencias de los latches.
5) ¿Explique el funcionamiento del flip-flop RS síncrono implementado con
puertas NAND? ¿Cómo deben ser los pulsos de reloj? Muestre con una tabla
de verdad.
¿Qué sucede con las salidas si, mientras el pulso de reloj Ck está en 1, se
producen cambios en las entradas S y/o R?
Explique el caso cuando un biestable es activado con flancos de pulsos de
reloj.
¿Cuál es la ecuación característica de un biestable R-S síncrono?
El flip-flop RS es un dispositivo asíncrono. No opera en conjunción con un reloj

o dispositivo de temporización. El flip-flop RS síncrono opera en conjunción con
un reloj, en otras palabras opera sincronizadamente. Su símbolo lógico se
muestra a continuación. Es igual a un flip-flop RS añadiéndole una entrada de
reloj.
El flip-flop RS síncrono puede implementarse con puertas NAND. En las

siguientes ilustraciones vemos primero como se añaden dos puertas NAND al
flip-flop RS para construir un flip-flop RS síncrono. Las puertas NAND 3 y 4
añaden la característica de sincronismo al cerrojo RS. La tabla de la verdad
nos muestra la operación del flip-flop RS síncrono.
El modo de mantenimiento se describe en la primera línea de la tabla de la

verdad. Cuando un pulso de reloj llega a la entrada CLK (con 0 en las entradas
R y S), las salidas no cambian, permanecen igual que antes de la llegada del
pulso de reloj. Este modo también puede llamarse de "inhabilitación" del FF. La
línea 2 es el modo de reset.
La salida normal Q se borrará cuando un nivel ALTO active la entrada R y un

pulso de reloj active la entrada de reloj CLK. Si R=1 y S=0, el FF no se pone a
0 inmediatamente, esperará hasta que el pulso del reloj pase del nivel BAJO al
ALTO, y entonces se pone a 0. La línea 3 de la tabla describe el modo set del
flip-flop. Un nivel ALTO activa la entrada S (con R=0 y un pulso de reloj en el
nivel ALTO), poniendo la salida Q a 1.
La línea 4 de la tabla de verdad es una combinación "prohibida" todas las

entradas están en 1, no se utiliza porque activa ambas salidas en el nivel
ALTO.
En la tabla podemos observar que las casillas en donde va el estado del

‘CLOCK’ están en blanco, pues, en su mayoría los flip-flop se activan los
flancos de cada pulso del clock, es decir, por la transición del nivel bajo al alto
(flanco de subida) o del nivel alto al bajo (flanco de bajada). Esto es de cierta
manera una forma de mantener la salida del flip-flop en los casos en que las
entradas varíen durante la duración del pulso ya que el flip-flop solo va a
conmutar durante la transición misma del pulso.
Ya que tenemos la tabla de verdad del flip-flop, podemos recrear su diagrama

de Karnaugh y a partir de este desarrollar su ecuación característica:
De este diagrama concluimos:
Q(t +1)=S+ R∙ Q( t )
6) Muestre una tabla de resumen con las ecuaciones características obtenidas a
partir de las tablas de verdad para los biestables SR, JK, D, T.
 Flip Flop tipo RS:
Tabla de verdad
R S Qn Qn+1
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 NP
1 1 1 NP
Mapa de Karnaught
Q́n Qn
Ŕ Ś 0 1
Ŕ S 1 1
RS x X
Ecuación característica:
R Ś 0 0
Qn+1=s+ Qn Ŕ
 Flip Flop tipo JK:
Tabla de verdad
J K Qn Qn+1
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
Mapa de Karnaught
Q́n Qn
J́ Ḱ 0 1
J́ K 0 0
JK 1 0
J Ḱ 1 1
Ecuación característica:
Qn+1= Q́ n J +Qn Ḱ
 Flip Flop D:
Tabla de verdad
D Qn Qn+1
0 0 0
0 1 0
1 0 1
1 1 1
Mapa de Karnaught
Q́n Qn
D́ 0 0
D 1 1
Ecuación característica
Qn+1=D
- Flip Flop T:
Tabla de verdad
T Qn Qn+1
0 0 0
0 1 1
1 0 1
1 1 0
Mapa de Karnaught
Q́n Qn
T́ 0 1
T 1 0
Ecuación característica
Qn+1= T́ Q+T Q́
7) Complete la siguiente tabla de valores de excitación de unos flip-flop

necesarios para producir los cambios de estado indicados en el flip-flop, donde
X indica el estado presente y Y el siguiente estado y deseo del flip-flop:
Estad
Estado Flip-Flop Flip-Flop Flip-Flop Flip-Flop
o
Siguiente JK D SR T
Actual
X Y J K D S R T
0 0 0 X 0 0 X 0
0 1 1 X 1 1 0 1
1 0 X 1 0 0 1 1
1 1 X 0 1 X 0 0
8) Determinar la forma de onda de salida Q para un flip-flop tipo D, para las

formas de onda de entrada:
Para el flip-flop:
9) Determinar la forma de onda de salida Q del flip-flop tipo JK, para las formas
de onda de entrada J=K=0.
Procedemos a analizar la salida Q del flipflop con respecto a los pulsos del
Clock:
10)Utilice los manuales de especificaciones de TTL y CMOS y haga una lista de

dos flip-flops con señal de reloj disparado por flanco de subida y otros dos flip-
flops con señal de reloj disparado por flanco de bajada. Dibuje el diagrama de
terminales de estos circuitos.
Flip Flop T (Toggle)
Dispositivo de almacenamiento temporal de dos estados (alto y bajo). El

biestable T cambia de estado ("Toggle" en inglés) cada vez que la entrada de
sincronismo o de reloj se dispara mientras la entrada T está a nivel alto. Si la
entrada T está a nivel bajo, el biestable retiene el nivel previo. Puede obtenerse
al unir las entradas de control de un biestable JK, unión que se corresponde a
la entrada T.La ecuación característica del biestable T que describe su
comportamiento es:
Q(t +1)=T ⊕Q(t )
FLIPFLOP TIPO D (DELAY)

El flip-flop D resulta útil cuando se necesita almacenar un único bit de datos (1
o 0). Si se añade un inversor a un flip-flop S-R obtenemos un flip-flop D básico.
El funcionamiento de un dispositivo activado por el flanco negativo es, por
supuesto, idéntico, excepto que el disparo tiene lugar en el flanco de bajada del
impulso del reloj. Recuerde que Q sigue a D en cada flanco del impulso de
reloj.
Para ello, el dispositivo de almacenamiento temporal es de dos estados (alto y
bajo), cuya salida adquiere el valor de la entrada D cuando se activa la entrada
de sincronismo, C. En función del modo de activación de dicha entrada de
sincronismo, existen dos tipos:
Activo por nivel (alto o bajo), también denominado registro o cerrojo (Latch en
inglés).
Activo por flanco (de subida o de bajada).
La ecuación característica del biestable D que describe su comportamiento es:
Q(t +1)=D
VII. CONCLUSIONES
 Un biestable (flip-flop en inglés), es un multivibrador capaz de permanecer en
uno de dos estados posibles durante un tiempo indefinido en ausencia de
perturbaciones.
 Todos los diseñadores usan el nombre de flip-flop para un dispositivo

secuencial que muestre sus entradas y cambia sus salidas en tiempos
determinados por una señal de reloj.
 En los sistemas asíncronos, las salidas de los circuitos lógicos pueden

cambiar de estado en cualquier momento en que una o mas de las entradas
cambie.
 En los sistemas síncronos los tiempos exactos en que alguna salida puede
cambiar de estado se determinan por medio de una señal denominada reloj o
clock.
 Existen dos entradas adicionales en el biestable JK muy importantes: La

entrada PRESET (poner), que sirve para poner directamente en el biestable
un “1” en la salida Q y la entrada CLEAR (borrar), que sirve para poner en “0”
en la salida Q.
 Estas entradas son asincrónicas, lo que significa que tendrán efecto sin
importar el estado del reloj y/o las entradas J y K. Es importante no activar
simultáneamente estas dos entradas.
VIII. BIBLIOGRAFIA
http://members.fortunecity.com/jhilrdz/flipflop.htm
http://www.kumbaya.name/ci1210/leccion%209%20circuitos
%20secuenciales/Circuitos%20Secuenciales%20s%C3%ADncronos.htm
http://www.forosdeelectronica.com/tutoriales/flip-flops.htm
http://ladelec.com/teoria/electronica-digital/195-flip-flop-jk
http://www.unicrom.com/dig_biestable_JK_SET_CLEAR_tabla_verdad.asp

Informe Final 2 Circuitos Digitales II

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UNIVERSIDAD NACIOANL MAYOR DE SAN MARCOS

FACULTAD DE INGENIERÍA ELECTRÓNICA Y

UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

I.LABORATORIO 7: CIRCUITOS LATCH Y FLIP FLOP

Profesor: Ing. Oscar Casimiro Pariasca.

III. MATERIALES y EQUIPO:

IV. MARCO TEÓRICO

Un biestable (flip-flop en inglés), es un multivibrador capaz de permanecer en

 Asíncronos: sólo tienen entradas de control. El más empleado es el

 Síncronos: además de las entradas de control posee una entrada de

Los biestables se crearon para eliminar las deficiencias de los latches.

Dispositivo de almacenamiento no temporal de 14 estados (alto y bajo), cuyas

 R: el borrado (reset en inglés), puesta a 0 ó nivel bajo de la salida.

 S: el grabado (set en inglés), puesta a 1 ó nivel alto de la salida

Si no se activa ninguna de las entradas, el biestable permanece en el estado que

El flip-flop D resulta útil cuando se necesita almacenar un único bit de datos (1 o

Para ello, el dispositivo de almacenamiento temporal es de dos estados (alto y

 Activo por flanco (de subida o de bajada).

La ecuación característica del biestable D que describe su comportamiento es:

Dispositivo de almacenamiento temporal de dos estados (alto y bajo). El biestable

La ecuación característica del biestable T que describe su comportamiento es:

Es versátil y es uno de los tipos de flip-flop mas usados. Su funcionamiento es

Este dispositivo de almacenamiento es temporal que se encuentra dos estados

 J: El grabado (set en inglés), puesta a 1 ó nivel alto de la salida.

 K: El borrado (reset en inglés), puesta a 0 ó nivel bajo de la salida.

Si no se activa ninguna de las entradas, el biestable permanece en el estado que

La ecuación característica del biestable JK que describe su comportamiento es:

3. Verificar la tabla de verdad de un Flip Flop tipo D - (Implementado a partir

En este caso no hay indeterminación.

4. Latch “D” y Flip-Flop “D”

Los conceptos de “Latch” y Flip-Flop a veces son tomados (erróneamente)

- Verificar la operación del Latch 74LS75 - tipo D. Mostrar un diagrama de

Observamos que el periodo de la salida es el doble, por lo tanto:

VI. CUESTIONARIO FINAL:

entradas teórico laboratorio simulación

 Latch SR con puertas NAND

entradas teórico laboratorio simulación

Laboratorio CLK = 0 CLK = 1

VCC U3A LED1

simulación CLK = 0 CLK = 1

3. Flip Flop tipo D a partir de un S-R.

CLOCK D Q(t) Q’(t)

4. Latch D y Flip Flop D

 Preset y clear en 74LS74-tipo D.

Observamos la salida Q=0

2) Explique las diferencias entre sistemas lógicos secuenciales síncronos y

Los sistemas digitales pueden operar en forma asíncrona o síncrona. En los

Los circuitos digitales ASÍNCRONOS son muy complicados en lo que a diseño

Los circuitos digitales SÍNCRONOS son más fáciles de diseñar y reparar,

 Asíncrono: las salidas cambian independientemente del reloj.

3) Generación del flanco de un pulso: En el circuito mostrado utilizamos el retardo

El correcto funcionamiento del detector de flancos depende del tiempo que se

Si el retardo es mucho más corto que el tiempo de respuesta de la compuerta

Esto se puede implementar haciendo uso de las hojas de características de los

Tiempos para el 74LS08:

Symbol Condition Min. Max. Units

Tiempos para el 74LS04:

Symbol Condition Min. Max. Units

4) ¿Cuál es la finalidad de un Latch y un Flip Flop?

Un latch (LAT MEMORI INGLET) es un circuito electrónico usado para

Un biestable, también llamado báscula (flip-flop en inglés), es un multivibrador

 Asíncronos: sólo tienen entradas de control. El más empleado es el biestable

Los biestables se crearon para eliminar las deficiencias de los latches.