TRABAJO PREPARATORIO Formatted: Font: 10 pt

FAMILIARIZACIÓN CON LAS HERRAMIENTAS DE TRABAJO

Marcelo Carvajal, Álvaro Tipanguano,
Laboratorio de Sistemas Digitales, Formatted: Font: (Default) Times New Roman, 10 pt
Departamento de Electrónica, Telecomunicaciones y Redes de InformaciónEnergía Eléctrica, Escuela Politécnica Nacional Formatted: Font: (Default) Times New Roman, 10 pt
Quito, Ecuador Formatted: Font: (Default) Times New Roman, 10 pt
marcelo.carvajal@epn.edu.ec
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alvaro.tipanguano@epn.edu.ec
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Formatted: Font: Bold
Formatted: Centered
Formatted Table
I. OBJETIVOS Formatted: List Paragraph, Numbered + Level: 1 +
Numbering Style: A, B, C, … + Start at: 1 + Alignment: Left +
A. Indicar los elementos con los cuales cuenta el Aligned at: 0.25" + Indent at: 0.5"
laboratorio para la realización de posteriores Formatted: Centered
practicas y el funcionamiento de las compuertas Formatted: Centered
básicas.
A B Y = A+B Formatted: Centered
I.B. Familiarización con el uso en VHDL – Quartus Lite.
0 0 0 Formatted: Centered

II. EQUIPOS Y MATERIALES 0 1 1 Formatted: List Paragraph, Indent: Left: 0.5"

1 0 1 Formatted: Font: Bold
A. Computadora: 1 1 1 Formatted: List Paragraph, Numbered + Level: 1 +
 Editor de texto NotePad++ Numbering Style: A, B, C, … + Start at: 1 + Alignment: Left +
 Software de Simulación VHDL Quartus Aligned at: 0.25" + Indent at: 0.5"
Lite Conectivo OR-Exclusiva [XOR] Formatted: Font: Bold
II.B. Tarjeta de desarrollo RZ-EasyFPGA Realiza la función booleana A`B + B`A Formatted: Centered
CycloneIV.
Formatted Table

III. PREGUNTAS. Formatted: Font: Bold

Formatted: Centered
A. Consultar la definición, los símbolos y las tablas de Formatted: Centered
verdad de las operaciones lógicas: AND, OR, XOR,
NAND, NOR y XNOR, de dos entradas. Formatted: Centered
A B Y = A`B + B`A Formatted: Centered
Conectivo AND [Conjunción “Y”] 0 0 0 Formatted: Indent: Left: 0.5", No bullets or numbering
Realiza la función booleana de producto lógico. Para 0 1 1
que una compuerta AND entrega una sola salida. Formatted: Font: Bold
1 0 1
Formatted: Font: Bold
1 1 0
Formatted: Centered
Formatted Table
Conectivo NAND Formatted: Centered
Realiza la operación de producto lógico negado. Formatted: Centered
A B Y = A*B Formatted: Centered
0 0 0
Formatted: Centered
0 1 0
Formatted: Font: Bold
1 0 0
Formatted: Centered
1 1 1 +
A B Y = A*B Formatted: Font: Bold

0 0 1 Formatted: Font: Bold

Conectivo OR [Disyunción “O”]
0 1 1 Formatted: Centered
Realiza la suma lógica, basta que una de sus entradas
este en estado alto para que la salida pase a ser estado 1 0 1 Formatted: Font: Bold
alto. 1 1 0 Formatted: Centered
Formatted: Centered
Formatted: Centered
Formatted: List Paragraph, Indent: Left: 0.5"
 Conectivo NOR D. Consultar sobre la sintaxis de las estructuras de
Realiza la operación de suma lógica negada control: with select, when else para la arquitectura
flujo de datos y presentar un ejemplo de uso.
Son instrucciones condicionales o de
selección.

whit select

Se trata de una instrucción similar a la que

se utiliza en el lenguaje en case o switch, la
A B Y = A+B Formatted Table
asignación se realiza del contenido o resultado de
una ejecución en el programa. Formatted: Font: Bold
0 0 1
0 1 0 WITH estado SELECT
1 0 0
1 1 0 Semáforo <= “rojo” WHEN “01”

“verde” WHEN “10”

Conectivo XNOR “amarillo” WHEN “11”
Representa el complemento del conectivo XOR
“roto” WHEN OTHERS

When else.

Se trata de una sentencia de selección

múltiple debido a que en hardware se debe analizar
todos casos posibles

A B S <= “00” WHEN a = b ELSE Formatted Table

Y = A`B + B`A
“01” WHEN a > b ELSE Formatted: Font: Bold
0 0 1
0 1 0 “11”;
1 0 0
1 1 1
E. Consultar sobre la arquitectura estructural usada en
VHDL y sobre las siguientes instrucciones:
‘component’, ‘port map’ consultar sobre su sintaxis,
A. Diseñe la compuerta XOR y XNOR de tres entradas
la función que cumple y presentar un ejemplo de uso.
utilizando compuertas AND, OR Y NOT de dos
entradas.
B.
La descripción estructural se basa en la
realización de diseños de orden jerárquico en
comparación de las otras descripciones que son las
ANEXO
mas usadas esta en particular tiene características
Dad
especiales.
La identidad debe estar dividida en
sudmódulos.
C. Consultar sobre la arquitectura flujo de datos usada
en VHDL.
Component

La arquitectura define el funcionamiento o Nos ayuda a declarar componentes de un

comportamiento de un circuito
Es un procesamiento paralelo de datos de
forma concurrente (la asignación de señales a través de
símbolo <=.) es decir que no se ejecutaran en el orden
que están escritas. Sino más bien puedes hasta ser
ejecutadas algunas en el mismo instante.
diseño con este comando, un componente de una
entidad diferente que ha sido declarado en otro diseño
u otra biblioteca.
Su declaración se realiza en el lugar de las
declaraciones de estructura en el módulo que se esté
trabajando.
Su sintaxis es similar a la declarar una
entidad.
 VII. ANEXO

Port map

Ayuda a tener un orden jerarquico del

codigo que se este ejecutando y son parte importante
para los componentes del mismo.

III.

IV. CONCLUSIONES.

V. RECOMENDACIONES.

VI. BIBLIOGRAFÍA.

[1]
https://es.wikibooks.org/wiki/Programaci%C3%B3n_e Formatted: Default Paragraph Font, Font: (Default) +Body
(Calibri), 11 pt, Font color: Text 1, Not Small caps
n_VHDL/Arquitectura#Descripci%C3%B3n_estructural
[2] Novillo Carlos A., “Sistemas Digitales” Quito, Escuela
Politécnica Nacional, 2010.

VI.