CARRERA: INGENIERIA ELECTRONICA ASIGNATURA: CIRCUITOS DIGITALES

AVANZADOS
ESTUDIANTES: JONNATHAN PINTADO
NRO. PRÁCTICA: 1 TÍTULO PRÁCTICA: RECONOCIMIENTO DEL MÓDULO NEXYS 4
OBJETIVO ALCANZADO:

Se determinó el correcto uso del software vivado en donde comprendimos el uso de las restircciones códigos que se presentan en las
simulaciones de los FPGA al momento de la implementación y su respectivo reconocimiento del modulo NEXYS 4

ACTIVIDADES DESARROLLADAS
1. Para crear un proyecto nuevo en el programa VIVADO, es necesario iniciar el asistente de creación de proyecto, el cual puede
ser fácilmente iniciado gracias al botón de acceso fácil que se encuentra en la ventana principal de VIVADO, en la figura se
encuentra encerrado por una circunferencia azul. Otra forma de iniciar el asistente de creación de proyectos por medio
del menú file>New Project.

Fig 1. Vivado 2018.3

2. En este paso se abrira un archivo generado desde la carpeta extraida para la ejecucion del programa y la determinacion del programa.
 Fig 2. Determinacion del archive del programa vivado
3. Luego se muestra el entorno de trabajo que se presenta una vez que se crea el proyecto nos permite de forma integrada poder lanzar
los procesos de síntesis, simulación implementación y despliegue en hardware del proyecto, para detalles de cada herramienta se
puede consultar la guía de usuario proporcionada por Xilinx. El entorno de VIVADO esta divido en varias secciones en las que
encontramos información útiles para el usuario.

Fig 4. Gestion del proyecto

4. RTL ANALYSIS. - Desde este entorno podemos efectuar el análisis de esquemático de RTL, esta tarea nos permitirá
activar las pestañas de otras herramientas que usaremos posteriormente como el IO Planning, como lanzar este análisis y su
resultado se muestra la siguiente figura.

Fig 5. Open Elaborated Design

 Fig 6. Schematic del programa

5. Al completar esta tarea ya podemos lanzar la herramienta de I/O Planning con la que relacionaremos el hardware de la tarjeta de
despliegue con nuestro modulo en VHDL. Con la herramienta de I/O Planning se podria editar o crear directamente el archivo de
restricciones, esto me permite activar además una ventana de edición que estará permanente con la que se pueden efectuar los
cambios de forma mas expedita que el anterior IDE ISE.

6. SYNTHESIS. -Estamos listos para implementar nuestro proyecto iniciando con el proceso de síntesis la cual debe
completarse sin errores, de ser así sera necesario editar el modulo, proceso en el cual nos permite realizer los puertos de
entrada y salida estandares multiples del Sistema obteniendo asi el dispositivo para el correcto analisis del programa y del
FPGA.

Fig 8. Dispositivo generado mediante la Synthesis.

7. IMPLEMENTACION. - Si el proceso de síntesis se completa con éxito procedemos a la implementación de la solución En este
punto es recomendable efectuar las simulaciones de comportamiento y de restricciones temporales a fin de evaluar si nuestra
solución cumple con las especificaciones definidas en un inicio, en nuestro caso omitiremos la parte de simulación por lo que
procedemos con la generación de archivo de cadena de bits que se programara en el FPGA.
8. BITSTREAM. - Una vez completo este proceso ya podemos proceder a conectar el hardware de la tarjeta donde se desplegara el
módulo, es importante que todos los controladores de las tarjetas y el manejo de los puertos estén adecuadamente configurados
durante el proceso de instalación de Vivado. Ahora lanzamos el gestor de hardware para programar la tarjeta es importante que
antes de programar la tarjeta este adecuadamente reconocida por la herramienta.
 Fig 9. Bitstream Generation Completed
RESULTADO(S) OBTENIDO(S):

DISPOSITIVO / PAQUETE

Observe que la vista Paquete se muestra en el área Vista auxiliar, la pestaña Lista de red RTL está seleccionada, y la pestaña Puertos de E /
S se muestra en el área Vista de la consola. Observe también que los puertos de diseño (led y swt) se enumeran en la pestaña Puertos de E /
S con ambos estándares de E / S múltiples.

Con la herramienta de I/O Planning se podria editar o crear directamente el archivo de restricciones, esto me permite activar además una
ventana de edición que estará permanente con la que se pueden efectuar los cambios de forma mas expedita que el anterior IDE ISE.

Fig 10. Resultado del dispositivo y el paquete FPGA

Análisis de potencia desde netlist implementado. Actividad derivada de archivos de restricciones, archivos de simulación o análisis sin
vectores.

Fig 11. Analisis de potencia

VISION GENERAL DEL PROGRAMA

CONCLUSION:

La herramienta de software Vivado se puede utilizar para realizar un flujo de diseño completo. El proyecto fue creado usando los archivos
fuente suministrados (modelo HDL y archivo de restricción del usuario). Se realizó una simulación de comportamiento para verificar. La
funcionalidad del modelo. El modelo se sintetizó, implementó y se generó un flujo de bits. La simulación de tiempo se ejecutó en el
diseño implementado utilizando el mismo banco de pruebas. La funcionalidad Se verificó en hardware utilizando el flujo de bits generado.

RECOMENDACION:

En las practicas que vayamos a realizar en el software de vivado debemos tener en cuenta las restircciones del programa que se presenta al
momento de la simulación.
ANEXO1

FLUJOGRAMA

FOTOS DE LA PRACTICA
 ESQUEMA ELÉCTRICO

Adjunto formato digital: Código de programación y simulación.