DSP en Sistemas de Muy Alta Escala de Integración (VLSI)

CURSO DE POSTGRADO:

Procesamiento Digital de Señales en Sistemas

de Muy Alta Escala de Integración (VLSI)

AÑO: 2019 CUATRIMESTRE: Primero

CARGA HORARIA: 60 horas No. DE CRÉDITOS:
CARRERA: Doctorado en Ciencias de la Ingenierı́a
DISERTANTES/DOCENTES: Dr. Keshab K. Parhi - Dr. Ariel L. Pola

OBJETIVOS:

El procesamiento digital de señales (DSP) se utiliza en numerosas aplicaciones, como compresión de video,
decodificador digital, audio digital, comunicaciones multimedia e inalámbricas, radio digital, imágenes de
radar, sistemas de posicionamiento global y procesamiento de señales biomédicas, etc. El campo de DSP
siempre se ha visto impulsado por los avances en las aplicaciones de DSP y en las tecnologı́as integradas a
muy grande escala (Very Large Scale Integration). Por lo tanto, las aplicaciones DSP imponen varios desafı́os
en las implementaciones de los sistemas DSP. Estas implementaciones deben satisfacer las restricciones de
frecuencia de muestreo impuestas por las aplicaciones DSP en tiempo real y deben satisfacer restricciones
de área y consumo de energı́a. Este curso aborda las metodologı́as necesarias para diseñar circuitos VLSI
personalizados o semi personalizados para estas aplicaciones. Muchas de las técnicas presentadas en el curso
también son aplicables para implementaciones más rápidas utilizando procesadores de señales digitales
programables disponibles en el mercado.

PROGRAMA:

Unidad I: REPRESENTACIÓN DE ALGORITMOS DSP (4 hs).

Introducción. Diagramas en bloque. Gráficos de flujo de señal. Gráficos de flujo de datos. Gráficos de
dependencia.

Unidad II: LÍMITE DE ITERACIONES (4 hs).

Introducción. Representaciones de gráficos de flujo de datos. Lı́mite de lazo y lı́mite de iteración. Cálculo
del lı́mite de iteración.

Unidad III: PIPELINING Y PROCESAMIENTO EN PARALELO (4 hs).

Introducción. Pipelining en filtros digitales FIR. Procesamiento paralelo. Pipelining y procesamiento

paralelo para bajo consumo.

Unidad IV: RETIMING, UNFOLDING Y FOLDING (8 hs).

Introducción. Definición y propiedades. Resolviendo sistemas de desigualdad. Técnicas de Retiming. Un

algoritmo para unfolding. Propiedades del unfolding. Aplicaciones del unfolding. Transformación folding.
Técnicas de minimización de registros. Minimización de registros en arquitecturas folded.
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Unidad V: DISEÑO DE ARQUITECTURAS SISTÓLICAS Y PARALELAS(8 hs).

Introducción. Metodologı́a de diseño de matrices sistólicas. FIR Matriz Sistólica. Selección del vector de
programación. Multiplicación de Matriz-Matriz y diseño de matriz sistólica 2D. Reducción de complejidad
en filtros paralelos. Descomposición polifásica. Algoritmo FIR rápido.

Unidad VI: RUIDO DE ESCALAMIENTO Y REDONDEO (8 hs).

Introducción. Ruido de escalamiento y redondeo. Descripción de variables de estado de filtros di-

gitales. Cálculo del ruido de escalamiento y redondeo. Ruido de redondeo en filtros IIR con pipeling.
Cálculo de ruido de redondeo usando la descripción de la variable de estado. Slow-Down, retiming y pipeling.

Unidad VII: ARQUITECTURAS ARITMÉTICAS DE BAJA COMPLEJIDAD (8 hs.)

Introducción. Diseño de filtros a nivel de bits e implementación. Aritmética de dı́gito canónico signado.
Aritmética distribuida. Eliminación de sub-expresiones. Multiplicación por constantes. Intercambio de
sub-expresiones en filtros digitales. Separación aditiva y multiplicativa de números.

Unidad VIII: DISEÑO DE BAJA POTENCIA (4 hs.)

Introducción. Conceptos teóricos. Escalado versus consumo de potencia. Análisis de potencia. Técnicas de
reducción de potencia.

ARANCELES:

El curso no tendrá ningún costo para alumnos y docentes de la universidad. En caso de alumnos externos
a dicha entidad se cobrará un arancel, el cual se definirá con las correspondientes autoridades.

MODALIDAD DE EVALUACIÓN:

Al finalizar el dictado del curso se realizará un coloquio con presentación de un trabajo final.

DISTRIBUCIÓN DE CARGA HORARIA:

Para el dictado del curso se tiene previsto un total de 60 hs reloj con el docente según la siguiente distribución:
CARGA HORARIA DE CLASE CON EL DOCENTE

ACTIVIDAD HORAS
TEÓRICO (T) 35
PRÁCTICO (P) 10
LABORATORIO (L) 15
TOTAL DE CARGA HORARIA 60

CRONOGRAMA DE CLASES:

El curso se divide en módulos diarios (clases) de 4 hs de duración total efectiva. Se tienen previsto una
modalidad mensual para el dictado:

Mensual : este modo consiste de 5 módulos (clases) semanales.

En la siguiente página se presenta el cronograma detallado de las clases.
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CLASE UNIDAD TEMARIO T (hs) P (hs) L (hs)

1 I REPRESENTACIÓN DE ALGORITMOS DSP. Intro- 3 1 -
ducción. Diagramas en bloque. Gráficos de flujo de señal.
Gráficos de flujo de datos. Gráficos de dependencia.
2 II LÍMITE DE ITERACIONES. Introducción. Represen- 3 1 -
taciones de gráficos de flujo de datos. Lı́mite de lazo y
lı́mite de iteración. Cálculo del lı́mite de iteración.
3 III PIPELINING Y PROCESAMIENTO EN PARALELO. 3 - 1
Introducción. Pipelining en filtros digitales FIR. Proce-
samiento paralelo. Pipelining y procesamiento paralelo
para bajo consumo.
4 IV RETIMING, UNFOLDING Y FOLDING. Introduc- 4 - -
ción. Definición y propiedades. Resolviendo sistemas de
desigualdad. Técnicas de Retiming. Un algoritmo para
unfolding. Propiedades del unfolding. Aplicaciones del
unfolding.
5 IV Transformación folding. Técnicas de minimización de re- 1 3 -
gistros. Minimización de registros en arquitecturas fol-
ded.
6 V DISEÑO DE ARQUITECTURAS SISTÓLICAS Y PA- 4 - -
RALELAS. Introducción. Metodologı́a de diseño de ma-
trices sistólicas. FIR Matriz Sistólica. Selección del vec-
tor de programación. Multiplicación de Matriz-Matriz y
diseño de matriz sistólica 2D.
7 V Reducción de complejidad en filtros paralelos. Descom- 2 2 -
posición polifásica. Algoritmo FIR rápido.
8 VI RUIDO DE ESCALAMIENTO Y REDONDEO. Intro- 3 1 -
ducción. Ruido de escalamiento y redondeo. Descripción
de variables de estado de filtros digitales. Cálculo del
ruido de escalamiento y redondeo.
9 VI Ruido de redondeo en filtros IIR con pipeling. Cálculo de 3 1 -
ruido de redondeo usando la descripción de la variable
de estado. Slow-Down, retiming y pipeling.
10 VII ARQUITECTURAS ARITMÉTICAS DE BAJA COM- 4 - -
PLEJIDAD. Introducción. Diseño de filtros a nivel de
bits e implementación. Aritmética de dı́gito canónico
signado. Aritmética distribuida.
11 VII Eliminación de sub-expresiones. Multiplicación por 2 - 2
constantes. Intercambio de sub-expresiones en filtros di-
gitales. Separación aditiva y multiplicativa de números.
12 VIII DISEÑO DE BAJA POTENCIA. Introducción. Con- 3 1 -
ceptos teóricos. Escalado versus consumo de potencia.
Análisis de potencia. Técnicas de reducción de poten-
cia.
13 I-VIII Trabajo Final - - 4
14 I-VIII Trabajo Final - - 4
15 I-VIII Trabajo Final/Examen Final - - 4
HORAS TOTALES 35 10 15