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FACULTAD DE INGENIERÍA
ELECTRÓNICA Y ELÉCTRICA
INFORME PREVIO N° 3
LABORATORIO : Microelectrónica.
ALUMNOS CÓDIGO
Ciudad Universitaria, 02
de junio del 2014
INFORME FINAL
1. Diseñe un circuito divisor para números en binario natural: A(2n)/B(n bits). Para los
diseños considere las posibilidades:
Diseño sólo con circuitos combinacionales (sin reloj).
El divisor diseñado es un divisor completo, el cual consta de las siguientes etapas:
Restador, Cociente Q y residuo (r1, r0).
Vamos a diseñar el divisor 4bits/2bits con un circuito combinacional partiendo del
siguiente diagrama de bloques:
0 0
Bloque base
BLOQUE
BASE
Para
Para
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Para
Cociente Q
Residuo
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Residuo
El diseño general del divisor binario seria la agrupación de cuatro bloques principales:
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Simulación en DSCH
Simulación en Microwind
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Planteamiento
Diseñaremos el sorteador de 4 números con 3 bits cada uno, en la salida saldrán dichos
números ordenados de mayor a menor. Plantearemos el problema con bloques:
A: 3bits El mayor
ORDEN
B: 3bits El 2do
Este es el bloque base, tiene por entrada dos grupos de 3 bits c/u en paralelo, llamémosle
A “A” y “B”, y por salidas otros 2 grupos de 3 bits que corresponden a “A” y “B”, 1ro
dependiendo, porque el bus de arriba pertenece al de mayor valor y al bus de abajo el
siguiente.
En base a un arreglo de estos bloques implementaremos el sorteador para 4 entradas (con
sus 3 bits c/u)
B 2do
C 3ro
D 4to
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Desarrollo
0
Buses de 3 1
bits El mayor
A: 3bits
B: 3bits 0
El 2do
1
Varios
MUX
A<B
Cuando “B” es mayor que “A” la salida del comparador estará en alto, para otros casos
estará en bajo. Diseñaremos el comparador.
Sabemos que este comparador de orden 0 (1 bit) tiene la siguiente expresión booleana:
FIGURA 5.29
Multiplicador en matriz
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Respecto al retardo, en el peor de los casos, será el de la suma de m más la suma final de
los dos últimos productos parciales de n bits. Esto mejorará al cambiar la estructura RCA
de la última final por un sumador más rápido como un CLA.
S out = A ⊕ B ⊕Cin
Cout = AB + ( A ⊕ B )Cin
Para realizar la red general del multiplicador de 4x4 bits utilizamos la representación en
símbolo del bloque principal Full – Adder y es en base a este que armamos toda la red del
multiplicador.
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• El primero está formado por tres biestables D (DFF) y puertas NAND. Se trata de un
contador síncrono que divide por 4 o 5 dependiendo de la señal de control MC.
• El segundo contador está formado por una cadena de cinco biestables T (construidos a
partir de biestables DFF con la salida Q realimentada a la entrada D) que realizan una
división fija por 32.
Implementación en DSCH
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HSW ="0"
Clock = 166.67 GHz
Fout = 106 MHz
HSW ="1"
Clock = 166.67 GHz
Fout = 50 MHz
4. Pregunta obligatoria:
Diseñar el circuito digital y hacer su LAYOUT, el cual se muestra y con la siguiente
especificación:
La entrada IN puede cambiar en cualquier instante, no se conoce su valor inicial ni se
puede predeterminar.
Cuando A=1 cada cambio de IN hace que T cambie de valor el cual se mantiene hasta
un nuevo cambio de IN.
Si cambia A=0 entonces el próximo cambio de IN hace que F cambie de valor que se
mantiene hasta un siguiente cambio de IN.
Al inicio asumir que A=0 y se tiene una entrada RESET para T=0, F=0
Procedimiento:
Descripción en VHDL
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Simulación en Quartus
Como se aprecia en la figura este flip – flop D está constituido por un registro D
cuya entrada depende de los valores de salida del multiplexor, a su costado se
observa su símbolo resultante creado por nosotros en DSCH.
5. Pregunta obligatoria:
Para los circuitos que se pide diseñar en las preguntas anteriores y que se ha
realizado su layout, evalúe la TESTABILIDAD del principal bloque constitutivo.
Considere el modelo STUCK-AT-0, STUCK-AT-1, o el modelo STUCK-OPEN,
STUCK-ON.
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Líneas Cantidad
INPUT 4
OUTPUT 1
NODOS INTERNOS 4
TOTAL 9
Ahora usaremos el método de fallos por bloqueo stuck at ‘0’ y stuck at ‘1’, para cada
nodo interno se calculará un vector de manera que tome el valor deseado y su valor se
propague hasta la salida para poder detectar posibles errores.
Ésto se realiza tanto para valores ‘1’(posible stuck at ‘0’) y para valor ‘0’ (posible stuck
at ‘1’).
1 0 0 0 1 0 1 0 0 0
1 0 0 1 1 0 1 0 1 1
J
1 0 1 0 0 0 1 1 0 1
1 0 1 1 1 0 1 1 1 1
0 0 1 0 1 0 1 0 0 0
0 1 1 0 1 0 1 0 1 0
K
1 0 1 0 1 0 1 1 0 1
1 1 1 0 0 0 1 1 1 0
L 0 1 1 0 1 X X 0 1 0
1 0 1 0 1 X X 0 1 0
0 1 1 0 0 X X 0 1 X
M
1 0 1 0 1 X X 0 1 0