NWEL CMOS PROCESO DE FABRICACION PARA EL CENTRO DE MICROELECTRONICA DE

VIRGINIA

RESUMEN
El VMC está desarrollando un proceso CMOS. para ayudar a enseñar a los estudiantes de
microelectrónica la
Técnicas de fabricación de semiconductores. Es
También pretende ser un vehículo para el
Implementación de VLSI digital y analógico.
Diseños de circuitos en VCU. El desarrollo de
El proceso CMOS es un alto nivel continuo.
Proyecto de ingeniería eléctrica. El largo plazo
El objetivo es fabricar y probar dispositivos CMOS.
enteramente en el VMC. Para lograr este objetivo, nosotros
debe construir un flujo de proceso, diseñar una máscara
Establecer, comprender los fundamentos de la prueba básica.
diseño de circuito de chip de diseño, y convertirse en
Proceso de oni educado en operaciones de herramienta. Esta
proyecto se está completando mediante la construcción de
El diseño del chip de prueba n-well desarrollado en
Rochester InkstitUte de tecnología.

Términos del índice - Cross Bridge Kelvin Póngase en contacto con R.esistance (CBKR),
Rochester Instituto de Tecnología (RIT), Virginia Universidad de la Commonwealth (VCU),
Virginia Centro de Microelectrónica (VMC).

I. Introducción

Con el crecimiento de la industria microelectrónica.

a un ritmo tan rápido, la escuela de
Ingeniería fue fundada para ayudar a abordar el
Necesidad de proceso y prueba altamente entrenados.
ingenieros El programa ha centrado su atención.
en la enseñanza de los estudiantes de microelectrónica la
fundamentos de diseño de semiconductores y
tratamiento.

II. PRUEBA DEL CHIP´

Con el fin de fabricar con éxito dispositivos y
lo que es más importante, circuitos completos, un chip de prueba fue
Diseñado y documentado para caracterizar el
Capacidades de nuestro proceso CMOS. Diseñando
Un robusto chip de prueba, con una amplia gama de células de prueba.
Y estructuras, podemos caracterizar las propiedades.
de nuestros procesos y configuraciones de herramientas. En
Además de caracterizar nuestras herramientas y
procesos, este chip de prueba nos ayudará a crear
Reglas de diseño para el futuro diseño del circuito integrado.
diseños
 A. DISEÑO

The overall test chip design has been

modified from a preexisting layout constructed
by students and faculty of RIT [5]. The VCU
test chip was designed to be 5000 microns x
5000 microns. Changes and improvements were
made to the original test chip for a more efficient
characterization of VCU’s CMOS process. In
order to conserve space, several test structures
were omitted, although many were simply
improved upon for our specific needs.

Por problemas de compatibilidad en el testindprobing de las estructuras de prueba, Se

hicieron modificaciones al chip de prueba RIT [5] con el fin de garantizar un sondeo
correcto y adecuado. La unidad de sondeo disponible de VCU usa un contacto de 10
Tarjeta de sonda (2x5) con espaciado de 100 micrones Entre los contactos y una
tarjeta de 12 contactos (2x6). con un espaciado de 20 micrones, como se muestra en la
FIGURA 2 abajo.

Estructuras de prueba incluidas Van der Pauw, hoja medidas de resistencia; Cadenas de
contacflia, contacthia integridad y resistencia mediciones; Puertas de transmisión [4];
Mediciones de CBKR; NMOSPMOS Transistores [2], estructuras de capacidad de proceso para
ancho de línea y V ,; Peine y Serpentina Estructuras, (estimación de cortos y aperturas en
metal. líneas); y estructuras de caracterización de Latch-up. [41.

B. LAYOUT

El chip de prueba se dividió en un superior

Región de células basada en las 400 por 1000 micras.
Tarjeta de sonda de 10 pads, y una región inferior de mayor tamaño.
Celdas y objetivos de resolución utilizando una sonda de 12 pad.
tarjeta. La región superior fue diseñada para pequeños
estructuras de prueba como CBKR y Van der
De Pauw. La región superior se rompió en filas
y columnas cada una con un número de celda a partir
con 00 y aumentando a 54. La primera
número que representa la dirección de la fila y la
Segundo representando la columna, por ejemplo 54
es fila 5, columna 4. Las estructuras semejantes se agruparon por fila y de tamaño de celda a celda
desviada,
Material o escala. Una muestra de un NMOS
La celda del transistor se puede ver en la FIGURA 3

III PROCESO
A. FLOW CROSS SECTION
Se escribió un flujo de proceso para documentar la implementación general del proyecto. Basado en una
tesis de posgrado del Instituto de Rochester de
La tecnología para el flujo del proceso CMOS N-Pozo [5], las secciones transversales y las mediciones
específicas se calcularon utilizando la simulación del proceso
software.

B. SIMULACION

La herramienta de software de simulación de procesos Athena de la suite de herramientas Silvaco se

utilizó para simular el proceso y realizar los cambios necesarios en el
Flujo antes de que comenzara la fabricación. El flujo general del proceso se dividió en dos partes
principales: el NMOS y el PMOS, donde cada parte se simuló por separado. Esto se hizo para lograr
resultados de simulación más rápidos y eficientes. A pesar de que los dispositivos fueron simulados
por separado, los pasos fueron diseñados para ser concurrentes en la oblea. Las mismas condiciones,
como la dosis, la energía, el tiempo y la temperatura [3], se utilizan cuando se fabrican dispositivos.
Las simulaciones de PMOS / NMOS se dividieron en módulos más pequeños, que no tenían más de 2
pasos de difusión. Esto hizo que las simulaciones generales fueran más eficientes. La salida de estos
módulos se importó a los módulos posteriores.
Uno de los pasos más lentos de la simulación fue el paso de difusión. Por ejemplo, si una región
10xlOx7pm fuera simulada con
un espaciado de cuadrícula de .01pn, habría una necesidad de calculadores en 700,000 puntos de
cuadrícula diferentes en cada período de tiempo. Al principio tomó cada uno
Paso de difusión de aproximadamente 3 horas para simular, por lo que se tomó un enfoque diferente.
Algunos de los pasos
tomadas para hacer las simulaciones más eficientes fueron; Se redujeron los tamaños de cuadrícula, se
realizaron simulaciones.
Se relajó utilizando el proceso de relajación proporcionado por el software, y se redujeron los anchos y
las alturas.
Al incorporar estas modificaciones, las simulaciones se acortaron al menos 5 minutos por módulo.
El objetivo de esta simulación fue encontrar la profundidad de la unión y la concentración del Pozo N
para la comparación de pruebas. Cuando el dispositivo PMOS estaba siendo simulado, un tipo N
La oblea con la concentración de dopaje lograda por la creación del pozo fue sustituida por el perfil real
del pozo

Una vez que se logró el N-Well, se construyó el dispositivo PMOS. Después de la construcción
del pozo N, no se realizaron cambios adicionales en el flujo del proceso, que inicialmente fue
Diseñado para este dispositivo. El dispositivo PMOS final se muestra en la FIGURA 6.

C. FABRICACION

Se han tomado medidas para ayudar al Centro de Microelectrónica de Virginia en los esfuerzos por
establecer una instalación de fabricación de clase 100.
Trabajando con fotolitografía, difusión y wets [3], se ha avanzado para caracterizar
El uso, la caracterización estadística y el rendimiento general de muchas herramientas. Sin embargo,
varias herramientas necesitan caracterización para completar un proceso completo de CMOS. Se están
haciendo esfuerzos para remediar esta situación y la fabricación de chips de prueba está programada
para el año académico 2001-2001
 IV. PROBANDO

Sin producto fabricado, las pruebas de rendimiento se han retrasado. Aunque varios
Los aspectos de las pruebas se tomaron en consideración en el diseño del diseño general del chip de
prueba, más
También se realizarán simulaciones eléctricas detalladas. Se hicieron modificaciones para cambiar los
diseños de pad de una formación de diez y doce pad a estrictamente un
Formación de diez almohadillas para uniformidad y simplicidad.
Los diseños de transistores se modificaron para que todos los contactos estuvieran espaciados
uniformemente con la base, el colector y el emisor, todos en la misma ubicación.
Este diseño de prueba ayudará a los probadores al disminuir el código de programación y el tiempo de
alineación

V. CONCLUSION

A medida que más personas se involucran en la creciente industria de semiconductores, la necesidad de

personas con experiencia en procesos, diseño,
y la prueba es cada vez más aparente. A pesar de los reveses con la caracterización de la herramienta,
gran
se ha avanzado para establecer el proceso de fabricación de VMC WELL CMOS, así como su
Programa de microelectrónica. Se prevé que el alcance general de este proyecto durará varios
semestres hasta que se fabrique el producto real.
Se ha documentado toda la progresión para ayudar a los futuros estudiantes en la caracterización
adicional del proceso y el diseño. Este semestre marca el
inicio de un proceso continuo dedicado a facilitar las habilidades necesarias en los estudiantes que
ingresan a la industria de los semiconductores