Comparación entre VHDL y Verilog

Lenguaje VHDL:

Lenguaje de descripción de hardware de circuitos integrados de muy alta

velocidad. Como indica su denominación es un lenguaje similar
al ADHL o Verilog usado para describir circuitos internos y la programación
de FPGAs. Estos lenguajes presentan un mismo objetivo y se diferencia del
clásico C (o cualquiera parecido a este) por ser un lenguaje paralelo no
secuencial.

Dentro del VHDL hay varias formas con las que se puede diseñar el mismo
circuito Funcional:
Los procesos son ejecutados en paralelo entre sí, y en paralelo con asignaciones
concurrentes de señales y con las instancias a otros componentes.

 Flujo de datos: describe asignaciones concurrentes (en paralelo) de señales.

 Estructural: se describe el circuito con instancias de componentes. Estas
instancias forman un diseño de jerarquía superior, al conectar los puertos de
estas instancias con las señales internas del circuito, o con puertos del
circuito de jerarquía superior.
 Mixta: combinación de todas o algunas de las anteriores.

Lenguaje Verilog:
Es un lenguaje de descripción de hardware (HDL, del Inglés Hardware
Description Language) usado para modelar sistemas electrónicos.
El lenguaje, algunas veces llamado Verilog HDL, soporta el diseño, prueba e
implementación de circuitos analógicos, digitales y de señal mixta a diferentes
niveles de abstracción.
Permite que en un diseño se puedan usar diferentes niveles de descripción de
sistemas digitales en un mismo ambiente; las diferentes descripciones pueden
ser simuladas para verificar el funcionamiento y además pueden ser sintetizadas;
es decir traducidas a la interconexión de componentes básicas de un dispositivo
programable. Verilog
permite la descripción estructural del diseño en base a componentes básicas, y
descripciones más abstractas que se enfocan en la conducta del sistema. La
conducta puede describirse mediante expresiones lógicas y también empleando
procedimientos.
Un diseño basado en descripciones funcionales o de comportamiento puede
resultar lento y de gran costo en área. Las descripciones en niveles estructurales
permiten optimizar los circuitos lógicos para maximizar la velocidad y minimizar
el área.
Verilog vs VHDL:
Vhdl y Verilog son los HDL’s (Hardware Description Languages) más difundidos
actualmente. Ambos son estándares en la industria de ASICs y FPGAs. Ambos
poseen sus respectivos estándares IEEE. Existe aún hasta el día de hoy una
discusión sobre cual es mejor o cual debería ser el que un estudiante debería
aprender primero. Douglas Smith, autor del libro HDL Chip design, publicó un
artículo en 1996 donde muestra algunas semejanzas y diferencias de éstos dos
lenguajes. Debido a la fecha de la publicación, el autor no contempla las
características del Verilog 2001, por lo tanto algunas de sus afirmaciones podrían
no ser ciertas en la actualidad.
Hay dos aspectos para modelar hardware que todo lenguaje de descripción de
hardware debe brindar: verdadera abstracción comportamental y estructural. A
continuación se muestra una serie de características que tienen el VHDL y el
Verilog.
Capacidad de Abstracción:

El hardware estructural es modelado eficientemente por el VHDL y el Verilog.

Cuando se modela hardware abstracto, la capacidad del VHDL solo puede ser
alcanzada por Verilog usando PLI (una extensión del lenguaje). Entonces la
elección de usar uno u otro no está en lo técnico sino más bien en preferencias
personales, disponibilidad de la herramienta EDA, cuestiones comerciales o de
negocios.
El modelamiento en VHDL y Verilog cubren casi el mismo espectro a través de
los diferentes niveles de abstracción, ver figura 1.

Tipos De Datos:
VHDL: Se permite el uso de tipos de datos definidos por el lenguaje y por el
usuario. Esto significa que se necesitan funciones para convertir objetos de un
tipo a otro. Esto permite que los modelos sean más fáciles de escribir y leer.
Verilog: A diferencia del VHDL, los tipos de datos son más simples y están
orientados al modelamiento en hardware.
Todos están definidos por el lenguaje. Verilog podría ser preferido por su
simplicidad.

Operadores:

Ambos poseen similar número de operadores, aunque Verilog posee unos

operadores de reducción unitarios muy útiles, estos permiten reducir un vector
de bits a un solo bit utilizando algún operador lógico (ejem. AND).
Si desean averiguar otras diferencias y semejanzas pueden descargar la versión
original del artículo publicado en el IEEE ACM Design Automation Conference
de 1996.
Si desean averiguar más sobre Verilog este enlace es muy interesante.
Conclusión:
Verilog más fácil de aprender para un desarrollador tiene muchas cosas en
común con C, verilog es más popular para los circuitos integrados de aplicación
específica (ASIC), donde VHDL es más popular para las FPGAs.
Además, me parece que VHDL es generalmente más popular en Europa,
mientras que Verilog es más popular en EE.UU...
Por lo tanto el lenguaje más usado seria Verilog.