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Puebla
Ingeniería: Electrónica y
Telecomunicaciones
Numero de la Practica: #7
Desarrollo: Simule la FSM de la figura 8.2 del ejemplo 8.1 del libro Circuit Design with VHDL de la
página 164 0 176 del PDF
Codigo
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
--use IEEE.NUMERIC_STD.ALL;
--library UNISIM;
--use UNISIM.VComponents.all;
entity sergio1 is
rst : in STD_LOGIC;
end sergio1;
BEGIN
BEGIN
IF (rst='1') THEN
END IF;
END PROCESS;
PROCESS (pr_state)
BEGIN
CASE pr_state IS
END CASE;
END PROCESS;
END state_machine;
Test Bench
Simulación
B) Realice y simule una maquina de estados para el siguiente contador
Codigo
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
--use IEEE.NUMERIC_STD.ALL;
--library UNISIM;
--use UNISIM.VComponents.all;
entity counter is
rst : in STD_LOGIC;
end counter;
BEGIN
BEGIN
IF (rst='1') THEN
END PROCESS;
PROCESS (pr_state)
BEGIN
CASE pr_state IS
END CASE;
END PROCESS;
END state_machine;
Test Bench
Simulación