Modul III
Rangkaian Gerbang Kombinasional
Anton Nugroho (13117017)
Asisten : Maulida Khusnul (13116007)
Tanggal Percobaan : 24/09/2018
EL2104 Praktikum Sistem Digital
Laboratorium Teknik Elektro
Institut Teknologi Sumatera
Abstrak— In this module a total of seven
trials have been carried out. All experiments
are related to designing logic circuits with
software and their implementation on FPGA.
These experiments are designing full adder
with schematic, designing full adder with
VHDL language approach, designing 4-bit
ripple carry adder with VHDL, designing 4-bit
adder with schematic, simple simulation using
modelsim, creating testbench, and performing
signal tapping process from a design. From the
results of this experiment it can be concluded
that the logic gate has several important
parameters that must be considered. In
addition, this module also shows the
application of logic gates for simple
combinational circuits. From the results of this
experiment it can be concluded that the
schematic and VHDL methods produce the
same output, it's just that VHDL is more
structured so that in complex circuit design,
VHDL is more efficient. In this module also
carried out a simulation process that can verify
the logic circuit that has been created. In
addition, with the testbench, we can do the
verification process by changing the input
value with a clock. In the last experiment, it
can be concluded that with the signal tapping
process, we can know the intermediate signal
values in detail so as to facilitate the
troubleshooting process.
Kata Kunci: VHDL, ripple carry, skematik, FPGA, full
adder.
I. PENDAHULUAN
Mengenal software dan perangkat yang
berhubungan dengan sistem digital merupakan
hal penting jika kita ingin merancang rangkaian
digital. Dalam modul kali ini, praktikan
diperkenalkan dengan software Altera Quartus®
dan Modelsim®. Kedua software tersebut
sangat berguna bagi insinyur elektro karena
dapat membantu dalam merancang rangkaian
logika karena memiliki fitur yang lengkap. Pada
modul kali ini juga dijelaskan bagaimana cara
mengimplementasikan rancangan logika yang
telah dibuat dalam software ke FPGA.
Pada laporan ini akan dipaparkan teori dan
rumus yang mendasari percobaan, metodologi
praktkum, hasil percobaan beserta analisisnya,
serta kesimpulan berdasarkan analisis yang telah
dibuat.
II. LANDASAN TEORETIS
2.1 IMPLEMENTASI FPGA DAN WAKTU
TUNDA
Dalam teknologi Altera Cyclone yang kita
gunakan, fungsi logika diuraikan oleh software
implementasi kedalam bentuk subfungsi 4-
masukan.[1] Setiap subfungsi kemudian
diimplementasikan oleh tabel kebenaran yang
bekerja seperti multiplexer dan dibuat dengan
memprogram SRAM yang mendefinisikan
fungsionalitas dari FPGA.[1] Setiap tabel
kebenaran memiliki waktu tunda yang
berkontribusi ke waktu tunda keseluruhan. [1]
Sedangkan untuk membedakan antara
rangkaian kombinasional dan sekuensial,
dalam subfungsi juga diberikan sebuah D flip-
flop
 bukanlah worst case delay tetapi lebih kepada
Penguraian kedalam subfungsi yang waktu tunda rata-rata.[1]
dikombinasikan dengan routing interkoneksi
menghasilkan ketidakpastian dalam delay BCD-TO-7-SEGMENT CODE
propagasi dari masukan ke keluaran dalam CONVERTER
implementasi rangkaian[1]. Suatu persamaan Rangkaian ini digunakan untuk
logika dengan 2 variabel mungkin saja mengkonversikan suatu nilai desimal terkode
memiliki waktu tunda yang sama dengan yang biner(BCD) ke pola segmen yang sesuai pada
menggunakan 4 variabel karena bentuk display 7-segmen. Karena nilai BCD adalah
subfungsi FPGA.[1] angka 4-bit pada jangkauan 0-9, bagaimana
kita memperlakukan nilai 10-15(don’t care
Perancang yang berpengalaman mungkin bisa atau tidak) akan berpengaruh pada desain kita.
menggunakan pengaturan tertentu untuk
menspesifikasikan waktu tunda maksimum 7-segmen biasanya diidentifikasi dalam
yang dapat diterima. Apapun masalahnya, industri menggunakan huruf a-g seperti pada
sangat berguna bagi kita untuk mengetahui Gambar berikut ini:
berapa waktu tunda dari rangkaian kita. Karena
hampir semua rangkaian kombinasional
ditempatkan pada kondisi sekuensial, biasanya
kita tertarik pada worst case delay yang bisa
terjadi dalam operasi rangkaian dari masukan
rangkaian kombinasional ke setiap keluaran
rangkaian kombinasional.
(a)
Estimas wors
i t case delayditentukan dengan
maksimu
menambahkan delay perkiraan m
kombinasiona
kedalam rangkaian l termasuk Untuk tabel kebenaran dan k-maps dari BCD-
to-7-segment ini adalah seperti berikut
logika dan interkoneksi. Karena ketidakpastian
ini, worst case delay hanya bisa ditentukan
setelah proses implementasi selesai termasuk
penguraian menjadi subfungsi dan routing
interkoneksi.

Dalam percobaan ini, kita akan membangun

dua rangkaian. Dengan rangkaian pertama kita
akan melihat beberapa tipe dari simulasi yang
dapat kita gunakan dan melihat kemungkinan
efek dari proses penguraian yang
mengimplementasikan rangkaian sebenarnya
secara fisik. Kemudian dengan rangkaian
kedua, selain memverifikasi fungsionalitasnya, WORST CASE DELAY
kita juga akan mencari worst case delay dari Worst case delay didefinisikan sebagai waktu
setiap masukan ke setiap keluaran dan akan tunda terlama yang terdapat pada suatu
menggunakan metode simulasi yang hanya rangkaian gerbang logika
dapat diaplikasikan pada rangkaian sederhana
untk mencari jalur sebenarnya yang ditempuh
dimana delay ditemukan. Dengan Mengetahui
jalur dari worst case delay kita kemudian bisa
mengukur delay pada setiap titik jalur tersebut
di lab. Delay yang terukur ini
Waktu tunda dari masukan ke keluaran fungsi AKAN MEMBUAT SEBUAH RANGKAIAN
gerbang logika tersebut adalah jarak antara dua buah KOMBINASIONAL SEDERHANA DENGAN 1 MASUKAN,
garis merah yang ditampilkan pada waveform 2 KELUARAN, SERTA CLOCKDIV, GERBANG NAND
tersebut. DAN GERBANG NOT.

2.4 LEVEL ABSTRAKSI

Dalam perancangan fungsi gerbang logika, ada tiga
level abstraksi yang dapat digunakan, yaitu level
abstraksi behavioral, struktural, serta physical,[3].

Level abstraksi behavioral adalah tingkat abstraksi

yang mengimplementasikan sesuai dengan perilaku
sistem, bukan interkoneksi antara komponen yang
digunakan.
Level abstraksi struktural adalah tingkat abstraksi
dengan implementasi menggunakan fungsi gerbang
logika, baik secara skematik maupun bahasa VHDL.
Level abstraksi physical adalah implementasi
langsung, seperti menggunakan FPGA maupun
rangkaian digital lainnya[3].

III. METODOLOGI
Kode yang digunakan diatas berfungsi untuk
A. Alat dan Bahan memperlambat fungsi keluaran. Hal ini bertujuan
1. Komputer terinstall program Quartus II untuk mempermudah analisis waktu tunda pada
2. FPGA delevopment board. Tipe ALTERA simulasi timing yang akan dilakukan nantinya.
DE1 beserta perlengkapan meliputi: Secara skematik, kita akan membuat rangkaian
a. Board FPGA tipe DE1 seperti gambar berikut
b. Catu daya dan konektor tambahan
c. Kabel downloader USB-Blaster
B. Langkah Kerja
Dalam modul ini, alat dan komponen yang
digunakan adalah komputer yang telah terinstal
software Altera Quartus® dan Modelsim®, FPGA
development board tipe ALTERA DE1, dan kabel Meskipun demikian, kita tidak menggunakan
downloader USB-Blaster. Langkah percobaan- pendekatan skematik, namun menggunakan
percobaan akan dijelaskan pada subbab di bawah. pendekatan lainnya, yaitu menggunakan bahasa
VHDL. Gambar berikut ini merepresentasikan
1.1 MENDESAIN FULL ADDER DENGAN kode yang digunakan
SKEMATIK

PERCOBAAN INI DAPAT DIBAGI MENJADI 3 BAGIAN,

YAITU PEMBUATAN RANGKAIAN KOMBINASIONAL
SEDERHANA, IMPLEMENTASI BCD-TO-7-SEGMENT
DENGAN PERSAMAAN BOOLEAN, SERTA
IMPLEMENTASI MENGGUNAKAN LEVEL ABSTRAKSI
BEHAVIORAL.PADA PERCOBAAN PERTAMA, KITA
 Pada percobaan diatas, kita akan menganalisis
perbedaan simulasi Functional serta simulasi
Timing yang akan dieksekusi. Berikut adalah
langkah-langkah untuk membuat rangkaian
sederhana:
1.1 MANAJEMEN FILE
1. Buatlah direktori baru dengan nama Modul3 pada
direktori praktimum digital, kemudian di dalamnya
buatlah dua direktori baru kembali dengan nama
sederhana dan bcd.
1.2 PEMBUATAN PROJECT SEDERHANA
1. Buat proyek Quartus baru dengan nama sederhana
pada direktori sederhana
2. Download file clockdiv.vhd dan clockdiv.bdf dari web
labdasar. Rangkaian ini akan digunakan untuk
memperlambat clock masukan rangkaian sederhana.
3. Buatlah sebuah file diagram skematik baru bernama
sederhana.bdf, tambahkan file tersebut ke dalam project
dan implementasikan rangkaian
pada Gambar 4. Berikan nama kaki masukan sebagai
CLK[0]. Berikan nama kaki keluaran yang tersambung
ke gerbang NAND (keluaran Y pada Gambar
3) sebagai GPIO[15] dan untuk kaki keluaran yang
tersambung dengan inverter dengan nama GPIO[16].
1.3 KOMPILASI PROJECT DAN SIMULASI
1. Untuk keperluan I/O pin lakukan seperti pada modul 2
2. Lakukan compile pada project Anda, jika ada error
perbaiki skematik Anda kemudian ulangi langkah
sebelumnya. Pada tahap ini mungkin akan terdapat
banyak warning karena banyak port yang tidak kita
gunakan tetapi hal ini tidak akan menjadi masalah pada
percobaan ini.
3. Pertama kita akan menggunakan simulasi Functional
seperti pada percobaan 2. Ikuti langkah-langkah yang
telah Anda pelajari pada percobaan 2 untuk
melaksanakannya, atur simulasi sehingga sinyal yang
dipakai harus dapat merepresentasikan setiap
kemungkinan logika!
4. Simpan hasil simulasi Anda untuk dilampirkan pada
laporan Anda.
5. Sekarang, ubahlah Simulation Mode menjadi Timing
dan jalankan simulasi
kembali.
6. Catat hasil percobaan pada BCL Anda.
2.1 Membuat Rangkaian BCD
1. Buatlah project Quartus baru bernama bcd pada
direktori bcd
2. Import pin assignment seperti pada percobaan
sebelumnya.
3. Buatlah dua file diagram skematik, yang satu
bernama bcd_test.bdf dan satunya lagi bernama
bcd_7seg.bdf (file yang terakhir ini tidak
ditambahkan dalam project).
2.2 Pembuatan skematik
1. Desainlah sebuah rangkaian decoder BCD-to-7-
segment seperti yang dispesifikasikan diatas dengan
menggunakan persamaan Boolean berbentuk
Sum of Product (SOP)/ POS minimal yang sudah
Anda kerjakan pada tugas pendahuluan.
2. Bcd_7seg.bdf : Anda akan mengimplementasikan
rangkaian decoder BCD-to-7-segment pada file
skematik ini. Kemudian dalam beberapa kasus
untuk penyederhanaan rangkaian gunakan gerbang
NAND gate (BANDx pada Quartus) misalnya untuk
mengimplementasikan logika X 2.X1.X 0 tanpa
harus menggunakan 3 inverter. Gunakan gerbang
logika dan pin input/output sesuai keperluan.
Setelah selesai pilih File→Create/Update→Create
Symbol for Current File. Langkah ini akan
membuat skematik kita bisa digunakan pada
skematik lain sebagai blok fungsi.
Bcd_test.bdf : dalam skematik ini Anda akan
memasukkan rangkaian BCD-to-7-segment pada
skematik lainnya sebagai blok fungsi dan
menghubungkan input kepada switch dan output
dengan 7-segment display. Masukkan blok
bcd_7seg( terdapat di Symbol Toolbox→Project)
kemudian sambungkan kaki-kaki pada blok
bcd_7seg dengan pin input dan output yang
masingmasing dinamakan seperti pada tabel
dibawah ini.
 Nama Pin Pada kaki bcd_7seg Nama Pin Input/Output SW1[3]=1, SW1[2]=1, SW1[1]=0, SW1[0]=0, Yj
D3 SW1[3] bernilai 0, kemudian saat masukan SW1[3]=0,
D2 SW1[2] SW1[2]=1, SW1[1]=0, SW1[0]=0, Yj bernilai 1
D1 SW1[1]
D0 SW1[0]
maka SW1[2], SW1[1], SW1[0] = (1,0,0) adalah
A HEX1[0] nilai set. Ulangi untuk kombinasi lain hingga Anda
B HEX1[1] mendapatkan seluruh nilai set yang ada.
C HEX1[2] 4. Laksanakan kembali timing simulation, kali ini
D HEX1[3] Anda hanya memakai kombinasi nilai input yang
E HEX1[4] mengakibatkan nilai set. Disini kita akan mencari
F HEX1[5]
kombinasi input yang mengakibatkan worst case
G HEX1[6]
delay.
5. Buka hasil simulasi pada Simulation Report.
2.3 Pembuatan Netlist dan Simulasi Fungsional
Arahkan mouse pada bagian gambar pulsa, klik
kanan dan pilih insert time bar hingga terdapat 2
1. Set skematik bcd_test sebagai Top Level entity
time bar pada gambar pulsa.
pada hierarki program. Hal ini bisa dilakukan
6. Geserlah time bar hingga yang satunya berada
dengan memilih Project→Set as Top-Level Entity.
pada posisi ketika input yang dianggap Xi berubah
2. Simulasikan rangkaian untuk setiap kombinasi
dan yang satunya pada posisi ketika input yang
masukan yang mungkin dengan menggunakan jenis
dianggap Yj ikut berubah. Geser-geser
masukan Overwrite Clock seperti yang dilakukan
menggunakan panah di sebelah kanan tulisan
pada percobaan sebelumnya.
master time bar untuk memposisikan time bar
dengan tepat. Lihat angka yang terdapat diatas time
Simulasi Timing
bar dan catat delay dari masing-masing kombinasi
1. Lakukan simulasi timing pada rangkaian
nilai set tersebut!!.
menggunakan bentuk sinyal masukan yang sama
seperti pada simulasi fungsional. Pastikan simulasi
sudah diset sebagai Timing bukan Fungsional. Memprogram kedalam FPGA
1. Coba Anda download program BCDto-7-segmen
2. Compile dahulu project Anda apabila belum
Anda kedalam board FPGA yang tersedia, lihat
dilakukan.
kembali modul 2 untuk cara pemrograman.
3. Jalankan simulasi dan lihatlah apakah keluaran
2. Mainkan 4 switch yang kita pakai pada
identik dengan simulasi secara fungsional (kecuali
percobaan ini dan lihat apakah program kita sudah
beberapa delay dan glitch).
berjalan dengan benar.
3. Catat Hasil percobaan pada BCL Anda.
Simulasi Worst Case Delay
Setelah menyelesaikan ini, simpan seluruh file
percobaan 3B karena akan digunakan kembali
1. Periksa bagian Timing Analyzer Summary dan
pada modul 4 dan modul 5. Jika belum selesai maka
tpd dari Processing→Compilation Report,
selesaikan di rumah .
kemudian cari pasangan kaki keluaranmasukan
yang memiliki delay maksimal/paling besar. MERANCANG BCD 7SEG DENGAN LEVEL
Selanjutnya kaki masukan dari delay maksimum ini ABSTRAKSI BEHAVIORAL
kita beri nama sebagai MasukanDelay
dengan simbol Xi(misalkan Xi=SW1[3])dan Setelah menggunakan pendekatan struktural
keluarannya akan kita beri nama Keluaran Delay (menggunakan persamaan Boolean), berikut ini kita
akan menggunakan implementasi dengan level
dengan symbol Yj (misalkan Yj = HEX1[0]).
abstraksi behavioral. Berikut ini adalah kode script
2. Dengan melihat tabel kebenaran dari keluaran yang digunakan dalam percobaan ketiga
Yjcarilah semua nilai set dari Xi dimana ketika Xi
berubah dari ‘0’→’1’ atau ‘1’→’0’Yj akan berubah
pula nilainya. Misalkan Xi=SW1[3] dan
berdasarkan tabel kebenaran saat masukan
1. Buatlah folder baru untuk melakukan
percobaan pada praktikum ini. Folder ini
nantinya digunakan sebagai direktori kerja,
untuk menyimpan file-file yang berhubungan
dengan praktikum ini.
2. Buatlah file DUT (Device Under Test) dengan
cara mengetikkan script di bawah ini
menggunakan text editor, kemudian simpan file
tersebut di folder yang telah dibuat pada
langkah sebelumnya.
3. Buatlah file Testbench dengan cara mengetikkan
script di bawah ini menggunakan text editor,
kemudian simpan file tersebut di folder yang telah
dibuat pada langkah sebelumnya.
4. Buatlah file sim.do dengan cara mengetikkan
script seperti yang telah dilakukan pada percobaan
2D. Lakukan beberapa modifikasi penyesuaian
pada script tersebut.
5. Pada jendela transcript ketikkan “do sim.do” untuk
menjalankan simulasi. Ambil gambar sinyal hasil
simulasi tersebut, kemudian sertakan dalam
laporan ! Analisis sinyal hasil simulasi tersebut !
6. Implementasikan desain ini ke dalam FPGA dengan
cara yang telah dijelaskan pada percobaan
sebelumnya. Apakah hasilnya menunjukkan
behavioral yang sama dengan langkah 3-B?
Analisis kelebihan dan kekurangan masing-masing
level abstraksi!

IV. HASIL DAN ANALISIS

4.1 MEMBUAT RANGKAIAN SEDERHANA
Pada percobaan ini, kita akan menganalisis waktu
jeda yang diberikan oleh rangkaian logika yang
digunakan. Berikut ini adalah hasil simulasi
gerbang logika secara Functional:

Pada waveform tersebut, ada 3 buah pin yang

digunakan yaitu CLK[0], GPIO[15] / keluaran
NAND gate, serta GPIO[16] / keluaran NOT gate.
 4.2 MEMBUAT RANGKAIAN BCD
Dari percobaan yang didapat, dapat dilihat dari
gambar di bawah, bahwa tebel kebenaran dari
BCD to 7 segment yang diharapkan sama dengan
yang didapatkan ketika praktikum.

Fungsi logika yang digunakan pada GPIO[15]

adalah CLK[0] NAND (NOT CLK[0]) sedangkan
fungsi logika yang digunakan pada GPIO[16]
adalah (NOT CLK[0]).
Berikut ini adalah tabel kebenaran dari masukkan
yang diberikan: Karena pada percobaan ini yang dilihat adalah
Di modul terdapat 3 pertanyaan perbedaan antara mode timing dan mode
functional, maka hasil yang kami dapat adalah
Apa perbedaan dari kedua mode simulasi
tersebut?
Jawaban : Awalnya perbedaan dari kedua ini
tidak tampak terlihat jelas.Perbedaan kedua
mode simulasi dari simulasi fungsional ke
simulasi timing adalah terjadinya waktu tunda
yaitu sebesar 7,677ns. Waktu tunda terjadi di
mana waktu ketika mode timing adalah
252,681 ns dan ketika mode functional adalah
245,004 ns. Disini dapat dilihat bahwa mode
timing lebih cepat daripada mode functional
Secara visual,kita dapat melihat perbedaan mendasar
Menurut Anda mode simulasi mana yang akan dari simulasi Functional dengan Timing, yaitu dari waktu
lebih memodelkan secara akurat kondisi nyata jeda yang dihasilkan oleh keluaran.
rangkaian yang Anda rancang?
Jawab : Simulasi menggunakan Timing jelas
lebih memodelkan situasi ideal yang ada di
dunia nyata, karena memperhitungkan efek
waktu tunda dari rangkaian yang digunakan
Apakah Anda mengharapkan hasil sebenarnya
lebih baik, buruk, atau sama

Jawab : sama saja dengan simulasi karena hasil

dari simulasi kami sudah cukup baik dan
kesalahan yang mungkin terjadi baik kesalahan
teknis maupun kesalahan manusia sudah dapat
diminimalisir dengan baik karena percobaan ini
hanya berbasis simulator
Gambar 4-6 menunjukkan delay maksimum (worst delay
time) yang dimiliki rangkaian kombinasional yang
digunakan, yaitu 12.541 ns dengan MasukanDelay
SW1[3] dan KeluaranDelay HEX1[3]. SW1[3] adalah
representasi dari masukkan D1, sedangkan HEX1[3]
adalah representasi dari keluaran D.
 Sesuai dengan modul, terdapat pertanyaan-pertanyaan
yang dapat mendukung analisa, yaitu
 Berapa delay maksimum dari decoder?
 V. KESIMPULAN
Jawab : delay yang kami dapat dari praktikum
1. Antara SImulasi Functional dengan Timing
yaitu sebesar 12.541 ns.
 sebetulnya sama saja yang membedakan hanya dari
 Apakah nama input dari MasukanDelay yang penggunaan untuk membuat sesuatu
diberi kode Xi? 2. Dalam Mengimplementasi gerbang logika, gerbang
 logika implementasi abstraksi behavioral
Jawab : mode input yang kami beri kode Xi memerlukan output langsung dari fungsi logika
adalah SW1[3]

 Apakah nama output dari KeluaranDelay yang
REFERENSI
diberi kode Yj?
Jawab : kode keluaran yang kami beri kode Yj
[1] Mervin T. Hutabarat., Petunjuk Praktikum Sistem
adalah HEX1[0] Digital dan Mikroprosesor, Laboratorium Dasar Teknik
Elektro, Bandung, 2015.
Dengan bantuan pertanyaan dan jawaban di atas serta
hasil yang kami dapatkan yaitu
Kita dapat mengamati langsung dari waveform
keluaran saat t = 47.14 ns, nilai logika KeluaranDelay
mengalami perubahan dari 1 menjadi 0, sedangkan
saat t = 52.505 ns, nilai logika KeluaranDelay
mengalami perubahan dari 0 menjadi 1, sesuai
dengan referensi yang diharapkan. Delay maksimum
yang tercatat pada rangkaian BCD-to-7-Segment yang
Dari Ke Set Waktu Waktu Delay
Logika Logika Ekspek Timing Time
tasi
0110 1110 (1,1,0) 35 ns 42.13 ns 12.14 ns

0001 1001 (0,0,1) 40 ns 49.205 12.541

ns ns
digunakan adalah 12.541 ns, dengan nilai set (0,0,1)
bisa dilihat di table.
LAMPIRAN KETERANGAN SAKIT