Este capítulo se centra en las metodologías para el desarrollo y

implementación del proyecto reloj digital de ajedrez. El proyecto incluye la ISE

codificación de software (ISE Design Suite 10,1) y FPGA Xilinx Board.

En términos muy generales, la codificación puede decirse que la comunicación entre

humanos y tecnologías. Un ejemplo de una aplicación es un reloj digital de ajedrez.

Esta aplicación (codificación de software) se ejecuta en la tarjeta FPGA (tecnología) que puede

apoyar esa aplicación.

Este capítulo también explica la descripción del proyecto del reloj digital del ajedrez, el

objetivos del proyecto, alcances del proyecto y esbozo de tesis.

1,2 Descripción del reloj digital del ajedrez

El deporte es una actividad que se rige por un conjunto de normas o costumbres y a menudo

comprometidos en la competencia. Los deportes se refieren comúnmente a las actividades

las capacidades del competidor son el determinante único o primario del resultado

(ganando o perdiendo), pero el término también se utiliza para incluir actividades tales como
deportes de la mente

(un nombre común para algunos juegos de cartas y juegos de mesa con poco o ningún elemento de

azar) y los deportes de motor donde la agudeza mental o la calidad del equipo son factores
importantes.

Además de juegos casuales sin la sincronización exacta, el ajedrez también se juega con un tiempo

control, sobre todo por el Club y los jugadores profesionales. Si el tiempo de un jugador se agota

el juego se completa, el juego se pierde automáticamente. La sincronización varía de largo

juegos jugados hasta siete horas a los juegos de ajedrez rápidos más cortos que duran generalmente
30 minutos o una hora por partido. Aún más corto es el ajedrez Blitz con un control de tiempo de
tres a quince minutos para cada jugador y ajedrez de bala (menos de tres minutos).

El desarrollo de este reloj digital del ajedrez consiste en dos porciones. Proyecto parte uno que se
concentra en la codificación de software. El software que se utiliza en este el proyecto es el software
de Ise en código VHDL. La codificación de software comenzó con ISE 6,0 y

su simulación realizada con MXE (ModelSim Xilinx Edition). Después de varios meses

el software de uso de Ise 6,0 cambia a la última versión que es ISE 10,0. Este
la última versión del software ISE es mucho más fácil en la simulación. ISE Design Suite 10,1

incluye el entorno de software integrado (ISE), Chipscope Pro, Xilinx

Kit de desarrollo embebido (EDK), herramientas DSP (incluyendo AccelDSP y sistema

Generador), y el Plan Ahead/PlanAhead Lite. También describe cómo utilizar Xilinx

documentación en línea.

La segunda parte del proyecto se concentra en la implementación del software para

la placa FPGA. La Junta de FPGA que se usó en el proyecto es la FPGA Xilinx Board. Fpga

requiere la programación de hardware del usuario para realizar la operación deseada. Xilinx Spartan

Las FPGA son ideales para aplicaciones de bajo costo y alto volumen y están dirigidas como

los reemplazos para los arsenales de la puerta de la fijo-lógica y los productos ASSP tales como
interfaz del autobús

sets de fichas.

La figura 1,1 muestra la metodología del reloj digital de ajedrez. El primer paso

es diseñar el concepto digital. El diseñador debe familiarizarse con el módulo que

tiene que ser el diseño. Esta es la parte de inicio de la codificación. La entrada de diseño donde está
el

el diseño se crea y se introduce en el ordenador en forma de un código fuente de HDL,

usando una herramienta de entrada de diseño. Después de que todos los módulos han sido
completamente diseñados, el final

el diseño es portmapping. Puerto-mapa es el lugar donde es la combinación de todos los

Módulos. Es un método para asociar señales con sus respectivos puertos.

Después de generar un diseño, el código VHDL resultante puede ser simulado para

el comportamiento del circuito diseñado utilizando un VHDL (circuito integrado de muy alta
velocidad

lenguaje de descripción de hardware) herramienta de simulación. El código VHDL generado a partir

de

la herramienta de entrada de diseño se pasa al módulo de síntesis, convirtiendo el código en una

lógica

archivo NetList.

El NetList Obtenido de la herramienta de síntesis puede ser verificado para el diseño

corrección utilizando una herramienta de simulación funcional. El archivo NetList se convierte en un

diseño físico en la tecnología de implementación de destino. Donde cada función lógica

se asigna (implementa) a los elementos lógicos disponibles en el chip de destino.

El diseño físico obtenido del proceso de implementación se puede simular para

verificar el diseño, pero esta vez, con la información de tiempo.

Figura 1,1: flujo de diseño general

1,3 objetivos del proyecto

El objetivo general de todo el proyecto es permitir que las personas que juegan al ajedrez

Curiosamente. Sin embargo, los objetivos del proyecto son mostrar las tres veces

controla en números e implementa el diseño en la placa FPGA.

1,4 alcances del proyecto

Este proyecto se concentra en el tiempo de jugar al ajedrez según el tipo

de jugar a través de la pantalla reloj digital de ajedrez. El software ISE 10,0 se utiliza para

Construya el proyecto que contiene tres tiempo de ajuste diferente de jugar al ajedrez. Lla

el éxito en la simulación del diseño es uno de los ámbitos del proyecto. Para lograr

el objetivo del proyecto, los tres tiempos de juego diferentes de jugar al ajedrez necesitan

implemente en la tarjeta Xilinx FPGA. El producto del proyecto ayuda al usuario de la

el reloj digital va más fácil jugando al ajedrez.

1,5 Resumen de tesis

El capítulo 1 se centra en las metodologías para el desarrollo y

implementaciones del usuario del reloj digital de ajedrez. Da un breve los pasos y

el propósito del reloj digital del ajedrez.

El capítulo 2 explica los antecedentes del software ISE y de la FPGA Xilinx

el tablero y la relación de cada parte en desarrollan el reloj digital del ajedrez. El concepto

del software y la tarjeta FPGA son el concepto de dos elementos esenciales como guía para la

construcción del reloj digital del ajedrez. En este capítulo también se explican las tres reglas de

jugando al ajedrez para diseñar el sistema.

Los capítulos 3 explican y discuten el proceso de usar y controlar el ajedrez

Reloj. Se analiza la breve revisión de cómo funciona el reloj digital de ajedrez y la

algoritmo del usuario.

El capítulo 4 analiza todos los resultados obtenidos y la limitación del proyecto.

Todas las discusiones se concentran en el resultado y el desempeño general de la

Proyecto

El capítulo 5 discute la conclusión del desarrollo de todo el sistema. Este

capítulo también discute el problema y la recomendación para este proyecto y

global del sistema para el futuro desarrollo o modificación. Además de eso, este

capítulo también explica sobre el costo y la comercialización.

Capítulo 2

Fondo

2,1 fondo

En este capítulo se explican los antecedentes del software ISE y la FPGA Xilinx

el tablero y la relación de cada parte en desarrollan el reloj digital del ajedrez. Estos son los

principales herramientas como guía para el desarrollo del reloj digital de ajedrez. Más en
estecapítulo, también explicar sobre los tres del ajedrez juego de control de tiempo. Estas reglas de

el juego de ajedrez debe ser considerado para diseñar el concepto del reloj digital del ajedrez.

2,2 software ISE

WebPack es un script de Shell para el empaquetado automático de sitios web mediante la reducción

ellos sin afectar su funcionalidad o apariencia. También es útil para

reducir las colecciones de imágenes y localizar archivos corruptos. Funciona pelando

información innecesaria y optimizar la compresión de las imágenes, y al eliminar

Comentarios/espacios en blanco desde HTML, usando herramientas disponibles. 1

Un WebPack es un servicio empaquetado para que los sitios web de alta calidad sean accesibles a

pequeñas empresas a un costo mínimo. Un sitio Web Pack contiene todo lo que un pequeño

negocio requiere para proyectar una imagen profesional en línea. WebPack ISE individual

7
los módulos le dan la capacidad de adaptar el ambiente del diseño a su PLDs elegido como

el flujo de diseño preferido. En general, el flujo de diseño para FPGA y CPLDs es

Idéntico. Puede elegir si desea introducir el diseño en forma esquemática o en HDL,

como VHDL, Verilog o Abel. El diseño también puede abarcar una mezcla de

diagramas esquemáticos y símbolos embebidos de HDL. También hay una instalación para crear

las máquinas de estado en un formulario diagramática y dejar que las herramientas de software
generan optimizado

código de un diagrama de estado. El software WebPack ISE incorpora una versión Xilinx de

el simulador ModelSim de la tecnología Model (una compañía de gráficos mentor),

conocido como MXE (ModelSim Xilinx Edition). Este potente simulador es capaz de

simulación de VHDL funcionales antes de la síntesis, o simulación después de la implementación

proceso de verificación de temporización. El software WebPack ISE ofrece una GUI fácil de usar para

Cree visualmente un patrón de prueba. Un testbench es entonces generado y compilado en MXE,

junto con el diseño bajo prueba. El diagrama de flujo siguiente muestra las similitudes y

diferencias entre flujos de software CPLD y FPGA. 2

Las soluciones lógicas programables Xilinx ayudan a minimizar los riesgos de

fabricantes de equipos acortando el tiempo requerido para desarrollar productos.

El software de diseño WebPack ISE ofrece una completa suite de diseño basada en la Xilinx ISE

software de la serie.

2.2.1 suite de diseño ISE 10,0

Para este proyecto, el diseño es entrar en HDL (Descripción del hardware

Idioma), que es el código VHDL.

VHDL es un lenguaje estándar de la industria para el modelado de circuitos digitales. Lo es

diseñado para la documentación de diseño y simulación. Los fundamentos de VHDL son

incluyendo la unidad de diseño VHDL, el objeto de datos VHDL y los tipos, y los operadores VHDL.

Un módulo típico de VHDL consiste en declaraciones de biblioteca, una entidad y arquitectura.

Las declaraciones de la biblioteca son necesarias para decirle al compilador qué paquetes se
requieren.

El software WebPack ISE incorpora una versión Xilinx del ModelSim

simulador de la tecnología modelo (una empresa de gráficos mentor), conocido como

MXE (ModelSim Xilinx Edition). Este potente simulador es capaz de simular

VHDL funcional antes de la síntesis, o simulando después del proceso de la implementación para

verificación del tiempo.

El individuo puede diseñar y verificar los circuitos únicos en Xilinx programable

dispositivos mucho más rápido que eligiendo métodos tradicionales tales como máscara-
programado,

matrices fijas de la puerta lógica.

2,3 de la puerta programables del campo (FPGA)

Cortocircuito para el arsenal campo-programable de la puerta, un tipo de viruta de la lógica que

pueda ser

Programado. Un FPGA es similar a un PLD, pero mientras que los PLDs son generalmente limitados

a cientos de puertas, los FPGA apoyan miles de puertas. Son especialmente populares

para prototipado en diseños de circuitos integrados. Una vez que el diseño está fijado, las virutas
cableadas son

producido para un rendimiento más rápido. 3

Un arsenal de la puerta programable del campo es un dispositivo del semiconductor que contiene

componentes lógicos programables llamados bloques lógicos y programables

Interconecta. Los bloques de lógica se pueden programar para realizar la función de básico

puertas lógicas tales como y, y XOR, o funciones combinadas más complejas tales

como decodificadores o funciones matemáticas. En la mayoría de los FPGA, los bloques de lógica
también incluyen

elementos de memoria, que pueden ser simples flip-flop o bloques más completos de

Memoria.

Las matrices de puertas programables (FPGA) se han convertido en una de las claves

medios de implementación de circuitos digitales en la última década. Una parte crucial de su

la creación reside en su arquitectura, que rige la naturaleza de su programable

funcionalidad lógica y su interconexión programable. La arquitectura FPGA tiene una

efecto dramático sobre la calidad del rendimiento de la velocidad del dispositivo final, área
eficiencia y consumo de energía.

2.3.1 tablero del Xilinx de FPGA

El flujo de diseño ISE ™ comprende los siguientes pasos: diseño de entrada, diseño

síntesis, implementación de diseño y programación de dispositivos Xilinx ®. Diseño

verificación, que incluye la verificación funcional y la verificación del tiempo, toma

lugares en diferentes puntos durante el flujo de diseño. 5

En este proyecto, el uso de la tarjeta FPGA Xilinx es la mejor opción. Esta es la última

producto de la mejora de Xilinx. Xilinx también está desarrollando activamente avances

tecnología que permitirá actualizar el hardware de los sistemas basados en Xilinx

remotamente sobre cualquier tipo de red – incluyendo Internet – incluso después de la

el equipo ha sido enviado a un cliente.

Xilinx FPGA Spartan son ideales para aplicaciones de bajo costo y alto volumen y

se dirigen como reemplazos para los arsenales de la puerta de la fijo-lógica y ASSP (uso-

Producto estándar específico) productos tales como sistemas de viruta de la interfaz del autobús.

10

2,4 control de tiempo

Reloj de ajedrez son realmente dos relojes conectados. Mientras que el jugador A está pensando,
su

el reloj se está ejecutando y el reloj del reproductor B se detiene. Una vez que el jugador a hace un
movimiento

y golpeó el reloj, que detiene su reloj y comienza el jugador B reloj. Sólo hay

un reloj funcionando a la vez porque, cada jugador consigue su propia cantidad separada de

Tiempo. Esto es para permitir el hecho de que algunos movimientos toman sólo unos segundos para
jugar,

mientras que otros pueden tardar varios minutos, dependiendo de la complejidad de la

Posición.

El término control de tiempo se refiere a la cantidad de tiempo que cada jugador tiene que hacer

algunos o todos los movimientos durante un juego. Los tres tipos diferentes de control de tiempo
son Blitz,

Standard (1) y Standard (2). Los diferentes nombres distinguen las diferentes
duración máxima de un juego.

2.4.1 Blitz

En Blitz Chess, cada jugador obtiene una cantidad fija de tiempo para todo el juego.

Por ejemplo de Blitz tipo de control de tiempo es de cinco minutos por juego lateral. Cada jugador

Obtiene cinco minutos en su reloj, por lo que el tiempo se puede establecer en 4:55 en cada lado.

Como el jugador con el blanco está pensando en el primer movimiento, su reloj es

Corriendo. Después de unos segundos, él hace el movimiento y golpea su reloj. Esto comienza su

11

el reloj del oponente. Puede tomar tanto tiempo como quiera para cada movimiento. Luego se

golpea su reloj. Esto continúa, adelante y atrás.

En Blitz, cuando los cinco minutos está arriba, el reloj de la persona es el primero de

tiempo, pierde, independientemente de la posición en el tablero a menos que su oponente tiene

material insuficiente para aparearse. Blitz Chess es muy emocionante, y un montón de diversión
para el social

juegos y torneos de un día.

4.2 estándar (1)

Torneos internacionales más serios, y muchos torneos amateurs, utilizan un

Estándar (1) (sistema de cuotas) para controles de tiempo. Como en Blitz, cada jugador obtiene su
propio

tiempo, y la necesidad de terminar su juego en el tiempo que asignó. La diferencia es que

al jugador se le dará más tiempo para seguir jugando. Eso significa algo de tiempo extra

se añadirá a su tiempo cuando el juego se está ejecutando.

Cada jugador también obtiene una cantidad fija de tiempo para todo el juego. Pero cuando

los jugadores golpearon su reloj después de hacer su movimiento, entonces su tiempo conseguirá
30 segundos

tiempo extra para que continúe el juego. Cada vez que golpean su reloj, la voluntad

se añaden 30 segundos a su reloj. Esto hace que el juego se mantiene más tiempo que Blitz. Lla

el resto del juego funciona igual con el método Blitz.