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MICROPROCESSADORES
Sumário
1.1 - Histórico
1.2 - CPU, Memórias e Dispositivos de Entrada/Saída
1.3 - Sistema de Barramentos
1.4 - Arquitetura Padrão de um Microprocessador
1.5 - Execução de Instruções em Microprocessadores
1.6 - Algumas Instruções Importantes
1.7 - Capacidade de Interrupção
1.8 - Técnicas de Entrada/Saída
2.1. O 8086/8088
2.1.1. Arquitetura
2.1.2. Características Gerais
2.1.3. Capacidade de Interrupção
2.2. O 80286
2.2.1. Arquitetura e Características
2.2.2. Diferenças no Conjunto de Instruções
2.2.3. Implicações no Desempenho de um Microcomputador
2.3. Os 80386
2.3.1 - Diferenças de Arquitetura e Características
2.3.2 - Diferenças no Conjunto de Instruções
2.3.3 - Versões 80386, 80386SX e 80386SL
2.3.4 - Implicações no Desempenho de um Microcomputador
2.4 - Os i486
2.4.1 - Diferenças de Arquitetura e Características
2.4.2 - Diferenças na Capacidade de Processamento
2.5 - Os Pentium, Pentium MMX e PRO
2.5.1 - Diferenças de Arquitetura e Características
2.5.2 - Benchmarks
2.6 - Os Pentium II
2.6.1 - Arquitetura e Características
2.6.2 - Benchmarks
2.6.3 - Implicações no Desempenho de Desktops e Servidores de Rede
2.7 – Últimos Microprocessadores da INTEL
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Microprocessadores
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5.1 - O 68.000
5.1.1 - Arquitetura
5.1.2 - Diferenças no Conjunto de Instruções
5.1.3 - Capacidade de Interrupção
5.2 - O 68.010
5.3 - O 68.020
5.4 - O 68.030
5.5 - O 68.040
5.6 – O 68.060
5.7 – Os PowerPC (IBM/Apple/Motorola)
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1.1 - HISTÓRICO
Década de 80:
Década de 90:
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1997: è INTEL Pentium II
Tendências:
Os próximos parágrafos procuram dar uma idéia da nomenclatura utilizada no restante deste
documento e introduzir os componentes principais da arquitetura de microcomputadores ou de
circuitos controlados a microprocessador.
É comum dizer que qualquer operação feita por software pode também ser construída por hardware e
qualquer instrução executada pelo hardware pode também ser simulada por software.
A CPU tem finalidade óbvia, a de controlar o sistema como um todo. A memória serve para
armazenar os dados que serão manipulados e os dispositivos de E/S para a comunicação da
máquina com o mundo exterior (usuário).
RAM Estática - RAM com menor densidade e mais rápida que a RAM dinâmica. Não necessita de
circuitos adicionais em um microcomputador.
RAM Dinâmica - RAM com maior densidade e mais lenta que a RAM estática. Necessita de
circuitos adicionais de controle em um microcomputador.
ROM - "Read Only Memory": memória programada quando a pastilha é fabricada, não podendo ser
modificada. É usada para armazenamento permanente de programas e dados;
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EPROM - "Erasable PROM": memória que pode ser apagada e reprogramada várias vezes. Apagável
pela incidência de raios ultra-violeta e programável por um dispositivo programador de EPROM;
Estes componentes são ligados através de um sistema de barramentos, o qual será explicado na
próxima seção.
Micropro-
Memória Memória
cessador
RAM EPROM
(CPU)
Barramento de Endereços
Barramento de Dados
Barramento de Controle
Interfaces Interfaces de
Interfaces de
para Controle e
Interação c/
Memória Sensorea-
o Usuário
Secundária mento
HD CD-ROM R/W
Modem
Scanner
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Um sistema de barramentos é definido como um conjunto físico de linhas de sinal que possuem
funções específicas dentro do sistema.
O Barramento de Controle, como o próprio nome indica, envia e recebe os sinais de controle
necessários à transferência de dados no sistema. Este barramento é composto, basicamente, de 4
tipos de sinais: leitura de memória ativa, escrita de memória ativa, entrada através de dispositivo
externo ativo e saída através de dispositivo externo ativo.
Apontador de pilha ("Stack Pointer - SP") - registrador que aponta para o endereço de retorno de
subrotina, sendo este último armazenado em uma pilha na memória;
Unidade Lógica e Aritmética (ULA) - circuito combinacional utilizado para operações lógicas e
aritméticas envolvendo dois operandos;
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Barramento de
Dados
Buffer de
Dados
Acumulador
Informação
RI Código de
Comple- X R1
Instrução
mentar
Apontador ..
SP de Pilha .
S
Unidade Lógica e
Decodifi- Contador de
PC Rn Aritmética (ALU)
cador Programa Z
Registradores de CY
Rascunho
Unidade de
AC
Controle
P
Buffer de Endereço
Sinais de Flags
Controle Barramento de
Endereços
Nesta seção serão dadas as explicações básicas para o entendimento dos microprocessadores
mais comuns do mercado.
Flags de Condição:
Um "flag" é "SETADO", forçando-se o bit de flag para "1" e é "RESETADO", forçando-se o bit de flag
para "0". Quando uma instrução afeta um flag este é alterado da seguinte maneira:
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então Z è 1
senão Z è 0;
CARRY: Se o resultado da instrução provoca um "carry" (na adição) ou um "borrow" (na subtração ou
comparação),
então C è 1
senão C è 0;
Cada microprocessador tem seus próprios bits de flag. Os flags anteriormente mencionados são os
mais comuns de serem encontrados na maioria dos microprocessadores.
1. Instruções de um byte
D7 D6 D5 D4 D3 D2 D1 D0
Obs.: O endereço do primeiro byte das instruções é sempre usado como o endereço de instrução.
D7 D6 D5 D4 D3 D2 D1 D0
Código de Operação
D7 D6 D5 D4 D3 D2 D1 D0
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D7 D6 D5 D4 D3 D2 D1 D0
Código de Operação
D7 D6 D5 D4 D3 D2 D1 D0
Info. Complementar
D7 D6 D5 D4 D3 D2 D1 D0
Ainda com o intuito de mostrar como instruções são executadas em microprocessadores, também
se faz necessário explicar as operações básicas de um computador ou circuito controlado a
microprocessador. Estas, são as operações de leitura de memória e escrita na memória.
Operação de Leitura:
Operação de Escrita:
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4. ("Descanso").
Ciclo de Instrução
O formato da instrução em linguagem de máquina é mostrado a seguir. Com base neste formato
pode-se descrever textualmente o ciclo de instrução.
CICLO DE INSTRUÇÃO:
1. BUSCA
2. EXECUÇÃO
b) Execução da instrução;
É importante ressaltar que cada ciclo de instrução é composto por vários ciclos de máquina..
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Porta de
Entrada 01
5
5
Acumulador
16
Registrador de
Instrução
Microprocessador
Endereço Conteúdo
1 0100 IN 2
3 0101 01 4
6 0102 STA 7
8 0103 00
0104 20
9
12
0105 OUT 13
14
0106 10 15
0107 ...
Memória de Programa
Endereço Conteúdo
10 2000 A 11
2001
2002
2003
Memória de Dados
Porta de
Saída 10
16
16
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T1 T2 T3 T4 T5 T1 T2 T3 T4 T5 T 1 T2 T3 T4 T5 T1 T2 T 3 T 4 T 5
Oper. RI <- LDA Não RI <- 04 Não RI <- 20 Não Bar. A <-
Usado Usado Usado Dados (0420)
<-(0420)
PC 1001 1002 1003 1004 1004
->1002 ->1003
RI
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Grupo Aritmético
Grupo Lógico
Grupo de Salto
Inclui instruções de manutenção de pilha, leitura escrita na/da memória, "seta" ou lê máscaras de
interrupção, seta ou limpa "FLAGs"
Uma das técnicas de Entrada/Saída de dados mais utilizadas na atualidade é a Interrupção. Seu uso
aplica-se tanto em computadores de um modo geral, como também no ambiente de automação
industrial.
É comum em softwares de apoio tradicionais, como o Norton Utilities, observar a distinção entre
Interrupções por Hardware e por Software. Segundo nomenclatura da INTEL, a diferença básica é que
na Interrupção por Hardware , o endereço de salto, para o qual o microprocessador irá desviar o
processamento é predefinido pelo hardware do microprocessador, enquanto que na Interrupção por
Software, este endereço de salto pode ser alterado pelo usuário programador Assembly.
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RST é uma instrução CALL de propósito especial. RST "push" ou "empurra" bytes do Program
Counter (PC) sobre a pilha e então faz a CPU saltar para um dentre vários endereços
predeterminados.
Ex.: O 8085 inclui 4 sinais de entrada (hardware) que geram internamente instruções RST:
Quando um dispositivo de E/S pede o serviço de interrupção e a IRQ está habilitada pelo sistema de
interrupção do processador, este reconhece o pedido e prepara suas linhas de dados para aceitar
qualquer instrução de um byte do dispositivo. RST é geralmente a instrução escolhida, pois é uma
instrução CALL de propósito especial que estabelece o retorno ao programa principal.
Ex.: O 8085 possui 1 entrada e 1 saída que implementa este tipo de interrupção
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Para o processador não se confundir, ao receber dois pedidos de interrupção simultâneos, é provido
um mecanismo de prioridade que estabelece uma ordem no atendimento destes pedidos.
(1) – O processador coloca o conteúdo do Program Counter sobre a pilha, antes de saltar para o
endereço indicado
A figura 5 ilustra o mecanismo de Interrupção no 8085. A figura 6 mostra o mesmo para o ZILOG Z80
e a figura 7 exibe os circuitos integrados típicos dos ambientes INTEL e ZILOG. É importante
ressaltar a diferença entre os mecanismos de prioridade de interrupção das duas empresas.
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1 INTR
2 INTA
INTEL Dispositivo
8085 Periférico
3 RST nn
Ex.: RST 7
3
Endereço Dado
0038 C3 (JMP)
0039 00
003A 80
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1 INT
ZILOG ____ Dispositivo
2
Z80 INTA Periférico
Registrador da CPU I 80
80 04
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PIO DMA
Barramentos
Z80
CPU
Mecanismo
"Daisy Chain"
CTC SIO
Prioridade Fixa
8274 8253
Barramentos
8085
CPU
Prioridade
Controlada
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Além da técnica de Interrupção detalhada na seção anterior, existem duas outras técnicas, também
muito utilizadas em sistemas de computação de um modo geral. São estas: "Polling" e Acesso
Direto à Memória (ou DMA – “Direct Access Memory”).
ACESSO DIRETO À MEMÓRIA: É uma técnica de Entrada/Saída de dados onde a CPU não
participa do processo de transferência de dados, exceto no seu início e após o seu término. Um
outro dispositivo periférico é necessário, o chamado "Controlador de DMA", para assumir o controle
dos barramentos do sistema e controlar as transferências de dados.
Na maior parte dos casos, o uso desta técnica obriga o uso combinado das anteriores para que o
processo de transferência de dados seja iniciado e terminado corretamente. A figura 8 ilustra passo-
a-passo o procedimento de transferência de dados para a ou da memória, sem interferência da CPU.
Barramentos
Da
CPU
do
s
2 HOLD DRQ
1 Disp. 3 Disp. 2
CDMA
3 HOLDA DACK
4
Driver Óptico
1 – DRQ – “Data Request”: Solicitação de Acesso Direto à Memória feito pelo dispositivo periférico ao
Controlador de DMA (CDMA);
2 – HOLD – “Hold Request: Solicitação de controle de barramentos feito pelo CDMA ao processador;
3 – HLDA – “Hold Acknowledgement” – Resposta do processador ao CDMA, avisando que à partir
daquele momento, este poderá assumir o controle temporário dos barramentos para a
transferência de dados;
4 – DACK – “Data Acknowledgement” – Resposta do CDMA ao dispositivo periférico, avisando que
assumiu o controle dos barramentos e a transferência de dados poderá se iniciar.
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interferência da CPU. Após a transferência, o sinal DRQ é retirado, consequentemente, todos os
outros sinais são retirados e a CPU reassume o controle dos barramentos.
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2.1 – O 8086/8088
2.1.1 – Arquitetura
Unidade de Controle de
Barramento
1
ALU (Unidade Lógica e
2
Aritmética)
3
4
Unidade de Controle 5
6
Status
Fila de Código Objeto
de Instrução
Registrador de Instrução
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Registradores do 8086/8088
Registrador Finalidade
AX = AH + AL Acumulador
BX = BH + BL Base (2º acumulador)
CX = CH + CL Contador (usado em instruções de múltiplas interações)
DX = DH + DL Dado (algumas instruções movem dados de uma porta de E/S para a posição
de memória endereçada por DX)
SP Apontador de Pilha
BP Apontador de Base
SI Índice Fonte
DI Índice Destino
IP Apontador de Instrução
Flags H + Flags L Flags
CS Segmento de Código
DS Segmento de Dados
SS Segmento de Pilha
ES Segmento Extra
Observações:
Capacidade de Endereçamento:
Organização da Memória:
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Observações:
1. Cada registrador de segmento (16 bits) identifica o início de um segmento 64 Kbytes. Como são
4 (quatro) os registradores de segmento, pode-se selecionar apenas um de 4 segmentos de 64
Kbytes de cada vez. Isto significa que de 1 MBytes, têm-se apenas 1 de 16 possíveis
segmentos endereçáveis diretamente (1 MBytes / 64 Kbytes = 16);
2. XX pode ser um registrador qualquer da CPU, como por exemplo: IP, quantidade de 16 bits, DI ou
SI, BX, BP, etc.
c) Posições de FFFF0-FFFFF (32 Bytes) reservadas para “Reset” => Após o “Reset”, a CPU
executa sempre a instrução contida no endereço FFFFF0, onde normalmente existe um JUMP.
d) Posições de 00000-003FF (1024 Bytes) reservadas para operações com Interrupção => 256
possíveis vetores de interrupção;
Endereçamento de Entrada/Saída
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Observação: O dispositivo solicitante deve colocar em D0-D7 (8 bits menos significativos do
barramento de dados) o Número de Interrupção para a CPU. A CPU multiplica este número por 4 e
com o resultado, endereça a posição de memória contendo o vetor correspondente na TABELA DE
VETORES DE INTERRUPÇÃO. A figura 10 ilustra estes conceitos.
1a. Instrução
Rotina de Serviço
de Interrupção
IRET
Número de 003FF
Interrupção
x 4
IP
CS
Tabela de
Vetores de
Interrupção
00000
Para finalizar este item deve-se comentar a posição do microprocessador 8088 em relação ao 8086.
Sobre o 8088
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Uma das únicas diferenças entre os dois processadores é a de que o barramento de dados no 8088
possui um comprimento de 8 bits (o barramento do 8086 é de 16 bits). Este fato possibilitou aos
fabricantes de microcomputadores o aproveitamento quase total dos circuitos periféricos do 8080
(mais conhecidos e mais baratos), reduzindo sobremaneira o custo final da máquina. Como o 8086,
efetivamente, não era utilizado como um microprocessador de 16 bits, propagandeou-se em larga
escala que microcomputadores com CPU 8088 possuíam o mesmo desempenho e mais baixo custo
do que máquinas com CPU 8086. A verdade é que o momento era de transição para uma CPU mais
poderosa e os fabricantes de placas ainda não haviam tomado uma posição definitiva à respeito.
Assim, o 8088 é arquiteturalmente (rodava os mesmos programas) igual ao 8086, com a diferença
principal apenas no comprimento do barramento de dados.
Após os microprocessadores 8086 e 8088, a INTEL lançou o processador 80186, com desempenho
cerca de 30% superior ao 8086. O 80186 era um 8086 com novos blocos de hardware internos. Tal
microprocessador encontrou sua utilização na área de controle de processos, gerenciamento de
terminais e automação industrial. Entretanto, não fez sucesso comercial na área de
microinformática, pois suas melhorias em relação a software eram muito poucas.
A exemplo do par 8086/8088, uma CPU 80188 também foi produzida pela INTEL, com as mesmas
características do 80186, à exceção do barramento de dados, dimensionado para 8 bits
2.2 – O 80286
O microprocessador 80286 surgiu com duas grandes novidades para a área de microinformática. A
primeira foi que o barramento de endereços da pastilha cresceu para 24 bits (não mais os 20 bits do
8086 e 80186), o que implica em uma capacidade de endereçamento de 16 MBytes. A segunda foi a
introdução de dois modos de funcionamento da CPU: o MODO REAL (compatível com o 8086) e o
MODO PROTEGIDO (específico para o 286). Uma terceira inovação, o suporte a memória virtual (na
época, não totalmente explorada), permitia o endereçamento de até 1 Gigabytes. Os itens que se
seguem procuram fornecer mais detalhes sobre esta CPU.
Modo Real: Neste modo, o 80286 é compatível em software (a nível de código objeto) com o
8086/8088. O fato de emular o 8086/8088 significa dizer que a memória a ser utilizada pelo programa
não pode ultrapassar 1.0 MBytes, consequentemente, não utilizando toda a capacidade de
endereçamento disponível. Sendo a CPU mais evoluída em hardware e permitindo a utilização de
osciladores a cristal de freqüências mais altas, sem dúvida máquinas com esta CPU, mesmo
operando neste modo, possuíam maior desempenho que os famosos XTs.
Modo Protegido: Neste modo, o 80286, também pode rodar programas 8086/8088 e além disso,
rodar programas escritos especificamente com o código fonte 80286. Neste modo, o 80286
automaticamente mapea 1.0 Gigabytes de endereços virtuais por tarefa dentro de um espaço de
endereço real de 16.0 Megabytes. No modo protegido, o 80286 provê proteção de memória para
isolar o sistema operacional e assegurar a privacidade de cada tarefa sendo executada. Assim, o
80286, foi especialmente otimizado para suportar sistemas multitarefa e multiusuário.
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Registradores do 80286
Registrador Finalidade
AX = AH + AL Acumulador
BX = BH + BL Base (2º acumulador)
CX = CH + CL Contador (usado em instruções de múltiplas interações)
DX = DH + DL Dado (algumas instruções movem dados de uma porta de E/S e a posição de
memória endereçada por DX)
SP Apontador de Pilha
BP Apontador de Base
SI Índice Fonte
DI Índice Destino
IP Apontador de Instrução
Flags H + Flags L Flags
CS Segmento de Código
DS Segmento de Dados
SS Segmento de Pilha
ES Segmento Extra
Capacidade de Endereçamento:
Operações com: byte, word, double word, quad word, BCD, ASCII, apontador e ponto flutuante;
Organização de Memória:
b) Endereçamento:
31 16 15 0
Seletor de Segmento Offset
O seletor de segmento (16 bits) especifica um índice dentro de uma tabela em memória residente
cujo conteúdo é um endereço base de 24 bits. O endereço real de memória é obtido com a soma
deste endereço base (24 bits) mais o offset (16 bits), totalizando 24 bits de endereço.
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Endereçamento de Entrada/Saída:
2.3 - OS 80386
O microprocessador 80386 é compatível em software com o 8086. A INTEL optou por manter esta
compatibilidade para aproveitar toda a enorme base de software escrita para os 8086 e 80286. Sendo
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assim, o 386 executa a maioria dos programas escritos para o 8086 e 80286, simplesmente por que
este emula estas CPUs, não fazendo uso de todas as suas capacidades.
Apontador de Instrução
e Registrador de Flags
IP EIP
FLAGS EFlags
No MODO REAL, o 80386 é compatível em software (a nível de código objeto) com o 8086/8088,
inclusive com a mesma limitação de memória (1.0 MBytes). Sendo a CPU mais evoluída em
hardware (p.e. registradores de 32 bits) e permitindo a utilização de osciladores a cristal de
freqüências ainda mais altas que os 80286, sem dúvida, máquinas com esta CPU possuem
desempenho bem maior que os 286. Assim, neste modo, o mecanismo de endereçamento, o
tamanho de memória e a manipulação de interrupções são todos idênticos ao modo real do 80286.
As instruções 80386 também podem ser utilizadas neste modo.
Quando operando no modo protegido, o 80386 pode fazer uso de uma técnica chamada de
SEGMENTAÇÃO. Esta técnica organiza a memória em módulos lógicos chamados segmentos. Este
modo de gerenciamento de memória provém a base para a proteção de segmentos de memória. Por
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exemplo, uma tabela do sistema operacional pode residir em um segmento e, como tal, deve ser
protegido da interferência de usuários não privilegiados, os quais poderiam "derrubar" o sistema.
Uma outra técnica útil de gerenciamento de memória para sistemas operacionais multitarefa em
memória virtual é a técnica chamada de PAGINAÇÃO. Independentemente da segmentação, a qual
modulariza programas e dados em segmentos de comprimento variável, a paginação divide
programas em páginas uniformes múltiplas. Dessa forma, somente um pequeno número de páginas
de cada tarefa precisa estar na memória em um dado instante. A paginação é útil para o
gerenciamento da memória física do sistema.
Quando operando no MODO VIRTUAL, o 80386 permite a execução simultânea de aplicações 8086,
sistemas operacionais 8086 e suas aplicações, aplicações 80286 e, ainda, aplicações 80386.
Assim, em um computador 386 multiusuário, uma pessoa pode estar rodando uma planilha DOS,
enquanto outra usa o DOS e uma terceira roda múltiplos utilitários e aplicativos UNIX.
A MEMÓRIA CACHE é um bloco de memória RAM (do tipo estática) que, tendo tempo de acesso
menor que a memória principal (do tipo dinâmica), pode ser lido muito mais rapidamente. Assim,
antes de se executar um programa que está na memória principal, a região contendo o programa é
transferida para a memória cache e só então o programa é executado. Isto reduz drasticamente o
tempo de acesso à RAM e aumenta a velocidade de execução dos programas. No 80386, o uso de
memória cache era opcional, isto é, apenas algumas máquinas (dependendo do fabricante) incluíam
uma pastilha controladora de memória cache, o 82385 (gerenciavam até 256 Kbytes), e sua inclusão
implicava em um aumento da placa mãe. Esta pastilha só era encontrada nas últimas versões
micros 386.
Características Principais:
Capacidade de Endereçamento:
Operações com: bit, campos de bit, string de bits, byte, word, double word, quad word, BCD, ASCII,
apontador e ponto flutuante;
Organização de Memória:
b) Endereçamento:
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Endereçamento de Entrada/Saída:
Uma das fraquezas do projeto 286 foi a sua incapacidade de emular o 8086, mantendo a proteção e
a memória virtual. Com o 286, só se poderia emular o 8086 se este estivesse no modo real, quando a
proteção está completamente desabilitada. O projeto do 386 corrigiu este problema e permitiu então
que várias tarefas 8086 sejam emuladas ao mesmo tempo no seu modo VIRTUAL.
A fim de fornecer compatibilidade em software com os 80286, o 80386 podia executar instruções de
16 bits no modo real e no modo protegido. Prevendo a expansão para o 386, a INTEL, especificou
para o 286 que os bits não usados por um descritor de segmento deveriam ser posicionados em "0".
O 386 interpreta isso como um identificador de segmento 286. Assim, o processador examina o
conteúdo de um bit D do descritor de segmento. Se é "0", então todos os comprimentos de operando
e endereços efetivos são assumidos como de 16 bits (código 286). Se é 1, então o comprimento
default é de 32 bits (código 386). Independentemente da precisão default, o 80386 pode executar
instruções de 16 ou 32 bits, através de um prefixo automaticamente adicionado pelos montadores
Assembly da INTEL.
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Fonte: "80386 High Performance Microprocessor with Integrated Memory Management", INTEL
Corporation - Advance Information, october 1985;
Além das diferenças anteriormente mencionadas, pode-se ainda citar algumas outras:
1. O tempo de execução das instruções é diferente em vários casos. Na maior parte, o 386 é mais
rápido que o 286;
2. Existem vários códigos indefinidos no 286 que, se executados, provocariam uma falha de código
(INT 6). No 386 a instrução será executada;
3. O prefixo LOCK (impede que outros dispositivos acessem a memória do processador) para o
8086 é irrestrito, mas para o 386 é proibido em várias instruções. O problema era que o uso
indiscriminado do LOCK resultava em que dispositivos eram inibidos por períodos
inaceitavelmente longos. No ambiente não protegido do 8086, cabia às aplicações não deixar que
isto ocorresse. No ambiente protegido do 386, apenas algumas instruções podem ser precedidas
deste prefixo, àquelas que não interferem com a velocidade de execução de tarefas.
O 80386SX podia ser interfaceado a circuitos periféricos de 16 bits, mas roda os softwares de 32 bits
escritos para o 386, pois sua arquitetura interna é de 32 bits. O seu barramento de dados é de 16
bits (a metade dos 32 bits do 80386). Endereça até 16 MBytes de memória real (bem menos que os
4 Gigabytes do 80386). Era comercializado pela INTEL com relógio máximo de 20 Mhz (o 80386 era
encontrado com relógio de 33 Mhz). Sua capacidade de execução de instruções varia entre 3 e 4
MIPS (menos da metade dos 11,4 MIPS do 80386 a 33 Mhz). O coprocessador utilizado com o
386SX era o 80387SX.
O 80386SL era um microprocessador também derivado do 80386 e foi projetado especialmente para
uso em computadores portáteis ("Lap Tops"). Esta pastilha foi o resultado da integração de três
circuitos: a CPU 386SL, um controlador de barramento e um controlador de vídeo gráfico, diminuindo
assim, o tamanho e o peso do equipamento, além de proporcionar uma característica particular de
economia de energia. A memória real endereçável do 386SL era de 32 MBytes (16 MBytes a mais
que o 386SX), sua freqüência de operação era de 20 Mhz e o barramento de dados de 16 bits (como
no 386SX). A unidade gerenciadora de energia era capaz de baixar a zero a atividade na CPU,
enquanto se lê a tela do micro ou no intervalo da digitação. A aplicabilidade do 386SL em "lap Tops"
foi indiscutível.
Com base nas explicações fornecidas nos itens anteriores pode-se dizer o seguinte:
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O 80386 dispunha de um modo de execução muito melhor adaptado ao funcionamento multitarefa do
que o 80286. Na época, sistemas baseados neste microprocessador eram os únicos capazes de
suportar de uma só vez os sistemas operacionais DOS, OS/2 e UNIX.
2.4 - OS I486
A INTEL, segundo decisão da justiça dos EUA, não pode registrar números, 386 e 486 p.e., como
suas marcas. Optou então, por acrescentar um "i" (i minúsculo) na frente dos números. Assim, 486,
80486 ou i486 eram nomes encontrados na literatura para designar o mesmo processador.
Inicialmente será abordado o i486 e em seguida o i486SX.
A arquitetura interna do i486 foi otimizada em relação ao 80386 ou i386. Isto possibilitou a introdução
na pastilha de algo acima de um milhão de transistores (quatro vezes mais que o i386 possui). Os
fabricantes de computadores foram diretamente beneficiados por esta densidade de integração, uma
vez que a placa mãe sofreu uma redução significativa de tamanho e o processo de projeto e
montagem foi simplificado. Também o microcódigo de instruções foi otimizado, de forma a manter o
máximo possível as operações no interior da pastilha e, consequentemente, eram necessários
menos ciclos de relógio para executar as mesmas instruções que o i386 já executava. O 486 usa
ambas as bordas do sinal de Relógio para a CPU, enquanto os 286 e 386 usavam apenas uma
borda.
Pode-se dizer que, a grosso modo, o ganho de desempenho veio, essencialmente, da memória
cache e do coprocessador (essencial em ambientes de CAD/CAM). Entretanto, em ambientes de
microinformática, considerados mais simples, que usam planilhas e bancos de dados, o ganho de
desempenho com o uso do coprocessador foi praticamente nulo.
O i486 incorpora o i386 com as suas instruções, memória cache de 8 Kbytes de RAM estática (mais
rápida que a dinâmica) e gerenciador próprio (80385) e coprocessador aritmético (80387). Foram
adicionadas ao conjunto de instruções do i386 cinco instruções: três para gerenciamento da
memória cache e duas, incluídas a pedido da Microsoft, para tratamento de tarefas concorrentes
pelo OS/2. Como no i386, a pastilha endereça diretamente até 4.0 Gigabytes e indiretamente até 64
Terabytes.
Há muitas discussões sobre o melhor tamanho da memória cache, mesmo entre os fabricantes de
microcomputadores, por isso mesmo são oferecidas ao usuário as mais diferentes opções. Uma vez
que esta é a responsável direta pelo aumento de desempenho da máquina, uma escolha acertada
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poderia beneficiar grandemente o usuário. O que se constata na literatura especializada é que o
melhor tamanho para a memória cache é o tamanho do maior programa que vai ser executado
naquela máquina. Entretanto pode-se tornar excessivamente caro colocar o máximo possível de
memória cache, não compensando os benefícios correspondentes.
O i486 permitiu memória cache externa, além dos 8 Kbytes internos. Assim, algumas máquinas
eram oferecidas com 256 Kbytes externos. Considerando-se o desempenho relativo a um XT 4.77
Mhz, pode-se fornecer alguns dados de desempenho, como discriminados abaixo:
Conclui-se destes dados que o cache interno é extremamente importante, mesmo sendo muito
menor que o externo. Isto se deve a sua lógica de construção e, obviamente, ao fato de estar dentro
da própria pastilha de CPU.
Quando se carrega um programa na memória cache e este é executado, considera-se que isto é um
"acerto" e cada vez que se deve movimentar um bloco da memória principal para a RAM de cache,
considera-se que isto é um "erro". Existe, portanto, uma taxa de acertos ("Hit Rate") relacionada
com o tamanho da memória cache. Um cache externo maior, evidentemente, possibilitará uma
melhor taxa de acertos, uma vez que poderá conter mais programas. Assim, a velocidade do cache
interno aliada a uma melhor taxa de acertos provida pelo cache externo, possibilitará um melhor
desempenho da máquina como um todo.
Sobre o i486SX
O i486Sx foi lançado pela INTEL para fazer frente a concorrência acirrada do microprocessador
Am386-40 de 40 Mhz da Advanced Micro Devices (AMD), mais veloz que o seu microprocessador
mais rápido, o i386 33 Mhz. Deve-se entender o "SX" com uma versão desprovida de algo que sua
versão completa, ou "full", ou ainda "DX", continha.
O i486SX possui um barramento de dados de 32 bits, exatamente como o i486. Isto não aconteceu
com o i386SX, o qual possui 16 bits para dados, 16 a menos que i386. Basicamente, o i486SX opera
a uma taxa de relógio de 20 Mhz e possui uma unidade de ponto flutuante interna (como o i486),
mas esta encontra-se desativada. Estes dois fatores levaram a uma diminuição no custo da pastilha
de 60% em relação ao i486. O i486SX, mesmo a 20 Mhz segundo a INTEL, era 45% mais rápido que
o i386 (33 Mhz), com um custo apenas 17 % superior. Já o i486 25 Mhz era 20% mais rápido que o
i486SX (20 Mhz) e custava 270% mais caro (custo em março de 1992). Um quadro exibido pela
revista Micro Sistemas em março de 1992 mostrava o seguinte:
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Em junho de 1991 a INTEL lançou o i486 50 Mhz e somente em junho de 1992 a revista PC
Magazine americana publicou testes de desempenho sobre as primeiras máquinas fabricadas com
esta CPU. Antes desta CPU, a líder em desempenho da INTEL era o i486 33 Mhz. Segundo a citada
revista, o i486/50 é 30% mais rápido que i486/33 a um custo (naquele ano) 10 a 20% maior. Uma
observação importante é que máquinas equipadas com esta CPU definitivamente não eram baratas,
mas a relação custo beneficio em relação ao i486/33 era atraente. Isto significou, em outras palavras,
que se alguém estivesse disposto a pagar o preço de uma máquina 486/33, era melhor que o fizesse
por uma i486/50, em função da melhor relação custo/benefício.
Em linhas gerais, pode-se dizer que para máquinas necessitando de uma atividade de Entrada/Saída
intensa, como servidores de arquivos p.e., o i486DX2/50 não seria a primeira escolha. Já para
máquinas "stand-alone" em ambientes de CAD/CAM esta seria uma boa escolha.
Algumas Observações:
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(“Bridges”), roteadores (Routers”), ponte-roteadores (“Brouters”) e passarelas (“Gateways”)
frequentemente, são CPUs INTEL do tipo 286 e 386. Neste mercado, modelos mais sofisticados
desses equipamentos frequentemente fazem uso de CPUs MOTOROLA e alguns até mesmo de
processadores RISC.
Antes de iniciar as explicações sobre os Pentium MMX e PRO, é necessário mencionar os primeiros
microprocessadores da classe Pentium, os simplesmente Pentium (núcleo P54C).
Os Pentium
Essencialmente, o Pentium consiste de dois processadores i486 em paralelo. Logo, mais instruções
são processadas ao mesmo tempo, tipicamente, o dobro. Pode-se destacar algumas características
importantes.
Pipelines
O Pentium pode buscar até 2 instruções por ciclo. Durante a execução de uma instrução, as
próximas duas instruções são testadas. Se possível, a primeira é executada no Pipe U e a Segunda
no Pipe V. Se não é possível, uma instrução é passada ao Pipe U e nenhuma instrução é passada
ao Pipe V. O comportamento funcional das instruções nos dois Pipes é exatamente o mesmo de
instruções executadas sequencialmente.
Caches
O Pentium possui um subsistema de cache interno com 2 conjuntos (um para instrução e outro para
dados) de caches associativos de 8 Kbytes. Como o cache de dados é disposto em 8 bancos, este
pode ser acessado simultaneamente por ambos os Pipes, desde que as referências sejam para
bancos diferentes.
O, aqui chamado, Prebuscador de Instruções possui 4 buffers de 32 Bytes. No estágio PF, dois
buffers de prebusca operam em conjunto com o buffer chamado BTB (“Branch Target Buffer “).
Somente 1 dos buffers de prebusca requisita prebuscas em um dado tempo. Se uma instrução de
salto é buscada, o BTB prevê se o salto ocorrerá ou não. Se o salto não vai ser executado tudo
continua linearmente. Se é para ser executado, o outro buffer de prebusca é habilitado e inicia a
prebusca como se o salto fosse executado. Se finalmente o salto não for realizado, os pipelines de
instrução são limpos e a atividade de prebusca recomeça. Como o cache de instruções e dados são
separados, prebuscas de instruções não conflitam com referências a dados para acesso ao cache.
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O Pentium emprega um esquema de previsão dinâmica de saltos (“Dynamic Branch Prediction”).
Se a previsão é correta, não há penalidade na execução de uma instrução de salto. Se não é correta,
as penalidades são as seguintes:
Prefetch
(PF)
Estágio de
Decodifi-
cação 1
(DS1)
Estágio de Estágio de
Decodifi- Decodifi-
cação 2 cação 2
(DS2) (DS2)
Writeback Writeback
Write Buffers
O Pentium possui 2 buffers de escrita, um para cada Pipe (U ou V). A finalidade desses buffers é
aumentar o desempenho de escritas consecutivas na memória. Esses buffers de 64 bits são
carregados simultaneamente em um período de relógio. Escritas nesses buffers são enviadas para o
barramento externo do processador. Tais operações de escrita acontecem sempre na ordem em que
ocorrem. Não são possíveis leituras intermediárias.
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Unidade de Ponto Flutuante
X1 X2 WF
Estágio de Estágio de
Prefetch Decodifi- Decodifi-
Execução Writeback
(PF) cação 1 cação 2
(DS1) (DS2)
Os Pentium MMX
Os microprocessadores Pentium com tecnologia chamada pela INTEL de MMX (algo como
“Multimedia Extensions”) trouxeram quatro enriquecimentos básicos de projeto arquitetônico:
1. Arquitetura SIMD;
2. 4 novos tipos de dados.
3. 8 registradores MMX de 64 bits e
4. 57 novas instruções;
Como a própria INTEL propagandeia, esta mudança na arquitetura do processador foi a mais
importante desde o 80386, o qual extendeu a arquitetura de 16 para 32 bits e introduziu três modos
de funcionamento (real, protegido e virtual). Como de fato se verificou, tais mudanças foram
incorporadas a todas as gerações de processadores subsequentes da empresa.
Segundo a INTEL, a definição desta tecnologia foi resultado de trabalho conjunto entre arquitetos de
microprocessadores e desenvolvedores de software. Dentre os softwares analisados, incluiram-se
Gráficos, Vídeo MPEG, Síntese de música, compressão de voz, reconhecimento de voz,
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processamento de imagens, jogos e vídeo-conferência. O núcleo deste processador foi chamado de
P55C.
Esta análise mostrou muitas características comuns entre as diversas categorias de software. Os
atributos chave para estas aplicações foram:
• Tipos de dados pequenos e inteiros (por exemplo: pixel gráfico de 8 bits, amostras de
áudio de 16 bits);
• Loops pequenos altamente repetitivos;
• Multiplicações e acumulações frequentes;
• Algoritmos de computação intensiva;
• Operações altamente paralelas.
Assim, foi projetado um grupo de instruções novo, com instruções inteiras de propósito geral, visando
a otimização do processamento de tais aplicações.
Técnicas SIMD foram utilizadas de forma a permitir que múltiplas peças de informação pudessem ser
processadas com uma única instrução, provendo um certo paralelismo, reduzindo loops de
computação intensiva e, consequentemente, aumentando o desempenho de aplicações multimídia e
de comunicações.
O tipo de dado principal da arquitetura MMX é um pacote inteiro de ponto fixo, onde múltiplas
palavras inteiras são agrupadas em uma única quantidade de 64 bits. Estes pacotes são
manipulados por registradores MMX de 64 bits.
Como exemplo de benefício pode-se citar o pixel, geralmente representado em inteiros de 8 bits, ou
bytes. 8 desses pixels podem ser “empacotados” em uma única quantidade de 64 bits e movidos
para um registrador MMX. Uma instrução MMX ao ser executada, busca 8 pixels de uma só vez, faz
as operações lógicas e aritméticas sobre os oito elementos e escreve o resultado em um outro
registrador MMX.
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63 31 7 0
Registradores MMX
Campo
TAG 63 0
MM7
MM0
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Novas Instruções
As instruções lógicas e aritméticas são projetadas para suportar diferentes tipos de dados. Tais
instruções possuem um código de operação para cada tipo de dado suportado. Como resultado, as
novas instruções são implementadas com 57 códigos de operação. Um aspecto importante é que
instruções MMX não são privilegiadas, podendo ser usadas em aplicações,
codificadores/decodificadores, algoritmos e drivers.
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Pipeline Superescalar
Os Pentium MMX adicionam mais estágios ao pipeline. A integração do Pipe MMX com o Pipe de
inteiros é muito similar a do Pipe de Ponto Flutuante. A Figura 16 mostra esta estrutura de pipeline.
Os Pentium MMX adicionam um estágio de pipeline inteiro. Os bytes de instrução são prebuscados
do cache de código no estágio de prebusca PF e passados ao estágio de busca F. Quaisquer
prefixos são decodificados no estágio F.
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PF F DS1 DS2 E WB
E1 E2
E1 E2 E3
O estágio F é desacoplado da decodificação de instruções por meio de um buffer FIFO (“First In,
First Out”), o qual está situado entre os estágios F e D1 (“Decode 1”). Esta FIFO mantém até 4
instruções.
A cada período de relógio, 2 instruções são colocadas nesta FIFO. Pares de instrução são
colocados para fora de F e dentro de D1. Uma vez que a taxa média de execução de instruções é
menos que duas por clock, a FIFO está normalmente cheia. Quando a FIFO está cheia, esta deve
“bufferizar” qualquer “freio” que pode ocorrer durante a busca de instrução. Esta FIFO previne, o
estágio de Execução do pipe, de um “freio” na execução de instruções.
Para ilustração, o tipo de dado será uma palavra de 16 bits (word), contudo a maioria das operações
pode ser realizada para 8 e 32 bits.
A figura 17 mostra uma operação de adição (PADD[W] - “Add with wrap-around on [word]”). São
realizadas 4 adições de 8 elementos de 16 bits. Cada uma independente da outra e em paralelo.
Neste caso, o resultado mais à direta excede o valor máximo representável em 16 bits e o 17º bit é
perdido.
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a3 a2 a1 FFFF
+ + + +
b3 b2 b1 8000
A figura 18 mostra uma outra operação de adição (PADDUS[W] - “Add unsigned with saturation on
[word]”). Neste caso, uma saturação ocorre. Saturação significa que se a adição resulta em
“overflow” ou a subtração em “underflow”, o resultado é alterado para o maior ou para o menor valor
representável, respectivamente. Para uma operação sem sinal, com uma palavra de 16 bits, o maior
e o menor valor são: FFFFh e 0000h. Isto é importante para cálculos de pixels, onde a perda do 17º
bit poderia causar um pixel preto logo após um pixel branco em um gráfico 3D.
a3 a2 a1 FFFF
+ + + +
b3 b2 b1 8000
Os novos games 3D manipulam objetos 3D. Estas computações, tipicamente, são baseadas em
matrizes 4 x 4, as quais são multiplicadas por 4 vetores várias vezes. O vetor possui a informação de
X, Y, Z e a correção de perspectiva para cada pixel. A matriz 4 x 4 é usada para girar, escalonar,
translacionar e atualizar a informação de correção das perspectiva para cada pixel. Esta matriz é
aplicada a muitos vetores. A figura 19 mostra esses cálculos e o que faz a instrução PMADD.
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x' a0 a1 a2 a3 x
y' b0 b1 b2 b3 y
=
z' c0 c1 c2 c3 z
w' d0 d1 d2 d3 1
Perspectiva
Os Pentium PRO
O Pipeline do Processador Pentium PRO possui 3 unidades que se comunicam através de um Pool
de Instruções: A Unidade de Busca/Decodificação (ou “Front-End”), a Unidade de
Despacho/Execução (ou “Core”) e a Unidade de Retiro (ou “Retire”). A figura 21 exibe a ligação entre
estas unidades.
Port Port
Port 4
3
2
Port
0 Port
1
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Unidade de
Unidade de
Busca/ Unidade de
Despacho/
Decodifica- Retiro
Execução
ção
Pool de
Instruções
A Unidade de Retiro conhece como e quando confirmar do resultado especulativo temporário para
um estado arquitetural permanente.
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Barramento
Cache L2
de Sistema
Cache de
Cache de Dados L1
Instruções L1
Unidade de
Unidade de
Busca/ Unidade de
Despacho/
Decodifica- Retiro
Execução
ção
Pool de
Instruções
• Análise do Fluxo de Dados. Em seguida, analisa quais instruções são dependentes do resultado
ou dados de outras instruções, para criar uma sequência otimizada de instruções;
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• Execução Especulativa. As instruções são então “puxadas” especulativamente, com base no
esquema otimizado.
Arquitetura Superscalar
O barramento externo do Pentium PRO foi otimizado para suportar de 1 a 4 CPUs. A figura 23 ilustra
este fato.
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2.5.2 – Benchmarks
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2.6 - OS PENTIUM II
• Cache interno L1 32 Kbytes (16 K para instruções + 16 K para dados). Cache duas vezes maior
que o do Pentium PRO;
• Cache externo L2 é de 512 Kbytes em ½ velocidade (“half speed”), fazendo parte do cartucho de
metal e plástico que inclui o núcleo da CPU;
• Tecnologia de Processo de fabricação CMOS de 0,35 microns. A versão de 333 MHz usa o
processo de 0,25 microns;
• Encapsulamento em cartucho SEC (“Single-Edge Contact”) de 242 pinos, diferentemente do
Pentium PRO, o qual usava soquete ZIF (“Zero Force Insertion”);
• Suas primeiras versões, com arquitetura idêntica, operam nas velocidades de 233, 266, 300 e
333 MHz. Versões a 350 e 400 MHz, trazem ligeiras diferenças;
• Opera na velocidade interna de 66 MHz FSB (“Front-Side Bus”), exatamente como o Pentium
PRO;
• Possui 5 unidades de execução, como no Pentium PRO;
• Alimentação de 2,8 Volts;
• Endereçamento físico de até 64 Gigabytes;
• 7,5 milhões de transistores integrados;
• Suporte para até 2 processadores em uma placa, permitindo o multiprocessamento simétrico
(“SMP”);
• Segundo a INTEL, sua arquitetura foi otimizada para aplicações de 32 bits;
• Usa a interface de barramento chamada SLOT 1, diferentemente do Socket 7 do Pentium MMX.
A interface SLOT 1 deverá ainda ser usada até o início do ano 2000 em versões mais avançadas
deste processador, tais como o Katmai 450 e 500 MHZ e o Coppermine 533 a 6xx MHz;
2.6.2 - Benchmarks
A Figura 24 apresenta o iCOMP 2.0 (Benmchmark Multimídia da INTEL) para várias versões do
Pentium II, excluindo-se a versão de 333 MHz. Em seguida é exibida na Figura 25, uma CPU
Pentium II na presença de uma interface de aceleração gráfica AGP (“Advanced Graphics Port”).
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Fonte: www.tomshardware.com
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Linha Pentium II
1. Pentium II - KLAMATH
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• KLAMATH – Antigo codinome da primeira versão do Pentium II;
• 512 KB de Cache L2 a ½ velocidade nas versões de 266 a 300 MHz;
• Arquitetura P6 (mais evoluída do que a do Pentium PRO – P55C);
• Processo de fabricação CMOS de 0,35 microns (igual ao do Pentium PRO);
• 66 MHz FSB (“Front-Side Bus”).
2. Pentium II - DESCHUTES
5. Pentium II - XEON
• Núcleo do DESCHUTES;
• Processo de fabricação CMOS de 0,25 microns;
• 512 KB ou 1 MB de Cache L2, “full speed” (operando na mesma velocidade do núcleo), fora da
pastilha, em 400 MHz;
• 100 MHz FSB em SDRAM;
• Arquitetura Dual, P6;
• 4 GB de RAM Principal e 64 GB de RAM endereçável.
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• 100 MHz FSB, indo para 133 MHz FSB;
7. Pentium II - CASCADES
Linha CELERON
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Os barramentos ISA 8 bits e ISA 16 bits foram os barramentos utilizados pelos primeiros
microcomputadores realmente populares do mercado. A sigla ISA significa “Industry Standard
Architecture”. Os famosos PCs XT utilizavam o ISA 8 bits, que suportava placas de expansão
contendo um único pente. Já o ISA 16 bits suporta placas de expansão contendo dois pentes
separados por uma ranhura. Este barramento é também conhecido no jargão técnico como “AT”. Os
famosos XTs baseava-se em CPUs 8088 ou 8086. Já os PCs AT baseavam-se em CPUs 80286,
80386 e até i486.
O argumento desses fabricantes era o de que sempre procuraram oferecer aos seus usuários
produtos de mais baixo custo e com ampla disponibilidade de placas de expansão, qualidades que
na época (e nem hoje) não eram (não são) encontradas na opção pelo barramento MCA.
Para que o barramento EISA fosse compatível com a maioria das placas (ISA 8 e ISA 16) já
disponíveis no mercado, os conectores da placa mãe (onde se encaixam as placas de expansão)
dos microcomputadores foram mudados para conectores EISA/ISA. Ou seja, tanto placas ISA de 8
ou 16 bits, quanto placas EISA podiam e podem ser inseridas nos slots do sistema.
O artifício consistiu de dotar o conector de duas linhas de contactos, uma ISA e outra EISA. Placas
ISA penetram até a metade do conector fazendo uso da primeira linha de contatos (compatível ISA 8
e 16 bits). Placas EISA penetram completamente no conector fazendo uso da segunda linha de
contatos (compatível EISA). A profundidade de penetração das placas é determinada pelo número de
ranhuras das placas. No caso das placas ISA existe somente uma única ranhura e no das placas
EISA existem 6 ranhuras (uma ranhura maior e cinco menores). Assim, a profundidade dos contatos
do pente das placas de expansão EISA passa dos atuais 0,79 cm para 1,32 cm.
O Barramento MCA ("Micro Channel Architecture"), também de 32 bits, embora tenha havido
uma versão de 16 bits, foi o padrão de barramento adotado pela IBM para os slots de um micro ou
supermicrocomputador, o qual era incompatível com os barramentos ISA (8 bits e 16 bits). Mesmo
com a decisão da IBM de abrir o projeto de seu barramento para outros fabricantes de placas de
expansão, o padrão ISA/EISA fez parte da maioria dos sistemas 486 disponíveis no mercado
americano e brasileiro da época.
Segundo artigo da revista BYTE americana de novembro de 1989, o barramento EISA permite a taxa
de transferência máxima de 33 Megabytes/segundo, enquanto no barramento MCA 16 bits esta taxa
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cai para 20 MBytes/segundo. Ainda segundo a mesma revista, as placas EISA são mais baratas e
de fabricação mais fácil. Matérias na revista PC Magazine Brasil de agosto de 1992 apontavam o
desempenho de 40 Mbytes/segundo para o barramento MCA de 32 bits numa frequência de relógio
da ordem de 10 MHz, diferentemente dos 8,0 Mhz utilizados nos ISA e EISA).
O Barramento VESA
A Video Electronics Standards Association – VESA - baseada na idéia de que as interfaces de vídeo
integradas à placa-mãe eram uma limitação às rápidas atualizações que surgiam a todo momento no
mercado de vídeo, lançou um padrão de conexão para placas de vídeo. A associação já existia antes
do advento do barramento local e cuidava de padrões de arquitetura e compatibilidade de projetos
relacionados a vídeo de alta performance.
O VESA Local Bus veio introduzir o conceito de barramento próprio, interligado diretamente à CPU.
Operando em 32 bits e na mesma frequência do processador principal o barramento VESA consegue
taxas de transferências de até 132 MB/s, mas somente no modo rajada (“Burst”).
Basicamente, o barramento VESA duplica os sinais do 486, o que reduz o custo do projeto das
placas-mães e melhora sensivelmente o desempenho em relação ao barramento ISA.
Uma das limitações deste barramento é quanto à frequência e número de conectores, ou placas a ele
conectadas. Isto ocorre por estar ligado diretamente ao barramento do processador e operar em
frequências muito altas. Assim, o número de periféricos conectados é de no máximo três. Os
projetistas podem acrescentar mais conectores, além do número máximo recomendado pela
associação, mas fazendo isto sacrificariam a velocidade do barramento.
A maioria das empresas nacionais suportavam o padrão VL-Bus. Este não somente foi, em sua
época, o mais difundido, como era o padrão para o qual havia o maior número de placas de expansão
do mercado.
O Barramento PCI
O Barramento PCI (Peripheral Component Interconnect), outra arquitetura com barramento local, foi
criado pela Intel logo após o VESA. O Local Bus PCI veio aperfeiçoar o conceito VESA, introduzindo
um controlador de periféricos padronizado e definindo uma frequência fixa de operação em 33 MHz.
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O resultado foi um barramento mais barato que o EISA e MCA, embora um pouco mais caro que o
VESA.
A diferença básica entre o PCI e o VL-Bus está no projeto. Mais moderno e com capacidade para
suportar futuras alterações no hardware dos PCs, o PCI reúne características que o tornaram mais
atraente e mais enxuto que o VESA.
Além de ter sido projetado prevendo ambientes com múltiplos processadores, o PCI define o uso de
componentes multimídia no barramento local. O bus mastering também é suportado, junto com uma
linguagem própria de controle de barramento.
Segundo a Intel, placas desenhadas para serem usadas em barramento PCI funcionam em qualquer
máquina, seja ISA, EISA ou MCA.
O PCI tem como características o barramento assíncrono e a arquitetura multiplexada, possui uma
largura de barramento de 32 ou 64 bits, o que o torna mais apropriado para processadores baseados
no chip Pentium. É um barramento do tipo mezzanino, significando que ele é independente do
barramento do processador. Além disso, a especificação do PCI é mais precisa do que a do VESA e
isto já resultou em incompatibilidades em adaptadores VESA. Finalmente, o PCI não é dedicado a
um processador INTEL x86, mas também pode ser usado por processadores Motorola.
Os dois barramentos locais descritos têm praticamente a mesma velocidade em 32 bits, atingindo
picos de desempenho de 132 MB/s, mas este número pode variar muito, se forem considerados os
estados de espera e as operações do modo burst.
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PCI 64 64 264
O Barramento AGP
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A interface AGP é promovida pelo A.G.P. Implementors Forum, o qual provê suporte e facilidades na
adoção da especificação. Fazem parte deste Forum vários fabricantes de PCs, assim como
fabricantes de componentes gráficos.
Esta interface, como é conhecida, adiciona novas características às placas aceleradoras gráficas,
tais como: acesso em pipeline dedicado à memória principal e taxas de transferência mais rápidas.
Esta interface não é concorrente do barramento PCI, pois foi projetada pela INTEL especialmente
para uso dedicado por controladores gráficos e não para substituir o PCI. Este permanece um padrão
para um sistema de barramento de I/O, de uma maneira mais geral.
A interface AGP foi projetada para componentes gráficos ponto-a-ponto e é fisicamente separada do
barramento PCI, usando um conector separado. A AGP permite alocação dinâmica da memória
principal, tornando-a mais flexível.
Esta interface está incorporada à maioria das placas-mães de hoje baseadas no processador
Pentium II. A figura 26 mostra um diagrama de blocos da interface AGP, na presença dos
componentes da placa-mãe.
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No artigo mencionado, o autor procura demonstrar que o pico teórico para o AGP é de 528 MBytes/s
(8 x 66 Mbits/segundo), pois a atual limitação do transporte de dados da CPU para a memória
principal está em 66 MHz do Clock do barramento: “Therefore AGP will never be able to get a
throughput of 528 MB/s, since this is the whole bandwidth of main memory and thus it has to
be shared with CPU and others” . E mais, esta taxa somente é válida com o uso de memórias
SDRAM, pois em memórias do tipo EDO é consideravelmente mais lenta. O autor explica que o que
o AGP realmente necessita é que o barramento principal das máquinas suba para 100 MHz
(chegando atualmente ao mercado), quando então o pico teórico seria de 800 Mbytes/s.
Existem propostas concorrentes do AGP da INTEL, as quais colocam nas placas gráficas a memória
necessária ao refrescamento do vídeo e não usam a memória principal do sistema que é
compartilhada por todos os outros periféricos. A INTEL raciocina que isto pode resultar em um custo
mais elevado do que proposta AGP, em função do alto custo das memórias.
A figura 28 exibe um benchmark entre uma placa gráfica com barramento PCI e uma com
barramento AGP. Enfatiza-se que os barramentos, como mencionado anteriormente, não são
comparáveis, uma vez que se destinam a diferentes objetivos. Notar que em resoluções normais,
640x480 pixels, não há praticamente diferença de desempenho entre as duas placas testadas.
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Com o avanço tecnológico e o surgimento do INTEL 80386, com um barramento de dados de 32 bits,
a paz nas indústrias terminou e, como já mencionado, surgiu uma briga entre o MCA da IBM e o
EISA da Gang dos Nove, vencida pelo EISA em termos mercadológicos. A Tabela 4 exibe uma
comparação entre o EISA e o ISA 16 bits.
Para finalizar este capítulo, vale ressaltar alguns aspectos do barramento PCI.
O PCI é considerado um barramento “mezzanino”, ou seja, nem ligado diretamente à CPU, nem
ligado diretamente aos dispositivos de I/O. É divorciado da CPU, dando a esta alguma independência
e a abilidade de competir com mais dispositivos. É multiplexado no tempo, significando que linhas de
endereços e linhas de dados compartilham conexões. Possui um modo de rajada próprio, o qual
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permite que um ciclo de endereço pode ser seguido por tantos ciclos de dados quanto o overhead
do sistema permitir.
A 33 MHz pode transferir 32 bits por período de relógio, implicando numa taxa de 132 MBytes/s (4
bytes x 33 Mbits/s). A especificação 2.1 do PCI inclui um barramento de 64 bits a 66 MHz,
implicando em uma taxa teórica máxima de 528 MBytes/s (8 bytes x 66 Mbits/s), conforme exibido
na Figura 27.
Atualmente há dois tipos de barramentos, ditos aqui, secundários: O EIDE (“Enhanced Integrated
Drive Eletronics”) e o SCSI (“Small Computer System Interface”). Nesta seção trataremos
destes dois tipos. Na literatura técnica, normalmente este barramento é chamado de interface.
Portanto, a partir deste momento usaremos os dois termos indistintamente.
A interface IDE
Esta interface se tornou padrão de mercado durante muitos anos por dois bons motivos: a facilidade
de uso e o baixo custo. Desenvolvida pela Western Digital e pela Compaq, foi uma evolução natural
da interface de disco original do IBM AT - a ST 506 - apresentada em 1984. As controladoras IDE (e
não EIDE) não possuiam ROM na placa, pois os sistemas IBM PC AT e compatíveis dispunham de
rotinas internas da BIOS para suportar este padrão de disco rígido. As controladoras IDE usam
endereços de portas I/O de 1F0 a 1F7 para os registradores de controle e IRQ14 para o atendimento
às interrupções.
A antiga controladora IDE continha um pequeno cache de disco, que variava de 32 a 512 KB, o qual
proporcionava um ganho de desempenho. Os discos IDE possuem a controladora integrada no
próprio disco. A controladora é conectada ao barramento do sistema usando um único cabo de fita
achatada. Ele é acoplado a um conector de 40 pinos na placa-mãe ou numa placa adaptadora
separada. A placa é simplesmente uma interface para o barramento do sistema PC.
Uma de suas características populares é a transparência. Não é necessário um driver especial para
um disco IDE, pois este é definido e suportado na BIOS do sistema e na própria interface IDE.
As desvantagens principais da interface IDE são: a limitação no tamanho dos discos que podem ser
acoplados e nas taxas de transferência de dados que podem ser alcançadas.
A capacidade dos drives IDE é restringida não pela BIOS ou pela interface individualmente, mas pela
combinação das duas. Tanto a BIOS do PC padrão, quanto a interface IDE suportam drives de
grande capacidade. Entretanto, quando combinadas, não conseguem suportar drives acima de 528
MB, devido aos diferentes números de bits que cada uma reserva para definir as diferentes
características: cilindros, cabeças e setores por trilha - de um drive.
A taxa de transferência de uma unidade IDE está limitada ao máximo de 5 MBytes/s, num
barramento ISA. Uma placa IDE controlava no máximo dois discos rígidos e dois acionadores de
discos flexíveis.
A Interface EIDE
O barramento IDE possui atualmente uma versão mais avançada, chamada de EIDE (“Enhanced
IDE”), com melhor desempenho, mais recursos, suportando até 4 drives de (dois canais) dispositvos
conectados ao barramento, incluindo CD-ROMs e melhor aproveitamento do barramento local, seja
VESA ou PCI. Os discos do antigo padrão IDE tinham no máximo 528 MB e velocidade máxima de 5
MBytes/s, enquanto os EIDE chegam até 8,4 GB, tamanho máximo de disco e arquivo reconhecido
pelo Windows NT, por exemplo. A velocidade máxima atingida por esses discos é 13,3 MBytes/s.
Em condições normais a taxa alcançada pelo EIDE é de 10 MBytes/s.
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O Barramento SCSI
A interface SCSI é uma interface de propósito geral usada para acoplar vários dispositivos de I/O ao
computador. Esta consiste num barramento paralelo de 8 bits que pode suportar até oito
dispositivos, entre discos rígidos, acionadores de discos flexíveis, CD-ROMs, fitas DAT, Scanners e
a própria placa controladora. Cada um possui um controlador próprio, que recebe instruções através
do barramento. A placa de interface SCSI, que ocupa um conector de expansão do PC, é chamada
de placa hospedeira. Ela controla o barramento SCSI, envi ando comandos e dados para os
dispositivos, recebendo confirmações e dados dos mesmos.
O barramento SCSI usa um protocolo de comandos e não uma interface de unidade. Para ler um
bloco de dados, a placa hospedeira envia um comando através do barramento, como uma sequência
de bytes. O dispositivo alvo decodifica e executa, enviando depois os dados. Teoricamente, isto
oferece independência de dispositivo. Na prática, entretanto, nem sempre isto se verifica, devido às
variações nas implementações de diferentes fabricantes.
O padrão SCSI define um tipo de dispositivo que possui algoritmo interno de manipulação das
requisições de leitura e escrita de dados. Ao contrário das interfaces IDE, que operam numa relação
Mestre-Escravo, as controladoras SCSI podem reordenar as requisições aleatórias de dados,
provenientes de diversos dispositivos, para minimizar o tempo de busca das informações.
Os discos rígidos SCSI têm capacidade que varia desde 200 MB (mínimo recomendável) até
dezenas de gigabytes, não precisando de nenhum recurso especial de configuração. Vale lembrar
que o DOS 6.22 e o Windows 3.11 “viam” arquivos e discos de até 2 GB, apenas. Essas diferenças
refletem-se nas aplicações destinadas aos dois tipos de interface (SCSI e IDE). Os sistemas SCSI
são recomendados para ambientes que exijam segurança, rapidez e suporte a vários dispositivos.
Os discos SCSI são atualmente divididos em SCSI-1, SCSI-2 e SCSI-3. O SCSI-1 é o primeiro
padrão, define um barramento paralelo de 8 bits, que suporta tranferências de até 5 MBytes/s.
O SCSI-2 surgiu logo depois da consolidação do primeiro padrão. O SCSI-2 suporta um barramento
mais rápido, de 16 ou 32 bits e mantém a compatibilidade com o anterior, de 8 bits. O SCSI-2 foi
divulgado publicamente em 1990 e pode atingir, teoricamente, a taxa de transferência de até 40
MBytes/s.
Os dispositivos SCSI-2 que suportam o barramento mais rápido, de 10 MBytes/s, são chamados
Fast SCSI, enquanto os que aceitam barramento de 16 ou 32 bits de 20 MBytes/s, são conhecidos
como Wide SCSI. Existem ainda interfaces e dispositivos que combinam esses dois padões, o Fast
SCSI e o Wide SCSI, que podem atingir velocidades de até 40 MBytes/s. O padrão SCSI-3 é um
barramento de 16 bits, com velocidade de até 40 MBytes/s, cabeamento de fibra óptica, podendo
suportar de 8 a 32 dispositivos.
Uma controladora SCSI Disk Array possui alta performance e confiabilidade. Dentro do Disk Array,
todos os discos são vistos como um só. Isto possibilita a distribuição dos dados pelos vários discos,
permitindo um acesso de alto desempenho através de operações de I/O simultâneas. Além disso, o
Disk Array dispõe de várias implementações de RAID (Redundant Array of Inexpensive Disk) que
garantem a integridade das informações, como o mirroring (espelhamento) e a técnica de paridade.
A Tabela 5 exibe um resumo das velocidades alcançadas pelos diversos padrões de barramento
secundário.
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EIDE 16 40 4 10
SCSI 8 50 8 5
Fast SCSI-2 8 50 8 10
Fast & Wide SCSI-2 16 68 8 20
Ultra Fast Wide SCSI-2 16 68 32 40
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A Figura 29 exibe a evolução da estrutura de um programa na memória, desde o 8085 até o i486.
80386/i486
8086/8088
8080/8085
FFFFFFFF Pilha
FFFFF Extra
Pilha Dados 1
FFFF Pilha
COMPILADORES LIGADORES
MONTADORES CARREGADORES
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Figura 30 – Processo de Desenvolvimento de Software em Assembly
• MONTADORES: São programas que traduzem o programa fonte escrito em linguagem Assembly
para programas objetos. Montadores testam a correção da sintaxe utilizada pela linguagem para
representar o programa fonte;
O formato típico de uma linha fonte inclui os campos RÓTULO, MNEMÔNICO, OPERANDO(S) e
COMENTÁRIOS, separados por caracteres separadores de campos, tais como ":" e ";".
Têm-se três tipos de linhas fonte: INSTRUÇÕES, DIRETIVAS e CONTROLES (próprios de cada
montador Assembly ou "Assembler").
O montador Assembly do 8080/Z80, a partir de um arquivo ".ASM" gera dois tipos de arquivo, um em
formato hexadecimal, ".HEX" (programa objeto) e outro em formato hexadecimal mais o programa
fonte original, ".PRN" (este último pode ser impresso). O carregador usa como entrada o arquivo em
hexadecimal para gerar um programa executável, ".COM", como saída.
Existem vários montadores Assembly para o 8086/8088, entre eles o chamado MASM ("Macro
ASseMbler Programming"). A figura abaixo mostra o processo de geração de arquivos com o MASM
e demonstra o uso de um depurador Assembly.
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0939:0100 B402 MOV AH,02
0939:0102 B221 MOV DL,21
0939:0104 CD21 INT 21
0939:0106 CD20 INT 20
!
Program terminated normally
C:\>
Para concluir este item pode-se dizer que qualquer software em linguagem Assembly pode ser
desenvolvido e testado em um microcomputador comum para posterior gravação em memória PROM,
EPROM ou EEPROM, a qual ficaria residente no sistema controlado por microprocessador.
Programadores e apagadores de EPROM estão disponíveis no mercado para facilitar o processo de
programação física da EPROM e eventual apagamento devido a alterações no programa residente.
No caso da EEPROM, isto não é necessário, pois este tipo de memória pode ser apagado e
reprogramado (“Electricaly Erasable”) diretamente no sistema a microprocessador sem desligamento
da máquina.
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5.1 – O 68.000
No interior deste capítulo serão citadas, oportunamente, as diferenças entre o 68.000 e o seu
concorrente mais próximo na época, o 8086. Será dado um enfoque comparativo para que se possa
ter uma idéia das diferenças de arquitetura entre os micros da linha PC/PS e os da linha
Apple/Macintosh e suas implicações no desempenho dessas máquinas.
O nome Macintosh surgiu quando em 1796, em Ontário - Canadá, um fazendeiro de nome McIntosh
tornou popular uma maçã, lhe dando o seu nome. Jef Raskin, consumidor habitual deste tipo de
maçã e responsável, no seu início, pelo projeto de um micro revolucionário na APPLE, batizou este
micro de Macintosh (com erro voluntário de ortografia).
O 68.000, possui características internas apropriadas para suportar o sistema operacional UNIX. Em
outras palavras, foi concebido para receber um sistema operacional multitarefa e multiusuário,
diferentemente do 8086. Nestes termos, pode-se dizer que este é muito mais potente que um 8086.
5.1.1 - Arquitetura
O 68.000 operava em dois modos: modo Supervisor e modo Usuário. No Modo Supervisor o 68.000
podia executar instruções privilegiadas, não executáveis no Modo Usuário. Assim, o 68.000
suportava um sistema operacional multitarefa e multiusuário. O 8086 não possuía modos similares,
apenas a partir do 80286 pode-se contar com o suporte a ambientes multitarefa e multiusuário.
Internamente, o 68.000 possuía 17 registradores de 32 bits, sendo oito para dados e nove para
endereços (dois desses últimos reservados para apontadores de pilha). O 8086 tinha somente 4
registradores de 16 bits mais três registradores de índice separados. Esta característica trazia
vantagens em desempenho para o 68.000, uma vez que mais operações podiam ser realizadas no
interior da pastilha, evitando acessos frequentes à memória principal, o que significaria atrasos ainda
maiores no processamento.
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O 68.000 era compatível em hardware com os circuitos periféricos de 8 bits da própria MOTOROLA.
Uma similaridade é encontrada no 8088 da INTEL, também compatível em hardware com os circuitos
periféricos de 8 bits da própria INTEL. As duas fábricas sempre lançam pastilhas compatíveis com
circuitos periféricos de seus antecessores.
Os tipos de dados suportados pelo 68.000 são: bit, nibble (4 bits), byte, word e long-word (32 bits).
Este opera em ponto flutuante tão rápido quanto o par 8086/8087. Aqui praticamente não existem
diferenças importantes.
A MOTOROLA usa a designação de "Exceção" para o que o 8086 interpreta como "Interrupção". A
MOTOROLA considera que interrupções são casos particulares de exceções. O 68.000 tratava dois
tipos de exceção: as exceções geradas internamente e as geradas externamente, como segue.
• Exceções Internas: procedimentos de exceção são executados quando a CPU detecta erros
internos, tais como: erros de endereçamento, violação de privilégio e códigos de operação ilegais
ou quando a CPU executa determinadas instruções de programa, tais como: TRAP e TRACE;
• Exceções Externas: procedimentos de exceção são executados quando a CPU recebe sinais
de hardware de fontes externas, tais como: erros de barramento, reset e pedido de interrupção.
Uma tabela de vetores para processamento de exceções fica alocada na memória residente,
contendo 256 possíveis vetores para processamento de exceções (1024 bytes). No 68.000 há 7
(sete) níveis de prioridade para exceções. No 8086 havia 3 (três) níveis de prioridade de interrupção
(software, não mascarável e mascarável, nessa ordem). Isto não chega a ser uma vantagem do
68.000, uma vez que no caso de microcomputadores, tais níveis são largamente suficientes.
A vantagem do 68.000 aqui vinha do fato de que o tratamento de exceções possuía um esquema
mais direto e simples que no 8086, onde o programador tem mais preocupações. Vale ressaltar, que
quanto menor é o tempo de programação maior é a produtividade do programador e mais
rapidamente os produtos são lançados no mercado.
5.2 – O 68.010
Há pouco a dizer sobre o 68.010, a não ser que este é idêntico ao 68.000, com algumas ressalvas.
A primeira é a de que usa suporte para memória virtual, ou seja, possui os pinos e os sinais
necessários à comunicação com um circuito gerenciador de memória virtual (não disponível no
68.000). A segunda é a de que inclui algumas novas instruções, justamente para gerenciamento
desta memória virtual.
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5.3 – O 68.020
O 68.020 é dotado de 3 (três) unidades lógicas e aritméticas, possui uma memória cache interna de
256 bytes ou 64 "long-words" (32 bits) e usa uma estrutura "pipeline" de 3 instruções (busca,
decodificação e execução) de 32 bits. A busca de uma instrução no 68.020 significa um acesso a
uma instrução de 32 bits e não dois acessos de 16 bits para buscar uma única instrução (como
ocorre no 68.000 e 68.010).
O 68.020 a 16.67 Mhz é compat¡vel em código objeto com o 68.010 e possui um desempenho 6
(seis) vezes superior ao do 68.000 a 8 Mhz. Foram incluídas ainda, 20 novas instruções e dois novos
registradores foram acrescentados no modo supervisor.
5.4 – O 68.030
O antigo Mac SE/30 (CPU 68.030 a 15,667 Mhz) era 4 (quatro) vezes mais rápido que o Mac SE
(CPU 68.000). A pastilha 68.030 incorpora a unidade de gerenciamento de memória virtual ou PMMU
("Paged Memory Management Unit"). O barramento do Mac SE/30 foi mudado do NuBus (dos Mac
Plus e SE) para o chamado "Direct Slot 030", a fim de se adaptar a capacidade de endereçamento
de 32 bits do 68.030. Por isso, este microcomputador não aceitava placas de expansão usadas nas
versões anteriores.
Um outro antigo modelo, o Mac IIcx também operava sob controle da CPU 68.030, mas numa
frequência de relógio de 25 Mhz. Além disso, incorporava uma pastilha (68.882) de gerenciamento de
memória virtual e um slot adicional para cache.
Não se pode comparar a frequência de relógio de 15,76 Mhz do 68.030 com as frequências, por
exemplo do i386 33 Mhz. Arquiteturalmente diferentes, os microprocessadores da INTEL usam vários
períodos de relógio (algumas instruções necessitam de até 236 períodos de relógio) ou vários ciclos
de máquina para executarem uma instrução, enquanto que os microprocessadores MOTOROLA
usam poucos períodos de relógio (a mais longa instrução tem uma duração de apenas 74 períodos
de relógio). Portanto, as frequências baixas utilizadas pelos microprocessadores MOTOROLA não
significam baixo desempenho como se poderia precipitadamente concluir.
5.5 – O 68.040
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As primeiras versões de Macintosh eram baseadas na CPU 68.000. Versões mais recentes são
baseadas nas CPUs 68.040, 68.060 e Power PC.
Duas unidades de memória independentes se comunicam com a IU e a FPU. Cada unidade possui
uma MMU, unidade de gerenciamento de memória virtual, que translaciona endereço lógico para
físico. Instruções no interior da pastilha e cache de dados operam independentemente e são
acessadoa em paralelo com a translação de endereço. O cache aumenta o desempenho geral. Tanto
a IU como a FPU possuem pipeline e a IU executa concorrentemente com a FPU. O Controlador de
Barramento opera em modo Burst, de forma concorrente com todas as outras unidades funcionais. O
nível Write-Back de pipeline recebe sempre um resultado prévio da computação que poderá ou não
ser escrito em memória externa. Isto aumenta o desempenho, pois o acesso à memória externa é
sempre mais demorado que o acesso ao cache interno. Assim, o resultado da computação só é
escrito em memória externa, após confirmação do mesmo.
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O Barramento do Macintosh
O padrão de barramento do Macintosh, por volta de 1989, era o NuBus, ou ANSI/IEEE 1196-1987,
concebido no MIT no fim dos anos 70, com forte apoio da Western Digital e da Texas Instruments. A
banda passante do NuBus era de 20 MBytes/s e, se utilizado em "modo bloco" podia chegar a
uma taxa de 37,6 MBps. Neste ponto, vale ressaltar as bandas passantes, na época, do PC XT, 1,0
MBps, e de um PC AT, 2 MBps. Naqueles anos, o único barramento comparável era o MCA 16 bits,
utilizado nos PS/2 da IBM, o qual possuía a mesma banda passante do NuBus.
Com este barramento os Macintosh aceitavam placas de 8, 16 e 32 bits. Já nos PCs/PSs, isto
variava segundo a máquina. O NuBus foi concebido para ser utilizado por qualquer microprocessador,
enquanto que o MCA aceitava somente microprocessadores da INTEL. A implicação disto era que
um Macintosh aceitava uma placa 386 da INTEL, podendo rodar DOS ou OS/2, o inverso não era
verdadeiro, isto é, não se podia, em princ¡pio, colocar uma placa da APPLE em um PS/2. O fato é
que os antigos barramentos dos XTs e ATs estão definitivamente obsoletos, pela sua banda
passante hoje considerada insuficiente.
Enquanto os PCs funcionavam sob controle do DOS e do controvertido OS/2, os Macintosh eram
controlados por um sistema operacional de propriedade da APPLE, que desde seu lançamento, em
1984, procurou não ser hermético e chegar de uma vez mais próximo do usuário final. Corre o boato
que o MS-Windows na sua versão inicial nada mais era do que uma cópia pior do sistema
operacional do Macintosh. Assim a APPLE, aproveitando os resultados dos trabalhos do PARC
("Palo Alto Research Center") da XEROX, apresentou um dos primeiros sistemas a adotar a
representação simbólica, sob a forma de "ícones" (pictograma que representa um documento, um
programa, uma função, etc) de arquivos. Este sistema era composto de um trio: a memória ROM da
máquina, os arquivos "System" e "Finder", aos quais vieram se somar cerca de 20 outros módulos
anexos.
A memória ROM teve pelo menos três versões e continha, além dos programas de interfaceamento
com o hardware, programas gráficos, caixa de ferramentas, etc. Os arquivos "System" e "Finder"
eram indissociáveis e complementares. Um Macintosh não era "bootável" se estes dois arquivos não
fosem encontrados no mesmo subdiretório.
Juntamente com a versão 5.0 do sistema operacional, foi lançado o "MultiFinder", um "Finder"
multitarefa. O "MultiFinder" foi disponibilizado em 1987, anos antes do aparecimento dos primeiros
sistemas operacionais multitarefa para micros. A APPLE tem, assim, larga experiência com este
tipo de sistema.
Por volta de 1992, a Apple anunciou que o sistema operacional acompanhando os novos micros seria
o "System 7.1". O Sistema se tornaria "internacional", ou seja, com telas e menus em inglês,
espanhol, francês, japonês e português. Esta versão do software vinha embutida nos Macintosh.
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5.6 – O 68.060
O mais importante nesta CPU é que a unidade de Inteiros, IU, contém um pipeline dual, uma
interface lógica para a FPU e controle lógico para a escrita de dados no cache e MMU. Isto implica
na execução de mais de uma instrução durante cada ciclo de clock.
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O Branch Cache na Unidade de Busca permite a deteção antecipada do salto, antes que a mudança
de fluxo afete a unidade inteira.
5.7.1 - Origem
Exceções de Ponto-Fixo
Computação de Ponto-Fixo
Ponto-Flutuante
Modelo de Armazenamento
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especificar quais páginas de armazenamento de dados o processador manterá em um estado
consistente.
Extensões de 64 bits
Os registradores acessíveis às instruções de ponto-fixo foram estendidos para 64 bits, com poucas
exceções. Um bit de Modo de ambiente foi adicionado ao registrador de status da máquina para
selecionar ambiente de 32 ou 64 bits. As especificações de 4 instruções existentes de LOAD de
ponto-fixo foram mudadas para implementações de 64 bits. Várias instruções aritméticas, de ponto-
fixo e de ponto-flutuante foram adicionadas para manipular operações com e sem sinal em 64 bits.
A família PowerPC da Motorola possui vários membros, os quais possuem utilização específica. Os
microprocessadores usados em computadores handheld, notebooks, desktops, workstations e
servidores são:
• PowerPC 601;
• PowerPC 603;
• PowerPC 604;
• PowerPC 620;
• PowerPC 602;
• PowerPC 603;
• MPC821;
• MPC823;
• MPC860;
• MPC505.
Como não podia deixar de ser, além dos microprocessadores, a Motorola também fabrica circuitos a
serem utilizados como periféricos desses microprocessadores, tais como: MPC105 (Controlador de
cache, ponte PCI e interface de DRAM num único chip).
PowerPC 620
O PowerPC 620 é uma implementação de 64 bits da arquitetura RISC do PowerPC com as seguintes
características:
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PowerPC 750/740
• 2 unidades de Inteiros
• Unidade de Registradores de Sistema
• Unidade de Processamento de Saltos
• Unidade Load/Store
• Unidade de Ponto Flutuante
• Projeto de 1,9 a 2,5 Volts (interno) e 3,3 Volts (I/O) com 3 modos de salvamento de potência;
• Cache L1 de 32 Kbytes para instruções e 32 Kbytes para dados, fisicamente separados;
• Suporte a Cache L2 on-chip de até 1 MBytes (o PowerPC 740 não possui cache L2 “on-chip”);
• MMU suporta 4 GigaBytes de memória física e 1 PetaBytes (2 52 bits) de memória virtual;
• Barramento de Dados de 64 bits;
• Barramento de Endereços de 32 bits;
• 6,5 milhões de transistores integrados;
• Tecnologia de Processo CMOS estático de 0,25 ou 0,29 micron;
• O PowerPC 750 opera nas velocidades de 200, 233, 266, 300, 333 e 366 MHz;
• O PowerPC 740 opera nas velocidades de 200, 233, 266 e 300 MHz;
• 671 MIPS @ 366 MHz (750) e 550 MIPS @ 300 MHz (740).
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A arquitetura interna dos mesmos, normalmente, é dotada de CPU, memória RAM, memória
EPROM, portas paralelas, portas seriais, temporizadores, contadores e lógica de expansão de
barramento.
Como já mencionado, o 8052 faz parte de uma família de microcontroladores, conforme tabela a
seguir:
• CPU de 8 bits;
• Oscilador e Circuitos de Relógio Embutidos;
• 32 linhas de Entrada e Saída;
• 64 KB para endereços da memória de dados;
• 64 KB para endereços da memória de programa;
• 3 contadores/temporizadores de 16 bits;
• 5 fontes de interrupção (2 externas, 2 internas e 1 da porta serial);
• Porta Serial Full-Duplex;
• Processador Booleano;
• 4 modos de funcionamento para os 3 Temporizadores;
• 4 modos de funcionamento para a Porta Serial.
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3 Contadores/
ROM /
RAM Temporiza-
EPROM
(256 Bytes) dores
(8 KBytes)
(16 bits)
CPU (8 bits)
8052
Entrada/Saída
Controle de Entrada/Saída
Paralela
Expansão de Serial
Programável
Barramento Programável
(32 Linhas)
Para dar uma idéia comparativa, em relação a microprocessadores de propósito geral, são listados
abaixo os Registradores Internos do 8052.
A – Acumulador
B – Reg. Utilizado em operações de multiplicação, divisão e rascunho
PSW – Reg. De Status (CY, ACY, OVF, PARITY, ...)
SP – Stack Pointer
DPTR – Endereço de 16 bits
P0, P1, P2 e P3 – Latches das Portas
SBUFF – Buffer para a Porta Serial
TH0, TL0, TH1, TL1, TH2, TL2 – Temporizadores de 16 bits
IP, IE, TMOD, TCON, SCON, PCON – Reg. de Controle
O acesso à memória externa é feito com o auxílio dos seguintes sinais: PSEN (“Programa Store
Enable”) para a memória de programa e RD (“Read”) e WR (“Write”) para a memória de dados mais
os endereços correspondentes.
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ROM Interna
(8 KBytes)
64 RAM Externa 64
KBytes (Dados) KBytes
RAM Externa
(Programas)
128
Bytes
RAM Interna
Registradores
Internos
As interrupções são:
• INT 0 e INT 1 – Pinos da CPU projetados para receber pedidos externos de interrupção;
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Esta pastilha é a geração seguinte do MC68360 para aplicações de redes e comunicação de dados.
Esta pastilha integra 2 blocos de processamento: o primeiro é o núcleo do PowerPC e o segundo
é o Módulo Processador de Comunicação (CPM), muito similar ao MC68360. Esta arquitetura dual
provém um consumo mais baixo de potência do que o tradicional, por que o CPM assume as tarefas
de controle de periféricos do núcleo PowerPC.
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Todos os processadores mencionados até a seção anterior, em geral, são considerados como
máquinas CISC ("Complex Instruction Set Computer"). Guardadas as diferenças de projeto
arquitetônico entre INTEL e MOTOROLA, todas essas máquinas possuem um conjunto de
instruções, considerado por pesquisadores de arquitetura como, demasiado grande. Ainda que
estruturas pipeline possam ser encontradas no interior das máquinas CISC, isto não significa que
seu projeto tenha sido direcionado para a otimização da compilação de programas, como é bem o
caso das RISC.
As máquinas RISC ("Reduced Instruction Set Computer") apareceram no início dos anos 80 em
laboratórios de empresas (p.e. IBM), como o IBM 801, e em instituições de pesquisa: RISC I e RISC
II na Universidade da Califórnia - Berkeley e MIPS na Universidade de Stanford. Em 1985, todas as
três estavam operacionais.
Cada um dos projetos tinha diferentes requisitos e objetivos, mas alguns princípios eram comuns:
O objetivo das máquinas RISC era o de aumentar a eficiência da interface entre o compilador e o
hardware e não, diminuir o "gap" entre o usuário e o hardware. Este último tem sido o objetivo das
máquinas consideradas CISC, como os microprocessadores de desktops e alguns servidores.
Pelo fato das instruções serem simples e pouco numerosas, várias transferências CPU/Memória e
vice-versa são necessárias. Este problema vem sendo resolvido com a técnica de "cache", ou seja,
ler um grupo de instruções de uma única vez, enfileirá-las e executá-las em seguida.
Um outro aspecto diz respeito aos numerosos registradores internos a processadores RISC. Pode-se
armazenar nesses registradores uma grande quantidade de dados temporários, no interior da
pastilha, sem que sejam necessários vários acessos à memória principal.
A técnica de "pipeline" em vários níveis também é utilizada para aumentar ainda mais a taxa de
execução de instruções.
Algumas máquinas RISC executam uma instrução por ciclo de relógio, isto para implementar um
pipeline eficiente. As máquinas clássicas utilizam vários ciclos de máquina, contendo vários ciclos
de relógio para a execução de uma única instrução.
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As instruções RISC, em geral, são de mesmo comprimento para aproveitar de maneira eficiente a
estrutura pipeline, uma vez que comprimentos diferentes levariam ao aumento do número de acessos
à memória para busca de instruções e, no caso de necessidade de uso de memória virtual, poderiam
haver quebras de páginas difíceis de serem gerenciadas.
Pode-se dizer também que máquinas RISC foram construídas para diminuir o "gap de desempenho"
das máquinas e não o "gap semântico" entre o usuário e a máquina. Processadores CISC, ao
contrário, como qualquer um pode notar, diminuíram muito esse "gap semântico".
Um outro aspecto não menos importante foi o contra-senso, durante uma certa época, de se utilizar
máquinas RISC como equipamento central controlando vários terminais, pois certamente o projeto da
sua arquitetura não foi direcionado para tal e sua parte de Entrada/Saída muito menos. O que uma
máquina que usa um processador RISC como CPU faz é otimizar a ação de compiladores e
aumentar muito a velocidade de processamento, tornando-a adequada ao desenvolvedor de
aplicações "pesadas" ou aqueles que necessitam de recursos gráficos e de processamento,
considerados hoje, de primeira qualidade.
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Demanda de Aplicações
Speaker
Veri¼ cation
1 MIPS Sub-Band
Speech Coding
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Tendências de Tecnologia
100
Supercomputers
10
Performance
Mainframes
Microprocessors
Minicomputers
1
0.1
1965 1970 1975 1980 1985 1990 1995
1,000
u
u
u
u
uu
uuu
u R10000
uuu
u
100 uuu
uu
u
uuu
uuu Pentium100
u
Clock rate (MHz)
uu
u u
uuu
uu
uu uu
u
u uuu
u uu uu
uu
uu
ui80386
uu u
10 i8086 u i80286
u
u
i8080
1 uu
u i8008
i4004
0.1
1970 1980 1990 2000
1975 1985 1995 2005
Figura 36 – Taxa de Crescimento da Freqüência de Relógio
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100,000,000
u
10,000,000 uu u
u
u u R10000
uu
uu uu Pentium
uu
u
uu
uu
u
uuuuuu
u u u
1,000,000
Transistors
uuu
u
u u
u i80386
i80286 u u u u R3000
100,000 u u u R2000
u i8086
10,000 u
u i8080
u
u i8008
i4004
1,000
1970 1980 1990 2000
1975 1985 1995 2005
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1. Arquiteturas Vetoriais
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2. Arquiteturas SIMD
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1. Alocação de Recursos
3. Desempenho e escalabilidade
No momento atual, ano 1999, verifica-se uma taxa de 50 a 100% de aumento de desempenho nos
microprocessadores a cada ano. A capacidade das RAMs dinâmicas quadruplica a cada 3 anos. A
densidade dos discos magnéticos cresce 50% anualmente. Isto força uma tendência de se utilizar
microprocessadores padrão. Além disso, o usuário força uma tendência de que a potência dos
sistemas de computador deve aumentar com o número de processadores, o que hoje não
corresponde a realidade.
Um outro aspecto é verificar os modelos utilizados pelos 500 computadores mais rápidos do mundo.
A figura 39 exibe a tendência de uso de máquinas à Passagem de Mensagens.
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350
313 319
u
300 n 284
u
239
Number of systems
250
u u MPP
200 n PVP
n 198
u187 s SMP
150
110 106
100 s
n n
106
s s
50 73
63
0s
11/93 11/94 11/95 11/96
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Mensagens
Operações de
Sincronização
Dados
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O IBM SP-2
Power 2
CPU IBM SP-2 node
L2 $
Memory bus
General interconnection
network formed from Memory 4-way
interleaved
8-port switches controller
DRAM
MicroChannel bus
NIC
I/O DMA
DRAM
i860 NI
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O INTEL PARAGON
Mem DMA
ctrl
Driver
NI
4-way
Sandia’ s Intel Paragon XP/S-based Supercomputer
interleaved
DRAM
8 bits,
175 MHz,
2D grid network bidirectional
with processing node
attached to every switch
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Segunda Geração (1988-1992) – Arquitetura com uma topologia de grade, sendo o roteamento
realizado por hardware. Um exemplo é o INTEL Paragon e iPSC/2.
Terceira Geração (1992-1997) – Tende a ser uma arquitetura de paralelismo sofisticado, podendo
serem citados a J-Machine, a Corporation Machine CM5 e o IBM SP/2.
O IBM SP-2 é uma tentativa de assegurar preferencialmente a transição a partir das estações de
trabalho até máquinas paralelas topo de linha, ao invés de visar diretamente o mercado topo de linha.
O Cosmic Cube
Operação: Cada nó pode conter vários processos que são executados concorrentemente, se
entrelaçando.
Arquitetura: 64 processadores 8086/8087 – 5 Mhz. Cada nó é ligado a 6 outros nós (6-cube) por
canais de comunicação bidirecionais, assíncronos e ponto-a-ponto. Nós possuem 128 KB de RAM e
8 KB de ROM (inicialização, boot, refrescamento de memória e programas de diagnóstico).
Sistema Operacional: Cada nó executa um micro-núcleo. Cada micro-núcleo pode criar e matar
processos sobre seu nó, gerenciar carga em memória e tratar interrupções. A cada processo está
associado um único e global ID (identificador) para endereçamento de mensagens. Cada mensagem
possue um cabeçalho contendo DESTINO, ID do EMISSOR, TIPO DE MENSAGEM e TAMANHO
DA MENSAGEM.
O INTEL Paragon
Sistema Operacional: Consiste de UNIX melhorado, totalmente distribuído ao longo dos nós,
eliminando a necessidade de se ter um host ou front-end.
Linguagens: Compiladores Fortran-77, C, C++ e Ada produzem código otimizado para aplicações
paralelas
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A J-Machine
Cada nó pode injetar na rede 2 palavras de 72 bits por ciclo de relógio. Uma rede de 1024 nós
permite um largura de banda de 1,8 Gbytes/s.
A relação Preço/desempenho das estações de trabalho aumenta 80% por ano e não aumenta mais
que 20 a 30% para os supercomputadores.
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BIBLIOGRAFIA
Livros:
2. RUSSELL, Rector; ALEXY, George: "The 8086 Book", Ed. Osborne/ McGraw-Hill, 1981;
3. ARTWICK, Bruce A., "Practical Hardware Details for 8080, 8085, Z80 e 6800 Microprocessors
Systems", Prentice-Hall, 1981;
Webgrafia
www.lri.fr
www.laas.fr
www.intel.com
http://www-techdoc.intel.com/
http://developer.intel.com/sites/developer/
http://www.cyrix.com/site_index.html
www.amd.com
http://www.tomshardware.com/
www.mot.com
http://www.mcu.motsps.com/index.html
http://www.lri.fr/~fci/goinfreWWW/projets97/fedak/Survey.html
http://ee.stanford.edu/
http://umunhum.stanford.edu/papers.html
Artigos:
1. "Microprocessors - The First Twelve Years"; Proceedings IEEE, Vol. 71, No. 11, november 1983.
2. "Microprocessors in Brief"; IBM Journal Research and Development, Vol. 29, No. 2, march 1985.
4. "A Survey of Advanced Microprocessors and HLL Computer Architectures"; IEEE Computer,
august 1986.
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5. "An Introduction to GaAs Microprocessor Architecture for VLSI"; IEEE Computer, march 1986.
6. Artigos diversos das revistas: Byte USA, Byte Brasil, Electronic Design, Exame Informática,
Computer Design, PC Magazine USA, PC Magazine Brasil, PC World, SVM Macintosh.
Manuais:
2. INTEL Corporation, "Application Techniques for the intel 8085 Bus", 1978;
6. INTEL Corporation,"MCS-51 Family of Single Chip Microcomputers User's Manual, july, 1981;
8. INTEL Corporation,"iAPX 86/88, 186/188 User's Manual" - Programmer's Reference, may 1983;
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