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ParteV PDF
ParteV PDF
O QUE É UM SISTEMA?
L
Descrito de forma Hierarquizada, em
mas Digita
camadas,
d a partir
ti dde ffunções
õ mais
i
elementares
ho, J.P. @ Sistem
Modelação
M d l ã com dif
diferentes
t níveis
í i dde
abstracção
Coelh
Equações Diferenciais
hardwaredescriptionlanguage:HDL
2
SISTEMA GENÉRICO...
sub-sistemas ou MÓDULOS
L
Sistema Digital como caso particular
de um sistema.
mas Digita
-Melhoram
Melhoram a produtividade
Coelh
VHSIC-HDL
Very High Speed Integrated Desenvolvido nos
Circuit Hardware Description
Language meados dos anos 80
pelo DoD e IEEE
ais : Y2007/08
L
Começou por ser uma linguagem para
modelação e documentação.
VHDL Presentemente existem ferramentas de
síntese baseadas em VHDL.
mas Digita
simuladas
hardwaredescriptionlanguage:HDL
4
ENTIDADE vs. ARQUITECTURA
L
mas Digita
Em VHDL a cada
módulo é dado o
nome de entidade
ho, J.P. @ Sistem
(ENTITY)
Entidade Arquitectura
ais : Y2007/08
declaração das
entradas/saídas de descrição detalhada da
L
um módulo estrutura interna
i d
do
módulo e seu
comportamento
mas Digita
ho, J.P. @ Sistem
L
Análise e Simulação
Síntese INTERFACES
mas Digita
COMPORTAMENTO
“Test Bench”
ho, J.P. @ Sistem
MODELAÇÃO DE INTERFACES
ENTIDADE
ais : Y2007/08
L
nome da entidade tipo do sinal
mas Digita
ENTITY porta_and IS
ho, J.P. @ Sistem
As p
palavras em maiúsculas são reservadas.
Coelh
hardwaredescriptionlanguage:HDL
8
MODELAÇÃO DE COMPORTAMENTOS
ARQUITECTURA
- Parte Declarativa
- Parte Descritiva
L
nome da arquitectura nome da entidade
Comp
e um valor a um ssinal
mas Digita
paração de
ARCHITECTURE porta_and_arch OF porta_and IS
Vallor Lógico
BEGIN
ho, J.P. @ Sistem
d um Siinal com um
Z<='1' AFTER 10 ns WHEN A='1' and B='1’
ELSE '0' AFTER 10 ns;
buição de
o
END porta_and_arch
Atrib
Coelh
definição de tempo
hardwaredescriptionlanguage:HDL
9 ENTITY mAND IS
GENERIC(tp:TIME:=10 ns); -- tp - tempo de propagação
PORT(A,B: in BIT; Z: out BIT);
END ENTITY mAND;
ARCHITECTURE mAND_arch of mAND IS
BEGIN
Z<='1' AFTER tp WHEN (A AND B)='1' ELSE '0' AFTER tp;
END mAND_arch;
ENTITY mOR IS
ais : Y2007/08
L
ARCHITECTURE mOR_arch of mOR IS
BEGIN
Z<='1' AFTER tp WHEN (A OR B)='1' ELSE '0' AFTER tp;
END mOR_arch;
mas Digita
ENTITY mNOT IS
GENERIC(tp:TIME:=10 ns); -- tp - tempo de prop.
PORT(A: in BIT; Z: out BIT);
END ENTITY mNOT;
ho, J.P. @ Sistem
L
PORT(A: in BIT; Z: out BIT);
END COMPONENT;
Cria 8 sinais do tipo booleano SIGNAL AA,BB,CC,SI1,SI2,SI3,SI4,ZZ:BIT;
BEGIN
AA<='0';
0 ;
mas Digita
BB<='1';
Comentários após dois hífens -- Instanciar componentes
seguidos porta1: mOR PORT MAP (A=>AA,B=>CC,Z=>SI1);
porta2: mNOT PORT MAP (A=>BB,Z=>SI2);
ho, J.P. @ Sistem
AA<=0, BB<=1
CC=0->1
ais : Y2007/08
L
Uma versão alternativa mais compacta...
mas Digita
ENTITY testbench IS
END testbench;
ARCHITECTURE testbench_arch OF testbench IS
ho, J.P. @ Sistem
- Modelar registo
L
- Testar Registo
mas Digita
ho, J.P. @ Sistem
Coelh
FIM