UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

(Universidad del Perú, DECANA DE AMÉRICA)

FACULTAD DE INGENIERIA ELECTRONICA Y ELECTRICA

LABORATORIO DE SISTEMAS DIGITALES

“Circuitos Latch y Flip - Flop”
PREVIO N° 2

Turno : Miércoles de 12-2PM

Profesor : Ing. Oscar Casimiro Pariasca
Alumna : Alarcón Palomino Mary Jhanira
Código : 16190175

2018
 UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS
FACULTAD DE INGENIERIA ELECTRONICA Y ELECTRICA

LABORATORIO 2: CIRCUITOS LATCH Y FLIP - FLOP

I. OBJETIVO:
1. Analizar el principio de funcionamiento de los flip-flops RS, D, JK y T
utilizados comercialmente.
2. Identificar las diferencias entre un Flip-Flop y un “latch” de tipo D.
3. Observar el efecto del reloj en los Flip Flop temporizados y la sincronía de las
entradas y salidas.
4. Implementar circuitos utilizando estos dispositivos de almacenamiento.

II. MATERIALES y EQUIPO:

 Protoboard, cables de conexión.
 CI. TTL: 7400, 7402, 7404, 7408, 7474, 7475, 74112 (x2), 7476 (x 2)
 Resistencias: 4 x 120 ohm ¼ watt; 4 x 1K ohm; leds x 4.
 Fuente de c.c. +5 voltios, generador de pulsos, osciloscopio, VOM.

III. CUESTIONARIO PREVIO:

1. Indique la diferencia entre los latches y los flip-flops.

Los dos tipos de memoria comúnmente utilizados en los circuitos de

conmutación son los latches y los flip-flops:
o Los latch a diferencia de los Flip-Flops no necesitan una señal de reloj para
su funcionamiento.
o Los flip-flops se implementan con puertas lógicas y son los bloques básicos
de construcción de contadores, registros y otros circu itos de control
secuencial.
o El latch es más primitivo ya que posee mayor margen de error en sus formas
de memoria, a diferencia del Flip-flop que es más preciso por tener añadido
un Detector de Flancos después del Clock.
o Un latch cambia de estado de inmediato, según sus señales de
excitación de entrada, mientras que un flip-flop espera la señal de su reloj
antes de cambiar de estado.
o Los latches son similares a los flip-flops, ya que son también dispositivos de
dos estados que pueden permanecer en cualquiera de sus estados gracias

LAB2 CIRCUITOS LATCH Y FLIP - FLOP - SIST.DIGITALES PREVIO

 UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS
FACULTAD DE INGENIERIA ELECTRONICA Y ELECTRICA

a su capacidad de realimentación, lo que consiste en conectar cada una de

las salidas a la entrada opuesta.
o El flip-flop es un circuito lógico biestable, es decir posee dos estados
estables, denominados SET (‘1’ o activación) y RESET (‘0’ o desactivación),
en los cuales se puede mantener indefinidamente, lo que permite el
almacenamiento de un bit. Mientras que con los latch los estados solo se
pueden mantener por un tiempo determinado.

2. Explicar la diferencia entre circuitos con entradas síncronas y con entradas

asíncronas.

Normalmente estos circuitos son los secuenciales, ya que es cada uno

trabaja en estado diferente dependiendo de la situación o caso. Por lo tanto
las diferencia que existen entre son:
o Asíncronos: pueden cambiar de estado en cualquier instante de tiempo en
función de cambios en las señales de entrada. No dependen de ninguna
señal de reloj. Sólo tienen entradas de control.
o Síncronos: sólo pueden cambiar de estado en determinados instantes de
tiempo, es decir, están “sincronizados” con una señal de reloj (Clk). El
sistema sólo hace caso de las
entradas en los instantes de
sincronismo. Dependen de un
reloj, además de las entradas de
control posee una entrada de
sincronismo o de reloj.
Si las entradas de control dependen
de la de sincronismo se denominan
síncronas y en caso contrario
asíncronas. Por lo general, las
entradas de control asíncronas
prevalecen sobre las síncronas.

LAB2 CIRCUITOS LATCH Y FLIP - FLOP - SIST.DIGITALES PREVIO

 UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS
FACULTAD DE INGENIERIA ELECTRONICA Y ELECTRICA

3. ¿Explique el funcionamiento del flip-flop RS síncrono implementado con

puertas NAND? ¿Cómo deben serlos pulsos de reloj? Muestre con una tabla
de verdad.

El flip-flop RS síncrono opera en conjunción con un reloj, en otras palabras

opera sincronizadamente. Su símbolo lógico se muestra a continuación. Es
igual a un flip-flop RS añadiéndole una entrada de reloj.

El flip-flop RS síncrono puede implementarse con puertas NAND. En las

siguientes ilustraciones vemos primero como se añaden dos puertas NAND
al flip-flop RS para construir un flip-flop RS síncrono. Las puertas NAND 3 y
4 añaden la característica de sincronismo al cerrojo RS. La tabla de la verdad
nos muestra la operación del flip-flop RS síncrono.

El modo de mantenimiento se describe en la primera línea de la tabla de la

verdad. Cuando un pulso de reloj llega a la entrada CLK (con 0 en las
entradas R y S), las salidas no cambian, permanecen igual que antes de la
llegada del pulso de reloj. Este modo también puede llamarse de
"inhabilitación" del FF. La línea 2 es el modo de reset.

La salida normal Q se borrará cuando un nivel ALTO active la entrada R y un

pulso de reloj active la entrada de reloj CLK. Si R=1 y S=0, el FF no se pone
a 0 inmediatamente, esperará hasta que el pulso del reloj pase del nivel BAJO
al ALTO, y entonces se pone a 0. La línea 3 de la tabla describe el modo set
del flip-flop. Un nivel ALTO activa la entrada S (con R=0 y un pulso de reloj
en el nivel ALTO), poniendo la salida Q a 1.

LAB2 CIRCUITOS LATCH Y FLIP - FLOP - SIST.DIGITALES PREVIO

 UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS
FACULTAD DE INGENIERIA ELECTRONICA Y ELECTRICA

La línea 4 de la tabla de verdad es una combinación "prohibida" todas las

entradas están en 1, no se utiliza porque activa ambas salidas en el nivel
ALTO.

Las formas de ondas, o diagramas de tiempo, se emplean mucho y son

bastante útiles para trabajar con flip-flop y circuitos lógicos secuénciales. A
continuación mostraremos un diagrama de tiempo del flip-flop RS síncrono.

Las 3 líneas superiores representan las señales binarias de reloj, set y reset.
Una sola salida Q se muestra en la parte inferior. Comenzando por la
izquierda, llega el pulso de reloj 1, pero no tiene efecto en Q porque las
entradas R y S están en el modo de mantenimiento, por tanto, la salida Q
permanece a 0.

 ¿Qué sucede con las salidas si, mientras el pulso de reloj Ck está en 1, se
producen cambios en las entradas S y/o R?

No interesa si el CLK está en 1 o en 0 lo que realmente interesa son los

flancos de subida o de bajada ya que estos promueven los disparos en la
salida del flip-flop. No se produce ningún cambio en las entradas S o R y
si mantuviese en 1 el CLK entonces el flip-flop se comporta como un Latch
NAND.

 Explique el caso cuando un biestable es activado con flancos de pulsos

de reloj.
Es exactamente igual como se explicó para el Latch NAND solo que se le
agrego la señal de reloj y su respectivo detector de flancos, es decir
cuando ocurra en el CLK un flanco de subida o bajada se el flip-flop tomara
la salida respectiva que se determinara por las entradas síncronas y el
estado anterior, al flanco de subida o bajada, de la salida.

LAB2 CIRCUITOS LATCH Y FLIP - FLOP - SIST.DIGITALES PREVIO

 UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS
FACULTAD DE INGENIERIA ELECTRONICA Y ELECTRICA

 ¿Cuál es la ecuación característica de un biestable R-S síncrono?

𝑸𝒏+𝟏 = 𝑸𝒏 . 𝑹 + 𝑺. 𝑪𝑳𝑲 + 𝑸𝒏 . 𝑪𝑳𝑲

4. Explique el funcionamiento del flip-flop JK con señal de reloj. Muestre la tabla
de verdad. ¿Cuál es su ecuación característica?

Este flip-flop se denomina como

"universal" ya que los demás tipos se
pueden construir a partir de él. En el
símbolo anterior hay tres entradas
síncronas (J, K y CLK). Las entradas J y K
son entradas de datos, y la entrada de
reloj transfiere el dato de las entradas a las
salidas.

A continuación veremos la tabla de la verdad del flip-flop JK:

Observamos los modos de operación en la parte izquierda y la tabla de la

verdad hacia la derecha. La línea 1 muestra la condición de "mantenimiento",
o inhabilitación. La condición de "reset" del flip-flop se muestra en la línea 2
de la tabla de verdad. Cuando J=0 y K=1 y llega un pulso de reloj a la entrada
CLK, el flip-flop cambia a 0(Q=0). La línea 3 muestra la condición de "set" del
flip-flop JK. Cuando J=1 y K=0 y se presenta un pulso de reloj, la salida Q
cambia a 1. La línea 4 muestra una condición muy difícil para el flip-flop JK
que se denomina de conmutación.

Entonces siguiendo la relación de la tabla de verdad se define como ecuación

característica del flip flop JK, de la siguiente forma:

𝑸𝒏+𝟏 = 𝑪𝑳𝑲 ( 𝑱. 𝑸𝒏 + 𝑲. 𝑸𝒏 )

LAB2 CIRCUITOS LATCH Y FLIP - FLOP - SIST.DIGITALES PREVIO

 UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS
FACULTAD DE INGENIERIA ELECTRONICA Y ELECTRICA

5. Explique para qué se utilizan las entradas de prefijación asíncronas (Preset

– Clear) (Set – Reset) en los flip-flops?
Los Flip-flops contenidos en los circuitos integrados a menudo proveen unas
entradas adicionales para fijar en el estado 1 o en el 0 al FF en cualquier
momento de forma asíncrona, sin importar las condiciones presentes en las
otras entradas. Esta entradas son normalmente llamadas SET o PRESET
(para fijar en 1) o CLEAR (para fijar en 0).
Son útiles para colocar los flip-flops en un estado inicial, antes de comenzar
con su funcionamiento de forma síncrona, sin la necesidad de utilizar un pulso
de reloj.

La figura muestra un flip-flop con las entradas adicionales mencionadas. Para

efecto de este curso y para simplificar los diagramas, a menudo se obviará la
inclusión de estas entradas adicionales, si no son necesarias.
Estas entradas pueden actuar con un nivel ALTO (1) o con un nivel BAJO
(0).
En las tablas de especificaciones de los circuitos integrados se incluyen
tablas que indican en cada caso la forma de funcionamiento. En el caso que
se muestra, al aplicar un 0 en la entrada de clear el flip-flop se fijará en 0.
Es decir de la figura se puede deducir que:
o 𝑃𝑅𝐸𝑆𝐸𝑇 = 𝐶𝐿𝐸𝐴𝑅 = 1, las entradas asíncronas son inactivas y el FF es
libre de responder a las entradas J, K, CLK; en otras palabras, se puede
llevar a cabo la operación sincronizada por reloj.
o 𝑃𝑅𝐸𝑆𝐸𝑇 = 0, 𝐶𝐿𝐸𝐴𝑅 = 1, la entrada 𝑃𝑅𝐸𝑆𝐸𝑇 se activa y Q es puesta
inmediatamente a 1, sin importar que condiciones estén presentes en las
entradas J, K y CLK. La entrada CLK no puede afectar el FF mientas
𝑃𝑅𝐸𝑆𝐸𝑇 = 0
o 𝑃𝑅𝐸𝑆𝐸𝑇 = 1, 𝐶𝐿𝐸𝐴𝑅 = 0, la entrada 𝐶𝐿𝐸𝐴𝑅 se activa y Q inmediatamente
se restablece a 0, independientemente de las condiciones en las entradas
J, K y CLK. La entrada CLK no tiene efecto mientras 𝐶𝐿𝐸𝐴𝑅 = 0
o 𝑃𝑅𝐸𝑆𝐸𝑇 = 𝐶𝐿𝐸𝐴𝑅 = 0, esta condición no se debe usar, ya que puede dar
como resultado una respuesra ambigua.

LAB2 CIRCUITOS LATCH Y FLIP - FLOP - SIST.DIGITALES PREVIO

 UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS
FACULTAD DE INGENIERIA ELECTRONICA Y ELECTRICA

6. Las siguientes formas de onda se aplican a las entradas J-K, entradas

asíncronas y de reloj, como se muestra en la figura. Suponer que Q se
encuentra inicialmente en RESET. Dibujar la forma de onda de salida en Q.

La forma de onda de salida en Q será:

7. Realizar las siguientes conversiones:

a) Utilizando un flip-flop J-K obtenga el tipo D y el tipo T.

El biestable JK es también llamado “biestable universal o Flip Flop

Universal” debido a que con él, se pueden implementar otros tipos de
biestable, como el flip-flop tipo D o el biestable tipo T. En los siguientes
diagramas se presentan un biestable o Flip Flop tipo JK y las conexiones
adicionales que hay que hacer para poder implementar un biestable tipo D
y un biestable tipo T.

LAB2 CIRCUITOS LATCH Y FLIP - FLOP - SIST.DIGITALES PREVIO

 UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS
FACULTAD DE INGENIERIA ELECTRONICA Y ELECTRICA

b) Utilizando un flip-flop D obtenga el tipo T.

c) Utilizando el Latch tipo D obtenga un Flip-flop tipo D.

Utilizando mapas de Karnaugh, obtenga las ecuaciones características a

partir de las tablas de verdad para los biestables D y T
 Flip-Flop Tipo D: Ocurre cuando las entradas S-R o J-K son opuestas
mediante un inversor. A continuación se muestra su símbolo, su tabla de
verdad y su mapa de Karnaugh:

D Q(t) CLK Q(t+1) 𝑸(𝒕) ̅̅̅̅̅̅

𝑸(𝒕)
0 0 ↓ 0 ̅
𝑫
0 1 ↓ 0
1 0 ↓ 1 𝑫 1 1
1 1 ↓ 1

Su ecuación característica según el Mapa K seria:

𝑄(𝑡 + 1) = 𝐷
Si se le agrega entradas asíncronas:
𝑄(𝑡 + 1) = ̅̅̅̅
𝑃𝑅 + 𝐶𝐿𝑅(𝐷)

LAB2 CIRCUITOS LATCH Y FLIP - FLOP - SIST.DIGITALES PREVIO

 UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS
FACULTAD DE INGENIERIA ELECTRONICA Y ELECTRICA

 Flip-Flop Tipo T: Ocurre cuando las entradas S-R o J-K son idénticas en
niveles lógicos. A continuación se muestra su símbolo, su tabla de verdad y
su mapa de Karnaugh:
T Q(t) CLK Q(t+1) 𝑸(𝒕) ̅̅̅̅̅̅
𝑸(𝒕)
0 0 ↓ 0
̅
𝑻 1
0 1 ↓ 1
1 0 ↓ 1 𝑻 1
1 1 ↓ 0

Su ecuación característica según el Mapa K seria:

𝑄(𝑡 + 1) = 𝑇 ⊕ 𝑄(𝑡)
Si se le agrega entradas asíncronas
̅̅̅̅+CLR(T ⊕Q(t))
Q(t+1) =𝑃𝑅

8. Muestre los símbolos de los flip-flops de acuerdo a la norma ANSI/IEEE y a

la norma IEC. Presentar los diagramas esquemáticos de los C.I. utilizados en
esta práctica, así como sus tablas de verdad.

CIRCUITOS INTEGRADOS UTILIZADOS

 7400

LAB2 CIRCUITOS LATCH Y FLIP - FLOP - SIST.DIGITALES PREVIO

 UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS
FACULTAD DE INGENIERIA ELECTRONICA Y ELECTRICA

 7402

 7404

 7408

LAB2 CIRCUITOS LATCH Y FLIP - FLOP - SIST.DIGITALES PREVIO

 UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS
FACULTAD DE INGENIERIA ELECTRONICA Y ELECTRICA

 7474

 7475

 74112

 7476

LAB2 CIRCUITOS LATCH Y FLIP - FLOP - SIST.DIGITALES PREVIO

 UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS
FACULTAD DE INGENIERIA ELECTRONICA Y ELECTRICA

9. Típicamente, las hojas de especificaciones de los fabricantes especifican

cuatro tipos de retardos asociados con los flip-flop. Nombrar y describir cada
uno de ellos.

Parámetros de los FLIP-FLOPS

Además de los parámetros característicos de la familia lógica a que

pertenecen, como son niveles lógicos, fan-out., étc. Cabe destacar una serie
de parámetros, más o menos normalizados, relativos a la temporización de
las diferentes señales que intervienen en la conmutación de los flip-flops. De
ellos cabe destacar los siguientes:

o Tiempo de establecimiento (SET UP TIME). Es el tiempo anterior al flanco

activo de toma de datos durante el cual las entradas no deben cambiar.
o Tiempo de mantenimiento (HOLD TIME). Es el tiempo posterior al flanco
activo de toma de datos durante el cual las entradas no deben cambiar.
o Frecuencia máxima de reloj. Es la frecuencia máxima admisible de la señal
de reloj que garantiza el fabricante.
o Duración del tiempo alto de reloj. Es el tiempo mínimo que debe durar la
parte alta del impulso de reloj.
o Duración del tiempo bajo de reloj. Es el tiempo mínimo que debe durar la
parte baja del impulso de reloj.
o Tiempo bajo de PRESET Y CLEAR. Es el tiempo mínimo que debe activarse
las entradas asíncronas para garantizar su funcionamiento.
o Tiempo de retardo o propagación. Es el tiempo que transcurre desde el
flanco activo del reloj que produce la conmutación y el momento en que ésta
tiene lugar.

LAB2 CIRCUITOS LATCH Y FLIP - FLOP - SIST.DIGITALES PREVIO

 UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS
FACULTAD DE INGENIERIA ELECTRONICA Y ELECTRICA

10. Realizar la simulación de los circuitos dela práctica experimental.

Simulamos un Generador de combinación, el cual es un circuito generador

de reloj, con el CI 74112 (flipflop JK)

LAB2 CIRCUITOS LATCH Y FLIP - FLOP - SIST.DIGITALES PREVIO