Universidad Católica de Santiago del Estero

Departamento Académico Rafaela

Ingeniería en Informática - Arquitectura de Computadoras

Trabajo Práctico Nº 3:

Aritmética Binaria

1) Operar en Decimal.
Convertir los operandos a binario y luego operar en Binario (considerar la cantidad de bits necesarios
para representar cada número y el resultado). Verificar los resultados.

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Departamento Académico Rafaela

Ingeniería en Informática - Arquitectura de Computadoras

a. 29 + 31 d. 57 + 57
b. 117 + 73 e. 63 + 64
c. 47 + 31
2) Convertir los operandos a Binario y luego operar con Complemento a 1 y Complemento a 2. Controlar
los resultados.

a. 85 - 38 d. (-47) – (–38)
b. 13 - 65 e. 48 – (–49 )
c. (-30) – 15 f. (–22) – 25

3) Operar en binario con números representados con n = 6 bits:

a. 13 x 5 c. 12 x 6
b. 16 x 9 d. 11 x 9

4) Convertir los operandos a BCDN y operarlos. Verificar los resultados.

a. 34 + 28 g. –43 + 102
b. 17 – 45 h. –348 – 189
c. 24 – 17 i. 741 + 618
d. 142 – 33 j. 143 – 317.89
e. 73 - 152 k. 317 – 131
f. –108 –142 l. –173 –173

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Sistemas Secuenciales – Diagramas Temporales

5) Complete los siguientes Diagramas Temporales, relativos a los SLS (Sistemas Lógicos Secuenciales)
expuestos a continuación:

a. S
& 1 Q
D

CK
&
1
1 Q

1
CK 0

1
D
0

1
S
0

1
Q
0

b. .

Dx Qx
=1 1D
X
A/E
CK C1

1
CK
0

X 1

1
Dx
0

1
Qx
0

Nota: Recordar que el bloque que tiene en su interior la leyenda “=1” representa la función imparidad, o or-exclusiva.
 c.

J
& 1 & 1 Q(2)

CK 1

& 1 & 1
K Q(1)

1
CK 0

1
J
0

K 1

1
Q(1) 0

1
Q(2)
0

d.

1 Q2
S Q1 D

A/E

R 1 Q1 CK

1
CK 0

1
S
0

1
R
0

1
Q1
0

1
Q2
0
 e.
S

D & 1 Q

CK
& 1
1 Q

CK

f.

S & 1 Q

CK
& 1
R Q

1
CK
0

1
S
0

1
R
0

1
Q
0
Aplicaciones de los Biestables

6) La primera aplicación de los biestables son los REGISTROS CONTADORES. A continuación se

presentan 3 ejemplos, cada uno implementado con 4 biestables. Se debe realizar el esquema de
comportamiento temporal respecto a las variables T, Q 0, Q1, Q2 y Q3 ,de tal manera que se contemplen
tantos impulsos o eventos como para visualizar todos los estados del módulo del contador, partiendo
del estado inicial y regresando a él. Relacionado al esquema temporal, desarrolle una tabla donde la
cantidad de filas sea el módulo del contador y en las columnas figuren el valor de Q 0, Q1, Q2 y Q3 en
cada estado. Determine el módulo de cada contador generalizando su construcción a n biestables.
Determine cuál es de módulo máximo.

a. Contador Síncrono de Anillo

D S Q D S Q D S Q D S Q

A/E A/E A/E A/E

T R T R T R T R

I
(Estado Inicial)
Q0 Q1 Q2 Q3

b. Contador Síncrono Jonson + Decodificador

D S Q D S Q D S Q D S Q

A/E A/E A/E A/E

T R T R T R T R Q

I
(Estado Inicial)

Q3 Q2 Q1 Q0
Z0
Z1
Z2
DECODIFICADOR Z3
Z4
Z5
Z6
Z7

Realizar el esquema de compuertas mínimo del decodificador, considerando como variables de

entrada, en la tabla de verdad, las salidas del contador. Tener en cuenta que no todas las
combinaciones de entrada se presentan y utilizar este caso de indiferencia lógica en las entradas,
para obtener un circuito más simple para dicho decodificador.
 c. Contador Síncrono de módulo ..................... (complete el nombre)
1
(uno)
J Q J Q J Q J Q

T
CK CK CK CK

K R K R K R K R

I
(Estado Inicial)
Q0 Q1 Q2 Q3
 REGISTROS ACUMULADORES

Ejemplo Esquema con Biestables Esquema de Bloques Esquema Simplificado

con Biestables DRegistro Acumulador

D3 D2 D1 D0
R
4
R D R D R D R D D3 D2 D1 D0
T D
T
T CK Q CK Q CK Q CK Q R Q
R
Q3 Q2 Q1 Q0 4
Q3 Q2 Q1 Q0

D3 D2 D1 D0
R
Transferencia entre registros

D3 D2 D1 D0
4
R D R D R D R D T1
T D
1
Q3 Q2 Q1 Q0
T1 CK Q CK Q CK Q CK Q Q
4
R D3 D2 D1 D0 T D
2
T2
R D R D R D R D Q
Q3 Q2 Q1 Q0 4
T2 CK Q CK Q CK Q CK Q

Q3 Q2 Q1 Q0

T1 R1 T2 R2
registros a 1 registroTransferencia de 2

4 4
T D T D
1 2
Con S=1 y T3=1 tranf. R1 R3 Q Q
Con S=0 y T3=1 tranf. R2 R3 4 4
S CUADRUPLE MUX.
1 DE 2 CANALES (#)
MUX MUX MUX MUX 4
S
T D
3
Q
4

T3 R3
registrosTransferencia de todos entre todos y simultánea de 1 a 2
S1 (#) S2 (#) S3 (#)

S1 MUX MUX MUX MUX S2 MUX MUX MUX MUX S3 MUX MUX MUX MUX
4 4 4
T1 Reg. 1 T2 Reg.2 T3 Reg.3.

4 4 4

T1 R1 T2 R2 T3 R3
Información (BUS)Transferencia de todos entre todos, de 1 reg. a 1 reg. (para transferir de 1 a 2 reg. debe secuenciarse) con salidas de 3º estado y Barra de

T1

HS1
D3

Q3
D2

Q2 Q1
D1 D0

Q0
T2

HS2
D3

Q3
D2

Q2 Q1
D1 D0

Q0
T3

HS3
D3

Q3
D2

Q2 Q1
D1 D0

Q0
HS1
T1

Ej.:
R1
4

R HS1
HS2
T2
R2

4
4 T

HS3
R3 3
4

4
 He1 He2 He3
T
T
HE1 4 HE2 4 HE3 4
R1 R2 R3
Habilitación de Entradas
HS1 HS2 HS3
4 4 4

D3 D2 D1 D0 D3 D2 D1 D0 D3 D2 D1 D0

Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0
HS1 HS2 HS3
BUS’sConexión de la salida de los Registros a varios

n
R
Si un registro debe conectarse a más de un BUS (Barra de
n
información) la solución más conveniente es emplear
HS1 n HS2 n
Bus1 Bus2
compuertas de 3º estado exteriores al registro.
 Transferencias entre 2 BUS
n B1
Otra aplicación interesante que ofrece la tecnología de 3º estado es la que se observa en el n
esquema simplificado donde habilitando las “n” compuertas HS1 se transmite información
desde el Bus 1 (B1) al Bus 2 (B2) y habilitando las compuertas HS2 se transmite desde B2 a HS1 n HS2
B1.
n B2

REGISTROS DE DESPLAZAMIENTO

Ejemplo Esquema con Biestables Esquema Simplificado

serie.Registro de desplaz. con entrada en serie y salida en

Es Ss
D Q3 D Q2 D Q1 D Q0 1 Ss
T: orden de desplazamiento Es
A/E A/E A/E A/E Q3 Q0
T CK R CK R CK R CK R R: Puesta a cero general T 1
1
R R 1
entrada.Registro de desplaz. c/ entrada y salida en serie, y Habilitación de
He 1
J Q3 J Q2 J Q1 J Q0 Ss He
Es 1 Ss
Es CK A/E CK A/E CK A/E CK A/E
1 Q3 Q0
T
K R Q3 K R Q2 K R Q1 K R Q0 1
R 1

T T: orden de desplazamiento
R R: Puesta a cero general
entrada.Registro de desplazamiento con entrada/salida en serie y entrada/salida en paralelo, y Habilitación de
He D3 D2 D1 D0

He 1 4
Es Ss Es 1 Ss
D S Q3 D S Q2 D S Q1 D S Q0
1 D
A/E A/E A/E A/E He = 0 Permite la entrada en Serie Es T
T Q 1
CK R CK R CK R CK R He = 1 Habilita las entradas en paralelo Di
4

Q3 Q2 Q1 Q0
serie.Registro de desplaz. Reversible, con entrada y salida en
S S
Ssd Esd
Esi Ssi 1
1 1
Esd Esi
1
D Q3 D Q2 D Q1 D Q0 S=1 Se desplaza de Izquierda a Derecha Ssi Ssd
S=0 Se desplaza de Derecha a Izquierda
A/E A/E A/E A/E 1
T CK R CK R CK R CK R 1 1
R T R