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La tecnología PDH permite la transmisión de datos que han el mismo nivel (rate) nominal pero
un niivel efectivo un poco diferente. El sistema PDH es caracterizado por una multiplexación
basada en la división de tiempo a interpolación de bit (bit interleaving): El flujo multiplexado
está construido tomando un bit a la vez de cada tributario en secuencia, sistemando pués los
bit en el relativo time slot de la trama del flujo resultante. Esta operación está realizada por un
equipo llaado multiplexor. En un sistema plesiocrono, dado que cada uno de los tributarios a
multiplexer funciona a un proprio nivel efectivi similar pero independente de los demás, es
necesario un mecansimo de compensación. En fase de transmisión entonces el multiplexor
inserta los slot adjuntivos para compensar la anticipación o el retraso de los bit respecto a la
frecuencia nominal de la multiplexación, de manera para hacer posible la decodiicación en fase
de recepción. Estos slot se llaman bit de justificiación (justification) o de llenado (stuffing).
La tarea del SDH es de unir los flujos de datos en diferentes bit rate, retransmitiendolos juntos
a gran distancias. Contrario al PDH, con el SDH todos los elementos de la red son sincronizados
entre ellos mismos con el mismo clock. Junto a esto, la definición de una estructura de trama
especial con añadidura di informaciones de servicio (overhead) permitiendo así no solamente
la estracción da cada tributario original sin tener que efectuar la entera demultplexación del
flujo completo pero permite también de transferir informaciones esenciales para la correcta
gestión de la red y para la auto-protección en referencia a daños o condiciones anórmalas o de
deterioro.
E1
E3
DS3
STM-1
En particular un radioenlace con interfaz E3 puede ser indicado para el transporte de flujos
ethernet a 34 Mpbs. El objetivo es realizar extensas redes LAN con grandes distancias con el
auxilio de radionlaces en alternativa al soporte físico in doppino o fibra (especialmente se no
disponible).
Los modelos slim-line transmisor T_SL y receptor R_SL de interno se distinguen por un design
compacto (rack 1U standard 19") que no compromite las performance del producto.
Las características más importantes son el bajo retraso de grupo (menor de 10 ns), la excelente
figura de rumor del receptor (menor de 5dB) y la doble conversión de frecuencia de la señal FI,
que permite de obtener valores par a 500 MHz de agilidad.
Jerarquía digital plesiócrona
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Índice
1 Introducción
2 Principios de entramado y multiplexación PDH
3 Jerarquías europea (E1), norteamericana (T1) y japonesa (J1)
4 Jerarquía Europea (E1)
o 4.1 Canal de Administración TS0
o 4.2 Proceso de alineamiento de trama
o 4.3 Canal de Señalización TS16
5 Órdenes jerárquicos superiores (E2,E3,E4)
o 5.1 Nivel jerárquico E2
o 5.2 Órdenes jerárquicos superiores
6 Propiedades físicas y eléctricas
o 6.1 Interfaces de Conexión
o 6.2 Interfaces eléctricas
7 Codificación
8 Detección de errores y alarmas
o 8.1 Detección de errores
o 8.2 Alarmas PDH
8.2.1 Pérdida de señal (LOS)
8.2.2 Señal indicadora de alarma (AIS)
8.2.3 Remote Defect Indication (RDI)
9 Limitaciones de PDH
10 Véase también
11 Referencias
12 Enlaces externos
Introducción
El término pleusiócrono se deriva del griego plesio, cercano y chronos, tiempo, y se
refiere al hecho de que las redes PDH funcionan en un estado donde las diferentes
partes de la red están casi, pero no completamente sincronizadas. La tecnología PDH,
por ello, permite la transmisión de flujos de datos que, nominalmente, están
funcionando a la misma velocidad (bit rate), pero permitiendo una cierta variación
alrededor de la velocidad nominal gracias a la forma en la que se construyen las tramas.
fm >= N × ft
fm = frecuencia múltiplo.
ft = frecuencia de tributario.
Los tributarios de entrada deberán estar en fase y en igualdad de frecuencia entre sí,
pero en realidad no es así sino que tienen distinta fase entre sí y variación de las
frecuencias.
ft< = ft ± Δft
fm = fm ± Δfm
A cada señal tributaria se le añaden unos bits que se llaman de relleno o de justificación,
y unos bits que se llaman de control de justificación, para que el extremo receptor pueda
distinguir los bits que son de información y los que son de relleno. Este proceso es
conocido como justificación, y tiene por objeto absorber las ligeras diferencias de
frecuencia que pueden presentar los distintos tributarios, ya que pueden haberse
constituido con fuentes de reloj diferentes. De esta forma, a los tributarios más lentos es
necesario añadirles más bits de relleno que a los tributarios más rápidos. En el extremo
receptor, los bits de relleno son oportunamente reconocidos y cancelados gracias a la
información que transportan consigo los bits de control de la justificación. En
consecuencia, la velocidad de la señal agregada es mayor que la suma de las
velocidades de las señales tributarias.
32 06
3 672 44 736 (T3) 480 34 368 (E3) 480 (J3)
4
274 17 139 26 97 72
4 4032 (T4) 1920 (E4) 1440 (J4)
6 4 8
Los flujos de datos que llegan a los multiplexores se les suele llamar como tributarios,
afluentes o cargas del múltiplex de orden superior la mayoría de las veces.
El uso de este orden fue en un principio para caminos digitales entre países.
La tasa de bit nominal debe ser de 8448 kbit/s.
La trama consiste en 848 bits, 4 subtramas de 212 bit. Cada subtrama se divide en 53
grupos de 4 bits.
Tiene 206 bits por cada tributario (E1) y se puede apreciar en la Fig. 4.
Entrelaza 4 tributarios de distinta velocidad (funcionamiento plesiócrono) dentro de la
tolerancia de 50 ppm, asignando a cada afluente una capacidad levemente superior a
la real y rellenar el exceso con bits de justificación (stuffing ) que se eliminan en el
proceso de demultiplexación.
Entrelazado de 4 afluentes de entrada cuya velocidad puede no ser exactamente igual
(funcionamiento plesiócrono) requiere entonces de la aplicación del proceso de
Justificación Positiva. El mismo consiste en asignar a cada afluente una capacidad
levemente superior a la real y rellenar el exceso con bits de justificación que se
eliminan en el proceso de demultiplexación.
Órdenes jerárquicos superiores
El tercer y cuarto orden jerárquico son una extensión del segundo orden, debido a la
similitud de tramas.
Se disponen de palabras de alineamiento de trama al inicio de cada organización de
iguales características. Se cuenta con una alarma para informar al terminal remoto de
la falta de alineamiento local.
En resumen:
Las especificaciones eléctricas para las conexiones E1, E2, E3, etc, son distintas,
partiendo por las condiciones eléctricas, tipo de codificación, tipo de interfaz entre otros
detalles.
Interfaz V.35: Es una combinación de la norma V.35 y la EIA 232. Todos los pines de
datos y de temporización se añaden a la especificación V.35 que son circuitos
balanceados y de bajo voltaje. Utilizado para enlaces troncales E1 entre equipos de
conmutación.
Interfaz DB15 a BNC: Diseñada para trabajar con equipos Cisco, proporciona una
interfaz de conexión E1.
Interfaz HSSI: La interfaz serial de alta velocidad (HSSI, High-Speed Serial Interface)
admite velocidades de transmisión de hasta 52 Mbps. La interfaz HSSI se usa para
conectar routers en las LAN con las WAN mediante líneas de alta velocidad como las
líneas T3 ó E3.
Interfaces eléctricas
Margen de 6 a 8 dB en pérdidas por retorno a 12Khz (interfaz E2) y 51KHz (interfaz E3).
Codificación
Se presentan varios esquemas de codificación, sin embargo, para el caso del estándar
Europeo, el único esquema de codificación empleado para todos los niveles de jerarquía
es el HDB3 a excepción del E4 que usa CMI.
Admite hasta 3 ceros consecutivos, invierte la polaridad en un 4.º cero. Alternan las
polaridades para evitar la componente continua.
Adecuado para transmisión a altas velocidades.
Este método es poco exhaustivo, pues testea únicamente 8 bits de cada 512, pero es el
que se utiliza en ausencia de implementación de CRC.
La CRC por sus siglas en inglés, es un método de control de errores y una de sus
finalidades es el monitoreo de errores, donde controla el BER de un enlace digital de
extremo a extremo, el código CRC se coloca al crear la trama y se mantiene con ella
hasta el final donde el receptor la analiza para ver si ocurrió un error. El CRC no es más
que un conjunto de bits de paridad usados para el control de la tasa de error.
Alarmas PDH
Se detecta una señal de LOS en una interfaz de 64 kbps cuando se tiene una ausencia
de señal por un periodo de 31 us a 30 ms.
Se detecta una señal de LOS en una interfaz de 2048 Kbps cuando se tiene una
ausencia de señal por un periodo de 5 us a 1 ms.
Se detecta una señal de LOS en una interfaz de 8448 Kbps cuando se tiene una
ausencia de señal por un periodo de 1.2us a 1 ms.
Se detecta una señal de LOS en una interfaz de 34368 Kbps cuando se tiene una
ausencia de señal por un periodo de 0.3us a 1 ms.
Se detecta una señal de LOS en una interfaz de 139264 Kbps cuando se tiene una
ausencia de señal por un periodo de 36ns a 1 ms.
En todos los casos la alarma desaparece cuando dos o menos zeros son detectados en
una secuencia de 3156 bits.
La alarma se activa con un solo bit “y” se configura como un 1 binario durante un
período de muestreo de 5ms. La alarma desaparece cuando el bit “y” se configura
como un binario 0 durante un periodo de muestreo de 5 ms.
- Criterio para la detección de una alarma RDI en una interfaz de 2048 kbps:
La alarma se activa con un solo bit “A” se configura como un 1 binario durante un
periodo de muestreo de 5 ms. La alarma desaparece cuando el bit “A” se configura
como un binario 0 durante un periodo de muestreo de 5 ms.
Limitaciones de PDH
El proceso de justificación por una parte, y por otra el hecho de que la temporización
vaya ligada a cada nivel jerárquico, hacen que en la práctica sea imposible identificar
una señal de orden inferior dentro de un flujo de orden superior sin demultiplexar
completamente la señal de línea.
21 Modelo de capas SDH Modelo ITU A Red de transporte B Capas SDH A Circuito B
Servicio de telefonía básica Servicio de acceso a Internet Servicio ATM Trayecto
Trayecto SDH VC-1n Trayecto SDH VC-3 Transmisión Red de fibra óptica Red de
transmisión vía radio
22 Modelo de capas SDH Capa de circuitos Redes de la capa de circuitos Capas de
transporte SDH Capa de trayecto Capa de medios de transmisión Trayecto de orden
inferior LOP Trayecto de orden superior HOP Capa de sección Capa de medios físicos
VC-11 VC-12 VC-2 VC-3 VC-3 VC-4 Capa de la sección de multiplexación Capa de la
sección de regeneración Capa de medios físicos
26
33 Por todo lo anterior, DWDM se vuelve la solución inevitable, no solo para aumentar
la capacidad de transmisión a un costo bajo, sino que también para la conmutación y
encaminamiento de las señales en el medio óptico.