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FACULTAD DE ARTES
LICENCIATURA EN ARTES M/SONIDO
ASIGNATURA: ELECTRONICA 3

LÓGICA SECUENCIAL: FLIP – FLOP

Profesor: José Luis Cárdenas B.

En la lógica secuencial a diferencia de la lógica combinatoria se hace uso de un elemento básico llamado flip-flop. O
multivibrador biestable. El flip-flop es un elemento de memoria que almacena un bit de información. Algunos textos usan
este nombre para referirse a los Flip Flop, pero en la mayoría de las publicaciones se hace la diferencia entre flip-flop y
latch o Flip Flop. Los circuitos lógicos secuenciales se dividen básicamente en dos grupos: Los circuitos asincrónicos y
los circuitos sincrónicos. Los primeros pueden cambiar los estados de sus salidas como resultado del cambio de los
estados de las entradas, mientras que los circuitos sincrónicos pueden cambiar el estado de sus salidas en instantes de
tiempo discretos bajo el control de una señal de reloj..

Flip Flop con Compuertas

Los Flip Flop son dispositivos que tienen la capacidad de almacenar un bit de información, así que estos solo pueden
estar en dos estados (1 o 0 lógico). Los Flip Flop son dispositivos asincrónicos, debido a que sus salidas cambian en
función de las entradas, de forma directamente dependiente del estado de las entradas, en un instante de tiempo
cualquiera. Existen varios tipos de Flip Flop y variaciones de estos que permiten realizar funciones específicas,
dependiendo de la aplicación. A continuación veremos algunos de ellos.

Flip Flop RS NOR (Reset - Set)

Este Flip Flop se compone de dos compuertas NOR (ver figura 5.2.1). La operación de este circuito puede entenderse
mediante el análisis del estado de las terminales para los posibles valores de las entradas R y S.

Figura 5.2.1. Flip Flop S-R – NOR y forma simplificada

Generalmente este Flip Flop se representa de una forma mas simplificada. Para entender el funcionamiento de este
dispositivo, analizaremos los estados de las salidas para cada uno de los casos que se puedan presentar a las entradas
de este circuito (ver figura 5.2.1):

- R=0 y S=0: Asumiendo que Q=0, la salida de la compuerta B es 1, así que la entrada de la compuerta A es también 1,
que a su vez obliga a que la salida de la compuerta A sea 0, lo cual concuerda con la suposición inicial del estado de la
salida Q.

Ahora suponiendo que Q=1, la salida de la compuerta B es 0, al igual que la entrada de la compuerta A, concluyendo
que Q=1. En estas condiciones se deduce que el estado previo de las salidas Q y Q' no se ve alterado cuando R=0 y
S=0.

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- R=0 y S=1: Suponiendo que Q=0, entonces Q'=1. Las entradas a la compuerta B son S=1 y Q=0, luego la salida de
esta compuerta es Q'=0, entonces Q=1. Tenga presente que las conexiones cruzadas garantizan que las salidas sean
siempre complementarias. Si inicialmente se asume Q=1, las entradas de la compuerta B son ahora S=1 y Q=1, lo que
implica que la salida de esta compuerta es Q'=0 o Q=1.

Si se observan los resultados del análisis, siempre que R=0 y S=1, la salida Q=1, es decir, que esta combinación de
señales de entrada sirve para fijar (set) la salida de la terminal Q al nivel lógico 1.

- R=1 y S=0: supongamos nuevamente que Q=0, lo cual hace Q'=1. Entonces las entradas de la compuerta A son R=1,
Q'=1, lo que ocasiona que la salida de esta sea Q=0. Es decir, el circuito lógico conserva la salida en Q restaurada
(reset) a 0.

Si suponemos inicialmente Q=1, o Q'=0. Entonces las entradas de la compuerta A se son R=1 y Q'=0, lo que origina que
la entrada a la compuerta A sea Q=0. En este caso, dado que la salida en la terminal Q estaba en 1 lógico, la acción de
R=1 y S=0 es restaurar (reset) su valor a 0. En resumen, podemos decir que esta combinación de señales de entrada
sirve siempre para restaurar (reset) la salida de la terminal Q al nivel lógico de 0.

- S=1 y R=1: la aplicación del análisis anterior muestra que en estas condiciones, ambas compuertas intentan generar un
mismo nivel lógico, lo cual hace indeterminado el estado de las salidas. Lo que hace que la salida sea indeterminada, es
lo que ocurre cuando se suprimen las entradas. Si se suprime S antes que R, el Flip Flop se restaura. Si R se suprime
antes que S, el Flip Flop se fija. En consecuencia, en el Flip Flop S-R esta condición de las entradas no se permite; sin
embargo, como se explicará más adelante, algunas modificaciones en este circuito pueden eliminar la ambigüedad. El
funcionamiento descrito de este circuito puede resumirse en los estados que se indican en la tabla 5.2.1. El subíndice se
refiere al estado lógico del tiempo t y al estado siguiente t+1. Revise el link http://tinyurl.com/yabdpq28

S t SET R t RESET Q t+1

CLEAR

0 0 Qt (Almacena)

0 1 0 (Obligado)

1 0 1 (Obligado)

1 1 Q = Q’ = 0 (Ambiguo o
Metaestable)
Tabla 5.2.1. Estados lógicos del Flip Flop RS NOR

Ejemplo: Determine la salida de un FF RS NOR, considerando que Q se encuentra en 0

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Flip Flop S- R NAND

Este Flip Flop es otra versión del Flip Flop RS y se compone de dos compuertas NAND como se muestra en la figura. Al
hacer un análisis similar al que se hizo anteriormente, se pueden obtener los estados que se resumen en la tabla 5.2.2.

Figura 5.2.3. Flip Flop RS NAND

Al igual que el Flip Flop S-R, este también tiene su representación simplificada. Observe el comportamiento de este Flip
Flop comparado con el anterior. Las salidas son similares, pero en este la indeterminación ocurre cuando S=0 y R=0, y
no cuando S=1 y R=1, como en el Flip Flop S-R. (ver la tabla 5.2.2 y comparar con la tabla 5.2.1).
Ver http://www.falstad.com/circuit/e-nandff.html

St Rt Q t+1

0 0 Q = Q’ = 1 (Ambiguo)

0 1 1 (Obligado)

1 0 0 (Obligado)

1 1 Qt (Almacena)

Tabla 5.2.2. Estados lógicos del Flip Flop S'-R'

Interruptor Sin Rebote

En los interruptores normales es imposible obtener una transición de tensión libre de ruido y sin variaciones, debido a las
oscilaciones que se presentan al hacer contacto los terminales del interruptor, formando de esta manera un rebote en la
señal aplicada. En este fenómeno la señal de salida del interruptor oscila varias veces antes de llegar a un estado
estable. Estas oscilaciones duran unos pocos milisegundos, sin embargo, en algunas aplicaciones es inaceptable que se
presenten estas condiciones y en especial en los circuitos digitales. Para evitar las oscilaciones durante el cierre de un
interruptor se puede emplear un Flip Flop RS NAND en la configuración que se muestra en la figura y analice la forma
en que funciona. Ver http://www.virtual.unal.edu.co/cursos/ingenieria/2000477/lecciones/050401.htm

Inicialmente suponga que el interruptor se encuentra en reposo en la posición (1) lo que implica que la terminal R del Flip
Flop se encuentra en 0V o 0 lógico, es decir R=0 y por lo tanto Q=0. Cuando el interruptor se mueve a la posición (2) la
terminal R del Flip Flop se cambia a 5V o 1 lógico, luego R=1 y Q=1 después de unos nanosegundos, los cuales
corresponden al tiempo de transición de las compuertas del Flip Flop. Inevitablemente la conexión mecánica del
interruptor en la posición (2) oscilará, pero cuando esto ocurre las entradas R y S del Flip Flop permanecen en 1 lógico,
lo cual hace que el estado actual permanezca inalterado, es decir, en 1 lógico. De la misma manera cuando se pasa de
la posición (2) a la (1), ocurre el rebote se sostiene el último estado, quedando en 0 lógico.

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Flip Flop RS NAND con Habilitación (E = Enable)

Este tipo de Flip Flop es una variación del Flip Flop RS NAND donde una entrada adicional E permiten controlar los
niveles lógicos antes de que ingresen a las compuertas A y B, de tal forma que las salidas son sincronizadas con E.

Figura 5.2.5. Flip Flop S-R con habilitación

En la siguiente tabla se resumen los estados de las salidas de este Flip Flop para las posibles entradas. Como se
observa, el funcionamiento es similar al Flip Flop S'-R', solo que en este caso se agregó otra entrada para habilitar la
operación del circuito como Flip Flop.

St Rt E Qt+1

0 0 1 Qt

0 1 1 0

1 0 1 1

1 1 1 Ambiguo

X X 0 Qt

Tabla 5.2.3. Estados lógicos del Flip Flop S-R con habilitación

Flip Flop JK

Este flip-flop es una versión que posee todos los estados de entrada válidos, es muy difundido en varios circuitos
integrados. El funcionamiento de este dispositivo es similar al flip-flop S-R, excepto que en este no se presentan
indeterminaciones cuando sus dos entradas se encuentran en 1 lógico, si no que el flip-flop entra en un modo de
funcionamiento llamado modo complemento o articulado, en el cual, la salida Q cambia a su estado complementario
después de cada pulso de reloj. La configuración de este flip-flop y su representación abreviada se muestran en la figura
5.5.6. y en la tabla 5.5.2 se indican los estados de entrada y salida de este flip-flop. El clock CLK puede activarse tanto
en el flanco de subida como bajada, lo cual se indica con el símbolo >

Figura 5.5.6. Representación del flip-flop J-K

Note que las entradas J y K controlan el estado de este flip-flop. Cuando las entradas son J=1 y K=1 no generan un
estado indeterminado a la salida, sino que hace que la salida del flip-flop cambie a su estado complementario.
http://www.falstad.com/circuit/e-jkff.html

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J K CLK Qt+1

0 0 ↑ Flanco Subida Qt (Almacena)

1 0 ↑ 1 (Obligados)

0 1 ↑ 0 (Obligados)

1 1 ↑ Qt' (Articulación= Toggle)

Tabla 5.5.2. Estados del flip-flop JK

Ejemplo: Determine la salida Q del FF JK

La gran parte de los Circuitos Integrados que contienen flip-flop vienen con entradas asincrónicas de inicialización y
borrado (Preset y Clear), comúnmente representados con las abreviaturas PRE y CLR. Los FF en general, pueden
incluir entradas asíncronas, cuya prioridad está sobre el clock y las entradas síncronas. Estas entradas, también
llamadas DC, se utilizan para resetear y presetear la salida de los FF, independiente de las entradas y clock. En el
ejemplo se ilustra una condición para un FF JK

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Ejemplo: Determine la salida Q del FF JK verificando las funciones preset clear

Flip-Flop D (Data)

El l Flip Flop D transfiere la señal de datos de la entrada a una salida, sincronizada con la señal de clock. su
representación simplificada se muestran en la figura 5.5.3. Revise el link http://tinyurl.com/yb2xvd7n

Figura 5.5.3. Flip-flop D

La tabla 5.5.1 es la tabla de verdad de este flip-flop, la cual indica que el dado se transfiere cuando ocurre un pulso de
reloj.

D CLK Qi+1

0 ↑ 0

1 ↑ 1

Tabla 5.5.1. Estados del flip-flop D

La forma de operación de este flip-flop es muy sencilla:

- Cuando D=0 y se presenta un cambio de 0 a 1 lógico en la entrada de reloj del flip-flop la salida Q=0.
- Cuando D=1 y se presenta un cambio de 0 a 1 lógico en la entrada de reloj del flip-flop la salida Q=1.

En otras palabras, el dato en D se transfiere y memoriza en Q cada vez que se presenta una transición de 0 a 1 lógico
en la señal de reloj (CLK); esta condición se conoce con el nombre de transición por flanco positivo. La condición
complementaria a la anterior es cuando la transición es de 1 a 0 lógico, en este caso se dice que la transición se da por
flanco negativo. Este flip-flop se puede utilizar para que la transición se de por flanco negativo, simplemente basta con
poner a la entrada del reloj (CLK) un inversor como en la figura 5.5.4.

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Figura 5.5.4. Flip-flop D y equivalente FF JK

Ejemplo: Verifique la salida del FF - D

Flip Flop D con habilitación

Este tipo de Flip Flop es similar al anterior, tiene una entrada habilitadora, pero adicionalmente tiene un inversor entre las
terminales S y R, como se observa en la figura 5.2.7.

Figura 5.2.7. Flip Flop D

La entrada D va directamente a la entrada S del Flip Flop y su complemento a la entrada R. Este Flip Flop recibe su
nombre por la habilidad que tiene para transmitir datos a otro Flip Flop, o simplemente memorizarlos. Además este Flip
Flop tiene una característica particular diferente a los anteriores, que consiste en que en ningún momento de presentan
estados indeterminados a las salidas. La razón por la cual se elimina la indeterminación es debido a la presencia del
inversor. En la figura 5.2.8 se observa el símbolo que se utiliza para representar este Flip Flop.

Figura 5.2.8. Flip Flop D

Los estados de este Flip Flop se muestran en la tabla 5.2.4.

D E Qi+1

0 0 Qi

0 1 0

1 0 Qi

1 1 1

Tabla 5.2.4. Estados lógicos del Flip Flop D

Flip-Flop D - Preset-Clear

En esta variación, el flip-flop D, incluye dos entradas asincrónicas activadas en bajo llamadas Preset y Clear. Estas
entradas como su nombre lo indican sirven respectivamente para poner en 1 y 0 la salida Q del flip-flop
independientemente de la señal de reloj. La configuración de este flip-flop y su representación abreviada se describen
en la figura 5.5.5.

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Figura 5.5.5. Flip-flop D Preset-Clear

Flip-Flop T (Toggle: Alternar o conmutar)

Este flip-flop recibe su nombre por la función que realiza (Toggle: conmutar) cambiando el estado de la salida por su
complemento. Es una modificación del flip-flop J-K limitándolo a cumplir exclusivamente esta función, la cual se logra
uniendo las terminales J y K como se muestra en la figura 5.5.7.

Figura 5.5.7. Flip-flop T

La tabla de verdad de este flip-flop se limita a las líneas 1 y 4 del flip-flop J-K.

T CLK Qi+1

0 ↑ Qi (Almacena)

1 ↑ Qi' (Articula)

Tabla 5.5.3. Estados del flip-flop T

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Revise el link http://tinyurl.com/jsg6ahf

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