Lógica Programável

PTC2527 – EPUSP 2003

Especializações dos Circuitos Lógicos

RAM
• Guido Stolfi
A/D CPU
D/A
ROM

“GLUE LOGIC”

POWER
PERIFÉRICOS

2
Lógica Discreta (SSI - MSI)

• Baixa Densidade
• Alto Consumo
• Baixa Confiabilidade
• Baixo Desempenho
• Diversidade de Ítens em Estoque

3
Consumo, Desempenho, Confiabilidade

Materiais
diferentes

Soldas

Terminal Terminal
Buffer Buffer
Lógica 4
Lógica Integrada "Custom" (LSI)

• Alto Custo Inicial

• Longo Tempo de Desenvolvimento
• Projeto inalterável a posteriori
• Fornecedor único

5
Lógica Programável

• Alta Velocidade
• Alta Densidade
• Baixo Consumo
• Facilidade de Projeto
• Baixo "Time to Market"
• Possibilidade de Alterações Posteriores no
Projeto
• Inviolabilidade do Projeto
6
Dispositivos de Lógica Programável (PLD)

• PROM (Programmable Read-Only Memory)

• PAL (Programmable Array Logic)
• EPLD (Eraseable Programmable Logic Device)
• EEPLD (Electrically Eraseable PLD)
• CPLD (Complex PLD)
• FPGA (Field Programmable Logic Array)

7
Lógica com Memórias PROM

• Tabela Verdade

PROM

Entradas Saídas
(Endereços) (Dados)

8
Estrutura de uma PROM

Matriz OR Saídas
(Programável)

Matriz AND
Entradas (Fixa)
Estrutura de uma PAL

Matriz OR Saídas
(Fixa)

Entradas

Matriz AND
(Programável)
Bloco Lógico de uma PAL Combinatória

Saída

Entradas

Realimentação
PAL Sequencial (c/ Flip-Flop)
Elemento Programável com Fusível (PAL)
Elemento Programável com MOSFET de
Porta Flutuante (EPLD)
Elemento Programável com RAM (FPGA)
Topologia (“Floorplan”) de um Dispositivo de
Lógica Programável

16
Célula Lógica de uma EPLD
Bloco de Entrada / Saída de uma EPLD
Interconexões entre Blocos

19
FPGA com Blocos de Memória RAM

20
Bloco Lógico de uma FPGA

21
Bloco de E/S de uma FPGA

22
Terminação para E/S Desbalanceada

23
Padrões de Interfaces Digitais

Tipo VCC (V) VREF (V) VTT (V) RS (Ω) RT

LVCMOS 3.3 1.5 - - -
LVCMOS18 1.8 0.9 - - -
HSTL 1.5 0.75 0.75 0 50
SSTL3 3.3 1.5 1.5 25 50
SSTL2 2.5 1.25 1.25 25 50
GTL - 0.8 1.2 0 50
GTL+ - 1.0 1.5 0 50
LVDS 2.5 - - 100 100
24
Terminação Balanceada (LVDS)

25
Roteamento de Sinais na FPGA

26
Distribuição de Clock

27
Retardo Zero com Delay Lock Loop (DLL)

28
Modelo de Atrasos de Propagação

29
Atrasos Internos (Modo Combinatório)

30
FPGA de Alto Desempenho

31
Roteamento de Alto Desempenho

32
Ferramentas de Desenvolvimento para
PLD's

" Captura de Diagramas Esquemáticos (Interface

Gráfica)
" Linguagem de Descrição de Hardware (Texto)
" Simuladores
" ISP (In System Programming)
Interface JTAG – Joint Test Action Group

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Tendências para Lógica Programável

" Alta Complexidade ( > 1Milhão de Portas)

" Alta Velocidade (Clocks > 200 MHz)
" Integração de Macroblocos (RAM, PLL, DSP,
CPU, Multiplicadores, etc)
" Diversos Padrões de I/O (LVCMOS, GTL, LVDS,
etc.)
" Programação por Setores
" Atualização Remota do Hardware
Uso de Lógica Programável no Ciclo de
Vida de um Projeto

" Protótipo (PLD)

" Cabeça de Série (PLD)
" Série Piloto (PLD)
" Pequenas Quantidades (PLD)
" Médias Quantidades (PLD)
" Grandes Quantidades (Custom LSI)