@Agustín Borrego Colomer Febrero 2000

Familias Lógicas RTL y DTL

Consideraciones previas
Vamos a resumir los conocimientos previos necesarios, antes de pasar al estudio
de estas dos familias lógicas.

a) Referentes a un transistor bipolar

Un transistor empieza a conducir cuando se polariza directamente la unión

BE (base-emisor) con una tensión entre 0,5 y 0,6v.

Para asegurar que colocamos un transistor en saturación vamos a

proporcionarle una tensión entre base y emisor de 0,8v. (evidentemente también
le proporcionaremos la corriente de base necesaria). Podemos asimilar un
transistor en saturación a un interruptor cerrado entre colector y emisor. La
diferencia con el símil anterior será la caída de tensión VCE(sat) = 0,2v.

Podemos asimilar un transistor en corte a un interruptor abierto entre

colector y emisor. La diferencia con el símil anterior será que la resistencia que
existe entre ambos terminales no es infinita.

Un transistor tiene más facilidad (lo hace de forma más rápida) en pasar del
estado de corte al de saturación que a la inversa. Podemos decir que le cuesta
más parar que arrancar.

b) Referentes a un diodo

Un diodo bien polarizado será un cortocircuito, con la salvedad de la caída

de tensión entre anodo-cátodo es de aproximadamente 0,7v.

Un diodo inversamente polarizado será un circuito abierto (en algunos casos

habrá que considerar que su resistencia no es infinita, pequeña intensidad de
fugas, y que además existe una capacidad reducida entre sus terminales).

Sugerencia:
Al principio, mientras se dominan los diferentes circuitos es conveniente tener a
mano esta primera hoja del tema.

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@Agustín Borrego Colomer Febrero 2000

Familia lógica RTL

RTL son las iniciales de las palabras inglesas Resistor, Transistor, Logic. Es
decir es una familia cuyas puertas se construyen con resistencias y transistores
(bipolares). El esquema básico de una puerta NOR es el siguiente:

3V

640

S
450
E1 Q1 Q2

450
E2

Empezamos por considerar las dos entradas a nivel alto (H-H), suponiendo que
este nivel sea de 3v. Tanto Q1 como Q2 están saturados. ¿Por qué?, pues porque tienen
sus uniones BE bien polarizadas (la base más positiva que el emisor) y se les suministra
suficiente intensidad de base:
3 − VBE (SAT ) 3 − 0.8
I B1 = I B 2 = = ≈ 4,9mA
450 450

 3 − VCE ( SAT ) 
 
3 − 0 .2
= 
640
I C1 = I C 2 = ≈ 2,2 mA
2 1280

Como podemos observar la ganancia de los transistores (beta ó h FE) solo necesita
ser superior a 0,45 (relación entre la corriente de colector y la de base) y generalmente
la beta de los transistores es muy superior. Asi pues ambos transistores están en
saturación, por tanto la tensión de salida será de 0,2v (VCE(SAT) de los transistores). La
corriente por la resistencia de 640 será la suma de las dos corrientes de colector, es decir
de unos 4,4 mA.

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@Agustín Borrego Colomer Febrero 2000

En la siguiente figura se resume la situación, al tiempo que se indica la conexión

de la salida de la puerta con otras tres entradas de la misma tecnología. El condensador
que aparece en la figura es debido a la de la unión B-E que todavia no ha llegado a
vencer la barrera de potencial. (Al estar la salida de la puerta analizada a 0.2v los
transistores de las entradas conectadas no pueden tener su unión B-E polarizada
adecuadamente).

3V

3V 640
C
L 450

H 450
Q2 Q1 C
450

H 450

C
450

0.2v

Qué sucede, si ahora una sola de las entradas la colocamos a nivel bajo, por
ejemplo conectandola a la salida de una puerta que nos proporcione 0,2v. Pues en
principio nada, el transistor que continue con su entrada a nivel alto seguirá saturado y
forzará la salida a nivel bajo (piensa en dos interruptores en paralelo, uno de ellos
cerrado y otro abierto, predomina el efecto del interruptor cerrado). La única variación
con respecto al caso anterior será la corriente aportada por el transistor saturado, doble
que en el caso anterior (ahora solo aporta intensidad el transistor que esté en saturación).

Asi pues para las combinaciones de entrada H-L y L-H también obtendremos
una salida a nivel lógico bajo (L).

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@Agustín Borrego Colomer Febrero 2000

Pasamos ahora a estudiar el último caso, o sea cuando las entradas se colocan en
la combinación L-L. Ninguno de los transistores conduce, eso provoca que no circule
apenas corriente por la resistencia de 640 (recordar que un transistor en corte no posee
resistencia infinita entre C y E) y por tanto la tensión de salida será de nivel alto (H).
(En el caso ideal de 3v). El caso se resume en la siguiente figura:

3V

3V
+V 640

H 450
Q3

L 450
Q5 Q4
450
Q2
L 450

450
Q1

Vamos a analizar este circuito un poco más a fondo. Observando atentamente la

figura vemos que los transistores Q3, Q2 y Q1 estan saturados (tienen la unión BE bien
polarizada). Esto nos permite concluir que las bases de los tres transistores estan todos a
aproximadamente 0,8v y el circuito anterior lo podemos simplificar de la siguiente
forma:
3V

3V
+V 640

H 450

L 450
Q2 Q1
450
L 450

450

+
0.8V

En esta situación lo peligroso es que la tensión de salida de la puerta baje por

debajo de la que una puerta de la misma familia veria como nivel alto. Vamos pues a
constestar a dos preguntas. En el ejemplo de la figura con tres entradas conectadas ¿Qué
tensión de salida obtenemos? . Y suponiendo una beta en los transistores de 10 en

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@Agustín Borrego Colomer Febrero 2000

saturación (es inferior a la beta en zona activa). ¿Cuántas entradas podemos conectar
como máximo a la salida de una puerta RTL?.

Para contestar a la primera pregunta supondremos que el transistor Q1 no

absorbe ninguna corriente de colector (no va a modificar significativamente los
cálculos).
Observando el circuito podemos calcular VSAL de la siguiente forma:

 
450  3 − 0 .8 
V SAL = ×  + 0 .8 ≈ 1 .2 v
3  450 + 640 
 
 3 

Una pequeña ayuda para los que no esten muy puestos en formulas:
El parentesis representa la intensidad, se calcula viendo que tensión les cae al conjunto de resistencias (640 en serie
con el paralelo de tres resistencias de 450 , cuyo calculo es bien sencillo, se divide por tres) dividido por su valor. Eso
lo multiplicamos por el conjunto paralelo para obtener la tensión que cae en dicho conjunto y le sumamos 0.8v.
Tambien se podia haber calculado de otra forma:
 
 3 − 0.8 
V SAL = 3 − 640 ×   ≈ 1.2v
 450 + 640 
 
 3 
Como antes se calcula la intensidad, al multiplicarla por 640 obtenemos la tensión que cae en dicha resistencia y al
restarla del total (3v) obtenemos la de la salida.
!!! Esta es la forma en la que se calcula en el libro ELECTRONICA DIGITAL recomendado para INGENIERIA DE
INFORMATICA de la UNED . Pero con un error, las resistencias en el denominador no se restan !!!.

¿Esta familia ve los 1.2v como nivel alto ó bajo?. Los 1.2v son suficientes para proporcionar los 0.8v entre B-E de los
transistores para saturarlos y sobran 0.4v que nos proporcionan una intensidad de base de 0.4/450 = 889µA, que
multiplicada por la gananacia en corriente de los transistores (que hemos supuesto de 10) nos da 8,9 mA; más que
suficiente para saturarlos (recordar que, en el peor de los casos, cuando solo existe una entrada a nivel alto el
transistor de dicha entrada debe aportar una corriente de colector de 4,4 mA aproximadamente).

Para contestar a la siguiente pregunta, debemos empezar por calcular que tensión
minima debe poseer una entrada para ver el nivel como alto. Necesitamos 0.8v para
saturar el transistor, más una pequeña para proporcionar la corriente de base necesaria:

 4 .4 × 10 −3 
V H ( MIN ) = 0.8 +   × 450 ≈ 1v
 10 
Si sustituimos dicho valor en la fórmula que obtuvimos anteriormente para la
tensión de salida (pero ahora con un número, n, indeterminado de entradas conectadas a
la salida) obtenemos, despejando n:
 
 3 − 0.8 
1 = 3 − 640 ×  
 450 + 640 
 
 n 
450
n= ≈7
3 − 0.8
− 640
3 −1
640

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@Agustín Borrego Colomer Febrero 2000

Como vemos la cargabilidad de salida (fan-out) es baja. El margen de ruido

es bajo (hemos calculado que el estado a nivel bajo se puede considerar de 0.2v,
mientras que la puerta ya ve un nivel alto con 1v). En cuanto a la velocidad de
funcionamiento viene limitada fundamentalmente por el numero de puertas que
conectemos a la salida. Si observamos las figuras anteriores veremos que el mayor
problema se encuentra en el paso de nivel bajo a nivel alto en la salida (se requiere un
tiempo para cargar los condesadores de las uniones B-E de los transistores, eso
despreciando las capacidades que se puedan introducir debidas al cableado). La
constante de tiempo de esta carga será aproximadamente de:

 450 
τ =  640 +  × n× C
 n 

Siendo n el número de entradas conectadas a la salida y C el valor del

condesador. (hay que tener en cuenta que los condensadores en paralelo se suman para
calcular la capacidad equivalente). Suele ser del orden de algunas decenas de
nanosegundos.

Otro factor que limita la velocidad de la familia viene dado por el hecho de que
la intensidad de base de los transistores es grande (como hemos visto en los calculos) y
ello hace que la transición de transistor saturado a cortado lleve su tiempo (hay que
eliminar la carga de la base, cuando mayor sea la intensidad de esta, mayor tiempo
llevará).

En el paso de nivel alto a bajo el condesador se descargará rapidamente a traves

del transistor que se pone en saturación. La constante de tiempo es menor.
Veamos un resumen de las caracteristicas de esta familia:

- Puerta básica. NOR

- Frecuencia de utilización típica 8MHz
- Inmunidad al ruido BAJA
- Potencia típica disipada 12 mW
- Número de funciones realizables ALTO
- Intervalo de temperatura de funcionamiento -55ºC a 125ºC ó 0ºC a 75ºC
- Tensión de alimentación 3v
- Cargabilidad de salida (fan-out) BAJA

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@Agustín Borrego Colomer Febrero 2000

Familia lógica DTL

Las siglas DTL vienen de las iniciales de las palabras inglesas Diode Transistor
Logic. Es decir estamos tratando con una familia compuesta basicamente por diodos y
transistores (sin olvidar a las resistencias). Los diodos se encargan de realizar la parte
lógica y el transistor actua como amplificador inversor. Esta separación de funciones
nos permite empezar a estudiar esta familia viendo como se construye la lógica con los
diodos.

Empezamos por presentar una puerta AND con diodos:

5V

5k

D1
E1 S

D2
E2

Cuando una cualquiera de las entradas (o ambas) esté a nivel lógico bajo
(digamos 0.2v) el diodo conectado a dicha entrada estará bien polarizado colocando la
salida a un nivel de tensión de 0.9v (esta tensión es la suma de la tension de entrada y
los 0.7v que aparecen en el diodo en conducción, la otra entrada no influye: si el diodo
está conduciendo sigue habiendo 0.9v y si no lo está con más razón ya que puede
asimilarse a un circuito abierto), o sea, a nivel lógico bajo.

Cuando las dos entradas estén a nivel lógico alto (suponemos 5v), ningún diodo
puede conducir (no hay posibilidad de que el anodo de uno de los diodos se encuentre a
5.7v), no hay circulación de corriente por la resistencia y de ello se deduce que la salida
está a 5v, o sea a nivel lógico alto.

El problema de está puerta asi construida es el alto nivel de tensión que requiere
para ver un nivel alto (4v lo interpretaria como nivel lógico bajo). La diferencia entre el
nivel lógico bajo y alto es muy pequeña (muy baja inmunidad al ruido).

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@Agustín Borrego Colomer Febrero 2000

Para obtener una puerta DTL básica (tipo NAND) debemos incluir un par de
diodos a la salida, mejorando de esta forma el aspecto comentado en el parrafo anterior
y un transistor que va a restaurar el nivel de tensión perdido por dichos diodos y va a
mejorar las caracteristicas de salida. El circuito completo puede verse en la siguiente
figura:

5V

5k 2.2k

D1 S
P D3 D4
E1 Q1

D2 5k
E2

El circuito presentado es muy sencillo de analizar. Ya vimos que cuando una de

las entradas está a nivel logico bajo, el diodo asociado conducia y por tanto colocaba en
el punto P una tensión de 0,9v; esta tensión debido a los didos D3 y D4 hace imposible
que el transistor Q1 conduzca, para hacerlo a saturación deberia haber una tensión en P
de:

VP = VBE (SAT ) + VD3(ON ) + VD 4(ON ) ≈ 0.8 + 0.7 + 0.7 ≈ 2.2v

El transistor está al corte y, por tanto, la salida a nivel lógico alto

(aproximadamente 5v).

Cuando ambas entradas estan a nivel lógico alto, los diodos D1 y D2 los
podemos asimilar a un interruptor abierto y tanto las uniones A-K de los diodos D3 y
D4, como la unión B-E del transistor Q1 están bien polarizadas. La salida estará a nivel
lógico bajo (VCE(SAT)=0.2v). En estas condiciones y con los valores presentados en la
figura anterior, la intensidad de base y la de colector del transistor son:

0.8 5 − 2.2
I B = I D3− D 4 − I 5k (INF ) = I 5k ( SUP ) − = − 160 × 10 − ≈ 400 µA
6

×
5 10 3
×
5 10 3

V2.2k 5 − VCE ( SAT ) 5 − 0.2

IC = = = ≈ 2.2mA
2.2 ×10 3
2.2 ×10 3
2.2 ×103

Como vemos la beta necesaria del transistor debe ser superior a 5.5 (no
demasiado exigente).

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@Agustín Borrego Colomer Febrero 2000

Podemos ahora realizarnos la siguiente pregunta: Si la resistencia de 5K inferior

desvia parte de la intensidad que circula por los diodos D3 y D4 a masa, restandosela a
la que va hacia la base del transistor. ¿Por qué la empleamos? (en un buen diseño
electrónico no hay ningún componente superfluo). Esta resistencia hace que el transistor
Q1 pase de saturación a corte de forma más rápida (es un camino hacia masa para
eliminar la carga de la base), de no existir, la carga de la base no tendria un camino facil
hacia masa (pensar que en el paso de saturación a corte de Q1 los diodos D3 y D4 dejan
de estar bien polarizados).

Para calcular la cargabilidad de salida de esta familia observemos la siguiente

figura:
5V

5V

5V
5k

5k 2.2k
D5
L
D1 5k
D3 D4
H Q1 D6

D2 5k
H

Hemos conectado a la salida de la puerta en estudio las entradas de otras dos

puertas de la misma familia (no se ha dibujado más que una entrada por suponer el resto
a nivel alto y tampoco se ha dibujado D3, D4 y Q1 de las puertas conectadas a la salida
por ser asimilables a un circuito abierto).

Calculemos la intensidad de colector de Q1 en estas condiciones:

5 − VCE (SAT ) 5 − 0.9

IC = + n× ≈ 2.2 ×10 −3 + 2 × 0.8 ×103 = 3.8mA
2.2 ×10 3
5 ×10 3

La intensidad de base sigue siendo la misma que calculamos anteriormente.

Como vemos por la fórmula, la intensidad de colector de Q1 crece con el número de
entradas que conectemos a la salida, mientras que la intensidad de base es fija, eso
significa que los requerimientos de beta para Q1 son mayores y llegará un momento en
que no podrá satifacerlos y sacaremos a Q1 de la saturación, es decir, a la salida del
nivel lógico bajo.

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@Agustín Borrego Colomer Febrero 2000

Si como hicimos con la tecnologia RTL fijamos una beta para saturación de Q1
en 10. La intensidad máxima que podremos tener en colector es de 4mA y vemos que la
cargabilidad de salida es muy reducida (apenas de 2 puertas). Para solucionar este
problema o empleamos transistores con una beta en saturación mayor ó recurrimos al
siguiente circuito (DTL integrada):

5V

2.2k
R1
L
Q2 D4
Q1

R2
D1 5k
H

D2
H

El transistor Q2 funciona en la zona activa, la unión C-B está inversamente

polarizada (+ en colector siendo N y – en base siendo P) por la caida de tensión en R2.
La intensidad que circule por esta resistencia será la intensidad de base de Q2. La
intensidad que circule por R1 igual a la de emisor de Q2 (solo hay que observar que por
R1 circula una intensidad suma de la de colector de Q2 y base de Q2) y es la que va a
proporcionar la corriente de la base de Q1.

Por efecto de Q2 podemos reducir el valor de R1 (que antes era de 5k) a uno
inferior (todo dependerá de la beta con la que hagamos trabajar a Q2) y de esta forma
aumentar la corriente de base de Q1 (a igualdad de beta de este, disponemos de mayor
corriente de colector y por lo tanto, de mayor cargabilidad de salida).

Si deseamos una cargabilidad de 8 (esta es la normalmente utilizada en esta

familia) deberemos disponer de una intensidad de base de:

I C 2.2 × 10 −3 + 8 × 0.8 × 10 −3 8.6 × 10 −3

I B (Q1) = = = = 860 µA
β 10 10

O sea una intensidad de emisor de Q2 de:

0 .8
I E (Q2 ) = I B (Q1) + ≈ 1mA
5 × 10 3

Si polarizamos a Q2 con una VCE=0.7v (la misma que teniamos en D3), ya

podemos calcular R1:

5 − VCE (Q 2) − VD 4(ON ) − V BE (Q1)SAT 5 − 0.7 − 0.7 − 0.8 1

R1 = = = = 2.8k
I R1 I E (Q 2 ) 1 × 10 − 3

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@Agustín Borrego Colomer Febrero 2000

Si Q2 posee una beta para esta intensidad de emisor de 50 podemos calcular R2:

VCB (Q2 ) VCE (Q 2) − VBE (Q 2 ) 0.7 − 0.6

R2 = = = ≈ 5k
I B (Q 2) I E (Q 2 ) 1 × 10 −3
β +1 51

Veamos un resumen de las caracteristicas de esta familia:

- Puerta básica. NAND

- Frecuencia de utilización típica Entre 12MHz y 30MHz
- Inmunidad al ruido BUENA
- Potencia típica disipada 8mW a 12mW
- Número de funciones realizables ALTO
- Intervalo de temperatura de funcionamiento -55ºC a 125ºC ó 0ºC a 75ºC
- Tensión de alimentación 5v
- Cargabilidad de salida (fan-out) Limitada a 8 por el fabricante

En la siguiente figura se proporciona la curva de transferencia Vin-Vout

(considerando que las entradas no utilizadas se colocan a nivel alto, en realidad al ser
una puerta NAND la curva de transferencia corresponderá a un inversor).

5.4
El transistor Q1 empieza a conducir
El diodo conectado a la entrada deja de hacerlo
4.5 Esto ocurre para 1v en la entrada.
Hasta entonces nivel de salida a nivel alto.

3.6

2.7

1.8

900m El transistor Q1 se satura. Tensión de salida a nivel bajo .

0
0 833m 1.67 2.5 3.33 4.17 5

En la gráfica puede verse que VIL max (máximo valor que la entrada ve como
nivel bajo) es de 1v aproximadamente. Que VIH min (minimo valor que la entrada ve
como nivel alto) es de 1.3v aproximadamente. VOL (valor de la salida a nivel bajo) de
0.2v y VOH (valor de la salida a nivel alto) de 5v. (Puerta sin carga de salida).
Inmunidad al ruido en esas condiciones:
∆ 0 = VIL − VOL = 1 − 0.2 = 0.8v
∆1 = VOH − VIH = 5 −1.3 = 3.7v

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