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SISTEMAS DIGITAIS
Metodologia de Projeto
Implementação de
software em processador
embarcado com Descrição de memoria em
comunicação com VHDL e uso de BRAMs em
hardware dedicado FPGA
Nível Sistêmico
Verificação
Projeto
Nivel de leiatue
Nivel de máscaras
Micro arquitetural
Lógico
Elétrico ão
aç
idéia s tr
ab
a is
M
Circuito Real
(fabricado)
Eixo Geométrico
Sistemas Digitais – Profa. Dra. Fernanda Gusmão de Lima Kastensmidt
Aula
1
Sistêmico
Eixo Comportamental Eixo Estrutural
Algorítmico
processadores,
processadores,
Especificações
Especificações funcionais
funcionais
Micro arquitetural memórias,
memórias, barramentos
barramentos
Algoritmos módulos
módulos de
de hardware
hardware
Algoritmos Lógico
Máquinas
Máquinas de
de estado
estado finitas,
finitas, operações
operações registradores,
registradores, multiplexadores,
multiplexadores, operadores
operadores
Elétrico Portas
Equações
Equações booleanas,
booleanas, tabelas
tabelas verdade,
verdade, BDDs
BDDs Portas lógicas,
lógicas, flip-flops
flip-flops
Funções
Funções de
de transferência,
transferência, equações
equações diferenciais
diferenciais Transistores,
Transistores, resistores,
resistores, capacitores,
capacitores, indutores
indutores
Leiaute
Leiaute das
das máscaras,
máscaras, retângulos,
retângulos, polígonos
polígonos
Células
Células de
de biblioteca,
biblioteca, modelos
modelos de
de posição
posição de
de pinos
pinos
Macro-células,
Macro-células, planta
planta baixa
baixa de
de blocos
blocos
Módulos,
Módulos, clusters,
clusters, cores,
cores, planos
planos de
de clock/alimentação
clock/alimentação
Partições
Partições físicas,
físicas, componentes,
componentes, placas
placas
Eixo Geométrico
Sistemas Digitais – Profa. Dra. Fernanda Gusmão de Lima Kastensmidt
Aula
1
C, C++, Sistêmico
Eixo Comportamental Hardware C Eixo Estrutural
Java Algorítmico
processadores,
Especificações funcionais Micro arquitetural memórias, barramentos
VHDL
Algoritmos módulos de hardware
Lógico
Máquinas de estado finitas, operações registradores, multiplexadores, operadores
Elétrico Portas lógicas, flip-flops
Equações booleanas, tabelas verdade, BDDs
LEF / DEF
Macro-células, planta baixa de blocos
Eixo Geométrico
Sistemas Digitais – Profa. Dra. Fernanda Gusmão de Lima Kastensmidt
Aula
1
Sistêmico
Eixo Comportamental Eixo Estrutural
Algorítmico
processadores,
Especificações funcionais Micro arquitetural memórias, barramentos
Algoritmos 1- “síntese”
Lógico
módulos de hardware
5- fabricação 3- mapeamento
Leiaute das máscaras, retângulos, polígonos
Eixo Geométrico
Sistemas Digitais – Profa. Dra. Fernanda Gusmão de Lima Kastensmidt
Aula
Níveis de Abstração e Síntese
1
Memory Control
+
(Library)
Clk
(register level)
Lógico
RTL Transistor
Sistêmico
Tempo de Projeto
• Transformações de síntese
• Transformações de validação
Verificar funcionalmente
através de simulação lógica transistores
com e sem atraso.
Compromisso:
Custo X tempo de projeto X desempenho
10100011001
• Verificação funcional
– A simulação ainda é o veiculo principal para a verificação
funcional mas é inadequada por causa do tamanho de projeto.
– Bugs em hardware são muito difíceis de se recuperar e muito
caros (não é como em software).
Soft
core
ou
Reusability
portability Firm FPGA=SOC
flexibility core
processador
Hard
core
memoria
Predictability, performance, time to market
Metodologias de Projeto
Cell
IO cell
Nível Sistêmico
Verificação
Projeto
Nivel de leiatue
Nivel de máscaras
Mentor
Cadence
Synopsis
E outras ...
• Compilação
• Mapeamento
• Posicionamento
• Roteamento
• Leiaute
• Simulação e verificação
RAMC SC
RAMC SC
SC
SC
SC
SC
SC
SC
SC
SC
SC RD SC
SC RD SC
SC
SC
SC
SC
SC
SC
SC
SC
SC
SC
Super Cluster
RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC
RAM RAMC
RAMC
SC
SC
SC
SC
SC
SC
SC
SC
SC
SC
SC
SC
RD SC
SC
SC
SC
SC
SC
SC
SC
SC
SC
TX
SC
SC
TX TX TX
C C R C C R
RD
RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC
RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC
RAMC SC SC SC SC SC SC RD SC SC SC SC SC
RX
SC
RX B RX RX
RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC
RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC
RAM RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC
RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC
RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC
RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC
HD HD HD HD HD HD HD HD HD HD HD HD HD
RAMC SC SC SC SC SC SC CT SC SC SC SC SC SC
RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC
RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC
RAM RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC
RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC
RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC
RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC
RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC
RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC
RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC
RAM RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC
RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC
RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC
RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC
C C R
C-CELL R-CELL
C-CELL
CFN
CFN
FCI
D1
B0
B1
B0
D3
D3
B1
D1
0 0
1 1
0 0
1 1
0 0
1
1
0
0
1 1
0
1
0
1
0
1
FCO
Y
DB
DB
D0
D2
A0
A1
D0
A0
A1
D2
FLEX 10K
FLEX 10K
Nanometer technologies
E1
ASIC E2
E3
VHDL / Verilog clk
Descriptions E1
E2
E1
E3
clk
E2
E3
FPGA slice
BlockRAM
F1 LUT
ff M M M M
F2 M M
F3
F4
M
SEU
M Configuration Memory Cell
(Bit flip)
single lines
M Pass-transistor
hex lines
66 MHz PCI SSTL3
Vector Based
SelectI/O Interconnect
hex lines
Pins single lines delay=f(vector)
single lines
Block
SelectRAM Distributed
Memory SelectRAM
Memory
single lines
Direct lines
Long lines
CLB CLB
CLB CLB CLB CLB CLB
Direct connections
Fast connect
Double lines CLB
CLB CLB
Switch
Matrix More complex logic in a same slice and CLB
(reduction in the logic level)
Virtex Slice0
Switch
Matrix
Slice1