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Algebra di Boole

RC 1. Decoder
Reti logiche come modello astratto di sistemi 2. Decoder 2 to 4 + sintesi
fisici 3. Decoder espandibile + sintesi
1. Caratterizzazione di una rete logica 4. Costruzione di un decoer 4 to 16 con
2. Criteri di classificazione di una rete decoder espandibili 2 to 4
logica 5. Demultiplexer
3. RC 6. Multiplexer
4. RSA 7. Relazione multiplexer e decoder con
5. RSS enabler
6. Setta Reti combinatorie significative
7. Resetta
8. Fascia di indeterminazione 1. Modello strutturale universale
9. Regime Sistemi di rete in forma SP a costo minimo
10. Conseguenze di stati di ingresso
successivi non adiacenti nelle 1. Criterio di costo a porte
RC/RSA/RSS 2. Criterio di costo a diodi
3. Risultato di Shannnon
Generalit sulle RC 4. Espansione di Shannon
1. RC 5. Forma SP
2. Caratterizzazione delle RC 6. Forma canonica SP
3. Invertitore 7. Mintermine
4. Tempo di attraversamento 8. Regole da applicare alla forma canonica
5. Rete pilotata in modo fondamentale SP per avere quella a costo minore
6. Come si descrive una RC 9. Implicante
7. Modi di descrivere una RC 10. Lista di implicanti principali
8. Una rete combinatoria a N ingressi e M 11. Lista di copertura
uscite 12. Lista di copertura ridondante
9. Generatori di costante 13. Metodo di Quine-McCluskey
10. Invertitore 14. Mappe di Karnaugh
11. Elemento neutro 15. Sottocubo di ordine 1/2/N
12. Utilit dellelemento neutro 16. Coordinate
13. AND 17. Adiacenza tra sottocubi di ordine 1/2/N
14. OR 18. Sottocubo principale
15. NAND 19. Lista di copertura
16. NOR 20. Lista di copertura irridondante
17. XOR 21. Corrispondenza implicanti e sottocubi
18. XNOR 22. Algoritmo di ricerca dei sottocubi
19. OR/AND a pi ingressi principali mediante MK
23. Sottocubo principale assolutamente
Reti combinatorie elementari eliminabile
1. Variabili logiche 24. Semplicemente eliminabile
2. Operatori logici 25. Essenziale
3. Complemento 26. Come gestire i sottocubi semplicemente
4. Prodotto logico eliminabili
5. Somma logica 27. Formula per il costo a porte e a diodi
6. Propriet degli operatori logici Sintesi in forma PS
7. Teorema di De Morgan + dimostrazione
1. Sintesi in forma PS
2. Costo di F in forma PS e F negato in 6. Dimostrazione che la rappresentazione
forma SP sia unica
7. Numero pi grande rappresentabili su N
Fenomeni transitori nelle RC
cifre
1. Tempo di attraversamento
Elaborazione di numeri naturali tramite RC
2. Regime
3. Transitorio 1. Come costruire reti logiche che
4. Effetti del transitorio elaborino numeri naturali
5. Alee statiche 2. Codifica BCD
6. Alee dinamiche 3. Complemento
7. Alee del 1/2/N ordine 4. Codifica eccesso di 3
8. Alee nei circuiti a 1 livello di logica + 5. Codifica 2421
risoluzione 6. Circuito complemento in base
9. Alee nei circuiti a 2 livelli di logica + 2/10(BCD)
risoluzione 7. Moltiplicazione per una potenza della
10. Individuazione delle alee con le MK base
11. Alee di F in PS e F negato in SP 8. Divisione per una potenza della base
12. Vincoli sulla variazione degli ingressi 9. Modulo beta alla kappa
10. Estensione di campo
Porte logiche universali
11. Addizione
1. AND OR NOT con porte NAND/NOR 12. Full adder in base 2
2. Sintesi a porte NAND 13. Tempo di risposta di tanti sommatori ad
3. Sintesi a porte NOR una cifra
4. Legame SP e NAND 14. Circuito lookhead + tempo di risposta
5. Legame PS e NOR 15. Incrementatore
16. Sottrazione
Porte tri-state 17. Comparazione di numeri naturali
1. Generatori di costante connessi a un 18. Sommatore/sottrattore in base 2
bus: problemi 19. Moltiplicazione
2. Porta tri-state 20. Moltiplicatore con addizionatore nx1 in
base 2
Circuiti integrati 21. Divisione
1. ROM 22. Divisione elementare in base 2
2. ROM programmabili Rappresentazione dei numeri interi
3. PROM
4. EPROM 1. Come faccio a trovare la legge biunivoca
5. EEPROM che lega inter con naturali
6. Circuiti programmabili 2. Rappresentazione in traslazione
7. PLA 3. Complemento alla radice
8. PAL 4. Modulo e segno
5. Propriet del complemento alla radice
ARITMETICA DEI CALCOLATORI 6. Determinazione del segno
7. Legge inversa
Rappresentazione dei numeri naturali
8. Forma alternativa per la L
1. Sistema numerico di rappresentazione
Operazioni su interi in complemento alla
2. Teorema della divisione con resto +
radice
dimostrazione
3. Uoziente e resto 1. Valore assoluto
4. Proprriet delloperatore modulo 2. Circuito convertitore da CR a MS
5. MOD&DIV 3. Cambiamento di segno
4. Estensione di campo 2. Utilit dello stato ponte
5. Riduzione di campo 3. Latch SR con lo stato ponte
6. Moltiplicazione/ divisione per una 4. Transizione 11 -> 00 nei latch SR con
potenza della base stato ponte
7. Somma
D flip-flop 7474
8. Sottrazione
9. Comparazione di numeri interi 1. D flip-flop 7474
10. Circuito di conversione da MS a CR 2. T_HOLD T_PROPAGATION
11. Moltiplicazione 3. Non trasparenza del D F-F 7474
12. Divisione 4. Corretto pilotaggio del D F-F 7474
13. Conversione di base tra interi 5. Struttura del D F-F 7474
6. Campionatore sul fronte in salita
RSA 7. Ritardatore
Definizioni e principi di funzionamento delle 8. D F-F 7474 in verilog
RSA
RSS
1. RSA
I registri e le rss
2. Legge temporale di una RSA
3. CS per la stabilit di una RSA 1. Registro
4. Leggi A normali 2. Segnale di sincronizzazione
5. Condizioni di pilotaggio RSA 3. Lettura e scrittura di un registro
6. Perch RSA? 4. Registro in verilog
7. Emissione temporanea di stati spuri 5. I registri sono non trasparenti perch
6. Schema generale per rss complesse
Modello strutturale per le RSA
7. Temporizzazione di un rss complessa
1. Corsa delle variabili di stato 8. Tin_to _reg
2. Corsa critica 9. Treg_to_reg
3. Risoluzione delle cose delle variabili di 10. Tin-to_out
stato 11. Treg_to_out
4. Problemi delle RSA 12. Tsfas
5. Alee essenziali 13. Disegno della temporizzazione
6. Disegno di un modello di RSA 14. Rss mutualmente asincrone
7. RSA in verilog
Contatori
8. Temporizzazione di una RSA
9. Teorema di S. H. Unger 1. Contatore
10. Imposizione dello stato interno iniziale 2. Contatore up, down, up/down
3. Disegno di un contatore
Esempi di RSA
4. Contatore parallelo
1. C-di-Muller 5. Contatore in base=2, 3, 10 + verilog +
2. Riconoscitore della sequenza 01 11 10 esprressione booleana

Modello strutturale per le RSA con latch SR Registri multifunzionali


come dispositivi di memoria
1. Registro multifunzionale
1. Modello RSA con latch SR 2. Registro multifunzionale in verilog
2. Vantaggi nellimpiego dei latch SR 3. Registro multifunzionale con le funzioni
3. Accortezze nel progettare RCA_mod di caricamento parallelo e traslazione a
4. Riconoscitore di sequenza 01 11 10 sinistra
4. in verilog
Approfondimento su latch SR
Modello di Moore
1. Stato ponte
1. Rss di Moore 3. Modello struttura di una rss di Mealy
2. Disegno di una rss di Moore Ritardato
3. Temporizzazione della rss di Moore 4. Rss di Mealy Ritardato in verilog
4. Disegno della temporizzazione della rss 5. Riconoscitore della sequenza 11, 01, 10
di Moore con il modello di Mealy Ritardato
5. Rss di Moore si evolve in modo
Modelli e descrizione per le rss complesse
deterministico quando
6. Diagramma dellevoluzione nel tempo 1. Modello per rss complesse
di una rss di Moore 2. Considerazioni sul modello per rss
7. Rss di Moore non trasparente perch complesse
8. Rss di Moore in verilog 3. Rss complesse in verilog
4. Linguaggi di trasferimento tra registri
Flip-flop JK
5. Microperazioni
1. F-F JK 6. Microsalti
2. F-F JK in verilog 7. Riconoscitore e contatore di due
3. Sintesi di un F-F JK sequenze
4. Registri implementati con F-F JK nelle 8. Descrizione verilog del ric e cont di due
rss di Moore seq
5. Regola per individuare j e k nei registri 9. Microperazioni che vengono utilizzate
implementati con F-F JK + verilog nelle descrizioni di rss particolarmente
complesse
Riconoscitore della sequenza 11, 01, 10
10. Formatore di impulsi capace di
1. Riconoscitore della sequenza 11, 01, 10 sostenere handshake dav /rfd
2. Grafo di flusso del riconoscitore della 11. Funzionamento del hs dav /rfd
sequenza 11, 01, 10 12. Funzionamento del formatore di impulsi
3. Riconoscitore della sequenza 11, 01, 10 13. Evoluzione temporale del formatore di
in verilog impulsi
4. Sintesi del riconoscitore della sequenza 14. Formatore di impulsi con hs dav /rfd in
11, 01, 10 con STAR formato da due F-F verilog
JK 15. Formatore di impulsi capace di
sostenere handshake soc eoc
Modello di Mealy 16. Funzionamento dellhs soc eoc
1. Differenza tra Mealy e Moore 17. Evoluzione nel tempo del formatore di
2. Vantaggi e svantaggi del modello di impulsi
Mealy 18. Formatore di impulsi con hs soc eoc in
3. Modello strutturale per rss di Mealy verilog
4. Rss di Mealy in verilog Decomposizione delle rss complesse in una
5. Temporizzazione di una rss di Mealy + parte operativa e in una parte di controllo
disegno
6. Contatore up con il modello di Mealy 1. Scomposizione in parte operativa e
+sintesi parte di controllo del riconoscitore e
7. Riconoscitore della sequenza 11, 01, 10 contatore di due sequenze
con il modello di Mealy + sintesi + 2. . Descrizione verilog + schema
verilog 3. Caratteristiche della parte operativa
4. Caratteristiche della parte di controllo
Modello di Mealy Ritardato 5. Scomposione del formatore di impulsi
1. Differenza tra Mealy e Mealy Ritardato con hs dav /rfd
2. Temporizzazione di una rss di Mealy 6. descrizione verilog+ schema
Ritardato + disegno 7. Scomposizione del formatore di impulsi
con hs soc eoc
8. descrizione verilog + schema 7. Memoria video
8. Processore
Tecniche di microprogrammazione per
9. Legge di evoluzione nel tempo del
implementare la parte controllo
processore
1. Perch utilizzare queste tecniche 10. Tipi di istruzioni
2. Quando il prodotto di queste tecniche 11. Istruzioni operative
accettabile 12. Istruzioni di controllo
3. Microsalto ccondizionato a due 13. Processore al reset iniziale
alternative 14. sEP8
4. Microsalto incondizionato
Modello di un calcolatore basato sul
5. Due tipi di modelli per la parte di
processore sEP8
controllo
6. Modello basato sui microindirizzi 1. Spazio di memoria
7. disegno 2. Spazio di ingresso/uscita
8. Corrispondenze tra il modello generale 3. I registri del sEp8
e quello basato sui microindirizzi 4. Registri accumulatori
9. Microistruzione 5. AL, AH
10. Componenti di una microistruzione 6. Registri puntatori
11. Microcodice 7. IP, SP, DP
12. Nome della variabile di 8. Registri dei flag
condizionamento efficace 9. CF, ZF, SF, OF
13. Microindirizzi successivi 10. Supporto alla gestione della pila
14. Parte di controllo basata sui 11. Realizzazione della pila
microindirizzi del formatore di impulsi 12. Processore al reset iniziale
soc eoc
Linguaggio mnemonico del sEP8
15. Soluzione al problema dei microsalti a
molte alternative 1. Formato delle istruzioni operative
16. MJR 2. Modalit di indirizzamento per le
17. Modello basato sulle microistruzioni istruzioni operative
18. Differenze tra i due modelli 3. Indirizzamento di registro
19. Vantaggio del modello bassato sulle 4. Indirizzamento immediato
microistruzioni 5. Indirizzamento di memoria
20. Problema del modello basato sulle 6. Indirizzamento alle porte di I/O
microistruzioni + soluzione 7. Formato delle istruzioni di controllo
21. Schema dei due modelli 8. Classi di istruzioni di controllo
22. Svantaggio del modello basati sulle 9. Istruzioni di salto
microistruzioni con MJR 10. Istruzioni per la gestione dei
sottoprogrammi
STRUTTURA DI UN SEMPLICE Set di istruzioni del sEP8
CALCOLATORE
1. MOV
Blocchi funzionali di un calcolatore e loro
2. IN
funzionamento
3. OUT
1. Calcolatore 4. PUSH
2. Modello di un calcolatore 5. POP
3. Sottosistema di ingresso 6. INC
4. Sottosistema di uscita 7. ADD
5. Interfacce 8. SUB
6. Memoria Principale 9. CMP
10. SHL
11. SHR 18. alu_flag()
12. NOT 19. Descrizione completa del
13. AND processore(IMPOSSIBILE)
14. OR
Visione funzionale delle interfacce e loro
15. JMP
gestione a controllo di programma
16. Jcondizione (JN JNE JA JAE JB JBE JG JGE
JL JLE JZ JNZ JC JNC JO JNO JS JNS) 1. Schema di uninterfaccia
17. CALL 2. RBR
18. RET 3. TBR
19. NOP 4. Sincronizzazione tra dispositivi e
20. HLT processore
5. Schema di uninterfaccia pi completa
Struttura di un calcolatore basato sul
6. TSR
processore sEP8
7. RSR
1. Schema di un calcolatore basato sul 8. FI
sEP8 9. FO
2. BUS 10. Sottoprogramma di ingresso in verilog
3. Composizione del BUS (+funzionalit di 11. Sottoprogramma duscita in verilog
ognuno) 12. Controllo di programma
4. Organizzazione dello spazio di memoria 13. Evitare lo spreco di tempo nella
5. Porzione volatile sincronizzazione dei dispositivi
6. Porzione video 14. Istruzioni per laccesso allo spazio di I/O
7. Porzione non volatile in verilog
8. Organizzazione dello spazio di I/O
Considerazioni sulla gestione dello spazio di
9. Composizione delle interfacce
I/O nei linguaggi ad alto livello
10. Funzione delle variabili di ingresso e
bidirezionali delle interfacce 1. BOH
11. Maschere
Struttura interna di semplici interfacce
Struttura interna del sEP8 parallele
1. Le fasi caratterizzanti levoluzione del 1. Struttura interna dellinterfaccia
processore parallela SENZA handshake (di I, O e
2. Reset iniziale I/O)
3. Fase di chiamata 2. Schema int para SENZA hs (di I, O e I/O)
4. Fase di esecuzione 3. Int para SENZA hs in verilog (di I, O e
5. Processore I/O)
6. Composizione del sEP8 4. Int para SENZA hs I/O con RBR TBR
7. DIR=1 e DIR=0 divisi/uniti
8. Ciclo di lettura in memoria in verilog 5. Struttura interna dellinterfaccia
9. Ciclo di scrittura in memoria in verilog parallela CON handshake (di I, O e I/O)
10. Ciclo di lettura in I/Oin verilog 6. Schema int para CON hs (di I, O e I/O)
11. Ciclo di scrittura in I/O in verilog 7. Int para CON hs in verilog (di I, O e I/O)
12. Lettura/Scrittura in pi locazioni di 8. Int para CON hs I/O con RBR TBR
memoria divisi/uniti
13. Le cinque reti combinatorie non
standard Struttura interna di semplici interfacce seriali
14. valid_fetch() start/stop
15. first_execution_state() 1. Comunicazione seriale asincrona
16. jmp_condition() start/stop tra trasmettitore e ricevitore
17. alu_result()
2. Trama 4. Standard per la risoluzione
3. Tempo di bit 5. Da cosa dipende la qualit
4. Bit-rate dellimmagine
5. Descrizione delle trame 6. Pannello elettronico
6. Stato di marking 7. Dot pitch
7. Stato di spacing 8. Frequenza di rinfreschi o frequenza
8. Interfaccia seriale start/stop in grado di verticale
gestire le trame 9. Dot rate
9. struttura 10. Frequenza orizzontale
10. Struttura del ricevitore i s s/s 11. Segnali che il monitor deve ricevere
11. Ricevitore i s s/s in verilog dalla scheda video
12. Funzionamento del ricevitore i s s/s 12. Struttura della scheda video
13. Valore del clock del ricevitore i s s/s 13. Contenuto delle locazioni della
14. Struttura del trasmettitore i s s/s memoria grafica
15. Trasmettitore i s s/s in verilog 14. Funzione delladattatore grafico
16. Funzionamento del trasmettitore i s s/s 15. Scheda video in verilog
17. Valore del clock del trasmettitore i s s/s

Interfacce per la conversione D/A e A/D


MECCANISMO DI INTERRUZIONE
Generalit
1. Conversione D/A
2. Conversione A/D 1. Tecnica di interruzione di programma
3. Teorema di Shannon 2. Cause dellinterruzione dl programma in
4. Conversione unipolare corso
5. Conversione bipolare 3. Interruzione
6. Affinch il variare di x sia omogeneo 4. Sottoprogramma di sevizio
7. Errore nella conversione D/A 5. Classificazione delle interruzioni
8. Errore nella conversione A/D 6. Interruzioni esterne/software/interne
9. Conversione A/D deve prevedere 7. Interruzioni mascherabili
10. LSB I 256 tipi di interruzione
11. Coefficiente derrore
12. Coefficiente derrore nella conv A/D e 1. Identificatore dellinterruzione (+caso
D/A INTEL)
13. Conversione A/D e D/A ideali/reali 2. Richieste di interruzioni
14. Tempo di risposta dei convertitori A/D e esterne/software/interne
D/A 3. Legame interruzione e indirizzo della
15. Convertitore D/A prima istruzione del sottoprogramma di
16. Circuito del convertitore D/A servizio
17. Quando lerrore del convertitore D/A 4. IDT
quello fornito dal catalogo 5. IDTP
18. Convertitore A/D 6. Interrupt gate
19. Struttura del convertitore A/D 7. Indirizzo del gate
20. SAR 8. Come ricavare lindirizzo del gate
21. Funzione del SAR associato al tipo tipo
22. Ricerca logaritmica 9. Durante il bootstrap
23. Esempi di convertitori A/D e D/A
Le istruzioni connesse al meccanismo di
Scheda video interruzione

1. Scheda video 1. Istruzioni connese al meccanismo di


2. Pixel interruzione (caso INTEL)
3. Dot 2. LIDTP
3. INT 2. Interfaccia parallela di ingresso
4. IRET potenziata per diventare una sorgente
5. CLI di interruzione compatibile con il
6. STL controllore
3. uscita
Modifiche da apportare al sEP8 per
implementare il meccanismo di interruzione Struttura e gestione di un timer
software

1. Modifiche da apportare

Modifiche da apportare al sEP8 per


implementare il meccanismo di interruzione
interne

1. Modifiche da apportare

Modifiche da apportare al sEP8 per


implementare il meccanismo di interruzione
esterne

1. Controllore di interruzioni
2. Collegamento processore sorgente
equivalente e bus
3. Accettazione dellinterruzione
4. CLI
5. STI
6. Funzione di IF
7. Modifiche da apportare + disegno

Descrizione completa del sEP8, potenziato per


supportare il meccanismo delle interruzioni

1. Descrizione completa

Il sottosistema [controllore, sorgenti di


interruzioni esterne]

1. Controllore di interruzione
2. Sorgenti di interruzioni
3. Sorgenti di interruzioni esterne
4. Controllore esaminato a lezione
5. Legge di associazione tipo e sorgente di
interruzione
6. Funzionamento del controllore
7. Struttura interna del controllore
8. INDEX
9. Assegnazione della massima priorit
10. Controllore in verilog

Ingresso e uscita data a interruzione di


programma

1. Dove trova la sua naturale applicazione


il meccanismo di interruzione + perch